TW202230622A - 形成導電通孔之方法及其相關裝置及系統 - Google Patents

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戴爾 Ｗ 柯林斯
羅傑 阿曼
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Abstract

本文中揭示製造半導體裝置之方法以及相關系統及裝置。在一些實施例中，一種製造一半導體裝置之方法包含在一電絕緣材料中至少部分在一第一導電特徵部及一第二導電特徵部上方形成一開口。該方法可進一步包含形成圍繞界定該開口之該絕緣材料之一側壁之一導電材料環，其中該導電材料環包含(a)在該第一導電特徵部上方之一第一通孔部分、(b)在該第二導電特徵部上方之一第二通孔部分、及(c)延伸於該第一通孔部分與該第二通孔部分之間的連接部分。最後，該方法可包含移除該導電材料環之該等連接部分以將該第一通孔部分與該第二通孔部分電隔離。

Description

形成導電通孔之方法及其相關裝置及系統
本技術大體上係關於半導體裝置及用於製造半導體裝置之方法，且更特定言之係關於用於形成一半導體裝置中之導電通孔之方法。
記憶體裝置廣泛用於儲存與各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及類似者)相關之資訊。資訊係藉由程式化一記憶體胞元之不同狀態而被儲存。存在各種類型之記憶體裝置，諸如非揮發性記憶體裝置(例如，NAND快閃記憶體裝置)及揮發性記憶體裝置(例如，動態RAM (DRAM)、同步動態RAM (SDRAM)及類似者)。
一般而言，改良記憶體裝置可包含增加記憶體胞元密度、增加讀取/寫入速度或以其他方式減少操作延時、增加可靠性、增加資料保持、降低功率消耗或降低製造成本以及其他度量。降低製造成本之一種方式係改良製程以增加成功製造之裝置之裕度。製造商可藉由實施例如增加一致性或偏離製造步驟(例如，材料之移除或沈積)之容限，改良製造規模等等之程序來改良製造裕度。
本技術之實施例包含製造半導體裝置(諸如記憶體裝置)之方法以及相關裝置及系統。在下文描述之數項實施例中，例如，一種製造一半導體裝置之方法包含在一電絕緣材料中至少部分在一第一導電特徵部及一第二導電特徵部上方形成一開口。第一及第二導電特徵部可為金屬線，諸如一記憶體裝置之字及/或位元線。電絕緣材料可包含至少部分界定開口之一側壁。方法可進一步包含形成在絕緣材料之側壁上/圍繞絕緣材料之側壁之一導電材料環。導電材料環可包含(a)在第一導電特徵部上方之一第一通孔部分、(b)在第二導電特徵部上方之一第二通孔部分、及(c)延伸於第一通孔部分與第二通孔部分之間的連接部分。在一些實施例中，環可具有一大體矩形形狀。方法可進一步包含移除環之連接部分以將第一通孔部分與第二通孔部分電隔離。例如，可沿絕緣材料蝕刻通道，以移除環之連接部分而留下第一及第二通孔部分。
與用於形成導電通孔之習知技術相比，在本技術之一些態樣中，可以一較低成本及/或較高裕度形成導電通孔部分。例如，形成於絕緣材料中之開口可明顯大於隨後形成之通孔部分(例如，具有一較低深寬比)。因此，與蝕刻對應於在其中形成之導電通孔之後續尺寸之高深寬比孔的習知方法相比，可經由不太精確，且因此更可靠且成本更低之一蝕刻或其他程序來形成開口。在本技術之額外態樣中，導電通孔部分之厚度可經由用於沿絕緣材料之側壁沈積導電材料之一選定沈積技術精確地控制且製成為任意小。
本文中揭示許多具體細節以提供對本技術之實施例之一透徹且詳盡描述。然而，熟習此項技術者將理解，本技術可具有額外實施例，且可在不具有下文關於圖1A至圖4描述之實施例之數個細節的情況下實踐本技術。例如，已省略此項技術中熟知之記憶體裝置之一些細節以免使本技術不清楚。一般而言，應理解，除本文中揭示之特定實施例之外之各種其他裝置及系統亦可在本技術之範疇內。
如本文中使用，術語「垂直」、「橫向」、「上」、「下」、「上面」及「下面」可指代鑑於圖中展示之定向半導體裝置中之特徵之相對方向或位置。例如，「上」或「最上」可指代定位成比另一特徵更靠近一頁之頂部的一特徵。然而，此等術語應被廣泛地解釋為包含具有其他定向之半導體裝置，諸如倒置或傾斜定向，其中頂部/底部、上方/下方、上面/下面、向上/向下及左/右可取決於定向而互換。
熟習相關技術者將認知，可在晶圓級或晶粒級執行本文中描述之方法之合適階段。因此，術語「基板」可取決於使用其之內容背景而指代一晶圓級基板或一單粒化晶粒級基板。此外，除非上下文另有指示，否則本文中揭示之結構可使用習知半導體製造技術形成。可例如使用化學氣相沈積、物理氣相沈積、原子層沈積、旋塗及/或其他合適技術來沈積材料。類似地，可例如使用電漿蝕刻、濕式蝕刻、化學-機械平坦化或其他合適技術來移除材料。熟習相關技術者亦將理解，本技術可具有額外實施例，且可在不具有下文關於圖1A至圖4描述之實施例之數個細節的情況下實踐本技術。
圖1A至圖1H係繪示根據本技術之實施例之製造一半導體裝置100 (例如，一記憶體裝置)之一方法中的各個階段之放大部分示意性俯視圖。圖2A至圖2H係根據本技術之實施例之分別沿圖1A至圖1H中所展示之線2A-2A至2H-2H截取的半導體裝置100之放大側視橫截面視圖。一般而言，半導體裝置100可例如製造為一離散裝置或作為一較大晶圓或面板之部分。在晶圓級或面板級製造中，在被單粒化以形成複數個個別結構之前形成一較大結構。為了便於說明及理解，圖1A至圖2H繪示一單一半導體裝置100之一部分之製造。然而，熟習此項技術者將容易理解，半導體裝置100之製造可按比例調整至晶圓及/或面板級(即，包含更多組件以能夠被單粒化成兩個或更多個半導體裝置)同時包含類似特徵且使用類似程序，如本文中所描述。
圖1A及圖2A繪示在以下者之形成之後之半導體裝置100：(i)包含一第一絕緣材料112及第一導電特徵部122 (例如，一第一金屬化層)之一第一層102，(ii)在第一層102上方且包含一第二絕緣材料114及電耦合/連接至第一導電特徵部122之對應者之導電通孔124的一第二層104，(iii)在第二層104上方且包含一第三絕緣材料116及電耦合/連接至導電通孔124之對應者之第二導電特徵部126 (例如，包含第二導電特徵部之一個別識別之第一者126a及第二導電特徵部之一第二者126b的一第二金屬化層)的一第三層106，及(iv)在第三層106上方且包含一第四絕緣材料118之一第四層108。第二導電特徵部126在圖1A至圖1H中被完全或部分遮蔽，且因此至少部分示意性地展示。
第一至第四絕緣材料112至118 (統稱為「絕緣材料112至118」)可包括一或多個電絕緣材料，諸如一鈍化材料、介電材料、氧化物(例如，氧化矽)及/或正矽酸四乙酯(TEOS)，且絕緣材料112至118可為相同的或不同的。在一些實施例中，第四絕緣材料118包括TEOS且具有介於約2000埃至5000埃之間(例如，為約3500埃)的一厚度。第一至第四層102至108 (統稱為「層102至108」)之厚度可為相同的或不同的。第一導電特徵部122、導電通孔124及第二導電特徵部126可包括諸如鎢之一金屬、一金屬合金及/或一含導電金屬材料，且可具有相同或變化尺寸(例如，寬度、直徑)及/或配置。在一些實施例中，第一導電特徵部122包括銅，且第二導電特徵部126包括鎢。
第一導電特徵部122可電耦合至可形成於一基板(未展示)中/上之一或多個電路元件(例如，導線、跡線、互連件、電晶體；未展示)。電路元件可包含例如記憶體電路(例如，動態隨機記憶體(DRAM)或其他類型之記憶體電路)、控制器電路(例如，DRAM控制器電路)、邏輯電路及/或其他電路。在一些實施例中，第一導電特徵部122電耦合至一或多個互補金屬氧化物半導體(CMOS)電路。
第二導電特徵部126可為穿過/沿第三層106延伸之金屬線、接觸件、跡線或類似者。在一些實施例中，例如，第二導電特徵部126可為電耦合至一或多個記憶體元件(未展示)之字線及/或位元線。如圖1A中最佳所見，第二導電特徵部126可具有不同平面圖形狀及/或尺寸。例如，在所繪示實施例中，第二導電特徵部126各自具有一矩形形狀。然而，在所繪示實施例中，第二導電特徵部之第一及第二者126a、126b具有相同尺寸，而第二導電特徵部之一第三者126c、第二導電特徵部之一第四者126d、第二導電特徵部之一第五者126e等具有不同尺寸。在所繪示實施例中，第二導電特徵部126大體上配置成列。在其他實施例中，第二導電特徵部126可具有不同形狀(例如，圓形、直線、多邊形、不規則等)、不同大小及/或可不同地配置(例如，在更多或更少之列中、不規則地、在一網格中、彼此間隔更近或更遠)。
圖1B及圖2B繪示在形成穿過第四層108之第四絕緣材料118之開口130 (例如，包含一個別識別之第一開口130a)以曝露開口130之各者中之第二導電特徵部126之兩者或更多者的一部分之後之半導體裝置100。例如，第二導電特徵部之第一者126a之一部分及第二導電特徵部之第二者126b之一部分在第一開口130a中曝露。可使用一光微影、蝕刻、衝孔、截斷(chopping)、遮蔽及/或其他合適程序來移除第四絕緣材料118之部分以形成開口130。在一些實施例中，一或多個額外層132 (示意性地展示)可視情況在形成開口130之前形成於第四層108上方。額外層132可包括一或多個光阻劑、抗反射塗層(ARC)、背面抗反射塗層(BARC)、碳及/或光微影技術中已知之其他合適層。在所繪示實施例中，第二導電特徵部126之相鄰者之一部分在開口130之對應者中曝露。在其他實施例中，一些或所有開口130可形成於以下者上方：(i)第二導電特徵部126之一或多者之整個覆蓋區，(ii)第二導電特徵部126之更多或更少之區域，(iii)第二導電特徵部126之兩者以上，及/或(iv)第二導電特徵部126之非相鄰者。
參考圖2B，在一些實施例中，第四絕緣材料118包含在開口130之各者處/界定開口130之各者之一大體垂直側壁134。在其他實施例中，側壁134可成角度/傾斜(例如，相對於第三層106之一上表面)，如圖2B中以虛線展示且由元件符號134'識別。在此等實施例中，開口130可具有一漸縮形狀，其包含例如在朝向第三層106之一方向上減小之一橫截面尺寸(例如，半徑、直徑、面積)。參考圖3進一步詳細描述一些此等實施例。
圖1C及圖2C繪示在形成/沈積以下者之後之半導體裝置100：(i)在第四絕緣材料118上方及第三層106上方之開口130中之一晶種層136，及(ii)在晶種層136上方之一金屬層138。金屬層138可包括諸如鎢、銅、銀、鋁之一金屬、一金屬合金、一含導電金屬材料或類似者，且電耦合至在開口130中曝露之第二導電特徵部126之部分(例如，經由晶種層136)。在一些實施例中，晶種層136可包括氮化鈦(TiN)。晶種層136及金屬層138可經由濺鍍、化學氣相沈積、物理氣相沈積、原子層沈積、旋塗、電鍍、無電式鍍覆及/或其他合適沈積技術來形成。在一些實施例中，晶種層136及金屬層138可僅形成於開口130中且未在第四絕緣材料118上方。在一些實施例中，可省略晶種層136或可形成另一合適金屬化結構。
參考圖2C，開口130之各者中之晶種層136及金屬層138可包含沿開口130之側壁134形成之一垂直部分140，及形成於(i)第四絕緣材料118 (例如，第四絕緣材料118之一上表面)及(ii)在開口130中曝露之第三層106上方的一水平部分142。如下文詳細描述，垂直部分140可經圖案化以形成電耦合至第三層106中之第二導電特徵部126之個別導電通孔。因此，晶種層136及金屬層138之厚度T可基於導電通孔之一所要最終厚度進行選擇。在一些實施例中，厚度T可小於100奈米、小於10奈米、小於5奈米、小於1奈米或大於100奈米。
圖1D及圖2D繪示在移除晶種層136及金屬層138之水平部分142 (圖2C)以僅留下垂直部分140之後的半導體裝置100。在一些實施例中，可使用一光微影、衝孔、電漿蝕刻、濕式蝕刻及/或其他合適程序來移除水平部分142。在一些實施例中，可使用一直衝(straight punch)程序來移除水平部分142。如圖1D中最佳所見，在移除水平部分142之後，晶種層136及金屬層138可形成沿/圍繞開口130之對應者之側壁134延伸的複數個環150。
關於形成於第一開口130a中之環150，環150可各自包含通孔部分152 (例如，第一或垂直側或邊緣部分；個別地識別為一第一通孔部分152a及一第二通孔部分152b)，其等各自至少部分定位於第二導電特徵部126之一對應者上方。明確言之，第一通孔部分152a可部分定位於第二導電特徵部之第一者126a上方，且第二通孔部分152b可部分定位於第二導電特徵部之第二者126b上方。參考圖1D，環150可進一步包含延伸於通孔部分152之間且連接通孔部分152之連接部分154 (例如，第二或水平側或邊緣部分)。在所繪示實施例中，環150具有由相對通孔部分152及相對連接部分154形成之一大體矩形形狀。在其他實施例中，環150可具有由例如開口130之形狀及尺寸判定之其他形狀。
圖1E及圖2E繪示在於第三層106上方之開口130中沈積一下層160之後的半導體裝置100。下層160可包括氧化物、一光阻材料、碳基旋塗材料及/或另一電絕緣材料。在一些實施例中，下層160係經組態以在後續下游處理步驟期間移除之一犧牲材料。在其他實施例中，下層160經組態以在製造之後保留在半導體裝置100中，且因此可為例如與第四絕緣材料118相同之材料。可經由一旋塗程序或另一合適沈積程序來沈積下層160。
圖1F及圖2F繪示在平坦化包含(i)下層160及(ii)由晶種層136及金屬層138形成之環150的半導體裝置100之一上表面162之後之半導體裝置100。在一些實施例中，可使用電漿蝕刻、濕式蝕刻、化學機械平坦化(CMP)、擦光(buffing)及/或其他合適技術來平坦化/拋光上表面162以移除下層160及環150的部分。
圖1G及圖2G繪示在移除第四層108中之環150 (圖1F及圖2F)及第四絕緣材料118之部分以形成通道170之後的半導體裝置100。更明確言之，額外參考圖1D及圖2D，通道170可沿半導體裝置100形成以移除環150之連接部分154，藉此電斷開通孔部分152且使通孔部分152之全部或一部分在第二導電特徵部126之對應者上且電耦合至第二導電特徵部126之對應者。在所繪示實施例中，通道170經形成以(i)大體上彼此平行地，(ii)在與(例如，細長)連接部分154相同之方向上，及(iii)在包含例如環150之多個垂直及水平相鄰者之連接部分154之連接部分154的多者上方延伸。即，通道170經形成以移除環150之連接邊緣，以將環150之各者之通孔部分152電分離。
在其他實施例中，通道170可基於例如環150及第二導電特徵部126之佈局而具有不同形狀、尺寸及/或定向。例如，一些或所有通道170可形成於以下者上方/上：(i)連接部分154之僅一單一者(例如，而非連接部分之多個相鄰或線性對準者)及/或(ii)連接部分154之非相鄰及/或非對準者。可使用一光微影、蝕刻、衝孔、截斷、遮蔽及/或其他合適程序來形成通道170以移除第四層108之部分。
圖1H及圖2H繪示在移除下層160 (圖1G及圖2H)及將一第五絕緣材料180沈積至(i)先前用下層160填充之開口130 (圖1E及圖2E)及(ii)通道170 (圖1G及圖2G)中之後的半導體裝置100。可經由一旋塗程序或另一合適沈積程序來沈積第五絕緣材料180。在一些實施例中，第五絕緣材料180係與第四絕緣材料118相同之材料，諸如TEOS。因此，在沈積第五絕緣材料180之後，通孔部分152之各者(i)延伸穿過第四及第五絕緣材料118、180且由第四及第五絕緣材料118、180包圍，且(ii)電耦合至第二導電特徵部126之一對應者。
在一些實施例中，可在第五絕緣材料180之沈積之後平坦化半導體裝置100。在一些實施例中，隨後可在第四層108上方形成一金屬化層。金屬化層可包含例如金屬線(例如，字及/或位元線)或電耦合至通孔部分152之對應者之其他導電特徵部。因此，通孔部分152可包括將第二導電特徵部126電耦合至第四層108上方之一金屬化層的導電通孔。
與用於形成導電通孔之習知技術相比，在本技術之一些態樣中，可以一較低成本及/或較高裕度穿過第四層108形成導電通孔部分152。例如，一起參考圖1A至圖2H，開口130明顯大於隨後形成之通孔部分152。即，開口130之深寬比小於隨後形成之通孔部分152之深寬比。因此，與蝕刻對應於在其中形成之導電通孔之後續尺寸之高深寬比孔的習知方法相比，可用不太精確，且因此更可靠且成本更低之一蝕刻或其他程序來形成開口130。在本技術之額外態樣中，導電通孔部分152之厚度T可經由用於沈積晶種層136及金屬層138之沈積技術精確地控制且製成為任意小。
再次參考圖2B，在一些實施例中，用於形成開口130之蝕刻程序可導致第四絕緣材料118之側壁134'成角度。圖3係根據本技術之額外實施例之沿圖1H中所展示之線2H-2H截取的半導體裝置100之一放大側視橫截面視圖，且其繪示沿著傾斜側壁134'形成之導電通孔部分152。在所繪示實施例中，導電通孔部分152大體上平行於側壁134'延伸，此係因為例如晶種層136及金屬層138係直接沈積至側壁134'上(例如，如圖1C及圖2C中展示)。此外，通孔部分152之各者可包含一第一側壁351及一第二側壁353，第二側壁353與第一側壁351相對且大體上平行於第一側壁351延伸。
相比之下，習知地藉由蝕刻高深寬比孔而形成之導電通孔通常包含相對於彼此傾斜之側壁(例如，類似於導電通孔124及/或如關於一側壁353'以虛線展示)，此係因為導電通孔形成於整個經蝕刻孔中而非在孔之一單一側上。因為本技術之導電通孔部分152形成於相同第一開口130a中(圖1B及圖2B；例如，在相同第一開口130a之相對側上)，所以儘管側壁134'成角度，第一及第二側壁351、353仍可大體彼此平行地延伸。此外，因為通孔部分152形成於開口130之相同者之相對側上，所以開口130之各者中之導電部分152可沿不同方向傾斜。在所繪示實施例中，例如，第一通孔部分152a沿一第一軸線A成角度，且第二通孔部分152b沿一第二軸線B成角度，第二軸線B在與第一軸線A不同(例如，相反)之一方向上延伸。
在其他實施例中，根據本技術之方法可用於在導電接觸件或線上方形成於一絕緣材料中之一開口中形成一個或一個以上導電通孔。例如，一起參考圖1A至圖2H，可從第三層106省略第二導電特徵部之第二者126b，但製造程序可類似地進行以形成第一開口130a，沈積晶種及金屬層136、138等等。因此，第二通孔部分152b可形成於絕緣第三層106之一部分上方，且在一些實施例中，隨後可被移除(例如，作為圖1G及圖2G中所展示之移除程序之部分或一單獨移除程序)。因此，第一通孔部分152a可形成為具有如上文描述之相同高深寬比及相同優點，而不需要在第二導電特徵部126b之一相鄰或附近者上同時形成一導電通孔。
類似地，開口130可形成於第二導電接觸件126之一者以上(例如，兩個以上)上方。在一些此等實施例中，環150之連接部分154之一者或兩者可經形成以導電接觸導電接觸件126之一對應者。接著，可使用一或多個蝕刻/移除程序電斷開通孔部分152及連接部分154。在一些實施例中，可在不同(例如，正交)方向上蝕刻通道以電隔離通孔部分152及連接部分154。
上文關於圖1A至圖3詳細描述之半導體裝置100及/或併有半導體裝置100之封裝可併入至無數更大及/或更複雜系統之任何者中，該等更大及/或更複雜系統之一代表性實例係圖4中示意性地展示之系統490。系統490可包含一處理器492、一記憶體494 (例如，SRAM、DRAM、快閃記憶體及/或其他記憶體裝置)、輸入/輸出裝置496及/或其他子系統或組件498。上文關於圖1A至圖3描述之記憶體裝置及/或封裝可包含於圖4中展示之元件之任何者中。所得系統490可經組態以執行各種各樣的合適運算、處理、儲存、感測、成像及/或其他功能之任何者。因此，系統490之代表實例包含但不限於電腦及/或其他資料處理器，諸如桌上型電腦、膝上型電腦、網際網路器具、手持式裝置(例如，掌上型電腦、可穿戴電腦、蜂巢式或行動電話、個人數位助理、音樂播放器等)、平板電腦、多處理器系統、基於處理器或可程式化之消費性電子產品、網路電腦及微型電腦。系統490之額外代表性實例包含燈、相機、車輛等。關於此等及其他實例，系統490可例如透過一通信網路容置於一單一單元中或分佈在多個互連單元上。因此，系統490之組件可包含本地及/或遠端記憶體儲存裝置及各種各樣的合適電腦可讀媒體之任何者。
自前文將瞭解，本文中已出於繪示之目的描述本技術之特定實施例，但可在不脫離本發明之情況下作出各種修改。因此，本發明除受隨附發明申請專利範圍限制外不受限制。此外，在特定實施例之內容背景中描述之新穎技術之特定態樣亦可在其他實施例中組合或消除。此外，儘管與新穎技術之特定實施例相關之優點已在該等實施例之內容背景中描述，但其他實施例亦可展現此等優點，且並非所有實施例皆需要必要地展現此等優點以落入本技術之範疇內。因此，本發明及相關技術可涵蓋本文中未明確展示或描述之其他實施例。
100:半導體裝置 102:第一層 104:第二層 106:第三層 108:第四層 112:第一絕緣材料 114:第二絕緣材料 116:第三絕緣材料 118:第四絕緣材料 122:第一導電特徵部 124:導電通孔 126:第二導電特徵部/第二導電接觸件 126a:第二導電特徵部之第一者 126b:第二導電特徵部之第二者 126c:第二導電特徵部之第三者 126d:第二導電特徵部之第四者 126e:第二導電特徵部之第五者 130:開口 130a:第一開口 132:額外層 134:側壁 134':側壁 136:晶種層 138:金屬層 140:垂直部分 142:水平部分 150:環 152:通孔部分 152a:第一通孔部分 152b:第二通孔部分 154:連接部分 160:下層 162:上表面 170:通道 180:第五絕緣材料 351:第一側壁 353:第二側壁 353':側壁 490:系統 492:處理器 494:記憶體 496:輸入/輸出裝置 498:其他子系統或組件 A:第一軸線 B:第二軸線 T:厚度
參考以下圖式可更好地理解本技術之許多態樣。圖式中之組件不一定按比例。代替性地，將重點放在清楚地繪示本技術之原理。
圖1A至圖1H係繪示根據本技術之實施例之製造一半導體裝置之一方法中的各個階段之放大部分示意性俯視圖。
圖2A至圖2H係根據本技術之實施例之分別沿圖1A至圖1H中所展示之線2A-2A至2H-2H截取的圖1A至圖1H之半導體裝置之放大側視橫截面視圖。
圖3係根據本技術之額外實施例之沿圖1H中所展示之線2H-2H截取的圖1A至圖1H之半導體裝置之一放大側視橫截面視圖。
圖4係根據本技術之實施例之包含一半導體裝置的一系統之一示意性視圖。
100:半導體裝置
108:第四層
118:第四絕緣材料
126a:第二導電特徵部之第一者
126b:第二導電特徵部之第二者
152a:第一通孔部分
152b:第二通孔部分
180:第五絕緣材料

Claims (26)

  1. 一種製造一半導體裝置之方法，該方法包括： 移除一絕緣材料之一部分以至少部分在一導電特徵部上方界定一開口，其中該絕緣材料包含至少部分界定該開口之一側壁； 形成圍繞該絕緣材料之該側壁延伸之一導電材料環，其中該導電材料環包含在該導電特徵部上方之一通孔部分及從該通孔部分延伸之一連接部分；及 移除該導電材料環之該連接部分，使得該通孔部分保留在該導電特徵部上方且電耦合至該導電特徵部。
  2. 如請求項1之方法，其中形成該導電材料環包含：將該導電材料環形成為具有一大體直線橫截面形狀，其具有(a)與一第二側相對之一第一側及(b)與一第四側相對之一第三側，且其中移除該連接部分包含移除該環之該第二側、該第三側及該第四側。
  3. 如請求項1之方法，其中形成該導電材料環包含：將該導電材料環形成為具有一大體直線橫截面形狀，其具有(a)與一第二側相對之一第一側及(b)與一第四側相對之一第三側，且其中移除該連接部分包含移除該環之該第三側及該第四側。
  4. 如請求項1之方法，其中形成該導電材料環包含：將該導電材料沈積至該絕緣材料之該側壁上，使得該導電材料具有小於約10奈米之一厚度。
  5. 如請求項1之方法，其中該導電特徵部係延伸穿過一絕緣材料且電耦合至一記憶體元件的一導電線。
  6. 如請求項1之方法，其中形成該導電材料環包含：將該通孔部分形成為包含一對大體平行之側壁，且其中該通孔部分沿相對於該導電特徵部之一上表面傾斜之一軸線延伸。
  7. 一種製造一半導體裝置之方法，該方法包括： 移除一絕緣材料之一部分以至少部分在一第一導電特徵部及一第二導電特徵部上方界定一開口，其中該絕緣材料包含至少部分界定該開口之一側壁； 形成圍繞該絕緣材料之該側壁延伸之一導電材料環，其中該導電材料環包含(a)在該第一導電特徵部上方之一第一通孔部分、(b)在該第二導電特徵部上方之一第二通孔部分、及(c)延伸於該第一通孔部分與該第二通孔部分之間的連接部分；及 移除該導電材料環之該等連接部分以將該第一通孔部分與該第二通孔部分電隔離。
  8. 如請求項7之方法，其中形成該導電材料環包含： 在(a)該側壁及(b)其中具有該等第一及第二導電特徵部之一絕緣層上方在該開口中沈積該導電材料之一層；及 移除該絕緣層上方之該導電材料。
  9. 如請求項8之方法，其中移除該絕緣層上方之該導電材料包含：直衝該絕緣層上方之該導電材料。
  10. 如請求項7之方法，其中該方法進一步包括：在形成該導電材料環之後將一下層沈積至該開口中。
  11. 如請求項10之方法，其中該方法進一步包括平坦化該下層及該導電材料環。
  12. 如請求項10之方法，其中該絕緣材料係一第一絕緣材料，且其中該方法進一步包括： 在移除該導電材料環之該等連接部分之後移除該下層；及 沈積一第二絕緣材料以代替該下層。
  13. 如請求項12之方法，其中該等第一及第二絕緣材料係相同的。
  14. 如請求項7之方法，其中形成該導電材料環包含：將該導電材料環形成為具有具相對第一側及相對第二側之一大體直線橫截面形狀。
  15. 如請求項14之方法，其中該等連接部分沿該等第一側延伸，且其中該等通孔部分沿該等第二側延伸。
  16. 如請求項7之方法，其中形成該導電材料環包含：將該導電材料沈積至該絕緣材料之該側壁上，使得該導電材料具有沿該絕緣材料之一第一側壁及與該第一側壁相對且大體平行於該第一側壁延伸之一第二側壁。
  17. 如請求項16之方法，其中該絕緣材料之該側壁相對於該等第一及第二導電特徵部成角度。
  18. 如請求項7之方法，其中形成該導電材料環包含：將該導電材料沈積至該絕緣材料之該側壁上，使得該導電材料具有小於約10奈米之一厚度。
  19. 如請求項7之方法，其中該等第一及第二導電特徵部係延伸穿過一絕緣材料之導電線。
  20. 如請求項7之方法，其中該等第一及第二導電特徵部電耦合至一或多個記憶體電路。
  21. 一種製造一半導體裝置之方法，該方法包括： 在一絕緣材料層中形成複數個開口，其中該等開口之個別者定位於一第一導電特徵部及一第二導電特徵部上方； 至少部分在該等開口中沈積一導電材料層，使得該導電材料形成該等開口之對應者中之環，其中該等環之個別者包含(a)在該第一導電特徵部上方之一第一通孔部分、(b)在該第二導電特徵部上方之一第二通孔部分、及(c)延伸於該第一通孔部分與該第二通孔部分之間的連接部分；及 移除該等導電材料環之該等連接部分以將該等環之個別者之該第一通孔部分與該第二通孔部分電隔離。
  22. 如請求項21之方法，其中該複數個環包含一第一環及一第二環，其中該第一環之該等連接部分之一第一者與該第二環之該等連接部分之一第二者相鄰，且其中移除該等連接部分包含：沿著延伸於該等連接部分之該第一者與該第二者之間的一軸線蝕刻一通道。
  23. 如請求項21之方法，其中移除該等環之個別者之該等連接部分包含：沿著該絕緣材料層蝕刻複數個通道。
  24. 如請求項23之方法，其中該等通道大體上彼此平行地延伸。
  25. 一種半導體裝置，其包括： 一第一絕緣材料層； 一第二絕緣材料層，其在該第一層上方； 一第一導電特徵部，其延伸穿過該第一層； 一第二導電特徵部，其延伸穿過該第一層； 一第一導電通孔，其延伸穿過該第二層且電耦合至該第一導電特徵部，其中該第一導電通孔包含一對大體平行之第一側壁，且其中該第一導電通孔沿相對於該第一絕緣材料層傾斜之一第一軸線延伸；及 一第二導電通孔，其延伸穿過該第二層且電耦合至該第二導電特徵部，其中該第二導電通孔包含一對大體平行之第二側壁，且其中該第二導電通孔沿相對於該第一絕緣材料層傾斜之一第二軸線延伸。
  26. 如請求項25之半導體裝置，其中該第一軸線及該第二軸線沿不同方向延伸。
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