TW202230806A - 積體電路裝置 - Google Patents

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TW202230806A
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TW
Taiwan
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insulating layer
fin
level
buried insulating
region
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TW110141341A
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閔宣基
盧東賢
羅采昊
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南韓商三星電子股份有限公司
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    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
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    • H01L29/772—Field effect transistors
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    • H01L29/772—Field effect transistors
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

一種積體電路裝置包括：鰭型主動區，位於基板上且包括第一水平高度處的鰭頂表面；閘極線，位於鰭型主動區上；以及絕緣結構，位於鰭型主動區的側壁上。絕緣結構包括：第一絕緣襯墊，與鰭型主動區的側壁接觸；第二絕緣襯墊，位於第一絕緣襯墊上且包括第二水平高度處的最上部部分，第二水平高度低於第一水平高度；下部隱埋絕緣層，面對鰭型主動區的側壁且包括在第三水平高度處面對閘極線的第一頂表面，第三水平高度低於第二水平高度；以及上部隱埋絕緣層，位於下部隱埋絕緣層與閘極線之間且包括第四水平高度處的第二頂表面，第四水平高度等於或高於第二水平高度。

Description

積體電路裝置
[相關申請案的交叉參考]
本申請案是基於在2020年12月24日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0183522號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於積體電路裝置，且更具體而言，是有關於包括場效電晶體的積體電路裝置。
近來，隨著積體電路裝置的按比例縮小正在快速發展，對於積體電路裝置而言，不僅確保快的操作速度而且確保操作的準確性是有益的。另外，隨著積體電路裝置的積體度增加及積體電路裝置的大小減小，需要開發一種能夠改善奈米片材場效電晶體的效能及可靠性的新結構。
本發明概念提供具有以下結構的積體電路裝置，所述結構能夠藉由減少相鄰的導電區之間的寄生電容來改善電晶體的效能及降低功耗。
根據本發明概念的態樣，提供一種積體電路裝置，所述積體電路裝置包括：鰭型主動區，在基板上在第一水平方向上延伸且包括第一水平高度處的鰭頂表面；閘極線，在所述鰭型主動區上在與所述第一水平方向交叉的第二水平方向上延伸；以及絕緣結構，位於所述基板與所述閘極線之間且位於所述鰭型主動區的側壁上，其中所述絕緣結構包括：第一絕緣襯墊，與所述鰭型主動區的側壁接觸；第二絕緣襯墊，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊位於所述第二絕緣襯墊與所述鰭型主動區的所述側壁之間，且所述第二絕緣襯墊包括第二水平高度處的最上部部分，所述第二水平高度相較於所述第一水平高度更靠近所述基板的底表面；下部隱埋絕緣層，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊及所述第二絕緣襯墊位於所述下部隱埋絕緣層與所述鰭型主動區的所述側壁之間，且所述下部隱埋絕緣層包括在第三水平高度處面對所述閘極線的第一頂表面，所述第三水平高度相較於所述第二水平高度更靠近所述基板的所述底表面；以及上部隱埋絕緣層，位於所述下部隱埋絕緣層與所述閘極線之間且包括第四水平高度處的第二頂表面，所述第四水平高度與所述第二水平高度處於距所述基板的所述底表面相同的距離處或者所述第四水平高度相較於所述第二水平高度距所述基板的所述底表面更遠。
根據本發明概念的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：基板，包括裝置區及界定所述裝置區的裝置間隔離區；鰭型主動區，在所述裝置區中在第一水平方向上延伸且包括第一水平高度處的鰭頂表面；奈米片材堆疊，包括至少一個奈米片材，所述至少一個奈米片材位於所述鰭頂表面上且在垂直方向上與所述鰭頂表面間隔開，所述奈米片材堆疊的每一奈米片材距所述鰭頂表面具有不同的垂直距離；閘極線，在所述鰭型主動區上位於所述至少一個奈米片材上，所述閘極線在所述裝置區及所述裝置間隔離區中在與所述第一水平方向交叉的第二水平方向上延伸；第一絕緣結構，在所述裝置區中位於所述基板與所述閘極線之間且位於所述鰭型主動區的側壁上；以及第二絕緣結構，在所述裝置間隔離區中位於所述基板與所述閘極線之間，其中所述第一絕緣結構包括：第一絕緣襯墊，與所述鰭型主動區的所述側壁接觸；第二絕緣襯墊，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊位於所述第二絕緣襯墊與所述鰭型主動區的所述側壁之間，且所述第二絕緣襯墊包括第二水平高度處的最上部部分，所述第二水平高度相較於所述第一水平高度更靠近所述基板的底表面；第一下部隱埋絕緣層，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊及所述第二絕緣襯墊位於所述第一下部隱埋絕緣層與所述鰭型主動區的所述側壁之間，且所述第一下部隱埋絕緣層包括在第三水平高度處面對所述閘極線的第一頂表面，所述第三水平高度相較於所述第二水平高度更靠近所述基板的所述底表面；以及第一上部隱埋絕緣層，位於所述第一下部隱埋絕緣層與所述閘極線之間且包括第四水平高度處的第二頂表面，所述第四水平高度與所述第二水平高度處於距所述基板的所述底表面相同的距離處或者所述第四水平高度相較於所述第二水平高度距所述基板的所述底表面更遠。
根據本發明概念的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：基板，包括彼此間隔開的第一區與第二區，所述基板更包括設置於所述第一區中的第一裝置隔離溝渠及設置於所述第二區中的第二裝置隔離溝渠；第一鰭型主動區，在所述第一區中由所述第一裝置隔離溝渠界定；至少一個奈米片材，位於所述第一鰭型主動區的第一鰭頂表面上且在垂直方向上與所述第一鰭頂表面間隔開；第二鰭型主動區，在所述第二區中由所述第二裝置隔離溝渠界定且包括相對於所述基板的底表面高於所述第一鰭頂表面的第二鰭頂表面；第一絕緣結構，在所述第一區中位於所述第一鰭型主動區的側壁上；以及第二絕緣結構，在所述第二區中位於所述第二鰭型主動區的側壁上，其中所述第一絕緣結構及所述第二絕緣結構中的每一者包括：第一絕緣襯墊，與所述基板接觸；第二絕緣襯墊，位於所述第一絕緣襯墊上且包括第二水平高度處的最上部部分，所述第二水平高度相對於所述基板的所述底表面低於所述第一鰭頂表面的第一水平高度；下部隱埋絕緣層，位於所述第二絕緣襯墊上且包括第三水平高度處的第一頂表面，所述第三水平高度相對於所述基板的所述底表面低於所述第二水平高度；以及上部隱埋絕緣層，位於所述第二絕緣襯墊的所述最上部部分上及所述下部隱埋絕緣層的所述第一頂表面上且包括第四水平高度處的第二頂表面，所述第四水平高度相對於所述基板的所述底表面等於或高於所述第二水平高度。
在下文中，將參照附圖詳細闡述本發明概念的實施例。在圖式中，相同的參考編號用於相同的元件，且省略其冗餘說明。
圖1是根據本發明概念實施例的積體電路裝置的一些組件的平面佈局圖。圖2A是示出沿著圖1所示線X1-X1'截取的橫截面的局部配置的剖視圖，圖2B是示出沿著圖1所示線X2-X2'截取的橫截面的局部配置的剖視圖，圖2C是示出沿著圖1所示線Y1-Y1'截取的橫截面的局部配置的剖視圖，以及圖2D是包括於圖2C中被指示為「EQ」的區中的一些組件的放大剖視圖。
參照圖1及圖2A至圖2D，積體電路裝置100可包括基板102，基板102包括第一裝置區RX1及第二裝置區RX2以及位於第一裝置區RX1與第二裝置區RX2之間的裝置間隔離區域DTA。在基板102中在裝置間隔離區域DTA中可形成有深溝渠DTR。第一裝置區RX1及第二裝置區RX2可由深溝渠DTR界定。
基板102可包含半導體（例如Si或Ge）或者化合物半導體（例如SiGe、SiC、GaAs、InAs、InGaAs或InP）。如本文中使用的用語「SiGe」、「SiC」、「GaAs」、「InAs」、「InGaAs」及「InP」意指包含相應用語中所包含的元素的材料，而非代表化學計量關係的方程式。基板102可包括導電區，例如摻雜有雜質的阱、或者摻雜有雜質的結構。
在第一裝置區RX1及第二裝置區RX2中，多個鰭型主動區F1及F2可在垂直方向（例如，Z方向）上自基板102突出。所述多個鰭型主動區F1及F2可在第一水平方向（例如，X方向）上彼此平行延伸。所述多個鰭型主動區F1及F2可分別由在基板102中形成於第一裝置區RX1及第二裝置區RX2中的裝置隔離溝渠STR界定。
所述多個鰭型主動區F1及F2可包括佈置於第一裝置區RX1中的所述多個第一鰭型主動區F1及佈置於第二裝置區RX2中的所述多個第二鰭型主動區F2。所述多個鰭型主動區F1及F2中的每一者可具有第一水平高度LV1的鰭頂表面FT。如本文中使用的用語「水平高度」意指在垂直方向（例如，Z方向或-Z方向）上距基板102的底表面的高度。圖1示出設置於第一裝置區RX1中的兩個第一鰭型主動區F1及設置於第二裝置區RX2中的兩個第二鰭型主動區F2，但一個或者三個或更多個鰭型主動區F1及F2可分別設置於第一裝置區RX1及第二裝置區RX2中。
在所述多個鰭型主動區F1及F2上，閘極線160在與第一水平方向（X方向）交叉的第二水平方向（例如，Y方向）上長地延伸。圖1示出其中一條閘極線160設置於所述多個鰭型主動區F1及F2上的配置，但所述多個鰭型主動區F1及F2上的閘極線160的數目並不限於此。舉例而言，多條閘極線160可設置於所述多個鰭型主動區F1及F2的每一者上。
在第一裝置區RX1及第二裝置區RX2中在裝置隔離溝渠STR中可填充有第一絕緣結構ST1。第一絕緣結構ST1可設置於基板102與閘極線160之間且可覆蓋所述多個鰭型主動區F1及F2中的每一者的側壁。
第一絕緣結構ST1可包括依序堆疊於基板102上的第一絕緣襯墊112A、第二絕緣襯墊112B、第一下部隱埋絕緣層112C、第一上部絕緣襯墊114S及第一上部隱埋絕緣層116S。
第一絕緣襯墊112A可接觸所述多個鰭型主動區F1及F2中的每一者的側壁。第一絕緣襯墊112A的最上部部分可等於或低於鰭頂表面FT的第一水平高度LV1（例如，相較於鰭頂表面FT的第一水平高度LV1更靠近基板102）。第二絕緣襯墊112B可位於所述多個鰭型主動區F1及F2中的每一者的側壁上及/或面對所述多個鰭型主動區F1及F2中的每一者的側壁，第一絕緣襯墊112A位於第二絕緣襯墊112B與所述多個鰭型主動區F1及F2中的每一者的側壁之間。如本文中使用的用語「及/或」包括相關聯的列出項中的一或多者的任意及所有組合。第二絕緣襯墊112B可具有低於第一水平高度LV1（例如，相較於第一水平高度LV1更靠近基板102）的第二水平高度LV2的最上部部分。
第一下部隱埋絕緣層112C可位於所述多個鰭型主動區F1及F2中的每一者的側壁上及/或面對所述多個鰭型主動區F1及F2中的每一者的側壁，第一絕緣襯墊112A及第二絕緣襯墊112B位於第一下部隱埋絕緣層112C與所述多個鰭型主動區F1及F2中的每一者的側壁之間。第一下部隱埋絕緣層112C的面對閘極線160的頂表面可在低於第二水平高度LV2的水平高度處在第二水平方向（例如，Y方向）上非線性地延伸。第一下部隱埋絕緣層112C的面對閘極線160的頂表面可具有朝向閘極線160的凹陷形狀。第一下部隱埋絕緣層112C的頂表面的最下部部分可為低於第二水平高度LV2的第三水平高度LV3。
第一高度H1可大於零，第一高度H1是在垂直方向（例如，Z方向）上自所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT至作為第二絕緣襯墊112B的最上部部分的水平高度的第二水平高度LV2的距離。第二高度H2可大於第一高度H1，第二高度H2是在垂直方向（例如，Z方向）上自所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT至作為第一下部隱埋絕緣層112C的頂表面的最下部部分的水平高度的第三水平高度LV3的距離。
第一上部絕緣襯墊114S可插入於第二絕緣襯墊112B與第一上部隱埋絕緣層116S之間以及第一下部隱埋絕緣層112C與第一上部隱埋絕緣層116S之間。第一上部絕緣襯墊114S可包括與第二絕緣襯墊112B的最上部部分接觸的一部分及與第一下部隱埋絕緣層112C的頂表面接觸的一部分。
第一上部隱埋絕緣層116S可插入於第一下部隱埋絕緣層112C與閘極線160之間。第一上部絕緣襯墊114S可插入於第一下部隱埋絕緣層112C的頂表面與第一上部隱埋絕緣層116S的底表面之間。
第一上部隱埋絕緣層116S的頂表面可在水平方向（例如，X方向及Y方向）上在高於第二水平高度LV2（例如，相較於第二水平高度LV2距基板102更遠）的第四水平高度LV4處平坦地延伸。第一上部隱埋絕緣層116S的底表面可面對第一下部隱埋絕緣層112C的頂表面，第一上部絕緣襯墊114S位於第一上部隱埋絕緣層116S的底表面與第一下部隱埋絕緣層112C的頂表面之間，且第一上部隱埋絕緣層116S的底表面具有朝向基板102的凸起形狀，所述凸起形狀與第一下部隱埋絕緣層112C的頂表面的凹陷形狀對應。
第三高度H3可大於或等於零，第三高度H3是在垂直方向（例如，Z方向）上自所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT至作為第一上部隱埋絕緣層116S的頂表面的水平高度的第四水平高度LV4的距離。在一些實施例中，第三高度H3可等於或小於第一高度H1。亦即，第一上部隱埋絕緣層116S的頂表面的水平高度可等於或高於第二絕緣襯墊112B的最上部部分的水平高度。
在一些實施例中，第一絕緣襯墊112A與第二絕緣襯墊112B可包含不同的材料。舉例而言，第一絕緣襯墊112A可包括氧化矽層，且第二絕緣襯墊112B可包括氮化矽層。
在一些實施例中，第一下部隱埋絕緣層112C及第一上部絕緣襯墊114S中的每一者可包括氧化矽層。第一上部隱埋絕緣層116S可包括氧化矽層，氧化矽層包含選自氮（N）原子及/或氟（F）原子的至少一種雜質元素。例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列元件中的各別元件。在一些實施例中，構成第一下部隱埋絕緣層112C的氧化矽層的密度可低於第一上部絕緣襯墊114S及第一上部隱埋絕緣層116S中的每一者的密度。
在裝置間隔離區域DTA中在基板102與閘極線160之間可設置有第二絕緣結構ST2。第二絕緣結構ST2可填充於深溝渠DTR中。第二絕緣結構ST2可在第二水平方向（例如，Y方向）上與所述多個鰭型主動區F1及F2間隔開。
第二絕緣結構ST2可包括依序堆疊於基板102上的第二下部隱埋絕緣層113、第二上部絕緣襯墊114D及第二上部隱埋絕緣層116D。
第二下部隱埋絕緣層113的頂表面的至少一部份可位於較第一下部隱埋絕緣層112C的頂表面高的水平高度處。第一下部隱埋絕緣層112C的頂表面可具有高於第三水平高度LV3的第五水平高度LV5的最上部部分。
第二上部隱埋絕緣層116D可插入於第二下部隱埋絕緣層113與閘極線160之間。第二上部絕緣襯墊114D可插入於第二下部隱埋絕緣層113的頂表面與第二上部隱埋絕緣層116D的底表面之間。
第二上部隱埋絕緣層116D可具有在水平方向（例如，X方向及Y方向）上在較作為第一上部隱埋絕緣層116S的頂表面的水平高度的第四水平高度LV4高的第六水平高度LV6處平坦地延伸的頂表面。
第二下部隱埋絕緣層113的頂表面可具有朝向閘極線160的凸起形狀。第二上部隱埋絕緣層116D的底表面可面對第二下部隱埋絕緣層113的頂表面，第二上部絕緣襯墊114D位於第二上部隱埋絕緣層116D的底表面與第二下部隱埋絕緣層113的頂表面之間，且第二上部隱埋絕緣層116D的底表面具有朝向基板102的凹陷形狀，所述凹陷形狀與第二下部隱埋絕緣層113的頂表面的凸起形狀對應。
第二下部隱埋絕緣層113及第二上部絕緣襯墊114D中的每一者可包括氧化矽層。在一些實施例中，構成第二下部隱埋絕緣層113及第二上部絕緣襯墊114D中的每一者的氧化矽層的密度可高於構成第一下部隱埋絕緣層112C的氧化矽層的密度。第二上部隱埋絕緣層116D可包括氧化矽層，氧化矽層包含選自氮（N）原子及氟（F）原子的至少一種雜質元素。在一些實施例中，第一上部絕緣襯墊114S與第二上部絕緣襯墊114D可包含相同的材料，且第一上部隱埋絕緣層116S與第二上部隱埋絕緣層116D可包含相同的材料。在一些實施例中，第一上部隱埋絕緣層116S及第二上部隱埋絕緣層116D中的每一者中的雜質元素的含量可為約0.1原子%至約20原子%，但並不限於此。
閘極線160可在所述多個鰭型主動區F1及F2、第一絕緣結構ST1以及第二絕緣結構ST2上在第二水平方向（例如，Y方向）上延伸。在其中所述多個鰭型主動區F1及F2與閘極線160彼此交叉的區中，在所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT上可設置有多個奈米片材堆疊NSS。所述多個奈米片材堆疊NSS可分別在垂直方向（例如，Z方向）上在與所述多個鰭型主動區F1及F2間隔開的位置處面對鰭頂表面FT。
所述多個奈米片材堆疊NSS可包括在鰭型主動區F1及F2中的每一者的鰭頂表面FT上在垂直方向（例如，Z方向）上彼此交疊的多個奈米片材N1、N2及N3。如本文中使用的用語「奈米片材」是指導電結構，所述導電結構具有實質上與電流在導電結構中流動的方向垂直的橫截面。應理解，奈米片材可包括奈米配線。所述多個奈米片材N1、N2及N3距鰭頂表面FT可具有不同的垂直距離（例如，Z-方向距離）。所述多個奈米片材N1、N2及N3可包括依序堆疊於鰭型主動區F1及F2的鰭頂表面FT上的第一奈米片材N1、第二奈米片材N2及第三奈米片材N3。
設置於一個鰭型主動區F1或F2上的奈米片材堆疊NSS及閘極線160的數目並不限於圖中的數目。舉例而言，一個或多個奈米片材堆疊NSS及一條或多條閘極線160可設置於一個鰭型主動區F1或F2上。
圖2A至圖2D示出其中所述多個奈米片材堆疊NSS中的每一者包括所述三個奈米片材N1、N2及N3的情形，但本發明概念的實施例並不限於此。構成奈米片材堆疊NSS的奈米片材的數目沒有特別限制。舉例而言，所述多個奈米片材堆疊NSS中的每一者可包括一個、兩個或者四個或更多個奈米片材。所述多個奈米片材N1、N2及N3中的每一者可具有通道區。舉例而言，所述多個奈米片材N1、N2及N3中的每一者可具有在介於約4奈米至約6奈米的範圍內選擇的厚度，但並不限於此。此處，所述多個奈米片材N1、N2及N3的厚度意指沿著垂直方向（例如，Z方向）的大小。在一些實施例中，所述多個奈米片材N1、N2及N3在垂直方向（例如，Z方向）上可具有實質上相同的厚度。在一些實施例中，所述多個奈米片材N1、N2及N3中的至少一些奈米片材N1、N2及N3可沿著垂直方向（例如，Z方向）具有不同的厚度。
如圖2A及圖2B中所示，包括於一個奈米片材堆疊NSS中的所述多個奈米片材N1、N2及N3中的每一者在第一水平方向（例如，X方向）上可具有相同的大小。在一些實施例中，包括於一個奈米片材堆疊NSS中的所述多個奈米片材N1、N2及N3中的至少一些奈米片材N1、N2及N3在第一水平方向（例如，X方向）上可具有不同的大小。舉例而言，在第一水平方向（例如，X方向）上的所述多個奈米片材N1、N2及N3之中，相對靠近鰭頂表面FT的第一奈米片材N1及第二奈米片材N2中的每一者的長度可小於距鰭頂表面FT最遠的第三奈米片材N3的長度。
如圖2A中所示，在第一裝置區RX1中在第一鰭型主動區F1的頂表面中可形成有多個第一凹槽R1，且如圖2B中所示，在第二裝置區RX2中在第二鰭型主動區F2的頂表面中可形成有多個第二凹槽R2。圖2A及圖2B示出其中所述多個第一凹槽R1及所述多個第二凹槽R2中的每一者的最下部表面的水平高度低於所述多個鰭型主動區F1及F2的鰭頂表面FT的水平高度的情形，但本發明概念的實施例並不限於此。所述多個第一凹槽R1及所述多個第二凹槽R2中的每一者的最下部表面的水平高度可與鰭型主動區F1及F2的鰭頂表面FT的水平高度相同或相似。
如圖2A及圖2B中所示，在第一裝置區RX1中在所述多個第一凹槽R1上可形成有多個第一源極/汲極區SD1，且在第二裝置區RX2中在所述多個第二凹槽R2上可形成有多個第二源極/汲極區SD2。
閘極線160可環繞所述多個奈米片材N1、N2及N3中的每一者，同時覆蓋所述多個鰭型主動區F1及F2上的所述多個奈米片材堆疊NSS。在基板102的其中所述多個鰭型主動區F1及F2與閘極線160彼此交叉的部份上可形成有多個電晶體。在一些實施例中，第一裝置區RX1可為N型金屬氧化物半導體（N-type metal-oxide-semiconductor，NMOS）電晶體區，且第二裝置區RX2可為P型金屬氧化物半導體（P-type metal-oxide-semiconductor，PMOS）電晶體區。在第一裝置區RX1的其中第一鰭型主動區F1與閘極線160彼此交叉的部份中可形成有多個NMOS電晶體TR1，且在第二裝置區RX2的其中主動區F2與閘極線160彼此交叉的部份中可形成有多個PMOS電晶體TR2。
閘極線160可包括主閘極部分160M及多個子閘極部分160S。主閘極部分160M可覆蓋奈米片材堆疊NSS的頂表面且在第二水平方向（例如，Y方向）上長地延伸（例如，具有在第二水平方向（例如，Y方向）上延伸的縱向軸線）。所述多個子閘極部分160S可成一體地連接至主閘極部分160M，且設置於所述多個奈米片材N1、N2及N3之間以及鰭型主動區F1及F2與第一奈米片材N1之間。
閘極線160可包含金屬、金屬氮化物、金屬碳化物或其組合。金屬可選自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及/或Pd。金屬氮化物可選自TiN及/或TaN。金屬碳化物可為TiAlC。在一些實施例中，閘極線160可具有其中依序堆疊有金屬氮化物層、金屬層、導電頂蓋層及間隙填充金屬層的結構。金屬氮化物層及金屬層可包含選自Ti、Ta、W、Ru、Nb、Mo及/或Hf的至少一種金屬。間隙填充金屬層可包括W層及/或Al層。所述多條閘極線160可包括至少一個含功函數金屬的層。所述至少一個含功函數金屬的層可包括選自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及/或Pd的至少一種金屬。在一些實施例中，閘極線160可具有TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構或者TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構，但並不限於上述實例。在一些實施例中，閘極線160在第一裝置區RX1及第二裝置區RX2中可具有不同的堆疊結構。
在所述多個奈米片材N1、N2及N3與閘極線160之間可插入有閘極介電層152。閘極介電層152可包括分別覆蓋所述多個奈米片材N1、N2及N3的表面的部分、覆蓋主閘極部分160M的側壁的部分、分別覆蓋所述多個鰭型主動區F1及F2的鰭頂表面FT的部分、覆蓋第一絕緣結構ST1的頂表面的部分以及覆蓋第二絕緣結構ST2的頂表面的部分。
在一些實施例中，閘極介電層152可包含與第一上部絕緣襯墊114S、第二上部絕緣襯墊114D、第一上部隱埋絕緣層116S及第二上部隱埋絕緣層116D中的每一者的材料不同的材料。舉例而言，閘極介電層152可包括高介電層。高介電層可包含具有較氧化矽層的介電常數高的介電常數的材料。舉例而言，高介電層可具有約10至約25的介電常數。高介電層可包含氧化鉿，但並不限於此。
所述多個奈米片材N1、N2及N3可包括相同元素的半導體層。在實例中，所述多個奈米片材N1、N2及N3中的每一者可包括Si層。在第一裝置區RX1中，所述多個奈米片材N1、N2及N3可摻雜有具有與第一源極/汲極區SD1的導電類型相同的導電類型的摻雜劑。在第二裝置區RX2中，所述多個奈米片材N1、N2及N3可摻雜有具有與第二源極/汲極區SD2的導電類型相同的導電類型的摻雜劑。舉例而言，第一裝置區RX1中的所述多個奈米片材N1、N2及N3可包括摻雜有n型摻雜劑的Si層，且第二裝置區RX2中的所述多個奈米片材N1、N2及N3可包括摻雜有p型摻雜劑的Si層。
在所述多個鰭型主動區F1及F2中的每一者、第一絕緣結構ST1以及第二絕緣結構ST2上，閘極線160的兩個側壁可被多個外部絕緣間隔件118（參見圖2A及圖2B）覆蓋。所述多個外部絕緣間隔件118可覆蓋所述多個奈米片材堆疊NSS的頂表面上的主閘極部分160M的兩個側壁。所述多個外部絕緣間隔件118中的每一者可與閘極線160間隔開，閘極介電層152位於所述多個外部絕緣間隔件118中的每一者與閘極線160之間。所述多個外部絕緣間隔件118可包含氮化矽、氧化矽、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其組合。如本文中使用的用語「SiCN」、「SiBN」、「SiON」、「SiOCN」及「SiBCN」及「SiOC」意指包含相應用語中所包含的元素的材料，而非代表化學計量關係的方程式。
如圖2A中所示，在第一裝置區RX1中，在所述多個奈米片材N1、N2及N3之間、以及第一鰭型主動區F1的鰭頂表面FT與第一奈米片材N1之間可插入有多個內部絕緣間隔件120。所述多個內部絕緣間隔件120可在第一水平方向（例如，X方向）上插入於所述多個子閘極部分160S與第一源極/汲極區SD1之間。
在第一水平方向（例如，X方向）上，第一裝置區RX1中的所述多個子閘極部分160S中的每一者的兩個側壁可被內部絕緣間隔件120覆蓋，閘極介電層152位於第一裝置區RX1中的所述多個子閘極部分160S中的每一者的兩個側壁與內部絕緣間隔件120之間。第一裝置區RX1中的所述多個子閘極部分160S中的每一者可與第一源極/汲極區SD1間隔開，閘極介電層152及內部絕緣間隔件120位於第一裝置區RX1中的所述多個子閘極部分160S中的每一者與第一源極/汲極區SD1之間。所述多個內部絕緣間隔件120中的每一者可接觸第一源極/汲極區SD1。所述多個內部絕緣間隔件120中的至少一些內部絕緣間隔件120可在垂直方向（例如，Z方向）上與外部絕緣間隔件118交疊。內部絕緣間隔件120可包含氮化矽、氧化矽、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其組合。內部絕緣間隔件120可更包括空氣隙。在一些實施例中，內部絕緣間隔件120與外部絕緣間隔件118可包含相同的材料。在一些實施例中，外部絕緣間隔件118與內部絕緣間隔件120可包含不同的材料。
在第一水平方向（例如，X方向）上，第一裝置區RX1中的所述多個第一源極/汲極區SD1可分別面對所述多個子閘極部分160S，內部絕緣間隔件120位於第一裝置區RX1中的所述多個第一源極/汲極區SD1與所述多個子閘極部分160S之間。所述多個第一源極/汲極區SD1可不包括與閘極介電層152接觸的一部分。
如圖2B中所示，第二裝置區RX2中的所述多個子閘極部分160S中的每一者在第一水平方向（例如，X方向）上的兩個側壁可與第二源極/汲極區域SD2間隔開，閘極介電層152位於第二裝置區RX2中的所述多個子閘極部分160S中的每一者在第一水平方向（例如，X方向）上的兩個側壁與第二源極/汲極區域SD2之間。在第二裝置區RX2中，閘極介電層152可包括與第二源極/汲極區SD2接觸的一部分。在第一水平方向（例如，X方向）上，所述多個第二源極/汲極區SD2可分別面對奈米片材堆疊NSS及所述多個子閘極部分160S。
如圖2A至圖2C中所示，閘極線160及閘極介電層152可被頂蓋絕緣圖案164覆蓋。頂蓋絕緣圖案164可包括氮化矽層。
在第一裝置區RX1中，閘極線160的主閘極部分160M可與第一源極/汲極區SD1間隔開，外部絕緣間隔件118位於閘極線160的主閘極部分160M與第一源極/汲極區SD1之間。在第二裝置區RX2中，閘極線160的主閘極部分160M可與第二源極/汲極區SD2間隔開，外部絕緣間隔件118位於閘極線160的主閘極部分160M與第二源極/汲極區SD2之間。
當第一裝置區RX1是NMOS電晶體區且第二裝置區RX2是PMOS電晶體區時，第一裝置區RX1中的所述多個第一源極/汲極區SD1可包括摻雜有n型摻雜劑的Si層或者摻雜有n型摻雜劑的SiC層，且第二裝置區RX2中的所述多個第二源極/汲極區SD2可包括摻雜有p型摻雜劑的SiGe層。n型摻雜劑可選自P（磷）、As（砷）及Sb（銻）。p型摻雜劑可選自B（硼）及Ga（鎵）。
第一裝置區RX1中的所述多個第一源極/汲極區SD1與第二裝置區RX2中的所述多個第二源極/汲極區SD2可具有不同的形狀及大小。然而，本發明概念的實施例並不限於此，且可形成在第一裝置區RX1及第二裝置區RX2中具有各種形狀及大小的所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2。
如圖2A及圖2B中所示，所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2可被絕緣襯墊142覆蓋。絕緣襯墊142可共形地覆蓋所述多個第一源極/汲極區SD1的表面及所述多個第二源極/汲極區SD2的表面以及外部絕緣間隔件118的表面。絕緣襯墊142可包含SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO 2或其組合。
在第一裝置區RX1及第二裝置區RX2中，第一源極/汲極區SD1及第二源極/汲極區SD2可被閘極間絕緣層144覆蓋。絕緣襯墊142可插入於閘極間絕緣層144與第一源極/汲極區SD1及第二源極/汲極區SD2之間。閘極間絕緣層144可由氮化矽層、氧化矽層、SiON、SiOCN或其組合形成。所述多個頂蓋絕緣圖案164及位於所述多個頂蓋絕緣圖案164中的每一者之間的閘極間絕緣層144可被層間絕緣層190覆蓋。層間絕緣層190可包括蝕刻停止層190A及絕緣層190B。蝕刻停止層190A可包含碳化矽（SiC）、SiN、經氮摻雜的碳化矽（SiC:N）、SiOC、AlN、AlON、AlO、AlOC或其組合。絕緣層190B可包括氧化物層、氮化物層、具有約2.2至約2.4的超低介電常數K的超低k（ultra low-k，ULK）層或其組合。舉例而言，絕緣層190B可包括正矽酸四乙酯（tetraethyl orthosilicate，TEOS）層、高密度電漿（high density plasma，HDP）層、硼磷矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）層、可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）氧化物層、SiON層、SiN層、SiOC層、SiCOH層或其組合。
如圖2A及圖2B中所示，在第一裝置區RX1及第二裝置區RX2中在所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2上可形成有多個源極/汲極接觸件174及多個源極/汲極通孔接觸件192。所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2可藉由所述多個源極/汲極接觸件174及所述多個源極/汲極通孔接觸件192連接至上部導電線（未示出）。
在第一源極/汲極區SD1及第二源極/汲極區SD2與源極/汲極接觸件174之間可形成有金屬矽化物層172。在一些實施例中，金屬矽化物層172可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及/或Pd。舉例而言，金屬矽化物層172可包含矽化鈦。
所述多個源極/汲極接觸件174可在垂直方向（例如，Z方向）上穿透閘極間絕緣層144及絕緣襯墊142，以接觸金屬矽化物層172。所述多個源極/汲極通孔接觸件192可在垂直方向（例如，Z方向）上穿透層間絕緣層190，以接觸源極/汲極接觸件174的頂表面。所述多個源極/汲極接觸件174可包括導電障壁層174A及金屬插塞174B。所述多個源極/汲極通孔接觸件192可包括導電障壁層192A及金屬插塞192B。
如圖2C中所示，在閘極線160上可形成有閘極接觸件184及閘極通孔接觸件194。閘極線160可藉由閘極接觸件184及閘極通孔接觸件194連接至上部導電線（未示出）。閘極接觸件184可包括導電障壁層184A及金屬插塞184B。閘極通孔接觸件194可包括導電障壁層194A及金屬插塞194B。
導電障壁層174A、184A、192A及194A可包含Ti、Ta、TiN、TaN或其組合，且金屬插塞174B、184B、192B及194B可包含W、Co、Cu、Ru、Mn或其組合，但本發明概念並不限於此。
閘極接觸件184及閘極通孔接觸件194可設置於裝置間隔離區域DTA中且被配置成連接至閘極線160的主閘極部分160M。然而，本發明概念的實施例並不限於此。舉例而言，閘極接觸件184及閘極通孔接觸件194可設置於第一裝置區RX1及第二裝置區RX2中的至少一者中，且可被配置成連接至主閘極部分160M。
閘極接觸件184可在垂直方向（例如，Z方向）上穿透頂蓋絕緣圖案164，以接觸閘極線160的頂表面。閘極通孔接觸件194可在垂直方向（例如，Z方向）上穿透層間絕緣層190，以接觸閘極接觸件184的頂表面。
在一些實施例中，所述多個源極/汲極接觸件174、所述多個源極/汲極通孔接觸件192、閘極接觸件184及閘極通孔接觸件194中的每一者的側壁可被接觸絕緣間隔件（未示出）環繞。接觸絕緣間隔件可包含SiCN、SiCON、氮化矽（SiN）或其組合，但並不限於此。
圖1及圖2A至圖2D中所示的積體電路裝置100可包括第一絕緣結構ST1，第一絕緣結構ST1在第一裝置區RX1及第二裝置區RX2中的每一者中填充於裝置隔離溝渠STR中且覆蓋所述多個鰭型主動區F1及F2中的每一者的側壁。第一絕緣結構ST1可包括覆蓋第一下部隱埋絕緣層112C的頂表面的第一上部絕緣襯墊114S及第一上部隱埋絕緣層116S。第一上部隱埋絕緣層116S的頂表面的水平高度可等於或高於第二絕緣襯墊112B的最上部部分的水平高度。因此，即使當在積體電路裝置100的製造製程期間第一下部隱埋絕緣層112C的頂表面的水平高度低於第二絕緣襯墊112B的最上部部分的水平高度時，第一下部隱埋絕緣層112C的頂表面上的較第二絕緣襯墊112B的最上部部分的水平高度低的水平高度的空間仍可被第一上部絕緣襯墊114S及第一上部隱埋絕緣層116S填充。因此，可藉由第一絕緣結構ST1在鰭型主動區F1及F2與閘極線160之間確保足夠的絕緣空間，且因此可減小由鰭型主動區F1及F2與閘極線160之間的耦合產生的寄生電容。因此，可改善形成於第一裝置區RX1及第二裝置區RX2中的多個電晶體中的每一者的導通電流特性及關斷電流特性，此可有助於改善電晶體的效能及可靠性。
圖3是示出根據本發明概念實施例的積體電路裝置100A的剖視圖。圖3示出與在圖2C中被指示為「EQ」的區對應的一部分的局部配置。
參照圖3，積體電路裝置100A可具有與參照圖1及圖2A至圖2D闡述的積體電路裝置100實質上相同的配置。然而，積體電路裝置100A可包括第一絕緣結構ST1A及第二絕緣結構ST2A來取代第一絕緣結構ST1及第二絕緣結構ST2。
第一絕緣結構ST1A可具有與參照圖2C及圖2D針對第一絕緣結構ST1所闡述實質上相同的配置。然而，第一絕緣結構ST1A可包括第一上部隱埋絕緣層116SA來取代第一上部隱埋絕緣層116S。第一上部隱埋絕緣層116SA可包括依序堆疊於第一上部絕緣襯墊114S上的第一氧化矽層S1及第二氧化矽層S2。第二氧化矽層S2可插入於第一氧化矽層S1與閘極線160之間。第一氧化矽層S1可包含選自氮（N）原子及氟（F）原子的至少一種雜質元素，且第二氧化矽層S2可不包含雜質元素。
第二絕緣結構ST2A可具有與參照圖2C及圖2D針對第二絕緣結構ST2所闡述實質上相同的配置。然而，第二絕緣結構ST2A可包括第二上部隱埋絕緣層116DA來取代第二上部隱埋絕緣層116D。第二上部隱埋絕緣層116DA可包括依序堆疊於第二上部絕緣襯墊114D上的第一氧化矽層D1及第二氧化矽層D2。第二氧化矽層D2可插入於第一氧化矽層D1與閘極線160之間。第一氧化矽層D1可包含選自氮（N）原子及氟（F）原子的至少一種雜質元素，且第二氧化矽層D2可不包含雜質元素。
分別構成第一絕緣結構ST1A的最上部部分及第二絕緣結構ST2A的最上部部分的第二氧化矽層S2及D2具有較包含雜質元素的第一氧化矽層S1及D1緻密的結構。因此，為了在積體電路裝置100A的製造製程期間形成第一絕緣結構ST1A及第二絕緣結構ST2A之後形成後續製程，可在第一絕緣結構ST1A及第二絕緣結構ST2A被暴露於清潔或蝕刻氣氛時藉由具有相對緻密結構的第一氧化矽層S1及D1來防止第一絕緣結構ST1A及第二絕緣結構ST2A在清潔或蝕刻氣氛中被消耗或損壞。
圖4是示出根據本發明概念實施例的積體電路裝置200的剖視圖。圖4示出與在圖2C中被指示為「EQ」的區對應的一部分的局部配置。
參照圖4，積體電路裝置200可具有與參照圖1及圖2A至圖2D闡述的積體電路裝置100實質上相同的配置。然而，積體電路裝置200可包括第一絕緣結構ST21及第二絕緣結構ST22來取代第一絕緣結構ST1及第二絕緣結構ST2。
第一絕緣結構ST21可具有與參照圖2C及圖2D針對第一絕緣結構ST1所闡述實質上相同的配置。然而，第一絕緣結構ST21可包括第一上部隱埋絕緣層216S來取代第一上部隱埋絕緣層116S。第一上部隱埋絕緣層216S的頂表面可具有朝向閘極線160的凸起形狀。第一上部隱埋絕緣層216S的頂表面的最下部部分的水平高度可等於或高於第二水平高度LV2。第一上部隱埋絕緣層216S的頂表面的最上部部分的水平高度LV24可高於第二水平高度LV2。
第三高度H23可等於或大於0，第三高度H23是在垂直方向（例如，Z方向）上自鰭頂表面FT至第一上部隱埋絕緣層216S的頂表面的最上部部分的水平高度LV24的距離。在一些實施例中，第三高度H23可等於或小於第一高度H1。
第二絕緣結構ST22可具有與參照圖2C及圖2D針對第二絕緣結構ST2所闡述實質上相同的配置。然而，第二絕緣結構ST22可包括第二上部隱埋絕緣層216D來取代第二上部隱埋絕緣層116D。第二上部隱埋絕緣層216D可具有朝向閘極線160的凸起形狀的頂表面。第二上部隱埋絕緣層216D的頂表面的最上部部分的水平高度LV26可高於第一上部隱埋絕緣層216S的頂表面的最上部部分的水平高度LV24。
圖5是示出根據本發明概念實施例的積體電路裝置200A的剖視圖。圖5示出與在圖2C中被指示為「EQ」的區對應的一部分的局部配置。
參照圖5，積體電路裝置200A可具有與參照圖4闡述的積體電路裝置200實質上相同的配置。然而，積體電路裝置200A可包括第一絕緣結構ST21A及第二絕緣結構ST22A來取代第一絕緣結構ST21及第二絕緣結構ST22。
第一絕緣結構ST21A可具有與參照圖4針對第一絕緣結構ST21所闡述實質上相同的配置。然而，第一絕緣結構ST21A可包括第一上部隱埋絕緣層216SA來取代第一上部隱埋絕緣層216S。第一上部隱埋絕緣層216SA可包括依序堆疊於第一上部絕緣襯墊114S上的第一氧化矽層S1及第二氧化矽層S2。第二絕緣結構ST22A可具有與參照圖4針對第二絕緣結構ST22所闡述實質上相同的配置。然而，第二絕緣結構ST22A可包括第二上部隱埋絕緣層216DA來取代第二上部隱埋絕緣層216D。第二上部隱埋絕緣層216DA可包括依序堆疊於第二上部絕緣襯墊114D上的第一氧化矽層D1及第二氧化矽層D2。第一氧化矽層S1及D1以及第二氧化矽層S2及D2的更詳細的配置及效果與參照圖3所闡述相同。
圖6是示出根據本發明概念實施例的積體電路裝置300的剖視圖。圖6示出與在圖2C中被指示為「EQ」的區對應的一部分的局部配置。
參照圖6，積體電路裝置300可具有與參照圖1及圖2A至圖2D闡述的積體電路裝置100實質上相同的配置。然而，積體電路裝置300可包括第一絕緣結構ST31及第二絕緣結構ST32來取代第一絕緣結構ST1及第二絕緣結構ST2。
第一絕緣結構ST31可具有與參照圖2C及圖2D針對第一絕緣結構ST1所闡述實質上相同的配置。然而，第一絕緣結構ST31可包括第一上部隱埋絕緣層316S來取代第一上部隱埋絕緣層116S。第一上部隱埋絕緣層316S的頂表面可具有朝向閘極線160的凹陷形狀。第一上部隱埋絕緣層316S的頂表面的水平高度可等於或高於第二水平高度LV2。具體而言，第一上部隱埋絕緣層316S的頂表面的最下部部分的水平高度LV34可等於或高於第二水平高度LV2。
第三高度H33可等於或大於零，第三高度H33是在垂直方向（例如，Z方向）上自鰭頂表面FT至第一上部隱埋絕緣層316S的頂表面的最下部部分的水平高度LV34的距離。在一些實施例中，第三高度H33可等於或小於第一高度H1。
第二絕緣結構ST32可具有與參照圖2C及圖2D針對第二絕緣結構ST2所闡述實質上相同的配置。然而，第二絕緣結構ST32可包括第二上部隱埋絕緣層316D來取代第二上部隱埋絕緣層116D。第二上部隱埋絕緣層316D可具有朝向閘極線160的凹陷形狀的頂表面。第二上部隱埋絕緣層316D的頂表面的最下部部分的水平高度LV36可高於第一上部隱埋絕緣層316S的頂表面的最下部部分的水平高度LV34。
圖7是示出根據本發明概念實施例的積體電路裝置300A的剖視圖。圖7示出與在圖2C中被指示為「EQ」的區對應的一部分的局部配置。
參照圖7，積體電路裝置300A可具有與參照圖6闡述的積體電路裝置300實質上相同的配置。然而，積體電路裝置300A可包括第一絕緣結構ST31A及第二絕緣結構ST32A來取代第一絕緣結構ST31及第二絕緣結構ST32。
第一絕緣結構ST31A可具有與參照圖6針對第一絕緣結構ST31所闡述實質上相同的配置。然而，第一絕緣結構ST31A可包括第一上部隱埋絕緣層316SA來取代第一上部隱埋絕緣層316S。第一上部隱埋絕緣層316SA可包括依序堆疊於第一上部絕緣襯墊114S上的第一氧化矽層S1及第二氧化矽層S2。第二絕緣結構ST32A可具有與參照圖6針對第二絕緣結構ST32所闡述實質上相同的配置。然而，第二絕緣結構ST32A可包括第二上部隱埋絕緣層316DA來取代第二上部隱埋絕緣層316D。第二上部隱埋絕緣層316DA可包括依序堆疊於第二上部絕緣襯墊114D上的第一氧化矽層D1及第二氧化矽層D2。第一氧化矽層S1及D1以及第二氧化矽層S2及D2的更詳細的配置及效果與參照圖3所闡述相同。
儘管圖3至圖7僅示出第一裝置區RX1中的第一鰭型主動區F1及其周邊組件，但參照圖3至圖7給出的積體電路裝置100A、200、200A、300及300A的說明可以相同的方式應用於第二裝置區RX2中的第二鰭型主動區F2及其周邊組件。
圖8是根據本發明概念實施例的積體電路裝置400的方塊圖。
參照圖8，積體電路裝置400可包括基板102，基板102包括第一區I及第二區II。基板102的第一區I及第二區II意指基板102的不同區且可為基板102上的其中實行不同操作的區。第一區I及第二區II可為在水平方向上彼此間隔開的區。
在一些實施例中，第一裝置區I可為其中形成以低功率模式進行操作的裝置的區，且第二裝置區II可為其中形成以高功率模式進行操作的裝置的區。在一些實施例中，第一裝置區I可為其中形成記憶體裝置或非記憶體裝置的區，且第二裝置區II可為其中形成例如輸入/輸出（input/output，I/O）裝置的周邊電路的區。
在一些實施例中，第一區I可為構成以下的區：揮發性記憶體裝置，例如動態隨機存取記憶體（dynamic random access memory，DRAM）或靜態RAM（static RAM，SRAM）；或者非揮發性記憶體裝置，例如唯讀記憶體（read only memory，ROM）、遮罩ROM（mask ROM，MROM）、可程式化記憶體裝置（programmable memory device，PROM）、可抹除PROM（erasable PROM，EPROM）、電性可抹除PROM（ electrically erasable PROM，EEPROM）、鐵磁RAM（ferromagnetic RAM，FRAM）、相變RAM（phase change RAM，PRAM）、磁性RAM（magnetic RAM，MRAM）、電阻式RAM（resistive RAM，RRAM）、快閃記憶體等。在一些實施例中，第一區I可為其中形成例如邏輯裝置等非記憶體裝置的區。邏輯裝置可包括實行期望邏輯功能的標準胞元，例如計數器及緩衝器。標準胞元可包括各種類型的邏輯胞元，所述各種類型的邏輯胞元包括多個電路元件，例如電晶體及電阻器。邏輯胞元可構成例如及、反及、或、反或、互斥或（exclusive OR，XOR）、互斥反或（exclusive NOR，XNOR）、反相器INV、加法器ADD、緩衝器BUF、延遲DLY、濾波器FIL、多工器MXT/MXIT、或/及/反相器（OR/AND/INVERTER，OAI）、及/或（AND/OR，AO）、及/或/反相器（AND/OR/INVERTER，AOI）、D正反器、複位正反器、主從正反器、鎖存器等。
在積體電路裝置400中，第二裝置區II中的圖案形成密度可小於第一裝置區I中的圖案形成密度。
在一些實施例中，選自參照圖1至圖7針對積體電路裝置100、100A、200、200A、300及300A闡述的結構選擇的至少一者可包括於第一區I中。
圖9是示出圖8中所示的積體電路裝置400的第二區II的局部配置的平面佈局圖。圖10是示出沿著圖9所示線Y4-Y4'截取的橫截面的局部配置的剖視圖。
參照圖9及圖10，積體電路裝置400可包括在第二區II中在垂直方向（例如，Z方向）上自基板102突出的多個鰭型主動區F3。所述多個鰭型主動區F3可在第一水平方向（例如，X方向）上彼此平行延伸。所述多個鰭型主動區F3中的每一者可由形成於基板102中的裝置隔離溝渠STR4界定。
所述多個鰭型主動區F3可具有第一水平高度LV41的鰭頂表面FT4。閘極線162可在所述多個鰭型主動區F3上在第二水平方向（例如，Y方向）上長地延伸（例如，具有在第二水平方向（例如，Y方向）上延伸的縱向軸線）。圖9及圖10示出兩個鰭型主動區F3及設置於所述兩個鰭型主動區F3上的一條閘極線162，但鰭型主動區F3及閘極線162中的每一者的數目並不限於所示實例且可被不同地選擇。
第二區II中的裝置隔離溝渠STR4可被第三絕緣結構ST43填充。第三絕緣結構ST43可插入於基板102與閘極線162之間且可位於鰭型主動區F3的側壁上。
第三絕緣結構ST43可包括在第二區II中依序堆疊於基板102上的第一絕緣襯墊112A、第二絕緣襯墊112B、第一下部隱埋絕緣層112C、第三上部絕緣襯墊114E及第三上部隱埋絕緣層116E。
第一絕緣襯墊112A、第二絕緣襯墊112B及第一下部隱埋絕緣層112C的詳細配置與參照圖2A至圖2D闡述的第一絕緣襯墊112A、第二絕緣襯墊112B及第一下部隱埋絕緣層112C的詳細配置實質上相同。然而，在第二區II中，第一絕緣襯墊112A可接觸鰭型主動區F3的側壁。第一絕緣襯墊112A的最上部部分可低於鰭頂表面FT4的第一水平高度LV41。第二絕緣襯墊112B可面對鰭型主動區F3的側壁，第一絕緣襯墊112A位於第二絕緣襯墊112B與鰭型主動區F3的側壁之間。第二絕緣襯墊112B可具有低於第一水平高度LV41的第二水平高度LV42的最上部部分。
第一下部隱埋絕緣層112C可面對鰭型主動區F3的側壁，第一絕緣襯墊112A及第二絕緣襯墊112B位於第一下部隱埋絕緣層112C與鰭型主動區F3的側壁之間。第一下部隱埋絕緣層112C的面對閘極線162的頂表面可在低於第二水平高度LV42的水平高度處在第二水平方向（例如，Y方向）上非線性地延伸。第一下部隱埋絕緣層112C的面對閘極線162的頂表面可具有朝向閘極線162的凹陷形狀。第一下部隱埋絕緣層112C的頂表面的最下部部分可為低於第二水平高度LV42的第三水平高度LV43。
在垂直方向（例如，Z方向）上自鰭型主動區F3的鰭頂表面FT4至作為第一下部隱埋絕緣層112C的頂表面的最下部部分的水平高度的第三水平高度LV43的距離可大於自鰭型主動區F3的鰭頂表面FT4至作為第二絕緣襯墊112B的最上部部分的水平高度的第二水平高度LV42的垂直高度H41。
第三上部絕緣襯墊114E可插入於第二絕緣襯墊112B與第三上部隱埋絕緣層116E之間以及第一下部隱埋絕緣層112C與第三上部隱埋絕緣層116E之間。第三上部絕緣襯墊114E可包括與第二絕緣襯墊112B的最上部部分接觸的一部分及與第一下部隱埋絕緣層112C的頂表面接觸的一部分。
第三上部隱埋絕緣層116E可插入於第一下部隱埋絕緣層112C與閘極線162之間。第三上部絕緣襯墊114E可插入於第一下部隱埋絕緣層112C的頂表面與第三上部隱埋絕緣層116E的底表面之間。
第三上部隱埋絕緣層116E可具有在水平方向（例如，X方向及Y方向）上在高於第二水平高度LV42的第四水平高度LV44處平坦地延伸的頂表面。第三上部隱埋絕緣層116E的底表面可面對第一下部隱埋絕緣層112C的頂表面，第三上部絕緣襯墊114E位於第三上部隱埋絕緣層116E的底表面與第一下部隱埋絕緣層112C的頂表面之間，且第三上部隱埋絕緣層116E的底表面具有朝向基板102的凸起形狀，所述凸起形狀與第一下部隱埋絕緣層112C的頂表面的凹陷形狀對應。
自鰭型主動區F3的鰭頂表面FT4至作為第三上部隱埋絕緣層116E的頂表面的水平高度的第四水平高度LV44的垂直高度H43可等於或小於自鰭頂表面FT4至第二水平高度LV42的垂直高度H41。亦即，第三上部隱埋絕緣層116E的頂表面的水平高度可等於或高於第二絕緣襯墊112B的最上部部分的水平高度。
在一些實施例中，作為第二區II中的第三上部隱埋絕緣層116E的頂表面的水平高度的第四水平高度LV44可高於作為第一區I中的第一上部絕緣襯墊114S的頂表面的水平高度的第四水平高度LV4（參見圖2D）且可低於作為第一區I中的第二上部隱埋絕緣層116D的頂表面的水平高度的第六水平高度LV6（參見圖2D），但本發明概念的實施例並不限於此。
第三上部絕緣襯墊114E的材料可與參照圖2A至圖2D闡述的第一上部絕緣襯墊114S的材料相同。第三上部隱埋絕緣層116E的材料可與參照圖2A至圖2D闡述的第一上部隱埋絕緣層116S的材料相同。在一些實施例中，第一上部絕緣襯墊114S及第三上部絕緣襯墊114E可包括氧化矽層，且第一上部隱埋絕緣層116S及第三上部隱埋絕緣層116E可包括氧化矽層，氧化矽層包含選自氮（N）原子及氟（F）原子的至少一種雜質元素。在一些實施例中，第一上部隱埋絕緣層116S及第三上部隱埋絕緣層116E中的每一者中的雜質元素的含量可為約0.1原子%至約20原子%，但並不限於此。第三上部絕緣襯墊114E及第三上部隱埋絕緣層116E的更詳細配置與參照圖2A至圖2D針對第一上部絕緣襯墊114S及第一上部隱埋絕緣層116S所闡述相同。
在一些實施例中，類似於參照圖3對第一上部隱埋絕緣層116SA的說明，第三上部隱埋絕緣層116E可包括依序堆疊於第三上部絕緣襯墊114E上的第一氧化矽層S1及第二氧化矽層S2。在一些實施例中，類似於參照圖4對第一上部隱埋絕緣層216S的說明，第三上部隱埋絕緣層116E可具有朝向閘極線162的凸起形狀的頂表面。在一些實施例中，類似於參照圖6對第一上部隱埋絕緣層316S的說明，第三上部隱埋絕緣層116E可具有朝向閘極線162的凹陷形狀的頂表面。
在第二區II中，閘極線162可在鰭型主動區F3及第三絕緣結構ST43上在第二水平方向（例如，Y方向）上長地延伸，同時覆蓋鰭頂表面FT4及鰭型主動區F3的兩個側壁。如圖9中所示，在第一水平方向（例如，X方向）上，第二區II中的閘極線162的寬度可大於第一區I中的閘極線160的寬度。
在第二區II中，閘極介電層450可插入於鰭型主動區F3與閘極線162之間。閘極介電層450可包括：下部閘極介電層114G，與鰭型主動區F3接觸；以及上部閘極介電層452，覆蓋下部閘極介電層114G且與閘極線162的底表面接觸。
下部閘極介電層114G可成一體地連接至第三上部絕緣襯墊114E，且可包含與第三上部絕緣襯墊114E的材料相同的材料。舉例而言，下部閘極介電層114G及第三上部絕緣襯墊114E中的每一者可包括氧化矽層。
上部閘極介電層452可與鰭型主動區F3上的下部閘極介電層114G接觸，且可在裝置隔離溝渠STR4上在垂直方向（例如，Z方向）上與第三上部絕緣襯墊114E間隔開，第三上部隱埋絕緣層116E位於上部閘極介電層452與第三上部絕緣襯墊114E之間。上部閘極介電層452的材料可與第一區I中的閘極介電層152（參見圖2A至圖2D）的材料相同。舉例而言，上部閘極介電層452可包括高介電層。高介電層的詳細說明與參照圖2A至圖2D所闡述相同。
閘極線162的頂表面可被頂蓋絕緣圖案166覆蓋。頂蓋絕緣圖案166可具有與參照圖2A至圖2C針對頂蓋絕緣圖案164所闡述實質上相同的配置。頂蓋絕緣圖案166可被層間絕緣層190覆蓋。
參照圖8至圖10闡述的積體電路裝置400可包括第一絕緣結構ST1及第三絕緣結構ST43，第一絕緣結構ST1及第三絕緣結構ST43在第一區I及第二區II中覆蓋基板102與閘極線160及162之間的鰭型主動區F1、F2及F3中的每一者的側壁。第一絕緣結構ST1及第三絕緣結構ST43可分別包括覆蓋第一下部隱埋絕緣層112C的頂表面的第一上部絕緣襯墊114S及第三上部絕緣襯墊114E以及第一上部隱埋絕緣層116S及第三上部隱埋絕緣層116E，且第一上部隱埋絕緣層116S及第三上部隱埋絕緣層116E中的每一者的頂表面的水平高度可等於或高於第二絕緣襯墊112B的最上部部分的水平高度。因此，即使當第一下部隱埋絕緣層112C的頂表面的水平高度低於第二絕緣襯墊112B的最上部部分的水平高度時，第一下部隱埋絕緣層112C的頂表面上的較第二絕緣襯墊112B的最上部部分的水平高度低的水平高度的空間亦可被第一上部絕緣襯墊114S及第三上部絕緣襯墊114E以及第一上部隱埋絕緣層116S及第三上部隱埋絕緣層116E填充。因此，可在第一區I及第二區II中藉由第一絕緣結構ST1及第三絕緣結構ST43而在鰭型主動區F1、F2及F3與閘極線160及162之間確保足夠的絕緣空間，且因此可減少鰭型主動區F1、F2及F3與閘極線160及162之間的不希望的寄生電容。因此，可改善積體電路裝置400中所包括的電晶體的效能及可靠性。
圖11A至圖20D是示出根據本發明概念實施例的製造積體電路裝置的方法的剖視圖。圖11A、圖12A、...及圖20A是示出與沿著圖1所示線X1-X1'截取的橫截面對應的一部分的局部配置的剖視圖，圖11B、圖12B、...及圖20B是示出與沿著圖1所示線X2-X2'截取的橫截面對應的一部分的局部配置的剖視圖，圖11C、圖12C、...及圖20C是示出與沿著圖1所示線Y1-Y1'截取的橫截面對應的一部分的局部配置的剖視圖，以及圖11D、圖12D、...及圖20D是示出與沿著圖9所示線Y4-Y4'截取的橫截面對應的一部分的局部配置的剖視圖。將參照圖11A至圖20D闡述製造圖8至圖10中所示的積體電路裝置400的方法。此處，作為實例，闡述其中積體電路裝置400的第一區I包括如參照圖1至圖2D針對積體電路裝置100闡述的配置的情形。在圖11A至圖20D中，與圖1至圖10中相同的參考編號表示相同構件，且在此處省略其詳細說明。
參照圖11A至圖11D，藉由在第一區I中在基板102上交替地堆疊多個犧牲半導體層104及多個奈米片材半導體層NS，且然後對犧牲半導體層104、所述多個奈米片材半導體層NS及基板102中的每一者的一部份進行蝕刻，而在基板102中形成裝置隔離溝渠STR。因此，可在第一區I的第一裝置區RX1及第二裝置區RX2中在垂直方向（例如，Z方向）上形成自基板102向上突出的所述多個鰭型主動區F1及F2。所述多個犧牲半導體層104及所述多個奈米片材半導體層NS的堆疊結構可保留於所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT上。
所述多個犧牲半導體層104與所述多個奈米片材半導體層NS可包含具有不同的蝕刻選擇性的半導體材料。在一些實施例中，所述多個奈米片材半導體層NS可包括Si層，且所述多個犧牲半導體層104可包括SiGe層。在一些實施例中，所述多個犧牲半導體層104中的Ge含量可為恆定的。構成所述多個犧牲半導體層104的SiGe層可具有在介於約5原子%至約60原子%（例如，約10原子%至約40原子%）的範圍內選擇的恆定的Ge含量。可根據需要不同地選擇構成所述多個犧牲半導體層104的SiGe層中的Ge含量。
在第二區II中對基板102的一部份進行蝕刻，以在基板102中形成裝置隔離溝渠STR4。因此，可在第二區II中形成在垂直方向（例如，Z方向）上自基板102向上突出且在第一水平方向（例如，X方向）上彼此平行延伸的所述多個鰭型主動區F3。
參照圖12A至圖12D，可藉由在第一區I及第二區II中在圖11A至圖11D的所得物上形成複合絕緣層112，然後對複合絕緣層112的位於第一區I的裝置間隔離區域DTA中的一部份進行蝕刻，且因此，對被暴露出的基板102的一部份進行蝕刻，而在第一區I中形成界定第一裝置區RX1及第二裝置區RX2的深溝渠DTR，且可利用第二下部隱埋絕緣層113來填充深溝渠DTR。
在一些實施例中，形成複合絕緣層112的製程可包括形成共形地覆蓋圖11A至圖11D的所得物的被暴露出的表面的第一絕緣襯墊112A，形成共形地覆蓋第一絕緣襯墊112A的頂表面的第二絕緣襯墊112B，以及在第二絕緣襯墊112B上在所述多個鰭型主動區F1、F2及F3之間的空間中形成第一下部隱埋絕緣層112C。第一下部隱埋絕緣層112C可被形成為在較所述多個鰭型主動區F1、F2及F3的水平高度高的水平高度處具有平坦地延伸的頂表面。
在一些實施例中，第一絕緣襯墊112A可包括氧化矽層，且第二絕緣襯墊112B可包括氮化矽層。第一下部隱埋絕緣層112C可包括使用可流動化學氣相沈積（FCVD）製程或旋轉塗佈製程形成的氧化矽層。第二下部隱埋絕緣層113可包括使用電漿沈積方法形成的氧化矽層。構成第二下部隱埋絕緣層113的氧化矽層的密度可大於構成第一下部隱埋絕緣層112C的氧化矽層的密度。
參照圖13A至圖13D，可在第一區I及第二區II中對圖12A至圖12D的所得物中的複合絕緣層112及第二下部隱埋絕緣層113進行回蝕，使得在第一區I中暴露出所述多個犧牲半導體層104中的每一者的側壁及所述多個奈米片材半導體層NS中的每一者的側壁，且可在第二區II中暴露出所述多個鰭型主動區F3中的每一者的鰭頂表面FT4及所述多個鰭型主動區F3中的每一者的上部部分的兩個側壁。
就此而言，第二下部隱埋絕緣層113的密度可高於第一下部隱埋絕緣層112C的密度，使得在對複合絕緣層112及第二下部隱埋絕緣層113進行回蝕之後保留於基板102上的第二下部隱埋絕緣層113的頂表面可高於第一下部隱埋絕緣層112C的頂表面。
類似於參照圖2D的說明，在第一區I及第二區II中對複合絕緣層112及第二下部隱埋絕緣層113進行回蝕之後，第二絕緣襯墊112B可具有較鰭頂表面FT的第一水平高度LV1低的第二水平高度LV2的最上部部分，第一下部隱埋絕緣層112C的頂表面可具有低於第二水平高度LV2的第三水平高度LV3的最下部部分，且第二下部隱埋絕緣層113的頂表面可具有高於第三水平高度LV3的第五水平高度LV5的最上部部分。在第一區I中，作為在垂直方向（例如，Z方向）上自所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT至第三水平高度LV3的距離的第二高度H2可大於作為在垂直方向（例如，Z方向）上自鰭頂表面FT至第二水平高度LV2的距離的第一高度H1。
在第二區II中對複合絕緣層112進行回蝕之後，所述多個鰭型主動區F3中的每一者的上部部分可自複合絕緣層112的上部部分突出。在第二區II中對複合絕緣層112進行回蝕的同時，所述多個鰭型主動區F3中的每一者的上部部分暴露於複合絕緣層112的蝕刻氣氛，且因此所述多個鰭型主動區F3中的每一者的寬度及高度可減小。在第二區II中對複合絕緣層112進行回蝕的所得物中，所述多個鰭型主動區F3中的每一者的鰭頂表面FT4的水平高度可高於所述多個鰭型主動區F1及F2中的每一者的鰭頂表面FT的水平高度。
參照圖14A至圖14D，可在第一區I及第二區II中在圖13A至圖13D的所得物上形成包括上部絕緣襯墊114、虛設閘極圖案DP及虛設頂蓋圖案DC的堆疊圖案，且可形成用於覆蓋堆疊圖案在第二水平方向（例如，X方向）上的兩個側壁的外部絕緣間隔件118。在第一區I中，堆疊圖案可被形成為在與圖1中所示的閘極線160對應的位置處在第二水平方向（例如，Y方向）上長地延伸。在第二區II中，堆疊圖案可被被形成為在與圖9中所示的閘極線162對應的位置處在第二水平方向（例如，Y方向）上長地延伸。在一些實施例中，上部絕緣襯墊114可包括使用電漿沈積方法形成的氧化矽層，虛設閘極圖案DP可包括多晶矽層，且虛設頂蓋圖案DC可包括氮化矽層。上部絕緣襯墊114的密度可大於第一下部隱埋絕緣層112C的密度。
此後，可藉由在其中形成有堆疊圖案及外部絕緣間隔件118的所得物中在第一區I的第一裝置區RX1中選擇性地移除所述多個犧牲半導體層104及所述多個奈米片材半導體層NS中的每一者的一部份而由第一裝置區RX1中的所述多個奈米片材半導體層NS形成包括第一奈米片材N1、第二奈米片材N2及第三奈米片材N3的奈米片材堆疊NSS，可藉由對第一鰭型主動區F1的位於奈米片材堆疊NSS的兩側上的局部區進行蝕刻而在第一鰭型主動區F1的上部部分中形成多個第一凹槽R1，在藉由選擇性地移除所述多個犧牲半導體層104的經由所述多個第一凹槽R1自奈米片材堆疊NSS的兩側暴露出的部份來提供凹入空間（indent space）之後，可形成填充於凹入空間中的所述多個內部絕緣間隔件120，且可在奈米片材堆疊NSS的兩側上形成填充於所述多個第一凹槽R1中的多個第一源極/汲極區SD1。
為了形成所述多個第一源極/汲極區SD1，可以磊晶方式生長第一鰭型主動區F1的自所述多個第一凹槽R1的底表面暴露出的表面及自第一奈米片材N1、第二奈米片材N2及第三奈米片材N3中的每一者的每一側壁暴露出的半導體材料。在一些實施例中，為了形成所述多個第一源極/汲極區SD1，可使用包含元素半導體前體的原材料來實行低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）製程、選擇性磊晶生長（selective epitaxial growth，SEG）製程或循環沈積及蝕刻（cyclic deposition and etching，CDE）製程。在一些實施例中，所述多個第一源極/汲極區SD1可包括摻雜有n型摻雜劑的Si層。為了形成所述多個第一源極/汲極區SD1，可使用矽烷（SiH 4）、乙矽烷（Si 2H 6）、三矽烷（Si 3H 8）、二氯矽烷（SiH 2Cl 2）等作為Si矽源。n型摻雜劑可選自P（磷）、As（砷）及Sb（銻）。
在一些實施例中，在第一區I的第一裝置區RX1中形成所述多個第一源極/汲極區SD1的同時，可在第二區II中在所述多個鰭型主動區F3的局部區上在堆疊圖案的兩側上形成所述多個第三源極/汲極區（未示出）。
另外，可藉由自第一區I的第二裝置區RX2選擇性地移除所述多個犧牲半導體層104及所述多個奈米片材半導體層NSS中的每一者的一部份而由所述多個奈米片材半導體層NSS形成包括第一奈米片材N1、第二奈米片材N2及第三奈米片材N3的奈米片材堆疊NSS，可藉由對自奈米片材堆疊NSS的兩側暴露出的第二鰭型主動區F2進行蝕刻而在第二鰭型主動區F2的上部部份中形成多個第二凹槽R2，且可在奈米片材堆疊NSS的兩側中形成填充於所述多個第二凹槽R2中的所述多個源極/汲極區SD2。類似於所述多個第一源極/汲極區SD1的說明，為了形成所述多個第二源極/汲極區SD2，可以磊晶方式生長第二鰭型主動區F2的自所述多個第二凹槽R2的底表面暴露出的表面及自第一奈米片材N1、第二奈米片材N2及第三奈米片材N3中的每一者的每一側壁暴露出的半導體材料。在一些實施例中，所述多個第二源極/汲極區SD2可包括摻雜有p型摻雜劑的SiGe層。可使用Si源及Ge源來形成所述多個第二源極/汲極區SD2。作為Si源，可使用矽烷（SiH 4）、乙矽烷（Si 2H 6）、三矽烷（Si 3H 8）、二氯矽烷（SiH 2Cl 2）等。作為Ge源，可使用鍺烷（GeH 4）、二鍺烷（Ge 2H 6）、三鍺烷（Ge 3H 8）、四鍺烷（Ge 4H 10）、二氯鍺烷（Ge 2H 2Cl 2）等。p型摻雜劑可選自B（硼）及Ga（鎵）。
在一些實施例中，在第一區I的第二裝置區RX2中形成所述多個第二源極/汲極區SD2的同時，可在第二區II中在所述多個鰭型主動區F3的局部區上在堆疊圖案的兩側上形成多個第四源極/汲極區（未示出）。
此後，在第一區I中，可形成覆蓋所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2中的每一者的表面以及所述多個外部絕緣間隔件118中的每一者的表面的絕緣襯墊142，且可在絕緣襯墊142上形成閘極間絕緣層144。類似於第一區I，絕緣襯墊142及閘極間絕緣層144可被形成為在第二區II中覆蓋位於堆疊圖案在第二水平方向（例如，X方向）的兩側上的多個第三源極/汲極區及多個第四源極/汲極區（未示出）中的每一者。
參照圖15A至圖15D，可藉由自圖14A至圖14D的所得物移除虛設頂蓋圖案DC而暴露出虛設閘極圖案DP的頂表面，且可將所述多個外部絕緣間隔件118、絕緣襯墊142及閘極間絕緣層144平坦化。此後，可藉由移除虛設閘極圖案DP來提供閘極空間GS，且可經由閘極空間GS暴露出上部絕緣襯墊114。
參照圖16A至圖16D，可在圖15A至圖15D的所得物中在上部絕緣襯墊114上形成上部隱埋絕緣層116。隨著上部隱埋絕緣層116更靠近基板102，上部隱埋絕緣層116可被形成為具有更大的厚度。上部隱埋絕緣層116可包括氧化矽層。
在一些實施例中，為了形成上部隱埋絕緣層116，可針對圖15A至圖15D的所得物交替地重複多次抑制劑電漿暴露製程及包括至少一個原子層沈積（atomic layer deposition，ALD）循環的氣相沈積製程。抑制劑電漿暴露製程可在1個循環的ALD製程之前及之後實行，或者可每隔一定次數的ALD循環實行一次。
在抑制劑電漿暴露製程期間，可藉由抑制劑電漿將包括圖15A至圖15D的所得物的結構的上部側的局部表面鈍化，此可抑制在實行後續沈積製程時上部側的距基板102相對遠的一些區中的沈積。在一些實施例中，可使用氮原子源來形成抑制劑電漿。在一些實施例中，氮原子源可包括NF 3、N 2或其組合，但並不限於此。
在第一區I及第二區II中在抑制劑電漿暴露製程期間，所述多個鰭型主動區F1、F2及F3中的每一者的位於距基板102相對遠的位置處的上部區可藉由抑制劑電漿而具有大的鈍化效果，且隨著上部區更靠近基板102，抑制劑電漿的鈍化效果可逐漸減小或者幾乎不存在鈍化效果。
在包括所述至少一個ALD循環的沈積製程期間，可將上部隱埋絕緣層116在更靠近基板102的部份中沈積至較在所述多個鰭型主動區F1、F2及F3中的每一者的上部區中大的厚度，所述多個鰭型主動區F1、F2及F3藉由抑制劑電漿而具有相對大的鈍化效果，在形成上部隱埋絕緣層116時可改善自下而上的填充效果。
在形成上部隱埋絕緣層116之後，在第一區I及第二區II中，上部隱埋絕緣層116的覆蓋第一區I中的第二下部隱埋絕緣層113的所述部分的頂表面HV12的水平高度可較覆蓋第一下部隱埋絕緣層112C的部分中的每一者的頂表面HV11及HV13的水平高度高達第一高度DHV1。
在一些實施例中，當在形成上部隱埋絕緣層116時使用N 2作為形成抑制劑電漿的氮原子源時，上部隱埋絕緣層116可包括氧化矽層，氧化矽層包含含有氮（N）原子的雜質元素。在一些實施例中，當使用NF 3作為形成抑制劑電漿的氮原子源時，上部隱埋絕緣層116可包括氧化矽層，氧化矽層包含含有氟（F）原子的雜質元素。在一些實施例中，當使用N 2與NF 3的組合作為形成抑制劑電漿的氮原子源時，上部隱埋絕緣層116可包括氧化矽層，氧化矽層包含含有氮（N）原子及氟（F）原子的雜質元素。
參照圖17A至圖17D，可在圖16A至圖16D的所得物中形成覆蓋第二區II的罩幕圖案MP。在一些實施例中，罩幕圖案MP可包括光阻圖案。此後，在第二區II被罩幕圖案MP覆蓋的同時，所述多個奈米片材N1、N2及N3中的每一者的側壁以及所述多個犧牲半導體層104的每一者的側壁可藉由移除第一區I中的上部隱埋絕緣層116及上部絕緣襯墊114中的每一者的上部側的一部份而在第一區I的閘極空間GS中被暴露。因此，上部隱埋絕緣層116及上部絕緣襯墊114中的每一者的頂表面的高度可降低。
在第一區中移除上部隱埋絕緣層116及上部絕緣襯墊114中的每一者的上部側的所述部份之後，上部隱埋絕緣層116的覆蓋第一區中的第二下部隱埋絕緣層113的部份的頂表面HV22的水平高度可高於覆蓋第一下部隱埋絕緣層112C的部份中的每一者的頂表面HV21的水平高度。
參照圖18A至圖18D，在圖17A至圖17D的所得物中自第二區II移除罩幕圖案MP之後，藉由選擇性地經由第一區I中的奈米片材堆疊NSS的上部部分的閘極空間GS移除保留於所述多個鰭型主動區F1及F2上的所述多個犧牲半導體層104，閘極空間GS可延伸至所述多個奈米片材N1、N2及N3之間的空間以及第一奈米片材N1與鰭頂表面FT之間的空間。
在一些實施例中，為了選擇性地移除所述多個犧牲半導體層104，可使用所述多個奈米片材N1、N2及N3與所述多個犧牲半導體層104之間的蝕刻選擇性的差異。可使用液體或氣體蝕刻劑來選擇性地移除所述多個犧牲半導體層104。在一些實施例中，為了選擇性地移除所述多個犧牲半導體層104，可使用基於CH 3COOH的蝕刻劑，例如，包括CH 3COOH、NHO 3及HF的混合物的蝕刻劑，或者包括CH 3COOH、H 2O 2及HF的混合物的蝕刻劑，但並不限於上述實例。
在選擇性地移除所述多個犧牲半導體層104的蝕刻製程期間，上部隱埋絕緣層116及上部絕緣襯墊114亦可暴露於第一區I及第二區II中的蝕刻氣氛，且因此，上部隱埋絕緣層116及上部絕緣襯墊114中的每一者的上部側的少量部份可被蝕刻氣氛消耗。
在移除所述多個犧牲半導體層104之後，如參照圖2D所述，可自上部隱埋絕緣層116獲得具有第四水平高度LV4的頂表面的第一上部隱埋絕緣層116S及具有第六水平高度LV6的頂表面的第二上部隱埋絕緣層116D，且可自第一區I中的上部絕緣襯墊114獲得第一上部絕緣襯墊114S及第二上部絕緣襯墊114D。在第二區II中，如參照圖10所述，可自上部隱埋絕緣層116獲得具有第四水平高度LV44的頂表面的第三上部隱埋絕緣層116E，且上部絕緣襯墊114可保留為插入於第一下部隱埋絕緣層112C與第三上部隱埋絕緣層116E之間的第三上部絕緣襯墊114E以及與鰭型主動區F3接觸的下部閘極介電層114G。第二區II中的第三上部隱埋絕緣層116E的頂表面的第四水平高度LV44可高於第一區I中的第一上部隱埋絕緣層116S的頂表面的第四水平高度LV4且可低於第一區I中的第二上部隱埋絕緣層116D的頂表面的第六水平高度LV6。
參照圖19A至圖19D，可藉由在圖18A至圖18D的所得物上形成高介電層而在第一區I中形成覆蓋所述多個奈米片材N1、N2、N3的被暴露出的表面及所述多個鰭型主動區F1的被暴露出的表面的閘極介電層152，且可在第二區II中形成覆蓋鰭型主動區F3的上部部分的上部閘極介電層452，下部閘極介電層114G位於鰭型主動區F3的上部部分與上部閘極介電層452之間。
在第一區I中，閘極介電層152可被形成為共形地覆蓋所述多個外部絕緣間隔件118的經由閘極空間GS暴露出的表面。在第二區II中，下部閘極介電層114G及上部閘極介電層452可形成閘極介電層450。
參照圖20A至圖20D，可形成導電層，使得在圖19A至圖19D的所得物中填充閘極空間GS，且然後對閘極空間GS進行回蝕，使得閘極空間GS的上部側的一部份再次空出。因此，可在第一區I中形成覆蓋閘極介電層152的閘極線160，且可在第二區II中形成覆蓋閘極介電層450的閘極線162。此後，可在第一區I及第二區II中在閘極線160及162上形成填充於閘極空間GS中的頂蓋絕緣圖案164及166。
此後，可形成分別在第一區I的第一裝置區RX1及第二裝置區RX2中在垂直方向（例如，Z方向）上穿透閘極間絕緣層144及絕緣襯墊142且暴露出所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2的多個源極/汲極接觸孔洞（未示出），且然後可形成在所述多個源極/汲極接觸孔洞的下部部分中覆蓋所述多個源極/汲極區SD1及SD2的所述多個金屬矽化物層172（參見圖2A及圖2B）以及填充於所述多個源極/汲極接觸孔洞中的所述多個源極/汲極接觸件174（參見圖2A及圖2B）。另外，可形成在垂直方向（例如，Z方向）上穿透頂蓋絕緣圖案164且連接至閘極線160的閘極接觸件184（參見圖2C）。
此後，如圖2A至圖2D及圖10中所示，可在其中形成有源極/汲極接觸件174及閘極接觸件184的所得物上形成層間絕緣層190。此後，如圖2A至圖2C中所示，可在第一區I中形成穿透層間絕緣層190且連接至所述多個源極/汲極接觸件174的所述多個源極/汲極通孔接觸件192及穿透層間絕緣層190且連接至閘極接觸件184的閘極通孔接觸件194。
以上闡述製造積體電路裝置400的方法，積體電路裝置400包括在第一區I中參照圖2A至圖2D闡述的結構及在第二區中參照圖9及圖10闡述的結構，但應理解，圖3至圖7中所示的積體電路裝置100A、200、200A、300及300A、以及具有自其修改及改變的各種結構的積體電路裝置可根據參照圖11A至圖20D所闡述在本發明概念實施例的範圍內進行的各種修改及改變來製造。
在一些實施例中，為了製造圖4及圖6中所示的積體電路裝置200及300，在參照圖17A至圖17D闡述的製程中，藉由控制上部隱埋絕緣層116的蝕刻氣氛，可形成如圖4中所示的具有朝向閘極線160的凸起頂表面的第一上部隱埋絕緣層216S及第二上部隱埋絕緣層216D，或者可形成如圖6中所示的具有朝向閘極線160的凹陷頂表面的第一上部隱埋絕緣層316S及第二上部隱埋絕緣層316D。此後，可實行參照圖18A至圖20D闡述的後續製程來製造圖4及圖6中所示的積體電路裝置200及300。
在一些實施例中，為了製造圖3、圖5及圖7中所示的積體電路裝置100A、200A及300A，可藉由以下方式自上部隱埋絕緣層116或者第一上部隱埋絕緣層116S及第二上部隱埋絕緣層116D形成第一氧化矽層S1及第二氧化矽層S2：實行參照圖17A至圖17D闡述的製程，或者實行參照圖18A至圖18D闡述的製程；然後使用包括H 2、N 2、Ar、He或其組合的氣體對所得物實行吹掃製程；以及以局部厚度自上部隱埋絕緣層116的被暴露出的表面或第一上部隱埋絕緣層116S及第二上部隱埋絕緣層116D中的每一者的被暴露出的表面移除雜質元素，例如氮（N）原子及/或氟（F）原子。此處，第二氧化矽層S2可與上部隱埋絕緣層116或者第一上部隱埋絕緣層116S及第二上部隱埋絕緣層116D的一部份對應，藉由吹掃製程自所述一部份移除雜質元素，且第一氧化矽層S1可與上部隱埋絕緣層116或者第一上部隱埋絕緣層116S及第二上部隱埋絕緣層116D的不受吹掃製程影響的剩餘部份對應。
儘管已參照本發明概念的實施例具體示出及闡述本發明概念，但應理解，在不背離以下申請專利範圍的範圍的條件下，可在本文中在形式及細節上進行各種改變。
100、100A、200、200A、300、300A、400:積體電路裝置 102:基板 104:犧牲半導體層 112:複合絕緣層 112A:第一絕緣襯墊 112B:第二絕緣襯墊 112C:第一下部隱埋絕緣層 113:第二下部隱埋絕緣層 114:上部絕緣襯墊 114D:第二上部絕緣襯墊 114E:第三上部絕緣襯墊 114G:下部閘極介電層 114S:第一上部絕緣襯墊 116:上部隱埋絕緣層 116D、116DA、216D、216DA、316D、316DA:第二上部隱埋絕緣層 116E:第三上部隱埋絕緣層 116S、116SA、216S、216SA、316S、316SA:第一上部隱埋絕緣層 118:外部絕緣間隔件 120:內部絕緣間隔件 142:絕緣襯墊 144:閘極間絕緣層 152、450:閘極介電層 160、162:閘極線 160M:主閘極部分 160S:子閘極部分 164、166:頂蓋絕緣圖案 172:金屬矽化物層 174:源極/汲極接觸件 174A、184A、192A、194A:導電障壁層 174B、184B、192B、194B:金屬插塞 184:閘極接觸件 190:層間絕緣層 190A:蝕刻停止層 190B:絕緣層 192:源極/汲極通孔接觸件 194:閘極通孔接觸件 452:上部閘極介電層 D1、S1:第一氧化矽層 D2、S2:第二氧化矽層 DC:虛設頂蓋圖案 DHV1、H1:第一高度 DP:虛設閘極圖案 DTA:裝置間隔離區域 DTR:深溝渠 F1:第一鰭型主動區/鰭型主動區 F2:第二鰭型主動區/鰭型主動區 F3:鰭型主動區 FT、FT4:鰭頂表面 GS:閘極空間 H2:第二高度 H3、H23、H33:第三高度 H41、H43:垂直高度 HV11、HV12、HV13、HV21、HV22:頂表面 I:第一區/第一裝置區 II:第二區/第二裝置區 LV1、LV41:第一水平高度 LV2、LV42:第二水平高度 LV3、LV43:第三水平高度 LV4、LV44:第四水平高度 LV5:第五水平高度 LV6:第六水平高度 LV24、LV26、LV34、LV36:水平高度 MP:罩幕圖案 N1:第一奈米片材/奈米片材 N2:第二奈米片材/奈米片材 N3:第三奈米片材/奈米片材 NS:奈米片材半導體層 NSS:奈米片材堆疊 R1:第一凹槽 R2:第二凹槽 RX1:第一裝置區 RX2:第二裝置區 SD1:第一源極/汲極區/源極/汲極區 SD2:第二源極/汲極區/源極/汲極區/第二源極/汲極區域 ST1、ST1A、ST21、ST21A、ST31、ST31A:第一絕緣結構 ST2、ST2A、ST22、ST22A、ST32、ST32A:第二絕緣結構 ST43:第三絕緣結構 STR、STR4:裝置隔離溝渠 TR1:NMOS電晶體 TR2:PMOS電晶體 X:水平方向/第一水平方向 X1-X1'、X2-X2'、Y1-Y1'、Y4-Y4':線 Y:水平方向/第二水平方向 Z:垂直方向
根據以下結合附圖的詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是根據本發明概念實施例的積體電路裝置的一些組件的平面佈局圖。 圖2A是示出沿著圖1所示線X1-X1'截取的橫截面的局部配置的剖視圖，圖2B是示出沿著圖1所示線X2-X2'截取的橫截面的局部配置的剖視圖，圖2C是示出沿著圖1所示線Y1-Y1'截取的橫截面的局部配置的剖視圖，以及圖2D是包括於圖2C中被指示為「EQ」的區中的一些組件的放大剖視圖。 圖3是示出根據本發明概念實施例的積體電路裝置的剖視圖。 圖4是示出根據本發明概念實施例的積體電路裝置的剖視圖。 圖5是示出根據本發明概念實施例的積體電路裝置的剖視圖。 圖6是示出根據本發明概念實施例的積體電路裝置的剖視圖。 圖7是示出根據本發明概念實施例的積體電路裝置的剖視圖。 圖8是根據本發明概念實施例的積體電路裝置的方塊圖。 圖9是示出圖8中所示的積體電路裝置的第二區的局部配置的平面佈局圖。 圖10是示出沿著圖9所示線Y4-Y4'截取的橫截面的局部配置的剖視圖。 圖11A至圖20D是示出根據本發明概念實施例的製造積體電路裝置的方法的剖視圖，其中圖11A、圖12A、…及圖20A是示出與沿著圖1所示線X1-X1'截取的橫截面對應的一部分的局部配置的剖視圖，圖11B、圖12B、...及圖20B是示出與沿著圖1所示線X2-X2'截取的橫截面對應的一部分的局部配置的剖視圖，圖11C、圖12C、...及圖20C是示出與沿著圖1所示線Y1-Y1'截取的橫截面對應的一部分的局部配置的剖視圖，以及圖11D、圖12D、...及圖20D是示出與沿著圖9所示線Y4-Y4'截取的橫截面對應的一部分的局部配置的剖視圖。
100A:積體電路裝置
102:基板
112A:第一絕緣襯墊
112B:第二絕緣襯墊
112C:第一下部隱埋絕緣層
113:第二下部隱埋絕緣層
114D:第二上部絕緣襯墊
114S:第一上部絕緣襯墊
116DA:第二上部隱埋絕緣層
116SA:第一上部隱埋絕緣層
152:閘極介電層
160:閘極線
160M:主閘極部分
160S:子閘極部分
D1、S1:第一氧化矽層
D2、S2:第二氧化矽層
DTR:深溝渠
F1:第一鰭型主動區/鰭型主動區
FT:鰭頂表面
H1:第一高度
H2:第二高度
H3:第三高度
LV1:第一水平高度
LV2:第二水平高度
LV3:第三水平高度
LV4:第四水平高度
LV5:第五水平高度
LV6:第六水平高度
N1:第一奈米片材/奈米片材
N2:第二奈米片材/奈米片材
N3:第三奈米片材/奈米片材
NSS:奈米片材堆疊
ST1A:第一絕緣結構
ST2A:第二絕緣結構
STR:裝置隔離溝渠
X:水平方向/第一水平方向
Y:水平方向/第二水平方向
Z:垂直方向

Claims (20)

  1. 一種積體電路裝置，包括： 鰭型主動區，在基板上在第一水平方向上延伸且包括第一水平高度處的鰭頂表面； 閘極線，在所述鰭型主動區上在與所述第一水平方向交叉的第二水平方向上延伸；以及 絕緣結構，位於所述基板與所述閘極線之間且位於所述鰭型主動區的側壁上， 其中所述絕緣結構包括： 第一絕緣襯墊，與所述鰭型主動區的所述側壁接觸； 第二絕緣襯墊，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊位於所述第二絕緣襯墊與所述鰭型主動區的所述側壁之間，且所述第二絕緣襯墊包括第二水平高度處的最上部部分，所述第二水平高度相較於所述第一水平高度更靠近所述基板的底表面； 下部隱埋絕緣層，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊及所述第二絕緣襯墊位於所述下部隱埋絕緣層與所述鰭型主動區的所述側壁之間，且所述下部隱埋絕緣層包括在第三水平高度處面對所述閘極線的第一頂表面，所述第三水平高度相較於所述第二水平高度更靠近所述基板的所述底表面；以及 上部隱埋絕緣層，位於所述下部隱埋絕緣層與所述閘極線之間且包括第四水平高度處的第二頂表面，所述第四水平高度與所述第二水平高度處於距所述基板的所述底表面相同的距離處或者所述第四水平高度相較於所述第二水平高度距所述基板的所述底表面更遠。
  2. 如請求項1所述的積體電路裝置，其中所述上部隱埋絕緣層包括氧化矽層，所述氧化矽層包含選自氮（N）及氟（F）中的至少一種雜質元素。
  3. 如請求項1所述的積體電路裝置，其中所述上部隱埋絕緣層包括： 第一氧化矽層，包含氮（N）原子及/或氟（F）原子；以及 第二氧化矽層，位於所述第一氧化矽層與所述閘極線之間。
  4. 如請求項1所述的積體電路裝置，其中所述絕緣結構更包括上部絕緣襯墊，所述上部絕緣襯墊位於所述第二絕緣襯墊與所述上部隱埋絕緣層之間以及位於所述下部隱埋絕緣層與所述上部隱埋絕緣層之間，且 其中所述上部絕緣襯墊包括與所述第二絕緣襯墊的所述最上部部分接觸的第一部份以及與所述下部隱埋絕緣層的所述第一頂表面接觸的第二部份。
  5. 如請求項1所述的積體電路裝置，其中所述第一絕緣襯墊與所述第二絕緣襯墊包含彼此不同的材料。
  6. 如請求項1所述的積體電路裝置，其中所述下部隱埋絕緣層的所述第一頂表面具有朝向所述閘極線的凹陷形狀，且 其中所述上部隱埋絕緣層的底表面面對所述第一頂表面且具有朝向所述基板的凸起形狀。
  7. 如請求項1所述的積體電路裝置，其中所述上部隱埋絕緣層的所述第二頂表面具有在所述第二水平方向上延伸的平面形狀。
  8. 如請求項1所述的積體電路裝置，其中所述上部隱埋絕緣層的所述第二頂表面具有朝向所述閘極線的凸起形狀。
  9. 如請求項1所述的積體電路裝置，其中所述上部隱埋絕緣層的所述第二頂表面具有朝向所述閘極線的凹陷形狀。
  10. 如請求項1所述的積體電路裝置，其中所述絕緣結構更包括上部絕緣襯墊，所述上部絕緣襯墊位於所述第二絕緣襯墊與所述上部隱埋絕緣層之間以及位於所述下部隱埋絕緣層與所述上部隱埋絕緣層之間， 其中所述第一絕緣襯墊包括第一氧化矽層， 其中所述第二絕緣襯墊包括氮化矽層， 其中所述下部隱埋絕緣層包括第二氧化矽層， 其中所述上部絕緣襯墊包括第三氧化矽層， 其中所述上部隱埋絕緣層包括第四氧化矽層，所述第四氧化矽層包含氮（N）及/或氟（F），且 其中所述第二氧化矽層的密度低於所述第三氧化矽層及所述第四氧化矽層中的每一者的相應密度。
  11. 一種積體電路裝置，包括： 基板，包括裝置區及界定所述裝置區的裝置間隔離區； 鰭型主動區，在所述裝置區中在第一水平方向上延伸且包括第一水平高度處的鰭頂表面； 奈米片材堆疊，包括至少一個奈米片材，所述至少一個奈米片材位於所述鰭頂表面上且在垂直方向上與所述鰭頂表面間隔開，所述奈米片材堆疊的每一奈米片材距所述鰭頂表面具有不同的垂直距離； 閘極線，在所述鰭型主動區上位於所述至少一個奈米片材上，所述閘極線在所述裝置區及所述裝置間隔離區中在與所述第一水平方向交叉的第二水平方向上延伸； 第一絕緣結構，在所述裝置區中位於所述基板與所述閘極線之間且位於所述鰭型主動區的側壁上；以及 第二絕緣結構，在所述裝置間隔離區中位於所述基板與所述閘極線之間， 其中所述第一絕緣結構包括： 第一絕緣襯墊，與所述鰭型主動區的所述側壁接觸； 第二絕緣襯墊，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊位於所述第二絕緣襯墊與所述鰭型主動區的所述側壁之間，且所述第二絕緣襯墊包括第二水平高度處的最上部部分，所述第二水平高度相較於所述第一水平高度更靠近所述基板的底表面； 第一下部隱埋絕緣層，位於所述鰭型主動區的所述側壁上，所述第一絕緣襯墊及所述第二絕緣襯墊位於所述第一下部隱埋絕緣層與所述鰭型主動區的所述側壁之間，且所述第一下部隱埋絕緣層包括在第三水平高度處面對所述閘極線的第一頂表面，所述第三水平高度相較於所述第二水平高度更靠近所述基板的所述底表面；以及 第一上部隱埋絕緣層，位於所述第一下部隱埋絕緣層與所述閘極線之間且包括第四水平高度處的第二頂表面，所述第四水平高度與所述第二水平高度處於距所述基板的所述底表面相同的距離處或者所述第四水平高度相較於所述第二水平高度距所述基板的所述底表面更遠。
  12. 如請求項11所述的積體電路裝置，其中所述第二絕緣結構包括： 第二下部隱埋絕緣層，位於所述基板與所述閘極線之間且包括第五水平高度處的第三頂表面，所述第五水平高度相較於所述第一下部隱埋絕緣層的所述第三水平高度距所述基板的所述底表面更遠；以及 第二上部隱埋絕緣層，位於所述第二下部隱埋絕緣層與所述閘極線之間且包括第六水平高度處的第四頂表面，所述第六水平高度相較於所述第四水平高度距所述基板的所述底表面更遠。
  13. 如請求項12所述的積體電路裝置，其中所述第一上部隱埋絕緣層及所述第二上部隱埋絕緣層中的每一者包括氧化矽層，所述氧化矽層包含氮（N）及/或氟（F）。
  14. 如請求項12所述的積體電路裝置，其中所述第一上部隱埋絕緣層及所述第二上部隱埋絕緣層中的每一者包括： 第一氧化矽層，包含氮（N）及/或氟（F）；以及 第二氧化矽層，位於所述第一氧化矽層與所述閘極線之間。
  15. 如請求項12所述的積體電路裝置，其中所述第一絕緣結構更包括第一上部絕緣襯墊，所述第一上部絕緣襯墊位於所述第二絕緣襯墊與所述第一上部隱埋絕緣層之間以及位於所述第一下部隱埋絕緣層與所述第一上部隱埋絕緣層之間， 其中所述第二絕緣結構更包括第二上部絕緣襯墊，所述第二上部絕緣襯墊位於所述第二下部隱埋絕緣層與所述第二上部隱埋絕緣層之間，且 其中所述第一上部絕緣襯墊包括與所述第二絕緣襯墊的所述最上部部分接觸的第一部份及與所述第一下部隱埋絕緣層的所述第一頂表面接觸的第二部份。
  16. 如請求項12所述的積體電路裝置，其中所述第一下部隱埋絕緣層包括具有第一密度的第一氧化矽層，且 其中所述第二下部隱埋絕緣層包括具有較所述第一密度大的第二密度的第二氧化矽層。
  17. 一種積體電路裝置，包括： 基板，包括彼此間隔開的第一區與第二區，所述基板更包括位於所述第一區中的第一裝置隔離溝渠及位於所述第二區中的第二裝置隔離溝渠； 第一鰭型主動區，在所述第一區中由所述第一裝置隔離溝渠界定； 至少一個奈米片材，位於所述第一鰭型主動區的第一鰭頂表面上且在垂直方向上與所述第一鰭頂表面間隔開； 第二鰭型主動區，在所述第二區中由所述第二裝置隔離溝渠界定且包括相對於所述基板的底表面高於所述第一鰭頂表面的第二鰭頂表面； 第一絕緣結構，在所述第一區中位於所述第一鰭型主動區的側壁上；以及 第二絕緣結構，在所述第二區中位於所述第二鰭型主動區的側壁上， 其中所述第一絕緣結構及所述第二絕緣結構中的每一者包括： 第一絕緣襯墊，與所述基板接觸； 第二絕緣襯墊，位於所述第一絕緣襯墊上且包括第二水平高度處的最上部部分，所述第二水平高度相對於所述基板的所述底表面低於所述第一鰭頂表面的第一水平高度； 下部隱埋絕緣層，位於所述第二絕緣襯墊上且包括第三水平高度處的第一頂表面，所述第三水平高度相對於所述基板的所述底表面低於所述第二水平高度；以及 上部隱埋絕緣層，位於所述第二絕緣襯墊的所述最上部部分上及所述下部隱埋絕緣層的所述第一頂表面上且包括第四水平高度處的第二頂表面，所述第四水平高度相對於所述基板的所述底表面等於或高於所述第二水平高度。
  18. 如請求項17所述的積體電路裝置，其中所述第一鰭型主動區在第一水平方向上延伸，且 其中所述積體電路裝置更包括： 第一閘極線，在所述第一區中位於所述至少一個奈米片材上且在所述第一鰭型主動區及所述第一絕緣結構上在與所述第一水平方向交叉的第二水平方向上延伸； 第一閘極介電層，位於所述第一鰭型主動區與所述第一閘極線之間； 第二閘極線，在所述第二區中位於所述第二鰭型主動區的所述第二鰭頂表面及所述側壁上，且在所述第二鰭型主動區及所述第二絕緣結構上在所述第二水平方向上延伸；以及 第二閘極介電層，位於所述第二鰭型主動區與所述第二閘極線之間且接觸所述第二鰭型主動區的所述第二鰭頂表面及所述側壁， 其中所述第一絕緣結構更包括第一上部絕緣襯墊，所述第一上部絕緣襯墊位於所述下部隱埋絕緣層與所述上部隱埋絕緣層之間且包含與所述第一閘極介電層的第二材料不同的第一材料， 其中所述第二絕緣結構更包括第二上部絕緣襯墊，且 其中所述第二上部絕緣襯墊位於所述下部隱埋絕緣層與所述上部隱埋絕緣層之間，包含所述第一材料，且成一體地連接至所述第二閘極介電層。
  19. 如請求項17所述的積體電路裝置，其中所述第一絕緣結構的所述上部隱埋絕緣層的第一最上部表面的第五水平高度位於所述第二絕緣結構的所述上部隱埋絕緣層的第二最上部表面的第六水平高度與所述基板之間。
  20. 如請求項17所述的積體電路裝置，其中所述上部隱埋絕緣層包括氧化矽層，所述氧化矽層包含氮（N）及/或氟（F）。
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