TW202230690A - 半導體結構及其形成方法 - Google Patents

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Abstract

一些實施例是關於一種半導體結構，半導體結構包含半導體基底及安置於半導體基底上方的內連線結構。內連線結構包含介電結構及在介電結構中彼此堆疊的多個金屬線。基底穿孔（TSV）延伸穿過半導體基底以接觸多個金屬線中的金屬線。保護性套管沿著TSV的外部側壁安置且使TSV的外部側壁自內連線結構的介電結構分離。

Description

落在金屬上的背側或前側基底穿孔（TSV）
現代積體晶片含有數十億或數萬億半導體元件。半導體元件藉助於形成於積體晶片上的元件上方的後段製程金屬內連線層以電氣方式互連。典型積體晶片包括嵌入介電材料內的多個後段製程金屬內連線層。金屬內連線層含有與金屬通孔豎直地耦接在一起的金屬線的對應層。金屬內連線層的大小自連接至元件的薄金屬線至連接至片外（off chip）組件的厚金屬線增加。
本揭露內容提供用於實行本揭露內容的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚的目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，可在本文中使用諸如「在…下方」、「在…之下」、「下部」、「在…上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
現代積體晶片包含其中安置數十億或數萬億半導體元件的一或多個半導體基底。當晶片包含彼此堆疊的多個基底時，每一基底可包含對應內連線結構，其中給定基底的半導體元件藉助於形成於對應於基底的內連線結構中的後段製程（back-end-of-the-line；BEOL）金屬線以電氣方式互連。舉例而言，典型內連線結構包括嵌入介電材料內的多個BEOL金屬內連線層。金屬內連線層含有與金屬通孔豎直地耦接在一起的金屬線的對應層。用於給定基底的金屬內連線層的大小自更接近基底的薄金屬線至更遠離基底的厚金屬線增加。典型地，金屬線層以隨著金屬線自基底遠離而遞增的數字稱呼，如此例如，最靠近基底的金屬線層可稱作金屬0層，下一金屬線層可稱作金屬1層，隨後金屬2層，等等。
因為現代積體晶片可包含多個基底，在一些情況下有利的是提供穿過基底的電連接，藉此實現用於使不同基底上的元件彼此連接的額外路徑。此藉由使用由導電材料製成的基底穿孔（through-substrate-via；TSV）實現，所述基底穿孔自基底的第一側延伸且穿過整個基底且超出基底的第二側以落在最接近基底的第二側的薄BEOL金屬線（例如，M0線）上。本揭露內容的一些態樣在於瞭解，若此類TSV將落在金屬線的較厚較高層（而非金屬線的較低較薄層）上，則在一些先進技術中總體接觸電阻可減小。此可幫助減小阻容（resistive-capacitive；RC）耦合，且藉此改良積體晶片的總效能。
然而，其中嵌入此類金屬線層的介電材料典型地為非常多孔且因此非常易碎的高介電介電材料。如此，本揭露內容預期在不存在防範措施的情況下，用於提供開口以形成至較高金屬線層的TSV的蝕刻製程的侵蝕性性質將損壞圍繞TSV的高介電介電材料且引起可靠性問題。因此，本揭露內容提供保護性套管以使TSV的外部側壁自低介電介電質分離。保護性套管在TSV之前形成，且因此，當進行蝕刻以蝕刻穿過基底及內連線的部分以形成其中將形成TSV的開口時，蝕刻經約束於保護性套管內以保護周圍的低介電介電質。以此方式，最終積體晶片可提供TSV，所述TSV以保護鄰近介電層的方式延伸穿過基底、穿過金屬線的下部較薄層且至金屬線的較高較厚層，藉此提供具有低RC耦合及良好效能的可靠連接。
圖1說明根據一些實施例的半導體結構100的橫截面圖且圖2說明對應俯視圖，且現並行地論述。半導體結構100包含具有嵌入其中的一或多個元件（例如，電晶體103）的半導體基底102及安置於半導體基底102上方的內連線結構104。內連線結構104包含由可由低介電介電材料製成的多個介電層106a至介電層106h及在各別介電層106a至介電層106h中彼此堆疊的多個金屬線108a至金屬線108h以及通孔110a至通孔110g構成的介電結構。基底穿孔（TSV）112可包括諸如銅或鋁的金屬，延伸穿過半導體基底102及穿過內連線結構104的至少一部分以接觸多個金屬線的上部金屬線108h。保護性套管114沿著TSV 112的外部側壁安置且橫向地圍繞TSV 112以使TSV 112的外壁自內連線結構104的介電層106a至介電層106g分離。藉由使TSV 112的外部側壁自介電層106a至介電層106g分離，保護性套管114在製造期間提供導致最終半導體結構100的較佳元件效能及可靠性的優勢。特別是，在製造期間，當進行蝕刻以形成用於TSV 112的開口（其中開口延伸穿過基底且穿過介電層）時，保護性套管114在適當位置，使得保護性套管114限制蝕刻以保護反之可因蝕刻損壞的周圍介電層106a至介電層106g。因此，當金屬隨後用於填充開口以建立TSV 112時，TSV 112穿過未由蝕刻損壞的介電層106a至介電層106h，藉此提供具有低RC耦合及良好效能的與上部金屬線108h的可靠連接。
將瞭解，圖1至圖2以某種程度上簡化的方式描繪半導體結構100，且任何數目的變化預期屬於本揭露內容的範疇內，其中一些將在下文進一步加以說明及描述。舉例而言，出於理解的目的，諸如蝕刻終止層及/或其他介電層的特徵可自圖1至圖2的半導體結構100省略，但此類特徵可存在於其他實施例中。另外，雖然在一些情況下介電層106a至介電層106h由低介電介電材料製成，但在其他實施例中，這些介電層106a至介電層106h中的一或多者可由諸如二氧化矽、氮化矽及/或氮氧化矽等的其他介電材料製成。類似地，雖然上文將內連線結構104描述為包含金屬線108a至金屬線108h，其可顯現為銅、鋁、鎢及/或鎳以及其他金屬，但在一些實施例中，這些金屬線的一或多個層可替代地由諸如摻雜多晶矽的另一導電材料製成。此外，雖然圖1展示金屬線108a至金屬線108h的七個層、一層觸點107以及通孔110a至通孔110g的七個層；一般而言，可存在任何數目的金屬層、觸點以及通孔，且因此圖1僅為實例。保護性套管114通常包括與金屬線108a至金屬線108h以及通孔110a至通孔110g相同的材料（其允許使用高效的製造技術），但在其他實施例中，亦可包括與金屬線及/或通孔不同的金屬。保護性套管114可替代地包括介電材料，諸如與介電層106a至介電層106g的介電材料（例如，低介電介電質）相比提供較高的結構完整性（structural integrity）的氮化物或二氧化矽。另外，雖然圖1將保護性套管114說明為在基底102之上的TSV 112的整個高度上連續地延伸（例如，自基底102的上部表面至金屬層108g的上部表面連續地延伸）；在其他實施例中，保護性套管114可僅部分地覆蓋基底112之上的TSV 112的側壁。舉例而言，在一些情況下，基底102之上的TSV 112的最下部側壁部分及/或基底102之上的TSV 112的最上部側壁部分可保持未由保護性套管114覆蓋。此外，保護性套管114可具有例如對應於鄰近介電層之間的蝕刻終止層的缺口或縫隙，而非在基底102之上的TSV 112的整個高度上連續地延伸。下文參考圖3至圖5說明及描述若干額外實施例，但同樣，將瞭解，這些實施例僅為非限制性實例。
現參看圖3，可見半導體結構300的一些實施例，其中保護性套管114實施為一系列環區段，所述環區段經安置為內連線結構104的金屬層及通孔層。圖3的半導體結構300可包括圖1至圖2中的半導體結構100的一些態樣（且反之亦然）；且因此，在一些實施例中，以上關於圖1至圖2解釋的特徵亦適用於圖3中的半導體結構300（且反之亦然）。因此，一些圖式元件符號在圖1至圖2以及圖3中相同，且這些對應特徵在這些圖中可相同或在其之間可具有小偏差。
在圖3的實例中，半導體基底102可為單晶矽基底或絕緣層上半導體（semiconductor-on-insulator；SOI）基底（例如，絕緣層上矽基底）。半導體基底102可包含形成於半導體基底102中或半導體基底102上的摻雜區、形成於半導體基底102中或半導體基底102上的磊晶層、形成於半導體基底102中或半導體基底102上的絕緣層、形成於半導體基底102中或半導體基底102上的光阻層及/或形成於半導體基底102中或半導體基底102上的導電層。在一些實施例中，半導體基底102具有在5微米至50微米的範圍內的厚度Ts，且在一些實例中所述厚度Ts為大致9微米。
電晶體元件103安置於半導體基底102中或半導體基底102上方。電晶體元件103包含共用第一導電類型（例如，n型半導體材料）且藉由具有第二導電性類型（例如，p型半導體材料）的通道區306間隔開的第一源極/汲極區302及第二源極/汲極區304。閘極電極308配置於通道區306上方，且藉由閘極介電質310與通道區306分離。因此，第一源極/汲極區302、第二源極/汲極區304以及閘極電極308各自為導電元件特徵的實例。然而，將瞭解，「導電元件特徵」不受限於這些結構且可採取多種形式，包含諸如FinFET、MOSFET或BJT的主動元件的端子；及/或諸如二極體、電阻器、電容器及/或記憶體元件的被動元件的端子；及/或觸點、通孔或金屬線；等。
底介電層312安置於半導體基底102上方且包括具有第一介電常數的第一介電材料。在一些實施例中，第一介電材料包括二氧化矽，且第一介電常數為約3.9。在其他實施例中，第一介電材料包括低介電介電材料或另一介電質。
諸如觸點或金屬0線的下部金屬特徵314延伸穿過底介電層312且接觸基底中或基底上的導電特徵（例如，第一源極/汲極區302）。下部金屬特徵314可包括諸如鎢、鋁、鎳及/或銅的金屬。在一些實施例中，下部金屬特徵314顯現為在第一源極/汲極302與下部金屬線108a及/或下部通孔之間豎直地延伸的呈柱形狀的觸點，而在其他情況下，下部金屬特徵314為在基底102的上部表面上方延伸以將鄰近源極/汲極或其他導電特徵彼此耦接的金屬0線。
一或多個中間介電層106（例如，介電層106a至介電層106g）安置於底介電層312上方。在一些實施例中，這些一或多個中間介電層106具有小於第一介電常數的第二介電常數。因此，一或多個中間介電層106可包括具有小於3.9的介電常數的低介電介電材料。
一或多個中間金屬特徵109（例如，中間金屬層108a至中間金屬層108g以及通孔層110a至通孔層110f）分別延伸穿過一或多個中間介電層106，且耦接至下部金屬特徵314。一或多個中間金屬特徵109典型地包括金屬，諸如銅及/或鋁，但亦可包括其他導電材料，諸如摻雜多晶矽。
上部介電層106h安置於一或多個中間介電層106上方。上部介電層106h可包括低介電介電材料，且在一些實施例中，可具有小於3.9的介電常數。在其他實施例中，上部介電層106h可包括另一介電材料，諸如二氧化矽或包括例如氮化物或聚合材料的鈍化材料。
上部金屬特徵108h安置於上部介電層106h中且經由下部金屬特徵314及經由中間金屬特徵109耦接至導電元件特徵（例如，第一源極/汲極302）。在一些實施例中，上部金屬特徵108h為比下部金屬特徵314厚及/或比中間金屬特徵109厚的金屬線。舉例而言，上部金屬特徵108h可具有在500A至50000A的範圍內的厚度，而下部金屬特徵314可具有在100A至10000A的範圍內的厚度，且中間金屬特徵109可具有在1000A至150000A的範圍內的厚度。因為電信號傾向於隨著信號較靠近基底而經由較多線路徑分散，故上部金屬特徵108h較厚而中間金屬特徵109及下部金屬特徵314較薄提供效能與製造成本/簡易性的良好平衡。
基底穿孔（TSV）112延伸穿過半導體基底102、穿過底介電層312且穿過一或多個中間介電層106以接觸上部金屬特徵108h。TSV 112由諸如銅及/或鋁的導電材料製成。因為TSV 112連接至比中間金屬特徵109厚的上部金屬特徵108h，故TSV 112提供與其他方法相比較減小的電阻。TSV 112具有在1微米至5微米的範圍內的TSV寬度w t，且在一些實施例中，TSV寬度w t為大致2微米。在一些實施例中，通孔330將上部金屬特徵108h耦接至TSV 112的上部表面，而在其他實施例中，上部金屬特徵108h具有直接接觸TSV 112的上部表面的下部表面而不存在通孔330。
保護性套管114沿著TSV 112的外部側壁安置且使TSV 112的外部側壁自中間介電層106分離。保護性套管114有助於防止在製造期間當形成TSV 112的開口時可另外發生於中間介電層106的損壞。因此，在圖3的實施例中，保護性套管114具有與下部金屬特徵314的上部表面齊平的下部表面，且保護性套管114朝上延伸至TSV 112的上部表面。因為底介電層312在一些實施例中由二氧化矽製成，二氧化矽具有比中間介電層106的低介電介電材料更大的完整性，保護性套管114可具有終止於底介電層312的上部表面上的下部表面。
在圖3中，保護性套管114包含對應於各種金屬層及通孔層的一系列同心環。因此，第一金屬環316安置於半導體基底上方的第一高度處。第一高度對應於多個金屬線中的例如第一金屬線108a。第二金屬環318接觸第一金屬環316的上部表面。第二金屬環318安置於半導體基底102上方的第二高度處且對應於內連線結構104中的例如第一通孔110a。第三金屬環320對應於例如第二金屬層108b，第四金屬環322對應於例如第二通孔層110b，等等。一系列同心環具有沿著共同軸線324對準的中心，所述共同軸線324垂直於基底102的上部表面且對應於TSV 112的中心軸線。
在一些實施例中，同心環可具有不同環形厚度。舉例而言，在圖3中，第一金屬環316具有第一環形厚度且第二金屬環318具有不同於第一環形厚度的第二環形厚度。因此，金屬環的外部側壁包括隨著保護性套管114的高度變化的一系列脊線326。在一些實施例中，保護性套管114具有在500A至140000A的範圍內的環形厚度。
現轉向圖4，可見根據本揭露內容的一些實施例的另一半導體結構400。圖4的半導體結構400可包括圖1至圖2中的半導體結構100及/或圖3的半導體結構300的一些態樣（且反之亦然）；且因此，在一些實施例中，以上關於圖1至圖2及/或圖3解釋的特徵亦適用於圖4中的半導體結構400（且反之亦然）。因此，一些圖式元件符號在圖1至圖3以及圖4中相同，且這些對應特徵在這些圖中可相同或在其之間可具有小偏差。
相比於圖3（其中TSV 112具有自半導體基底102的最下部表面至保護性套管114的上部表面的恆定寬度w t），圖4說明其中TSV 112呈現隨著其高度改變的寬度的另一實例。特別是，圖4中的TSV具有自底介電層312內的位置至保護性套管114的上部表面的上部TSV部分112a，所述上部TSV部分112a具有第一寬度w t1。圖4的TSV亦具有自半導體基底102的最下部表面至底介電層312內的位置的下部TSV部分112b，所述下部TSV部分112b具有第二寬度w t2。第一寬度w t1小於第二寬度w t2。舉例而言，在一些實施例中，第一寬度w t1為大致2微米且第二寬度w t2為大致2.8微米。在一些實施例中，底介電層312具有典型地在1000A至3000A的範圍內的厚度，且TSV朝上延伸至底介電層312中約底介電層312的0.01%至10%。另外，在佈局/製造期間使用的排除區域（keep-out-zone；KOZ）規則亦提供下部TSV部分112b的最近邊緣與電晶體103之間的在0.1微米至10微米的範圍內的最低橫向間距。
此外，圖4亦展示中間金屬特徵109且保護性套管114的環可各自包括障壁層410及金屬核心412。舉例而言，第一金屬環經說明為具有第一金屬環障壁410a及第一金屬環核心412a，第二金屬環經說明為具有第二金屬環障壁410b及第二金屬環核心412b，等等。障壁層410使金屬核心412自鄰近介電層106分離，且防止金屬核心的金屬浸出（leaching）或擴散出及導致可靠性問題。在一些實施例中，障壁層410、障壁層410a、障壁層410b包括鉭、鈦或氮化物，且金屬核心412、金屬核心412a、金屬核心412b包括銅及/或銅鋁合金。
圖4亦說明安置於內連線結構104內的蝕刻終止層414。每一蝕刻終止層414使鄰近介電層彼此分離，且通孔110a至通孔110f延伸穿過蝕刻終止層414以將鄰近金屬線彼此豎直地連接。在一些實施例中，蝕刻終止層414可包括氮化物，諸如氮化矽、氮氧化矽或矽碳氮化物。
圖5A說明又另一實施例，其中層未對準及/或介電殘餘物可由於獨立的微影步驟而存在於一些情況中。因此，例如，第一導電環結構316的側壁可自第二導電環結構318的側壁略微偏移，此是由於這些結構可由不同微影步驟形成。另外，在一些情況下，一些殘餘介電材料502可存留在TSV 112的外部側壁與導電環結構的內部側壁之間上。圖5A的半導體結構500可包括圖1至圖4中的半導體結構100的一些態樣（且反之亦然）；且因此，在一些實施例中，以上關於圖1至圖4解釋的特徵亦適用於圖5A中的半導體結構500（且反之亦然）。因此，一些圖式元件符號在圖1至圖4以及圖5A中相同，且這些對應特徵在這些圖中可相同或在其之間可具有小偏差。
圖5B至圖5C展示其他實例，其中多個下部金屬層級經堆疊以有效地提供TSV可附接的較厚金屬層。因此，在圖5B中，TSV 112延伸至呈當自上面查看時為正方形或矩形且與其他導電特徵（諸如第二通孔110b'、第二導電特徵108b'（例如，金屬2層）等等）堆疊的襯墊形式的第一導電特徵108a'（例如，金屬1層），以提供較低電阻耦合以達成較低RC值及較佳效能。圖5C展示又另一實例，其中圖5B的通孔（例如，通孔110b'）較寬以在導電特徵/襯墊下連續地延伸。在此方法中，若TSV到此並不穿透（由於上部內連線層仍可用於互連），則面積損失（area penalty）較小。另外，前側TSV以及背側TSV預期屬於本揭露內容的範疇內，且因此在此方面廣泛地解釋本揭露內容。
現轉向圖6，可見描繪根據一些實施例的形成半導體結構的方法600的流程圖。將瞭解，方法600為非限制性實例且其他變化預期屬於本揭露內容的範疇內。儘管下文將所揭露方法600說明及描述為一系列動作或事件，但應瞭解，不應以限制性意義解釋此類動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的之外，一些動作可與其他動作或事件以不同次序及/或同時出現。另外，要實行本文中的描述的一或多個態樣或實施例，並非所有的所說明動作皆為必要。另外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
當接收半導體基底時，方法600在動作602處開始。
在動作604處，第一介電層形成於半導體基底的上部表面上方。在一些實施例中，第一介電層包括為低介電介電材料的第一介電材料。
在動作606處，諸如第一金屬線或第一通孔的第一導電特徵形成於第一介電層中，且第一導電環結構（其中央開口經第一介電層填充）並行地形成於第一介電層中。
在動作608處，第二介電層形成於第一介電層上方及第一導電特徵上方。在一些實施例中，第二介電層包括低介電介電材料且具有與第一介電材料相同的組成。
在動作610處，諸如第二金屬線或第二通孔的第二導電特徵形成於第二介電層中。第二導電環結構與第二導電特徵在第二介電層中並行地形成。第二導電環結構具有經介電材料填充的第二開口，且第二開口及第一開口兩者沿著共同軸線延伸以建立保護性套管。
雖然圖6中未明確地說明，但額外介電層、額外導電特徵以及額外導電環亦可經形成以延伸保護性套管，但保護性套管仍經介電材料填充。
在動作612處，進行蝕刻以自保護性套管的中心移除介電材料，同時在保護性套管的外部側壁上保留介電材料。因此，蝕刻自沿著第一導電環結構的共同軸線移除第一介電材料。蝕刻亦自沿著第二導電環結構的共同軸線移除第一介電材料，且亦自共同軸線移除半導體基底的一部分以形成穿過保護性套管的TSV開口。
在動作614處，TSV開口經導電材料填充以建立沿著共同軸線、穿過保護性套管且至半導體基底中的TSV。
圖7至圖16說明共同地說明根據一些實施例的製造程序的一系列橫截面圖。
圖7可對應於圖6的動作602的一些實施例。在圖7中，接收半導體基底102，且諸如電晶體103的數個半導體元件形成於半導體基底102中或半導體基底102上方。底介電層312形成於基底上方。在一些實施例中，底介電層312包括二氧化矽，但在其他實施例中，底介電層312例如包括諸如氮化矽或低介電介電質的另一介電材料。
圖8可對應於圖6的動作604及動作606的一些實施例。在圖8中，第一介電層106形成於半導體基底102上方。第一導電特徵108a及第一導電環結構316在第一介電層106a中並行地形成。第一導電環結構316具有經第一介電材料填充的第一開口。典型地，第一導電特徵108a及第一導電環結構316由金屬鑲嵌（damascene）或雙金屬鑲嵌（dual damascene）製程形成。在此類製程中，開口藉由形成罩幕層（例如，光阻或硬罩幕）且隨後在罩幕層在適當位置的情況下進行蝕刻來形成於第一介電層106a中。開口隨後經諸如銅及/或鋁的金屬填充，且進行化學機械平坦化（chemical mechanical planarization；CMP）操作以提供第一導電特徵108a及第一導電環結構316。
圖9可對應於圖6的動作608及動作610的一些實施例。在圖9中，第二介電層106b形成於第一介電層106a上方。第二介電層106b典型地包括與第一介電層106a相同的介電材料，且例如可包括低介電介電材料。第二導電特徵110a/第二導電特徵110b以及第二導電環結構318/第二導電環結構320在第二介電層106b中並行地形成。第二導電環結構318/第二導電環結構320具有經第二介電層106b的介電材料填充的第二中央開口。典型地，第二導電特徵110a/第二導電特徵108b以及第二導電環結構318/第二導電環結構320包括銅及/或鋁，且由金屬鑲嵌或雙金屬鑲嵌製程形成。為形成這些結構，開口藉由形成罩幕層（例如，光阻或硬罩幕）且隨後在罩幕層在適當位置的情況下進行蝕刻來形成於第二介電層106b中。開口隨後經諸如銅及/或鋁的金屬填充，且進行化學機械平坦化（CMP）操作以提供第二導電特徵110a/第二導電特徵108b以及第二導電環結構318/第二導電環結構320。共同軸線324延伸穿過第一導電環結構316及第二導電環結構318/第二導電環結構320的中心以建立保護性套管114'。
在圖10中，形成額外介電層（例如，介電層106c至介電層106g），且包含金屬線、通孔以及導電環結構的額外導電特徵並行地形成於每一額外介電層中。這些額外導電特徵可例如藉由使用金屬鑲嵌製程形成，且可伸長保護性套管114。額外導電環區段具有沿著垂直於基底102的上部表面的共同軸線324對準的各別中心。
圖11可對應於圖6的動作612的一些實施例。在圖11中，諸如光阻罩幕及/或硬罩幕的罩幕1102形成於頂部介電層106g的上部表面上。罩幕1102包含暴露保護性套管114中的介電材料的上部表面的開口1104。隨後，在罩幕1102在適當位置的情況下，進行蝕刻以沿著保護性套管114的共同軸線324移除介電材料，且沿著共同軸線324移除半導體基底的一部分，藉此形成穿過保護性套管114及延伸至基底102中的TSV開口1106。在蝕刻期間，保護性套管114保護介電層106a至介電層106g免於可自蝕刻另外發生的損壞。蝕刻可為乾式蝕刻，諸如電漿蝕刻或反應性離子蝕刻，或可為濕式蝕刻。
圖12可對應於圖6的動作614的一些實施例。在圖12中，形成金屬層1202以填充TSV開口。在一些實施例中，金屬層1202可包括銅及/或鋁。在一些實施例中，金屬層1202可例如由物理氣相沈積（physical vapor deposition；PVD）、化學氣相沈積（chemical vapor deposition；CVD）、濺鍍、電鍍或無電極鍍覆形成。
在圖13中，進行化學機械平坦化（CMP）以移除金屬層的最上部部分，藉此平坦化金屬層的頂部表面且形成由保護性套管114定界的TSV 112。
在圖14中，最上部介電層106h形成於TSV 112上方。最上部介電層106h可包括例如二氧化矽、低介電介電質、氮化物層（諸如氮化矽、氮氧化矽或矽碳氮化物）。
在圖15中，形成上部金屬層108h。在一些實施例中，上部金屬層108h及下層通孔可由單金屬鑲嵌製程或雙金屬鑲嵌製程形成，其中開口形成於最上部介電層106h中，且諸如銅及/或鋁的金屬形成於開口中以形成上部金屬層108h及下層通孔。
在圖16中，半導體基底的背側例如藉由研磨操作及/或CMP操作薄化以暴露TSV 112的底部表面。
圖17至圖23說明共同地說明根據一些實施例的另一製造程序的一系列橫截面圖。
圖17可對應於圖6的動作602的一些實施例。在圖17中，接收第一半導體基底102，且諸如電晶體103的數個半導體元件形成於第一半導體基底102中或第一半導體基底102上方。底介電層312形成於第一半導體基底102上方。在一些實施例中，底介電層312包括二氧化矽，但在其他實施例中，底介電層312例如包括諸如氮化矽或低介電介電質的另一介電材料。
圖18可對應於圖6的動作604、動作606、動作608以及動作610的一些實施例。在圖18中，第一介電層106a形成於第一半導體基底102上方。第一導電特徵108a及第一導電環結構316在第一介電層106a中並行地形成。第一導電環結構316具有經第一介電材料填充的第一中央開口。典型地，第一導電特徵108a及第一導電環結構316由金屬鑲嵌或雙金屬鑲嵌製程形成。在此類製程中，開口藉由形成罩幕層（例如，光阻或硬罩幕）且隨後在罩幕層在適當位置的情況下進行蝕刻來形成於第一介電層106a中。開口隨後經諸如銅及/或鋁的金屬填充，且進行化學機械平坦化（CMP）操作以提供第一導電特徵108a及第一導電環結構316。
進一步在圖18中，第二介電層106b形成於第一介電層106a上方。第二介電層106b典型地包括與第一介電層106a相同的介電材料，且例如可包括低介電介電材料。第二導電特徵110a/第二導電特徵108b以及第二導電環結構318/第二導電環結構320在第二介電層106b中並行地形成。第二導電環結構318/第二導電環結構320具有第二中央開口且經第二介電層106b的介電材料填充。典型地，第二導電特徵110a/第二導電特徵108b以及第二導電環結構318/第二導電環結構320包括銅及/或鋁，且由金屬鑲嵌或雙金屬鑲嵌製程形成。因此，開口藉由形成罩幕層（例如，光阻或硬罩幕）且隨後在罩幕層在適當位置的情況下進行蝕刻來形成於第二介電層106b中。開口隨後經諸如銅及/或鋁的金屬填充，且進行化學機械平坦化（CMP）操作以提供第二導電特徵110a/第二導電特徵108b以及第二導電環結構318/第二導電環結構320。共同軸線324延伸穿過第一導電環結構316及第二導電環結構318/第二導電環結構320的中心。
進一步仍在圖18中，形成額外介電層，且包含金屬線、通孔以及導電環結構的額外導電特徵並行地形成於每一額外介電層中。這些額外導電特徵可例如藉由使用金屬鑲嵌製程形成，且建立保護性套管114。額外導電環區段具有沿著垂直於第一基底102的上部表面的共同軸線324對準的各別中心。最上部介電層106e及最上部金屬層108e定義圖18的第一半導體結構的最上部表面。
在圖19中，第二半導體結構接合至圖18的半導體結構的最上部表面。第二半導體結構可經由融合接合製程、混合接合製程或一些其他接合製程接合至第一半導體結構。第二半導體結構包含第二半導體基底1902，諸如單晶半導體基底或SOI基底。半導體元件安置於第二半導體基底1902中，所述半導體元件諸如呈例如FinFET、MOSFET或BJT形式的主動元件；及/或諸如二極體、電阻器、電容器及/或記憶體元件的被動元件。第二內連線結構1904安置於第二半導體基底1902上或第二半導體基底1902上方。第二內連線結構1904包含由多個介電層構成的介電結構1906以及多個金屬佈線層1908、金屬通孔層1910以及延伸穿過介電結構以將第二半導體基底1902中的半導體元件彼此耦接的觸點1912。
圖20描繪在第一半導體結構已接合至第二半導體結構且結構已豎直地翻轉之後的圖19的結構。
在圖21中，第一半導體基底102薄化。此薄化藉由研磨操作或CMP操作典型地實現，但可亦藉由諸如乾式蝕刻或濕式蝕刻的一些其他蝕刻製程來達成。
在圖22中，諸如光阻罩幕及/或硬罩幕的罩幕2200形成於第一半導體基底102的背側上。罩幕2200包含開口2202，所述開口2202暴露第一半導體基底102的背側且在保護性套管114上方對準。隨後，在罩幕2200在適當位置的情況下，進行蝕刻以沿著共同軸線324移除第一半導體基底102的一部分，且自保護性套管114內部移除介電材料，藉此形成穿過保護性套管114的TSV開口2204。在一些實施例中，蝕刻在上部金屬層108e上終止。在蝕刻期間，保護性套管114保護介電層106a至介電層106g免於可自蝕刻另外發生的損壞。蝕刻可為乾式蝕刻，諸如電漿蝕刻或反應性離子蝕刻，或可為濕式蝕刻。
在圖22中，形成金屬層以填充TSV開口，且進行化學機械平坦化（CMP）以移除金屬層的最上部部分，藉此平坦化金屬的頂部表面且形成由保護性套管114定界的TSV 112。在一些實施例中，金屬層可包括銅及/或鋁。在一些實施例中，金屬層可例如由物理氣相沈積（PVD）、化學氣相沈積（CVD）、濺鍍、電鍍或無電極鍍覆形成。
因此，本揭露內容的一些實施例是關於一種半導體結構，半導體結構包含半導體基底及安置於半導體基底上方的內連線結構。內連線結構包含介電結構及在介電結構中彼此堆疊的多個金屬線。基底穿孔（TSV）延伸穿過半導體基底以接觸多個金屬線中的金屬線。保護性套管沿著TSV的外部側壁安置且使TSV的外部側壁自內連線結構的介電結構分離。
其他實施例是關於一種方法。在所述方法中，接收半導體基底。包括第一介電材料的第一介電層形成於半導體基底的上部表面上方。第一導電特徵形成於第一介電層中，且並行地形成具有經第一介電材料填充的第一開口的第一導電環結構。第二介電層隨後形成於第一介電層上方及第一導電特徵上方。第二介電層包括第一介電材料。第二導電特徵形成於第二介電層中，且並行地形成具有經第一介電材料填充的第二開口的第二導電環結構。第一導電環結構及第二導電環結構兩者沿著共同軸線延伸以建立保護性套管。進行蝕刻以自沿著第一導電環結構的共同軸線移除第一介電材料，自沿著第二導電環結構的共同軸線移除第一介電材料，且沿著共同軸線移除半導體基底的一部分以形成穿過保護性套管且至半導體基底中的開口。開口經導電材料填充以建立沿著共同軸線且穿過保護性套管且至半導體基底中的基底穿孔（TSV）。
又其他實施例是關於一種半導體結構。半導體結構包含半導體基底，所述半導體基底包含導電元件特徵。底介電層安置於半導體基底上方。底介電層具有第一介電常數。下部金屬特徵安置於底介電層中且接觸導電元件特徵。中間介電層安置於底介電層上方，且具有小於第一介電常數的第二介電常數。中間金屬特徵安置於中間介電層中且耦接至下部金屬特徵。上部介電層安置於中間介電層上方，且具有第二介電常數。上部金屬特徵安置於上部介電層中且經由下部金屬特徵及經由中間金屬特徵耦接至導電元件特徵。基底穿孔（TSV）延伸穿過半導體基底、穿過底介電層且穿過中間介電層以接觸上部金屬特徵。保護性金屬套管沿著TSV的外部側壁安置且使TSV的外部側壁自中間介電層分離。保護性金屬套管具有與下部金屬特徵的上部表面齊平的下部表面且朝上延伸至TSV的上部表面。
前文概述若干實施例的特徵，以使得所屬領域的技術人員可更好地理解本揭露內容的態樣。所屬領域的技術人員應瞭解，其可容易地使用本揭露內容作為設計或修改用於實行本文中所引入的實施例的相同目的及/或實現相同優勢的其他程序及結構的基礎。所屬領域的技術人員亦應認識到，這些等效構造並不脫離本揭露內容的精神及範疇，且所屬領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代及更改。
100、300、400、500:半導體結構 102:半導體基底 103:電晶體 104:內連線結構 106:中間介電層 106a、106b、106c、106d、106e、106f、106g、106h:介電層 107、1912:觸點 108a、108b、108c、108d、108e、108f、108g、108h:金屬線 108a':第一導電特徵 108b':第二導電特徵 109:中間金屬特徵 110a、110b、110c、110d、110e、110f、110g、330:通孔 110b':第二通孔 112:基底穿孔 112a:上部TSV部分 112b:下部TSV部分 114、114':保護性套管 302:第一源極/汲極區 304:第二源極/汲極區 306:通道區 308:閘極電極 310:閘極介電質 312:底介電層 314:下部金屬特徵 316:第一金屬環 318:第二金屬環 320:第三金屬環 322:第四金屬環 324:共同軸線 326:脊線 410:障壁層 410a:第一金屬環障壁 410b:第二金屬環障壁 412:金屬核心 412a:第一金屬環核心 412b:第二金屬環核心 414:蝕刻終止層 502:殘餘介電材料 600:方法 602、604、606、608、610、612、614:動作 1102、2200:罩幕 1104、1106、2202、2204:開口 1202:金屬層 1902:第二半導體基底 1904:第二內連線結構 1906:介電結構 1908:金屬佈線層 1910:金屬通孔層 Ts:厚度 w t:TSV寬度 w t1:第一寬度 w t2:第二寬度
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵的尺寸。 圖1說明包含基底穿孔（through substrate via；TSV）及使TSV的側壁自鄰近介電層分離的保護性套管的半導體結構的一些實施例的橫截面圖。 圖2說明與圖1的一些實施例一致的半導體結構的俯視圖。 圖3說明包含基底穿孔（TSV）及使TSV的側壁自鄰近介電層分離的保護性套管的半導體結構的一些實施例的橫截面圖。 圖4說明包含TSV及使TSV的側壁自鄰近介電層分離的保護性套管的半導體結構的一些實施例的橫截面圖。 圖5A說明包含TSV及使TSV的側壁自鄰近介電層分離的保護性套管的半導體結構的一些實施例的橫截面圖。 圖5B說明包含TSV的半導體結構的一些替代實施例的橫截面圖。 圖5C說明包含TSV的半導體結構的一些替代實施例的橫截面圖。 圖6說明描述根據本揭露內容的方法的一些實施例的流程圖。 圖7至圖16說明共同地說明根據本揭露內容的一些實施例的用於製造半導體結構的製程的一系列橫截面圖。 圖17至圖23說明共同地說明根據本揭露內容的其他實施例的用於製造半導體結構的製程的一系列橫截面圖。
100:半導體結構
102:半導體基底
103:電晶體
104:內連線結構
106:中間介電層
106a、106b、106c、106d、106e、106f、106g、106h:介電層
107:觸點
108a、108b、108c、108d、108e、108f、108g、108h:金屬線
110a、110b、110c、110d、110e、110f、110g:通孔
112:基底穿孔
114:保護性套管

Claims (20)

  1. 一種半導體結構，包括： 半導體基底； 內連線結構，安置於所述半導體基底上方，所述內連線結構包括介電結構及在所述介電結構中彼此堆疊的多個金屬線； 基底穿孔，延伸穿過所述半導體基底以接觸所述多個金屬線的金屬線；以及 保護性套管，沿著所述基底穿孔的外部側壁安置且使所述基底穿孔的所述外部側壁自所述內連線結構的所述介電結構分離。
  2. 如請求項1所述的半導體結構，其中所述多個金屬線包含金屬1線及金屬3線，且所述保護性套管具有自對應於所述金屬1線的第一高度至對應於所述金屬3線的第二高度直接接觸所述基底穿孔的所述外部側壁的內部側壁。
  3. 如請求項1所述的半導體結構，其中至少一個下部金屬線安置於所述金屬線與所述半導體基底的上部表面之間，且所述金屬線對應於所述基底穿孔的最遠離所述半導體基底的所述上部表面的頂部表面。
  4. 如請求項3所述的半導體結構，其中所述金屬線具有第一厚度且所述至少一個下部金屬線具有小於所述第一厚度的第二厚度。
  5. 如請求項1所述的半導體結構，其中所述保護性套管包括與所述金屬線相同的金屬，且所述保護性套管的外部側壁包括隨著所述保護性套管的高度變化的一系列脊線。
  6. 如請求項1所述的半導體結構，其中所述保護性套管包括： 第一金屬環，安置於所述半導體基底上方的第一高度處，所述第一高度對應於所述多個金屬線的第一金屬線； 第二金屬環，接觸所述第一金屬環的上部表面，所述第二金屬環安置於所述半導體基底上方的第二高度處，且對應於所述內連線結構的第一通孔。
  7. 如請求項6所述的半導體結構，其中所述第一金屬環具有第一環形厚度且所述第二金屬環具有不同於所述第一環形厚度的第二環形厚度。
  8. 如請求項1所述的半導體結構，其中所述基底穿孔呈現自所述半導體基底的最下部表面至所述保護性套管的上部表面的恆定寬度。
  9. 如請求項1所述的半導體結構，其中所述基底穿孔呈現所述半導體基底的最下部表面與所述半導體基底的最上部表面之間的第一寬度，且具有所述半導體基底的所述最上部表面與所述保護性套管的上部表面之間的小於所述第一寬度的第二寬度。
  10. 一種形成半導體結構的方法，包括： 接收半導體基底； 在所述半導體基底的上部表面上方形成包括第一介電材料的第一介電層； 在所述第一介電層中形成第一導電特徵，及並行地形成具有經所述第一介電材料填充的第一開口的第一導電環結構； 在所述第一介電層上方及所述第一導電特徵上方形成包括所述第一介電材料的第二介電層； 在所述第二介電層中形成第二導電特徵，及並行地形成具有經所述第一介電材料填充的第二開口的第二導電環結構，其中所述第一導電環結構及所述第二導電環結構兩者沿著共同軸線延伸以建立保護性套管； 執行蝕刻，所述蝕刻自沿著所述第一導電環結構的所述共同軸線移除所述第一介電材料，自沿著所述第一導電環結構及所述第二導電環結構的所述共同軸線移除所述半導體基底的一部分及所述第一介電材料以形成至所述半導體基底中且穿過所述保護性套管的開口；以及 用導電材料填充所述開口以沿著所述共同軸線建立基底穿孔。
  11. 如請求項10所述的方法，更包括： 在形成所述第一介電層之前在所述半導體基底上方形成底介電層；以及 穿過所述底介電層形成觸點，其中所述觸點將所述第一導電特徵耦接至所述半導體基底中的導電元件特徵。
  12. 如請求項11所述的方法，其中所述底介電層包括二氧化矽且所述第一介電材料包括低介電介電材料。
  13. 如請求項12所述的方法，其中所述保護性套管橫向地圍繞所述基底穿孔且自所述底介電層的所述上部表面至所述第二介電層的所述上部表面連續地延伸。
  14. 如請求項13所述的方法，其中所述保護性套管的最下部表面藉由所述底介電層自所述半導體基底的所述上部表面間隔開。
  15. 如請求項10所述的方法，其中所述第一導電特徵對應於金屬1線，且所述第二導電特徵對應於金屬2線。
  16. 如請求項10所述的方法，更包括： 形成安置於所述第一導電特徵與所述第二導電特徵之間的第一導通孔特徵，及並行地形成所述第一導電環結構與所述第二導電環結構之間的第一導通孔環結構，所述第一導通孔環結構具有沿著所述共同軸線延伸的中央開口。
  17. 如請求項10所述的方法，其中所述第一導電環結構具有第一環形厚度且所述第二導電環結構具有大於所述第一環形厚度的第二環形厚度。
  18. 一種半導體結構，包括： 半導體基底，包含導電元件特徵； 底介電層，安置於所述半導體基底上方，所述底介電層具有第一介電常數； 下部金屬特徵，安置於所述底介電層中且接觸所述導電元件特徵； 中間介電層，安置於所述底介電層上方，所述中間介電層具有小於所述第一介電常數的第二介電常數； 中間金屬特徵，安置於所述中間介電層中且耦接至所述下部金屬特徵； 上部介電層，安置於所述中間介電層上方，所述上部介電層具有所述第二介電常數； 上部金屬特徵，安置於所述上部介電層中且經由所述下部金屬特徵及經由所述中間金屬特徵耦接至所述導電元件特徵； 基底穿孔，延伸穿過所述半導體基底、穿過所述底介電層且穿過所述中間介電層以接觸所述上部金屬特徵；以及 保護性金屬套管，沿著所述基底穿孔的外部側壁安置且使所述基底穿孔的所述外部側壁自所述中間介電層分離，所述保護性金屬套管具有與所述下部金屬特徵的上部表面齊平的下部表面且朝上延伸至所述基底穿孔的上部表面。
  19. 如請求項18所述的半導體結構，其中所述保護性金屬套管包括與所述中間金屬特徵相同的金屬，且所述保護性金屬套管的外部側壁包括隨著所述保護性金屬套管的高度變化的一系列脊線。
  20. 如請求項18所述的半導體結構，其中所述保護性金屬套管包括： 第一金屬環，安置於所述半導體基底上方的第一高度處，所述第一高度對應於所述中間金屬特徵的第一金屬線。
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