KR20220100480A - 금속 상에 랜딩되는 배면 또는 전면 기판 관통 비아(tsv) - Google Patents

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KR20220100480A
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젱-순 리
민-펭 카오
싱-치 린
젠-쳉 리우
둔-니안 양
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시형태는 반도체 기판과, 상기 반도체 기판 위에 배치된 인터커넥트 구조를 포함하는 반도체 구조에 관한 것이다. 상기 인터커넥트 구조는 유전체 구조와, 상기 유전체 구조 내에 서로 적층되는 복수의 금속 라인을 포함한다. 기판 관통 비아(TSV)가 상기 반도체 기판을 통해 연장되어 상기 복수의 금속 라인 중의 금속 라인과 접촉한다. 보호용 슬리브가 상기 TSV의 외부 측벽을 따라 배치되고 상기 TSV의 외부 측벽을 상기 인터커넥트 구조의 유전체 구조와 분리시킨다.

Description

금속 상에 랜딩되는 배면 또는 전면 기판 관통 비아(TSV){BACKSIDE OR FRONTSIDE THROUGH SUBSTRATE VIA (TSV) LANDING ON METAL}
오늘날의 통합 칩에는 수십억 또는 수조 개의 반도체 디바이스가 포함되어 있다. 반도체 디바이스는 통합 칩에서 디바이스 위에 형성되는 BEOL(back-end-of-the-line) 금속 인터커넥트층을 통해 전기적으로 상호접속된다. 통상의 통합 칩은 유전체 재료 내에 매립된 복수의 BEOL 금속 인터커넥트층을 포함한다. 금속 인터커넥트층은 금속 비아와 함께 수직으로 결합되는 대응하는 금속 와이어층을 포함한다. 금속 인터커넥트층의 사이즈는 디바이스에 접속되는 얇은 금속 라인부터 오프칩 컴포넌트에 접속되는 두꺼운 금속 라인까지 증가한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 기판 관통 비아(TSV) 및 TSV의 측벽을 인접한 유전체층들과 분리시키는 보호용 슬리브를 포함하는 반도체 구조의 일부 실시형태의 단면도를 도시한다.
도 2는 도 1의 일부 실시형태와 부합한 반도체 구조의 상면도를 도시한다.
도 3은 기판 관통 비아(TSV) 및 TSV의 측벽을 인접한 유전체층들과 분리시키는 보호용 슬리브를 포함하는 반도체 구조의 일부 실시형태의 단면도를 도시한다.
도 4는 TSV 및 TSV의 측벽을 인접한 유전체층들과 분리시키는 보호용 슬리브를 포함하는 반도체 구조의 일부 실시형태의 단면도를 도시한다.
도 5a는 TSV 및 TSV의 측벽을 인접한 유전체층들과 분리시키는 보호용 슬리브를 포함하는 반도체 구조의 일부 실시형태의 단면도를 도시한다.
도 5b는 TSV를 포함한 반도체 구조의 일부 다른 실시형태의 단면도를 도시한다.
도 5c는 TSV를 포함한 반도체 구조의 일부 다른 실시형태의 단면도를 나타낸다.
도 6은 본 개시내용에 따른 방법의 일부 실시형태를 나타내는 흐름도를 도시한다.
도 7 내지 도 16은 일련의 단면도로서, 본 개시내용의 일부 실시형태에 따른 반도체 구조를 제조하기 위한 공정을 총괄적으로 도시한다.
도 17 내지 도 23은 일련의 단면도로서, 본 개시내용의 다른 실시형태에 따른 반도체 구조를 제조하기 위한 공정을 총괄적으로 도시한다.
본 개시내용은 이 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
오늘날의 통합 칩은 수십억 또는 수조 개의 반도체 디바이스가 배치되어 있는 하나 이상의 반도체 기판을 포함한다. 서로 적층되어 있는 다중 기판을 칩이 포함하는 경우, 각각의 기판은 대응하는 인터커넥트 구조를 포함할 수 있는데, 이 경우 주어진 기판의 반도체 디바이스들은 해당 기판에 대응하는 인터커넥트 구조에 형성되는 백엔드오브더라인(BEOL) 금속 라인을 통해 전기적으로 상호접속된다. 예를 들어, 전형적인 인터커넥트 구조는 유전체 재료 내에 매립된 복수의 BEOL 금속 인터커넥트층을 포함한다. 금속 인터커넥트층은 금속 비아와 함께 수직으로 결합되는 대응하는 금속 와이어층을 포함한다. 주어진 기판에 대한 금속 인터커넥트층의 사이즈는 기판에 더 가까운 얇은 금속 와이어부터 기판으로부터 더 멀리 떨어진 두꺼운 금속 와이어까지 증가한다. 통상, 금속 와이어층은 기판으로부터 더 멀어질수록 증가하는 숫자로 불려지는데, 예를 들어, 기판에 가장 가까운 금속 와이어층은 금속0 층으로 불려질 수 있고, 다음 와이어층은 금속1 층, 금속2 층 등으로 불려질 수 있다.
오늘날의 통합 칩은 다중 기판을 포함할 수 있기 때문에, 경우에 따라서는 기판을 통과하는 전기적 접속을 제공하여 서로 상이한 기판 상에 있는 디바이스의 접속을 위해 추가 경로를 가능하게 하는 것이 바람직하다. 이것은, 기판의 제1 면으로부터 연장되고 기판 전체를 통과하고 기판의 제2 면으로부터 기판의 제2 면에 가장 가까운 얇은 BEOL 금속 라인(예컨대, M0 라인)에 랜딩하는 전도성 재료로 제조된 기판 관통 비아(TSV, Through-Substrate-via)를 사용하여 달성된다. 본 개시내용의 일부 양태는 그러한 TSV가 (하부의 더 얇은 금속 와이어층보다는) 더 두꺼운 상부의 금속 와이어층에 랜딩된다면, 일부 진보한 기술에 있어서 전체 접촉 저항이 감소할 수 있다는 인식에서 기인한다. 이것은 RC(Resistive-Capacitive) 커플링을 줄이는데 도움이 되므로 통합 칩의 전체 성능을 향상시킬 수 있다.
그러나, 이러한 금속 라인층이 매립되어 있는 유전체 재료는 통상 하이-k 유전체 재료인데, 이 재료는 상당히 다공성이라서 대단히 취약하다. 이와 같이, 본 개시내용은 대응책 부재시 상부의 금속 와이어층에 TSV를 형성하기 위한 개구부를 제공하기 위해 사용된 에칭 공정의 공격적인 특성이 TSV를 둘러싸는 하이-k 유전체 재료를 손상시키고 신뢰성 문제를 초래할 것으로 본다. 따라서, 본 개시내용은 TSV의 외부 측벽을 로우-k 유전체로부터 분리시키기 위해 보호용 슬리브(protective sleeve)를 제공한다. 보호용 슬리브는 TSV에 앞서 형성되기 때문에, TSV가 형성될 개구부를 형성하기 위해 기판 및 인터커넥트의 부분을 관통 에칭하는데 에칭이 수행될 경우에, 에칭이 보호용 슬리브 내에 한정되어 주위의 로우-k 유전체를 보호한다. 이런 식으로 최종 통합 칩은 인접한 유전체층들을 보호하는 방식으로 기판을 통과하고 하부의 더 얇은 금속 와이어층을 지나 상부의 더 두꺼운 금속 와이어층까지 연장되는 TSV를 제공하여, RC 커플링이 낮고 성능이 우수한 신뢰성 있는 접속을 제공할 수 있다.
도 1은 일부 실시형태에 따른 반도체 구조(100)의 단면도를, 도 2는 대응하는 상면도를 도시하며, 이하 이들 도면을 동시에 설명한다. 반도체 구조(100)는 하나 이상의 디바이스(예컨대, 트랜지스터(103))가 매립되어 있는 반도체 기판(102)과, 반도체 기판(102) 위에 배치된 인터커넥트 구조(104)를 포함한다. 인터커넥트 기판(104)은 로우-k 유전체 재료로 제조될 수 있는 다수의 유전체층(106a-106h)으로 이루어진 유전체 구조와, 각각의 유전체층(106a-106h)에서 서로 적층되는 복수의 금속 라인(108a-107h) 및 비아(110a-110g)를 포함한다. 예컨대 구리나 알루미늄과 같은 금속을 포함할 수 있는 기판 관통 비아(TSV)(112)가 반도체 기판(102)을 통과하고 인터커넥트 구조(104)의 적어도 일부를 통과하여 복수의 금속 라인의 상부 금속 라인(108h)과 접촉하도록 연장된다. 보호용 슬리브(114)가 TSV(112)의 외부 측벽을 따라 배치되고 TSV(112)를 횡방향으로 둘러싸서 TSV(112)의 외부 벽을 인터커넥트 구조(104)의 유전체층(106a-106g)과 분리시킨다. TSV(112)의 외부 측벽을 유전체층(106a-106g)과 분리시킴으로써, 보호용 슬리브(114)는 제조 동안에 디바이스 성능 및 최종 반도체 구조(100)에 대한 신뢰성이 우수해진다는 장점을 제공한다. 구체적으로, 제조 동안에, 보호용 슬리브(114)는, TSV(112)를 위한 개구부를 형성하기 위해 에칭을 수행할 때에(이 경우 개구부는 기판을 통과하고 유전체층을 통과하여 연장됨), 에칭으로부터 손상될 수 있는 주위의 유전체층(106a-106g)를 보호하기 위해 보호용 슬리브(114)가 에칭을 한정하도록, 제자리에 있다. 이에, 후속해서 TSV(112)를 확립하기 위해 금속이 개구부를 충전하는데 사용될 경우, TSV(122)는 에칭에 의해 손상받지 않는 유전체층(106a-106g)을 통과하고, 이에 RC 커플링이 낮고 성능이 우수한 상부 금속 라인(108h)과의 신뢰성 있는 접속을 제공할 수 있다.
도 1 내지 도 2는 다소 개략적으로 반도체 구조(100)를 도시하며, 임의 개의 변형이 본 개시내용의 범주 내에 있는 것으로서 간주되며 이들 중 일부가 이하에서 더 상세하게 예시되고 설명될 것이다. 예를 들어, 이해를 돕기 위해, 에칭 정지층 및/또는 다른 유전체층과 같은 피처들이 도 1 내지 도 2의 반도체 구조(100)에서는 생략될 수도 있지만 이들 피처는 다른 실시형태에서는 존재할 수도 있다. 뿐만 아니라 경우에 따라 유전체층(106a-106g)은 로우-k 유전체 재료로 제조되지만, 다른 실시형태에서는 이들 유전체층(106a-106g) 중 하나 이상은 무엇보다도 실리콘 이산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 다른 유전체 재료로 제조될 수도 있다. 마찬가지로, 앞에서 인터커넥트 구조(104)가 무엇보다도 구리, 알루미늄, 텅스텐, 및/또는 니켈로서 명시될 수 있는 금속 라인(108a-108h)을 포함한 것으로서 설명하였지만, 일부 실시형태에서는, 대안적으로 이들 금속 라인 중 하나 이상의 층이 예컨대 도핑된 폴리실리콘과 같은 다른 전도성 재료로 제조될 수도 있다. 또한, 도 1이 7개 층의 금속 라인(108a-108h), 컨택층(107), 및 7개 층의 비아(110a-110g)를 보여주지만, 임의 개의 금속층, 컨택, 및 비아가 존재할 수도 있고, 그래서 도 1은 예시일 뿐이다. 보호용 슬리브(114)는 대개 금속 라인(108a-108h) 및 비아(110a-110g)과 같은 동일한 재료를 포함하여 사용될 제조 기술이 간소화될 수 있지만, 다른 실시형태에서는 금속 라인 및/또는 비아와는 상이한 금속을 포함할 수도 있다. 보호용 슬리브(114)는 대안으로, 유전체층(106a-106g)의 유전체 재료(예컨대, 로우-k 유전체)에 비해 더 높은 구조적 무결성을 제공하는 질화물 또는 실리콘 이산화물과 같은 유전체 재료를 포함할 수 있다. 뿐만 아니라, 도 1은 기판(102) 위에서 TSV(112)의 전체 높이 위로 연속으로 연장되는(예컨대, 기판(102)의 상부면으로부터 금속층(108g)의 상부면까지 연장되는) 것으로서 보호용 슬리브(114)를 도시하지만, 다른 실시형태에서는, 보호용 슬리브(114)가 기판(112) 위의 TSV(112)의 측벽을 부분적으로 덮을 수도 있다. 예를 들어, 경우에 따라 기판(102) 위의 TSV(112)의 최하부 측벽 부분 및/또는 기판(102) 위의 TSV(112)의 최상부 측벽 부분은 보호용 슬리브(114)에 의해 덮여지지 않은채 있을 수 있다. 또한, 기판(102) 위에서 TSV(112)의 전체 높이 위로 연속으로 연장되는 것보다는, 보호용 슬리브(114)는 예컨대 인접한 유전체층들 사이의 에칭 정지층에 대응하는 단절부(break) 또은 이음부(seam)를 가질 수 있다. 여러 추가 실시형태들이 도 3 내지 도 5를 참조하여 예시되고 후술되지만, 이 경우에도 이들은 비제한적인 예시일 뿐임이 이해될 것이다.
이제 도 3을 참조하면, 인터커넥트 구조(104)의 금속층 및 비아층으로서 배치되는 일련의 링 세그먼트로서 보호용 슬리브(114)가 구현되는 반도체 구조(300)의 일부 실시형태를 볼 수 있다. 도 3의 반도체 구조(300)는 도 1 내지 도 2의 반도체 구조(100)를 일부 양태 포함할 수 있으며(그리고 그 반대도 가능), 그래서 일부 실시형태에서는 도 1 내지 도 2와 관련하여 전술한 피처가 도 3의 반도체 구조(300)에도 적용될 수 있다(그리고 그 반대도 가능). 따라서, 일부 참조 부호는 도 1 내지 도 2와 도 3에서 동일하며, 이들 대응하는 피처는 이들 도면에서 동일할 수도 있고 그 사이에 작은 차이가 있을 수도 있다.
도 3의 예에서는, 반도체 기판(102)이 단결정 실리콘 기판 또는 SOI(semiconductor-on-insulator) 기판(예컨대, 실리콘-온-절연체 기판)일 수 있다. 반도체 기판(102)은 반도체 기판(102) 내에 또는 상에 형성된 도핑된 영역, 반도체 기판(102) 내에 또는 상에 형성된 에피택셜층, 반도체 기판(102) 내에 또는 상에 형성된 절연층, 반도체 기판(102) 내에 또는 상에 형성된 포토레지스트층, 및/또는 반도체 기판(102) 내에 또는 상에 형성된 전도층을 포함할 수 있다. 일부 실시형태에서, 반도체 기판(102)은 일부 예에서는 대략 9 마이크론인, 5 마이크론 내지 50 마이크론의 범위의 두께(Ts)를 갖는다.
트랜지스터 디바이스(103)가 반도체 기판(102) 내에 또는 위에 배치된다. 트랜지스터 디바이스(103)는, 제1 전도성 타입(예컨대, n타입 반도체 재료)을 공유하며, 제2 전도성 타입(예컨대, p타입 반도체 재료)을 갖는 채널 영역(306)에 의해 이격되는 제1 소스/드레인 영역(302)과 제2 소스/드레인 영역(304)을 포함한다. 게이트 전극(308)이 채널 영역(306) 위에 배열되는데, 이것은 게이트 유전체층(310)에 의해 채널 영역(306)과 분리된다. 이에, 제1 소스/드레인 영역(302), 제2 소스/드레인 영역(304), 및 게이트 전극(308)은 각각 전도성 디바이스 피처의 일례이다. 그러나, "전도성 디바이스 피처"는 이들 구조에 제한되지 않고, 무엇보다도 예를 들어 FinFET, MOSFET 또는 BJT와 같은 능동 디바이스의 단자; 및/또는 다이오드, 저항기, 커패시터, 및/또는 메모리 엘리먼트와 같은 수동 디바이스의 단자; 및/또는 컨택, 비아, 또는 금속 라인을 비롯한 무수한 형태를 취할 수 있음이 이해될 것이다.
베이스 유전체층(312)이 반도체 기판(102) 위에 배치되며 제1 유전 상수를 지닌 제1 유전체 재료를 포함한다. 일부 실시형태에서, 제1 유전체 재료는 실리콘 이산화물을 포함하고, 제1 유전 상수는 약 3.9이다. 다른 실시형태에서, 제1 유전체 재료는 로우-k 유전체 재료 또는 다른 유전체를 포함한다.
컨택 또는 금속0 라인과 같은 하부 금속 피처(314)가 베이스 유전체층(312)을 통해 연장되고 기판 내의 또는 기판 상의 전도성 피처(예컨대, 제1 소스/드레인 영역(302))와 접촉한다. 하부 금속 피처(314)는 예컨대 텅스텐, 알루미늄, 니켈, 및/또는 구리와 같은 금속을 포함할 수 있다. 일부 실시형태에서, 하부 금속 피처(314)는 제1 소스/드레인(302)과 하부 금속 라인(108a) 및/또는 하부 비아 사이에서 수직으로 연장되는 기둥 형상의 컨택으로서 명시되지만, 다른 경우에 하부 금속 피처(314)는 기판(102)의 상부면 위에서 연장되어 인접한 소스/드레인들 또는 다른 전도성 피처들을 서로 결합시키는 금속0 라인이다.
하나 이상의 중간 유전체층(106)(예컨대, 유전체층(106a-106g))이 베이스 유전체층(312) 위에 배치된다. 일부 실시형태에서, 이들 하나 이상의 중간 유전체층(106)은 제1 유전 상수보다 작은 제2 유전 상수를 갖는다. 이에, 하나 이상의 중간 유전체층(106)은 3.9 미만의 유전 상수를 지닌 로우-k 유전체 재료를 포함할 수 있다.
하나 이상의 중간 금속 피처(109)(예컨대, 중간 금속층(108a-108g) 및 비아층(110a-110f))가 하나 이상의 중간 유전체층(106)을 각각 통과하여 연장되고, 하부 금속 피처(314)에 결합된다. 통상 하나 이상의 중간 금속 피처(109)는 예컨대 구리 및/또는 알루미늄과 같은 금속을 포함하지만, 예컨대 도핑된 폴리실리콘과 같은 다른 전도성 재료를 포함할 수도 있다.
상부 유전체층(106h)이 하나 이상의 중간 유전체층(106) 위에 배치된다. 상부 유전체층(106h)은 로우-k 유전체 재료를 포함할 수 있고, 일부 실시형태에서 3.9 미만의 유전 상수를 가질 수 있다. 다른 실시형태에서, 상부 유전체층(106h)은 예컨대 실리콘 이산화물과 같은 다른 유전체 재료, 또는 질화물 또는 폴리머 재료를 포함하는 패시베이션 재료를 포함할 수 있다.
상부 금속 피처(108h)가 상부 유전체층(106h) 내에 배치되고, 하부 금속 피처(314)를 통해 그리고 중간 금속 피처(109)를 통해 전도성 디바이스 피처(예컨대, 제1 소스/드레인(302))에 결합된다. 일부 실시형태에서, 상부 금속 피처(108h)는 하부 금속 피처(314)보다 더 두껍고 또/또는 중간 금속 피처(109)보다 더 두꺼운 금속 와이어이다. 예를 들어, 상부 금속 피처(108h)는 500 옹스트롬 내지 50000 옹스트롬 범위의 두께를 가질 수 있고, 하부 금속 피처(314)는 100 옹스트롬 내지 10000 옹스트롬 범위의 두께를 가질 수 있으며, 중간 금속 피처(109)는 1000 옹스트롬 내지 150000 옹스트롬의 범위의 두께를 가질 수 있다. 전기 신호는 신호가 기판에 더 가까워짐에 따라 더 많은 와이어 경로를 통해 소멸되는 경향이 있기 때문에, 상부 금속 피처(108h)는 더 두껍게 하고 중간 금속 피처(109) 및 하부 금속 피처(314)는 더 얇게 하면, 성능과 제조 비용의 좋은 균형을 제공하게 된다.
기판 관통 비아(TSV)(112)가 반도체 기판(102)을 통해, 베이스 유전체층(312)을 통해 그리고 하나 이상의 중간 유전체층(106)을 통해 연장되어 상부 금속 피처(108h)와 접촉한다. TSV(112)는 예컨대 구리 및/또는 알루미늄과 같은 전도성 재료로 제조된다. TSV(112)가 중간 금속 피처(109)보다 더 두꺼운 상부 금속 피처(108h)에 접속되기 때문에, TSV(112)는 다른 접근법에 비해 감소된 저항을 제공한다. TSV(112)는 1 마이크로미터 내지 5 마이크로미터 범위의 TSV 폭(wt)을 갖고, 일부 실시형태에서는, TSV 폭(wt)이 대략 2 마이크로미터이다. 일부 실시형태에서, 비아(330)는 상부 금속 피처(108h)를 TSV(112)의 상부면에 결합시키지만, 다른 실시형태에서는 비아(330)가 존재하지 않고 상부 금속 피처(108h)는 TSV(112)의 상부면과 직접 접촉하는 하부면을 갖는다.
보호용 슬리브(114)가 TSV(112)의 외부 측벽을 따라 배치되고 TSV(112)의 외부 벽을 중간 유전체층(106)과 분리시킨다. 보호용 슬리브(114)는 제조 동안에 TSV(112)를 위한 개구부가 형성될 때에, 중간 유전체층(106)에서 발생할 수 있는 손상을 막는 것을 돕는다. 이에, 도 3의 실시형태에서, 보호용 슬리브(114)는 하부 금속 피처(314)의 상부면과 같은 높이의 하부면을 갖고, 보호용 슬리브(114)는 TSV(112)의 상부면까지 상향으로 연장된다. 일부 실시형태에서는 베이스 유전체층(312)이 중간 유전체층(106)의 로우-k 유전체 재료보다 더 높은 무결성을 가진 실리콘 이산화물로 제조되기 때문에, 보호용 슬리브(114)는 베이스 유전체층(312)의 상부면 상에서 정지하는 하부면을 가질 수 있다.
도 3에서, 보호용 슬리브(114)는 다양한 금속층 및 비아층에 대응하는 일련의 동심 링을 포함한다. 그러므로, 제1 금속 링(316)이 반도체 기판 위에서 제1 높이로 배치된다. 제1 높이는 복수의 금속 라인 중 제1 금속 라인(예컨대, 108a)에 대응한다. 제2 금속 링(318)이 제1 금속 링(316)의 상부면과 접촉한다. 제2 금속 링(318)은 반도체 기판(102) 위에서 제2 높이로 배치되며, 인터커넥트 구조(104)의 제1 비아(예컨대, 110a)에 대응한다. 제3 금속 링(320)이 제2 금속층(예컨대, 108b)에 대응하고, 제4 금속 링(322)이 제2 비아층(예컨대, 110b)에 대응하고, 등등이다. 일련의 동심 링은, 기판(102)의 상부면에 수직이고 TSV(112)의 중심축에 대응하는 공통축(324)을 따라 정렬되는 중심을 갖는다.
일부 실시형태에서, 동심 링은 상이한 환형 두께(annular thickness)를 가질 수 있다. 예를 들어, 도 3에서, 제1 금속 링(316)은 제1 환형 두께를 갖고, 제2 금속 링(318)은 제1 환형 두께와는 상이한 제2 환형 두께를 갖는다. 이에, 금속 링의 외부 측벽은 보호용 슬리브(114)의 높이에 걸쳐 변하는 일련의 릿지부(326)를 포함한다. 일부 실시형태에서, 보호용 슬리브(114)는 500 옹스트롬 내지 140000 옹스트롬 범위의 환형 두께를 갖는다.
이제 도 4를 참조하면, 본 개시내용의 일부 실시형태에 따른 다른 반도체 구조(400)를 볼 수 있다. 도 4의 반도체 구조(400)는 도 1 내지 도 2의 반도체 구조(100) 및/또는 도 3의 반도체 구조(300)를 일부 양태 포함할 수 있으며(그리고 그 반대도 가능), 그래서 일부 실시형태에서는 도 1 내지 도 2 및/또는 도 3과 관련하여 전술한 피처가 도 4의 반도체 구조(400)에도 적용될 수 있다(그리고 그 반대도 가능). 따라서, 일부 참조 부호는 도 1 내지 도 3과 도 4에서 동일하며, 이들 대응하는 피처는 이들 도면에서 동일할 수도 있고 그 사이에 작은 차이가 있을 수도 있다.
도 3(TSV(112)가 반도체 기판(102)의 최하부면부터 보호용 슬리브(114)의 상부면까지 일정한 폭(wt)을 가짐)과는 달리, 도 4는 TSV(112)가 높이에 걸쳐 변하는 폭을 보여주는 다른 예를 도시한다. 구체적으로, 도 4의 TSV는 베이스 유전체층(312) 내의 위치부터 보호용 슬리브(114)의 상부면까지 제1 폭(wt1)을 갖는 상부 TSV 부분(112a)을 갖는다. 또한 도 4의 TSV는 반도체 기판(102)의 최하부면부터 베이스 유전체층(312) 내의 위치까지 제2 폭(wt2)을 갖는 하부 TSV 부분(112b)을 갖는다. 제1 폭(wt1)은 제2 폭(wt2) 미만이다. 예를 들어, 일부 실시형태에서, 제1 폭(wt2)은 약 2 마이크로미터이고, 제2 폭(wt2)은 약 2.8 마이크로미터이다. 제2 실시형태에서, 베이스층(314)은 통상 1000 옹스트롬 내지 3000 옹스트롬 범위의 두께를 갖고, TSV는 베이스층(314)의 0.01%~10%쯤 베이스층(314) 내로 상향 연장된다. 또한, 레이아웃/제조 동안에 사용되는 KOZ(keep-out-zone) 룰이 트랜지스터(103) 및 하부 TSV 부분(112b)의 가장 가까운 에지들 사이에 0.1 ㎛ 내지 10 ㎛ 범위의 최소 횡방향 간격을 제공한다.
또한, 도 4는 중간 금속 피처(109)와 보호용 슬리브(114)의 링이 각각 배리어층(410)과 금속 코어(412)를 갖는 것도 보여준다. 예를 들어, 제1 금속 링은 제1 금속 링 배리어(410a) 및 제2 금속 링 코어(412a)로 도시되고, 제2 금속 링은 제2 금속 링 배리어(410b) 및 제2 금속 링 코어(412b)로 도시되고, 등등이다. 배리어층(410)은 금속 코어(412)를 인접한 유전체층들(106)과 분리시키고, 금속 코어의 금속이 누출되거나 확산되는 것과 신뢰성 문제를 야기하는 것을 방지한다. 일부 실시형태에서, 배리어층(410, 410a, 410b)은 탄탈, 티탄, 또는 질화물을 포함하고, 금속 코어(412, 412a, 412b)는 구리 및/또는 구리-알루미늄 합금을 포함한다.
또한 도 4는 인터커넥트 구조(104) 내에 배치된 에칭 정지층(414)도 도시한다. 각각의 에칭 정지층(414)은 인접한 유전체층들을 서로 분리시키고, 비아(110a-110f)는 에칭 정지층(414)을 통과하여 수직으로 인접한 금속 라인들을 서로 접속시키도록 연장된다. 일부 실시형태에서, 에칭 정지층(414)은 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소-질화물과 같은 질화물을 포함할 수 있다.
도 5a는 별개의 리소그래피 단계들로 인해 경우에 따라 층 및/또는 유전체 잔류물의 오정렬이 존재할 수도 있는 다른 실시형태를 도시한다. 따라서, 예를 들면 제1 전도성 링 구조(316)의 측벽은 제2 전도성 링 구조(318)의 측벽으로부터 약간 오프셋될 수 있는데, 이것은 이들 구조가 상이한 리소그래피 단계들에 의해 형성될 수 있다는 사실에서 기인한다. 또한, 경우에 따라, 일부 잔류 유전체 재료(502)가 TSV(112)의 외부 측벽과 전도성 링 구조의 내부 측벽 사이에서 그 자리에 남아 있을 수 있다. 도 5a의 반도체 구조(500)는 도 1 내지 도 4의 반도체 구조(100)를 일부 양태 포함할 수 있으며(그리고 그 반대도 가능), 그래서 일부 실시형태에서는 도 1 내지 도 4와 관련하여 전술한 피처가 도 5a의 반도체 구조(500)에도 적용될 수 있다(그리고 그 반대도 가능). 따라서, 일부 참조 부호는 도 1 내지 도 4와 도 5a에서 동일하며, 이들 대응하는 피처는 이들 도면에서 동일할 수도 있고 그 사이에 작은 차이가 있을 수도 있다.
도 5b 내지 도 5c는 다수의 하부 금속층이 적층되어 TSV가 부착될 수 있는 더 두꺼운 금속층을 효과적으로 제공하는 다른 예를 보여준다. 따라서, 도 5b에서, TSV(112)는 상면도로 볼 때에 정사각형 또는 직사각형이고 제2 비아(110b')와 같은 다른 전도성 피처와 적층되는 패드의 형태로 된 제1 전도성 피처(108a')(예컨대, 금속1 층), 제2 전도성 피처(108b')(예컨대, 금속2 층) 등등까지 연장되어, 더 낮은 RC 값 및 더 나은 성능을 위해 더 낮은 저항 커플링을 제공한다. 도 5c는 도 5b의 비아(예컨대, 110b')가 더 폭이 넓어져 전도성 피처/패드 아래에서 연속으로 연장되는 또 다른 예를 보여준다. 이 접근법에서는 상부 인터커넥트 레벨도 상호접속에 사용될 수 있기 때문에 TSV가 거기까지 관통하지 않는다면 면적 패널티가 적다. 또한, 전면 TSV뿐만 아니라 배면 TSV도 본 개시내용의 범주 내에 있는 것으로서 고려되고, 그래서 본 개시내용은 이와 관련하여 넓게 해석되어야 한다.
이제 도 6을 참조하면, 일부 실시형태에 따른 반도체 구조를 형성하는 방법(600)을 도시하는 흐름도를 볼 수 있다. 방법(600)이 비제한적인 예이며 다른 변형예도 본 개시내용의 범주 내에 있는 것으로 고려되는 것이 이해될 것이다. 개시하는 방법(600)은 일련의 단계(act) 또는 이벤트로서 예시되고 후술되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서에 설명한 실시형태의 하나 이상의 양태를 구현하기 위해, 예시한 모든 단계가 필요하지 않을 수도 있다. 또한, 본 명세서에 설명한 단계들 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
방법(600)은 반도체 기판이 수용되는 단계 602에서 시작된다.
단계 604에서, 제1 유전체층이 반도체 기판의 상부면 위에 형성된다. 일부 실시형태에서, 제1 유전체층은 로우-k 유전체 재료인 제1 유전체 재료를 포함한다.
단계 606에서, 제1 금속 라인 또는 제1 금속 비아와 같은 제1 전도성 피처가 제1 유전체층에 형성되고, 중심 개구부가 제1 유전체층으로 충전되는 제1 전도성 링 구조가 동시에 제1 유전체층에 형성된다.
단계 608에서, 제2 유전체층이 제1 유전체층 위에 그리고 제1 전도성 피처 위에 형성된다. 일부 실시형태에서, 제2 유전체층은 로우-k 유전체 재료를 포함하고 제1 유전체 재료와 동일한 조성을 갖는다.
단계 610에서, 제2 금속 라인 또는 제2 비아와 같은 제2 전도성 피처가 제2 유전체층에 형성된다. 제2 전도성 링 구조가 제2 유전체층에 제2 전도성 피처와 동시에 형성된다. 제2 전도성 링 피처는 유전체 재료로 충전된 제2 개구부를 갖고, 제2 개구부와 제1 개구부 둘 다는 공통축을 따라 연장되어 보호용 슬리브를 확립한다.
도 6에는 명시적으로 도시하지 않지만, 보호 슬리브가 유전체 재료로 충전되어 있는 상태라도, 보호용 슬리브를 연장시키기 위해 또한 추가 유전체층, 추가 전도성 피처, 및 추가 전도성 링이 형성될 수도 있다.
단계 612에서, 보호용 슬리브의 외부 측벽 상에 유전체 재료가 남아 있는 상태에서 보호용 슬리브의 중심으로부터 유전체 재료를 제거하기 위해 에칭이 수행된다. 따라서, 에칭은 제1 전도성 링 구조의 공통축을 따라서 제1 유전제 재료를 제거한다. 에칭은 또한 제2 전도성 링 구조의 공통축을 따라서 제1 유전체 재료를 제거하고 또한 공통축으로부터 반도체 기판의 일부를 제거하여 보호용 슬리브를 통과하는 TSV 개구부를 형성한다.
단계 614에서, TSV 개구부가 전도성 재료로 충전되어 공통축을 따라 보호용 슬리브를 통해 그리고 반도체 기판 내에 TSV를 확립한다.
도 7 내지 도 16은 일련의 단면도로서, 일부 실시형태에 따른 제조 공정을 총괄적으로 도시한다.
도 7은 도 6의 단계 602의 일부 실시형태에 대응할 수 있다. 도 7에서, 반도체 기판(102)이 수용되고, 트랜지스터(103)와 같은 반도체 디바이스가 반도체 기판(102) 내에 또는 위에 다수 형성된다. 베이스 유전체층(312)이 기판 위에 형성된다. 일부 실시형태에서, 베이스 유전체층(312)은 실리콘 이산화물을 포함하지만, 다른 실시형태에서는 베이스 유전체층(312)이 예컨대 실리콘 질화물 또는 로우-k 유전체 등의 다른 유전체 재료를 포함한다.
도 8은 도 6의 단계 604 및 단계 606의 일부 실시형태에 대응할 수 있다. 도 8에서, 제1 유전체층(106)이 반도체 기판(102) 위에 형성된다. 제1 전도성 피처(108a)와 제1 전도성 링 구조(316)가 제1 유전체층(106a)에 동시에 형성된다. 제1 전도성 링 구조(316)는 제1 유전체 재료로 충전된 제1 개구부를 갖는다. 통상, 제1 전도성 피처(108a)와 제1 전도성 링 구조(316)는 다마신 또는 더블 다마신 공정을 사용하여 형성된다. 이러한 공정에 있어서, 마스크층(예컨대, 포레지스트 또는 하드마스크)을 형성한 다음에 마스크층이 있는 상태에서 에칭을 수행함으로써 제1 유전체층(106a)에 개구부가 형성된다. 그런 다음 구리 및/또는 알루미늄과 같은 금속으로 개구부가 충전되고, 제1 전도성 피처(108a) 및 제1 전도성 링 구조(316)를 제공하기 위해 화학적 기계 연마(CMP) 작업이 수행된다.
도 9는 도 6의 단계 608 및 단계 610의 일부 실시형태에 대응할 수 있다. 도 9에서, 제2 유전체층(106b)이 제1 유전체층(106a) 위에 형성된다. 통상 제2 유전체층(106b)은 제1 유전체층(106a)과 동일한 유전체 재료를 포함하고, 예컨대 로우-k 유전체 재료를 포함할 수 있다. 제2 전도성 피처(110a/110b)와 제2 전도성 링 구조(318/320)가 제2 유전체층(106b)에 동시에 형성된다. 제2 전도성 링 구조(318/320)는 제2 유전체층(106b)의 유전체 재료로 충전되는 제2 중심 개구부를 갖는다. 통상, 제2 전도성 피처(110a/108b)와 제2 전도성 링 구조(318/320)는 구리 및/또는 알루미늄을 포함하고, 다마신 또는 더블 다마신 공정을 사용하여 형성된다. 이들 구조를 형성하기 위해, 마스크층(예컨대, 포레지스트 또는 하드마스크)을 형성한 다음에 마스크층이 있는 상태에서 에칭을 수행함으로써 제2 유전체층(106b)에 개구부가 형성된다. 그런 다음 구리 및/또는 알루미늄과 같은 금속으로 개구부가 충전되고, 제2 전도성 피처(110a/108b) 및 제2 전도성 링 구조(318/320)를 제공하기 위해 화학적 기계 연마(CMP) 작업이 수행된다. 공통축(324)이 제1 전도성 링 구조(316) 및 제2 전도성 링 구조(318/320)의 중심을 통과하여 연장되어 보호용 슬리브(114')를 확립한다.
도 10에서, 추가 유전체층(예컨대, 106c-106g)이 형성되고, 금속 라인, 비아, 및 전도성 링 구조를 포함한 추가 전도성 피처가 각각의 추가 유전체층에 동시에 형성된다. 이들 추가 전도성 피처는 예컨대 다마신 공정을 사용하여 형성될 수 있고, 보호용 슬리브(114)를 연장시킬 수 있다. 추가 전도성 링 세그먼트들은 기판(102)의 상부면에 수직인 공통축(324)을 따라 정렬되는 각각의 중심을 갖는다.
도 11은 도 6의 단계 612의 일부 실시형태에 대응할 수 있다. 도 11에서, 포토레지스트 마스크 및/또는 하드마스크가 상부 유전체층(106g)의 상부면 상에 형성된다. 마스크(1102)는 보호용 슬리브(114)에서 유전체 재료의 상부면을 노출시키는 개구부(1104)를 포함한다. 그런 다음, 마스크(1102)가 있는 상태에서, 보호용 슬리브(114)의 공통축(324)을 따라 유전체 재료를 제거하고, 공통축(324)을 따라 반도체 기판의 일부를 제거하기 위해 에칭이 수행되어, 보호용 슬리브(114)를 통과하고 기판(102) 내로 연장되는 TSV 개구부(1106)를 형성한다. 에칭 중에, 보호용 슬리브(114)는 에칭으로부터 발생할 수 있는 손상으로부터 유전체층(106a-106g)을 보호한다. 에칭은 플라즈마 에칭 또는 반응성 이온 에칭과 같은 건식 에칭일 수도 또는 습식 에칭일 수도 있다.
도 12는 도 6의 단계 614의 일부 실시형태에 대응할 수 있다. 도 12에서, 금속층(1202)이 형성되어 TSV 개구부를 충전한다. 일부 실시형태에서 금속층(1202)은 구리 및/또는 알루미늄을 포함할 수 있다. 일부 실시형태에서, 금속층(1202)은 예컨대 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 스퍼터링, 전기도금, 또는 무전해 도금에 의해 형성될 수 있다.
도 13에서, 금속층의 최상부 부분을 제거하기 위해 화학적 기계 연마(CMP)가 수행되어 금속층의 상면을 평탄화하고 보호용 슬리브(114)에 의해 경계를 이루는 TSV(112)를 형성한다.
도 14에서, 최상부 유전체층(106h)이 TSV(112) 위에 형성된다. 최상부 유전체층(106h)은 예컨대 실리콘 이산화물, 로우-k 유전체, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소-질화물와 같은 질화물층을 포함할 수 있다.
도 15에서, 상부 금속층(108h)이 형성된다. 일부 실시형태에서, 상부 금속층(108h) 및 하부 비아는 개구부가 최상부 유전체층(106h)에 형성되는 싱글 다마신 공정 또는 더블 다마신 공정을 사용하여 형성될 수 있고, 구리 및/또는 알루미늄과 같은 금속이 개구부에 형성되어 상부 금속층(108h) 및 하부 비아를 형성한다.
도 16에서, TSV(112)의 바닥면을 노출시키기 위해 예컨대 연삭 작업 및/또는 CMP 작업에 의해 반도체 기판의 배면이 박형화된다.
도 17 내지 도 23은 일련의 단면도로서, 일부 실시형태에 따른 다른 제조 공정을 총괄적으로 도시한다.
도 17은 도 6의 단계 602의 일부 실시형태에 대응할 수 있다. 도 17에서, 반도체 기판(102)이 수용되고, 트랜지스터(103)와 같은 반도체 디바이스가 제1 반도체 기판(102) 내에 또는 위에 다수 형성된다. 베이스 유전체층(312)이 제1 반도체 기판(102) 위에 형성된다. 일부 실시형태에서, 베이스 유전체층(312)은 실리콘 이산화물을 포함하지만, 다른 실시형태에서는 베이스 유전체층(312)이 예컨대 실리콘 질화물 또는 로우-k 유전체 등의 다른 유전체 재료를 포함한다.
도 18은 도 6의 단계 604, 단계 606, 단계 608, 및 단계 610의 일부 실시형태에 대응할 수 있다. 도 18에서, 제1 유전체층(106)이 제1 반도체 기판(102) 위에 형성된다. 제1 전도성 피처(108a)와 제1 전도성 링 구조(316)가 제1 유전체층(106a)에 동시에 형성된다. 제1 전도성 링 구조(316)는 제1 유전체 재료로 충전된 제1 개구부를 갖는다. 통상, 제1 전도성 피처(108a)와 제1 전도성 링 구조(316)는 다마신 또는 더블 다마신 공정을 사용하여 형성된다. 이러한 공정에 있어서, 마스크층(예컨대, 포레지스트 또는 하드마스크)을 형성한 다음에 마스크층이 있는 상태에서 에칭을 수행함으로써 제1 유전체층(106a)에 개구부가 형성된다. 그런 다음 구리 및/또는 알루미늄과 같은 금속으로 개구부가 충전되고, 제1 전도성 피처(108a) 및 제1 전도성 링 구조(316)를 제공하기 위해 화학적 기계 연마(CMP) 작업이 수행된다.
도 18에서, 제2 유전체층(106b)이 제1 유전체층(106a) 위에 형성된다. 통상 제2 유전체층(106b)은 제1 유전체층(106a)과 동일한 유전체 재료를 포함하고, 예컨대 로우-k 유전체 재료를 포함할 수 있다. 제2 전도성 피처(110a/110b)와 제2 전도성 링 구조(318/320)가 제2 유전체층(106b)에 동시에 형성된다. 제2 전도성 링 구조(318/320)는 제2 유전체층(106b)의 유전체 재료로 충전되는 제2 중심 개구부를 갖는다. 통상, 제2 전도성 피처(110a/108b)와 제2 전도성 링 구조(318/320)는 구리 및/또는 알루미늄을 포함하고, 다마신 또는 더블 다마신 공정을 사용하여 형성된다. 이에, 마스크층(예컨대, 포레지스트 또는 하드마스크)을 형성한 다음에 마스크층이 있는 상태에서 에칭을 수행함으로써 제2 유전체층(106b)에 개구부가 형성된다. 그런 다음 구리 및/또는 알루미늄과 같은 금속으로 개구부가 충전되고, 제2 전도성 피처(110a/108b) 및 제2 전도성 링 구조(318/320)를 제공하기 위해 화학적 기계 연마(CMP) 작업이 수행된다. 공통축(324)이 제1 전도성 링 구조(316) 및 제2 전도성 링 구조(318/320)의 중심을 통과하여 연장된다.
계속 도 18에서, 추가 유전체층이 형성되고, 금속 라인, 비아, 및 전도성 링 구조를 포함한 추가 전도성 피처가 각각의 추가 유전체층에 동시에 형성된다. 이들 추가 전도성 피처는 예컨대 다마신 공정을 사용하여 형성될 수 있고, 보호용 슬리브(114)를 확립한다. 추가 전도성 링 세그먼트들은 제1 반도체 기판(102)의 상부면에 수직인 공통축(324)을 따라 정렬되는 각각의 중심을 갖는다. 최상부 유전체층(106e)및 최상부 금속층(108e)이 도 18의 제1 반도체 구조의 최상면을 규정한다.
도 19에서, 제2 반도체 구조가 도 18의 반도체 구조의 최상면에 본딩된다. 제2 반도체 구조는 융합 본딩 공정, 하이브리드 본딩 공정, 또는 기타 본딩 공정을 통해 제1 반도체 구조에 본딩될 수 있다. 제2 반도체 구조는 예컨대 단결정 반도체 기판 또는 SOI 기판과 같은 제2 반도체 기판(1902)을 포함한다. 예컨대 FinFET, MOSFET, 또는 BJT의 형태로 된 능동 디바이스; 및/또는 다이오드, 저항기, 커패시터, 및/또는 메모리 엘리먼트와 같은 수동 디바이스 등의 반도체 디바이스가 제2 반도체 기판(1902)에 배치될 수 있다. 제2 인터커넥트 구조(1904)가 제2 반도체 기판(1902) 내에 또는 위에 배치된다. 제2 인터커넥트 구조(1904)는 복수의 유전체층으로 구성된 유전체 구조(1906), 복수의 금속 배선층(1908), 금속 비아층(1910), 및 유전체 구조를 통과하여 제2 반도체 기판(1902) 내의 반도체 디바이스들을 서로 결합시키도록 연장되는 컨택(1912)을 포함한다.
도 20은 제1 반도체 구조가 제2 반도체 구조에 본딩되고 이들 구조가 수직으로 뒤집힌 후의 도 19의 구조를 도시한다.
도 21에서, 제1 반도체 기판(102)은 박형화된다. 이 박형화는 통상 연삭 작업 또는 CMP 작업에 의해 달성되지만, 건식 에칭 또는 습식 에칭과 같은 기타 에칭 공정으로도 달성될 수 있다.
도 22에서, 포토레지스트 마스크 및/또는 하드마스크와 같은 마스크(2200)가 제1 반도체 기판(102)의 배면 상에 형성된다. 마스크(2200)는, 제1 반도체 기판(102)의 배면을 노출시키고 보호용 슬리브(114) 위에 정렬되는 개구부(2202)를 포함한다. 그런 다음, 마스크(200)가 있는 상태에서, 공통축(324)를 따라 제1 반도체 기판(102)의 일부를 제거하고, 보호용 슬리브(114) 내부에서 유전체 재료를 제거하기 위해 에칭이 수행되어, 보호용 슬리브(114)를 통과하는 TSV 개구부(2204)를 형성한다. 에칭은 일부 실시형태에서 상부 금속층(108e) 상에서 정지한다. 에칭 중에, 보호용 슬리브(114)는 에칭으로부터 발생할 수 있는 손상으로부터 유전체층(106a-106g)을 보호한다. 에칭은 플라즈마 에칭 또는 반응성 이온 에칭과 같은 건식 에칭일 수도 또는 습식 에칭일 수도 있다.
도 22에서, 금속층이 형성되어 TSV 개구부를 충전하고, 금속층의 최상부 부분을 제거하기 위해 화학적 기계 연마(CMP)가 수행되어 금속층의 상면을 평탄화하고 보호용 슬리브(114)에 의해 경계를 이루는 TSV(112)를 형성한다. 일부 실시형태에서 금속층은 구리 및/또는 알루미늄을 포함할 수 있다. 일부 실시형태에서, 금속층은 예컨대 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 스퍼터링, 전기도금, 또는 무전해 도금에 의해 형성될 수 있다.
그러므로, 본 개시내용의 일부 실시형태는 반도체 기판과, 상기 반도체 기판 위에 배치된 인터커넥트 구조를 포함하는 반도체 구조에 관한 것이다. 상기 인터커넥트 구조는 유전체 구조와, 상기 유전체 구조 내에 서로 적층되는 복수의 금속 라인을 포함한다. 기판 관통 비아(TSV)가 상기 반도체 기판을 통해 연장되어 상기 복수의 금속 라인 중의 금속 라인과 접촉한다. 보호용 슬리브가 상기 TSV의 외부 측벽을 따라 배치되고 상기 TSV의 외부 측벽을 상기 인터커넥트 구조의 유전체 구조와 분리시킨다.
다른 실시형태는 방법에 관한 것이다. 이 방법에 있어서, 반도체 기판이 수용된다. 제1 유전체 재료를 포함하는 제1 유전체층이 상기 반도체 기판의 상부면 위에 형성된다. 제1 전도성 피처가 상기 제1 유전체층에 형성되고, 상기 제1 유전체 재료로 충전되는 제1 개구부를 갖는 제1 전도성 링이 동시에 형성된다. 그런 다음, 제2 유전체층이 상기 제1 유전체층 위에 그리고 상기 제1 전도성 피처 위에 형성된다. 상기 제2 유전체층은 상기 제1 유전체 재료를 포함한다. 제2 전도성 피처가 상기 제2 유전체층에 형성되고, 상기 제1 유전체 재료로 충전되는 제2 개구부를 갖는 제2 전도성 링이 동시에 형성된다. 상기 제1 전도성 링 구조와 상기 제2 전도성 링 둘 다가 공통축을 따라 연장되어 보호용 슬리브를 확립한다. 상기 제1 전도성 링 구조의 공통축으로 따라서 상기 제1 유전체 재료를 제거하고, 상기 제2 전도성 링 구조의 공통축을 따라서 상기 제1 유전체 재료를 제거하고, 상기 공통축을 따라 상기 반도체 기판의 일부를 제거하기 위하여 에칭이 수행되어 상기 반도체 기판 내에 상기 보호용 슬리브를 통과하는 개구부를 형성한다. 상기 개구부는 전도성 재료로 충전되어 상기 공통축을 따라 상기 보호용 슬리브를 통해 그리고 반도체 기판 내에 기판 관통 비아(TSV)를 확립한다.
또 다른 실시형태는 반도체 구조에 관한 것이다. 상기 반도체 구조는 전도성 디바이스 피처를 포함한 반도체 구조를 포함한다. 베이스 유전체층이 상기 반도체 기판 위에 배치된다. 상기 베이스 유전체층은 제1 유전 상수를 갖는다. 하부 금속 피처가 상기 베이스 유전체층에 배치되고 상기 전도성 디바이스 피처와 접촉한다. 중간 유전체층이 상기 베이스 유전체층 위에 배치되고, 상기 제1 유전 상수보다 작은 제2 유전 상수를 갖는다. 중간 금속 피처가 상기 중간 유전체층에 배치되고 상기 하부 금속 피처에 결합된다. 상부 유전체층이 상기 유전체층 위에 배치되고 상기 제2 유전 상수를 갖는다. 상부 금속 피처가 상기 상부 유전체층에 배치되고, 하부 금속 피처를 통해 그리고 상기 중간 금속 피처를 통해 상기 전도성 디바이스 피처에 결합된다. 기판 관통 비아(TSV)가 상기 반도체 기판을 통해, 상기 베이스 유전체층을 통해 그리고 상기 중간 유전체층을 통해 연장되어 상기 상부 금속 피처와 접촉한다. 보호용 슬리브가 상기 TSV의 외부 측벽을 따라 배치되고 상기 TSV의 외부 측벽을 상기 중간 유전체층과 분리시킨다. 상기 보호용 슬리브는 상기 하부 금속 피처의 상부면과 같은 높이의 하부면을 갖고, 상기 TSV의 상부면까지 상향으로 연장된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 반도체 구조에 있어서,
반도체 기판과,
상기 반도체 기판 위에 배치되고, 유전체 구조와, 상기 유전체 구조 내에 서로 적층되는 복수의 금속 라인을 포함하는 인터커넥트 구조와,
상기 반도체 기판을 통해 연장되어 상기 복수의 금속 라인 중의 금속 라인과 접촉하는 기판 관통 비아(TSV)와,
상기 TSV의 외부 측벽을 따라 배치되고 상기 TSV의 외부 측벽을 상기 인터커넥트 구조의 유전체 구조와 분리시키는 보호용 슬리브(protective sleeve)를 포함하는, 반도체 구조.
2. 제1항에 있어서, 상기 복수의 금속 라인은 금속1 라인과 금속3 라인을 포함하고, 상기 보호용 슬리브는 상기 금속1 라인에 대응하는 제1 높이부터 상기 금속3 라인에 대응하는 제2 높이까지 상기 TSV의 외부 측벽과 직접 접촉하는 내부 측벽을 갖는, 반도체 구조.
3. 제1항에 있어서, 상기 금속 라인과 상기 반도체 기판의 상부면 사이에 적어도 하나의 하부 금속 라인이 배치되고, 상기 금속 라인은 상기 반도체 기판의 상부면으로부터 가장 멀리 떨어진 상기 TSV의 상면에 대응하는, 반도체 구조.
4. 제3항에 있어서, 상기 금속 라인은 제1 두께를 갖고, 상기 적어도 하나의 하부 금속 라인은 상기 제1 두께보다 작은 제2 두께를 갖는, 반도체 구조.
5. 제1항에 있어서, 상기 보호용 슬리브는 상기 금속 라인과 동일한 금속을 포함하고, 상기 보호용 슬리브의 외부 측벽은 상기 보호용 슬리브의 높이에 걸쳐 변하는 일련의 릿지부를 포함하는, 반도체 구조.
6. 제1항에 있어서, 상기 보호용 슬리브는,
상기 반도체 기판 위에서 제1 높이로 배치되는 제1 금속 링으로서, 상기 제1 높이는 상기 복수의 금속 라인 중 제1 금속 라인에 대응하는, 상기 제1 금속 링과,
상기 제1 금속 링의 상부면과 접촉하는 제2 금속 링을 포함하고, 상기 제2 금속 링은 상기 반도체 기판 위에서 상기 인터커넥트 구조의 제1 비아에 대응하는 제2 높이로 배치되는, 반도체 구조.
7. 제6항에 있어서, 상기 제1 금속 링은 제1 환형 두께(annular thickness)를 갖고, 상기 제2 금속 링은 상기 제1 환형 두께와는 상이한 제2 환형 두께를 갖는, 반도체 구조.
8. 제1항에 있어서, 상기 TSV는 상기 반도체 기판의 최하부면부터 상기 보호용 슬리브의 상부면까지 일정한 폭을 나타내는, 반도체 구조.
9. 제1항에 있어서, 상기 TSV는 상기 반도체 기판의 최하부면과 상기 반도체 기판의 최상부면 사이에서 제1 폭을 나타내고, 상기 반도체 기판의 최상부면과 상기 보호용 슬리브의 상부면 사이에서, 상기 제1 폭보다 작은 제2 폭을 갖는, 반도체 구조.
10. 방법에 있어서,
반도체 기판을 수용하는 단계와,
상기 반도체 기판의 상부면 위에 제1 유전체 재료를 포함한 제1 유전체층을 형성하는 단계와,
상기 제1 유전체층에 제1 전도성 피처를 형성하고, 동시에 상기 제1 유전체 재료로 충전되는 제1 개구부를 갖는 제1 전도성 링 구조를 형성하는 단계와,
상기 제1 유전체층 위에 그리고 상기 제1 전도성 피처 위에 상기 제1 유전체 재료를 포함한 제2 유전체층을 형성하는 단계와,
상기 제2 유전체층에 제2 전도성 피처를 형성하고, 동시에 상기 제1 유전체 재료로 충전되는 제2 개구부를 갖는 제2 전도성 링 구조를 형성하는 단계 - 상기 제1 전도성 링 구조와 상기 제2 전도성 링 구조 둘 다는 공통축을 따라 연장되어 보호용 슬리브를 확립함 - 와,
상기 제1 전도성 링 구조의 공통축을 따라 상기 제1 유전체 재료를 제거하고, 상기 제1 전도성 링 구조와 상기 제2 전도성 링 구조의 공통축을 따라 상기 제1 유전체 재료와 상기 반도체 기판의 일부를 제거하는 에칭을 수행하여 상기 반도체 기판 내에 상기 보호용 슬리브를 통과하는 개구부를 형성하는 단계와,
상기 개구부를 전도성 재료로 충전하여 상기 공통축을 따라 기판 관통 비아(TSV)를 확립하는 단계를 포함하는, 방법.
11. 제10항에 있어서,
상기 제1 유전체층의 형성 전에 상기 반도체 기판 위에 베이스 유전체층을 형성하는 단계와,
상기 베이스 유전체층을 통과하는 컨택을 형성하는 단계를 더 포함하고, 상기 컨택은 상기 제1 전도성 피처를 상기 반도체 기판 내의 전도성 디바이스 피처에 결합시키는, 방법.
12. 제11항에 있어서, 상기 베이스 유전체층은 실리콘 이산화물을 포함하고, 상기 제1 유전체 재료는 로우-k 유전체 재료를 포함하는, 방법.
13. 제12항에 있어서, 상기 보호용 슬리브는 상기 TSV를 횡방향으로 둘러싸고 상기 베이스 유전체층의 상부면부터 상기 제2 유전체층의 상부면까지 연속으로 연장되는, 방법.
14. 제13항에 있어서, 상기 보호용 슬리브의 최하부면은 상기 반도체 기판의 상부면으로부터 상기 베이스 유전체층에 의해 이격되어 있는, 방법.
15. 제10항에 있어서, 상기 제1 전도성 피처는 금속1 라인에 대응하고, 상기 제2 전도성 피처는 금속2 라인에 대응하는, 방법.
16. 제10항에 있어서,
상기 제1 전도성 피처와 상기 제2 전도성 피처 사이에 배치되는 제1 전도성 비아 피처를 형성하고 동시에 상기 제1 전도성 링 구조와 상기 제2 전도성 링 구조 사이에 제1 전도성 비아 링 구조를 형성하는 단계를 더 포함하고, 상기 제1 전도성 비아 링 구조는 공통축을 따라 연장되는 중심 개구부를 갖는, 방법.
17. 제10항에 있어서, 상기 제1 금속 링 구조는 제1 환형 두께를 갖고, 상기 제2 금속 링은 구조는 상기 제1 환형 두께보다 큰 제2 환형 두께를 갖는, 방법.
18. 반도체 구조에 있어서,
전도성 디바이스 피처를 포함한 반도체 기판과,
상기 반도체 기판 위에 배치되며 제1 유전 상수를 갖는 베이스 유전체층과,
상기 베이스 유전체층에 배치되며 상기 전도성 디바이스 피처와 접촉하는 하부 금속 피처와,
상기 베이스 유전체층 위에 배치되며, 상기 제1 유전 상수보다 작은 제2 유전 상수를 갖는 중간 유전체층과,
상기 중간 유전체층에 배치되며 상기 하부 금속 피처에 결합되는 중간 금속 피처와,
상기 중간 유전체층 위에 배치되며 상기 제2 유전 상수를 갖는 상부 유전체층과,
상기 상부 유전체층에 배치되며 상기 하부 금속 피처를 통해 그리고 상기 중간 금속 피처를 통해 상기 전도성 디바이스 피처에 결합되는 상부 금속 피처와,
상기 반도체 기판을 통해, 상기 베이스 유전체층을 통해 그리고 상기 중간 유전체층을 통해 연장되어 상기 상부 금속 피처와 접촉하는 기판 관통 비아(TSV)와,
상기 TSV의 외부 측벽을 따라 배치되며 상기 TSV의 외부 측벽을 상기 중간 유전체층과 분리시키는 보호용 슬리브를 포함하고, 상기 보호용 금속 슬리브는 상기 하부 금속 피처의 상부면과 같은 높이인 하부면을 갖고 상기 TSV의 상부면까지 상향으로 연장되는, 반도체 구조.
19. 제18항에 있어서, 상기 보호용 금속 슬리브는 상기 중간 금속 피처와 동일한 금속을 포함하고, 상기 보호용 금속 슬리브의 외부 측벽은 상기 보호용 슬리브의 높이에 걸쳐 변하는 일련의 릿지부를 포함하는, 반도체 구조,
20. 제18항에 있어서, 상기 보호용 금속 슬리브는,
상기 반도체 기판 위에서 제1 높이로 배치되는 제1 금속 링을 더 포함하고, 상기 제1 높이는 상기 중간 금속 피처 중의 제1 금속 라인에 대응하는, 반도체 구조.

Claims (10)

  1. 반도체 구조에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 배치되고, 유전체 구조와, 상기 유전체 구조 내에 서로 적층되는 복수의 금속 라인을 포함하는 인터커넥트 구조와,
    상기 반도체 기판을 통해 연장되어 상기 복수의 금속 라인 중의 금속 라인과 접촉하는 기판 관통 비아(TSV)와,
    상기 TSV의 외부 측벽을 따라 배치되고 상기 TSV의 외부 측벽을 상기 인터커넥트 구조의 유전체 구조와 분리시키는 보호용 슬리브(protective sleeve)
    를 포함하는, 반도체 구조.
  2. 제1항에 있어서, 상기 복수의 금속 라인은 금속1 라인과 금속3 라인을 포함하고, 상기 보호용 슬리브는 상기 금속1 라인에 대응하는 제1 높이부터 상기 금속3 라인에 대응하는 제2 높이까지 상기 TSV의 외부 측벽과 직접 접촉하는 내부 측벽을 갖는, 반도체 구조.
  3. 제1항에 있어서, 상기 금속 라인과 상기 반도체 기판의 상부면 사이에 적어도 하나의 하부 금속 라인이 배치되고, 상기 금속 라인은 상기 반도체 기판의 상부면으로부터 가장 멀리 떨어진 상기 TSV의 상면에 대응하는, 반도체 구조.
  4. 제1항에 있어서, 상기 보호용 슬리브는 상기 금속 라인과 동일한 금속을 포함하고, 상기 보호용 슬리브의 외부 측벽은 상기 보호용 슬리브의 높이에 걸쳐 변하는 일련의 릿지부를 포함하는, 반도체 구조.
  5. 제1항에 있어서, 상기 보호용 슬리브는,
    상기 반도체 기판 위에서 제1 높이로 배치되는 제1 금속 링으로서, 상기 제1 높이는 상기 복수의 금속 라인 중 제1 금속 라인에 대응하는, 상기 제1 금속 링과,
    상기 제1 금속 링의 상부면과 접촉하는 제2 금속 링을 포함하고, 상기 제2 금속 링은 상기 반도체 기판 위에서 상기 인터커넥트 구조의 제1 비아에 대응하는 제2 높이로 배치되는, 반도체 구조.
  6. 제5항에 있어서, 상기 제1 금속 링은 제1 환형 두께(annular thickness)를 갖고, 상기 제2 금속 링은 상기 제1 환형 두께와는 상이한 제2 환형 두께를 갖는, 반도체 구조.
  7. 제1항에 있어서, 상기 TSV는 상기 반도체 기판의 최하부면부터 상기 보호용 슬리브의 상부면까지 일정한 폭을 나타내는, 반도체 구조.
  8. 제1항에 있어서, 상기 TSV는 상기 반도체 기판의 최하부면과 상기 반도체 기판의 최상부면 사이에서 제1 폭을 나타내고, 상기 반도체 기판의 최상부면과 상기 보호용 슬리브의 상부면 사이에서, 상기 제1 폭보다 작은 제2 폭을 갖는, 반도체 구조.
  9. 방법에 있어서,
    반도체 기판을 수용하는 단계와,
    상기 반도체 기판의 상부면 위에 제1 유전체 재료를 포함한 제1 유전체층을 형성하는 단계와,
    상기 제1 유전체층에 제1 전도성 피처를 형성하고, 동시에 상기 제1 유전체 재료로 충전되는 제1 개구부를 갖는 제1 전도성 링 구조를 형성하는 단계와,
    상기 제1 유전체층 위에 그리고 상기 제1 전도성 피처 위에 상기 제1 유전체 재료를 포함한 제2 유전체층을 형성하는 단계와,
    상기 제2 유전체층에 제2 전도성 피처를 형성하고, 동시에 상기 제1 유전체 재료로 충전되는 제2 개구부를 갖는 제2 전도성 링 구조를 형성하는 단계 - 상기 제1 전도성 링 구조와 상기 제2 전도성 링 구조 둘 다는 공통축을 따라 연장되어 보호용 슬리브를 확립함 - 와,
    상기 제1 전도성 링 구조의 공통축을 따라 상기 제1 유전체 재료를 제거하고, 상기 제1 전도성 링 구조와 상기 제2 전도성 링 구조의 공통축을 따라 상기 제1 유전체 재료와 상기 반도체 기판의 일부를 제거하는 에칭을 수행하여 상기 반도체 기판 내에 상기 보호용 슬리브를 통과하는 개구부를 형성하는 단계와,
    상기 개구부를 전도성 재료로 충전하여 상기 공통축을 따라 기판 관통 비아(TSV)를 확립하는 단계
    를 포함하는, 방법.
  10. 반도체 구조에 있어서,
    전도성 디바이스 피처를 포함한 반도체 기판과,
    상기 반도체 기판 위에 배치되며 제1 유전 상수를 갖는 베이스 유전체층과,
    상기 베이스 유전체층에 배치되며 상기 전도성 디바이스 피처와 접촉하는 하부 금속 피처와,
    상기 베이스 유전체층 위에 배치되며, 상기 제1 유전 상수보다 작은 제2 유전 상수를 갖는 중간 유전체층과,
    상기 중간 유전체층에 배치되며 상기 하부 금속 피처에 결합되는 중간 금속 피처와,
    상기 중간 유전체층 위에 배치되며 상기 제2 유전 상수를 갖는 상부 유전체층과,
    상기 상부 유전체층에 배치되며 상기 하부 금속 피처를 통해 그리고 상기 중간 금속 피처를 통해 상기 전도성 디바이스 피처에 결합되는 상부 금속 피처와,
    상기 반도체 기판을 통해, 상기 베이스 유전체층을 통해 그리고 상기 중간 유전체층을 통해 연장되어 상기 상부 금속 피처와 접촉하는 기판 관통 비아(TSV)와,
    상기 TSV의 외부 측벽을 따라 배치되며 상기 TSV의 외부 측벽을 상기 중간 유전체층과 분리시키는 보호용 슬리브
    를 포함하고, 상기 보호용 금속 슬리브는 상기 하부 금속 피처의 상부면과 같은 높이인 하부면을 갖고 상기 TSV의 상부면까지 상향으로 연장되는, 반도체 구조.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230163084A1 (en) 2021-11-23 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring structure
CN116504732B (zh) * 2023-06-26 2023-10-20 北京象帝先计算技术有限公司 封装基板及其制作方法、封装结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344503B2 (en) * 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices
US10170396B2 (en) * 2014-02-14 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through via structure extending to metallization layer
US20150348874A1 (en) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
US9455158B2 (en) * 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9437578B2 (en) * 2014-06-26 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked IC control through the use of homogenous region
US9449914B2 (en) * 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
JP5959071B2 (ja) * 2014-08-25 2016-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体構造中の貫通電極の形成方法
US9525001B2 (en) * 2014-12-30 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9397038B1 (en) * 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
EP3113216B1 (en) * 2015-07-01 2021-05-19 IMEC vzw A method for bonding and interconnecting integrated circuit devices
US10199326B1 (en) * 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
JP6747467B2 (ja) 2018-04-06 2020-08-26 Tdk株式会社 多層配線構造体及びその製造方法
JP2019212729A (ja) * 2018-06-04 2019-12-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US11004733B2 (en) 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
US11183454B2 (en) * 2018-11-30 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Functional component within interconnect structure of semiconductor device and method of forming same
DE102019130124A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
CN109690775B (zh) * 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法

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