TW202224162A - 用於三維交叉點記憶體之柱狀選擇電晶體 - Google Patents

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Abstract

一種記憶體裝置結構包括一垂直電晶體，該垂直電晶體具有介於一源極與一汲極之間的一通道、與該通道相鄰之一閘極電極，其中該閘極電極在與該通道之一縱軸正交之一第一方向上。一閘極介電層介於該閘極電極與該通道之間。一第一互連件之一第一端子與該源極或該汲極耦接，其中該第一互連件與該縱軸共線。該記憶體裝置結構進一步包括一對記憶體胞元，其中該等記憶體胞元之個別者包括一選擇器及一記憶體元件，其中該記憶體胞元之該等個別者之一第一端子係耦接至該第一互連件之一相應第二及一第三端子。該等記憶體胞元之該等個別者之一第二端子係耦接至該對第二互連件之個別者。

Description

用於三維交叉點記憶體之柱狀選擇電晶體
本揭示係有關於用於三維交叉點記憶體之柱狀選擇電晶體。
三維(3-D)交叉點記憶體陣列可具有記憶體胞元之層疊、或板台。然而，依照這種方式增加記憶體胞元之總數量可成比例增加所需解碼器電晶體之數量，從而增加解碼器電晶體之總體使用空間。如此，需要用以增加記憶體密度同時使解碼器電晶體使用空間達到最小之解決方案。
依據本發明之一實施例，係特地提出一種記憶體裝置結構，其包含：一電晶體，其包含：一通道，其介於一源極與一汲極之間，該通道沿著該電晶體之一縱軸；一閘極電極，其沿著正交於該縱軸之一第一方向；以及一閘極介電層，其介於該閘極電極與該通道之間；一第一互連件，其與該源極或該汲極耦接，該第一互連件與該通道共線；一對第二互連件，其沿著正交於該縱軸及該第一方向兩者之一第二方向；以及一對記憶體胞元，其中該對記憶體胞元之個別者包含一選擇器元件及一記憶體元件，其中該對記憶體胞元中之該等個別者之一第一端子係耦接至該第一互連件，並且其中該對記憶體胞元中之該等個別者之一第二端子係耦接至該對第二互連件之個別者。
下文說明用於3-D交叉點之柱狀選擇電晶體及製作方法。在以下說明中，提出許多特定細節，諸如結構化方案及詳細製作方法，以便提供對本揭露之實施例之一透徹理解。所屬技術領域中具有通常知識者將會明白，無需這些特定細節也可實踐本揭露之實施例。在其他例子中，較未詳細說明眾所周知之特徵，諸如與場效電晶體(FET)及記憶體或選擇器元件相關聯之操作，以免混淆本揭露之實施例。再者，圖式中所示之各項實施例係說明性表示型態，但不必然按照比例繪示。
在一些例子中，在以下說明中，為避免混淆本揭露，眾所周知的方法與裝置係以方塊圖形式來展示，而不是展示細節。本說明書各處對「一實施例」或「一項實施例」或「一些實施例」之參照意味著本揭露之至少一項實施例中包括搭配該實施例所述之一特定特徵、結構、功能、或特性。因此，本說明書各處之「在一實施例中」或「在一項實施例中」或「一些實施例」不必然意指為本揭露之相同實施例。再者，該等特定特徵、結構、功能、或特性可在一或多項實施例中以任何適合的方式來組合。舉例而言，一第一實施例與一第二實施例只要與這兩項實施例相關聯之特定特徵、結構、功能、或特性未互斥便可予以組合起來。
於本說明及隨附申請專利範圍中使用時，單數形式的「一」及「該」係意欲同時包括複數形式，除非內容另有清楚指示。還將瞭解的是，「及/或」一詞於本文中使用時，意指為並且含括相關列示項目一或多者之任何及所有可能組合。
「耦接」及「連接」等詞及其派生詞可在本文中用於說明諸組件之間的功能性或結構化關係。應瞭解的是，這些用語並不意欲互為同義字。反而，在特定實施例中，「連接」可用於指出二或更多個元件彼此直接實體、光學、或電氣接觸。「耦接」可用於指出二或更多個元件係彼此直接或間接(與介於該等元件之間的其他中介元件)實體、電氣或磁性接觸，及/或指出該二或更多個元件彼此相配合或互動(例如，導因於一效應關係)。
「上方」、「底下」、「之間」、及「上」等詞於本文中使用時，意指為一個組件或材料相對其他組件或材料之一相​​對位置，其中此類實體關係值得注意。舉例而言，在材料之上下文中，一種材料或設置於另一材料上方或底下之材料可直接接觸或可具有一或多種中介材料。此外，設置在兩種材料之間的一種材料可與這兩層直接接觸，或可具有一或多個中介層。相比之下，位在一第二材料「上」之一第一材料與該第二材料/材料直接接觸。組件總成之上下文中有類似之相異性。於本說明各處、及在申請專利範圍中使用時，由「中之至少一者」或「中之一或多者」一詞所結合之一項目清單可意味著所列用語之任何組合。
「相鄰」一詞在這裡大致意指為一東西側向旁鄰於(例如，緊鄰於或兩物之間有一或多個東西)或聯接另一東西(例如，與其毗鄰)之一位置。
「信號」一詞可意指為至少一個電流信號、電壓信號、磁性信號、或資料/時脈信號。「一」及「該」的意義包括有複數參考。
「裝置」一詞根據該詞使用狀況之上下文，可大致意指為一設備。舉例而言，一裝置可意指為一層堆疊或結構堆疊、單一結構或層、具有主動及/或被動元件之各種結構之一連接等。一般而言，一裝置係沿著x-y方向帶有一平面且沿著x-y-z笛卡爾坐標系統之z方向帶有一高度之一三維結構。裝置之平面也可以是包含該裝置之一設備之平面。
於本說明各處、及在申請專利範圍中使用時，由「中之至少一者」或「中之一或多者」一詞所結合之一項目清單可意味著所列用語之任何組合。
除非在其使用之明確上下文中另有所指，否則「實質相等」、「約相等」及「大約相等」等詞意味著所述兩個東西之間僅存在偶發性變化。在所屬技術領域中，此類變化通常不超過一預定目標值之+/-10%。
本說明中及申請專利範圍中的「左」、「右」、「前」、「後」、「頂端」、「底端」、「上方」、「底下」及類似者若有的話，係為了描述性目的而使用，而且不必然是為了說明永久相對位置而使用。舉例而言，本文中使用之「上方」、「底下」、「正面」、「背面」、「頂端」、「底端」、「上方」、「底下」及「上」等詞意指為一個組件、結構或材料相對一裝置內其他參考組件、結構或材料之一相對位置，其中此類實體關係值得注意。這些用語在本文中僅用於說明性目的，並且主要在一裝置z軸之上下文內運用，並且因此可相對於一裝置之一方位。因此，如果裝置相對於所提供之圖式之上下文顛倒定向，則本文中提供之圖式之上下文中之一第二材料「上方」之一第一材料亦可位在該第二材料「底下」。在材料之上下文中，設置於另一材料上方或底下之一材料可直接接觸或可具有一或多個中介材料。此外，設置在兩種材料之間的一種材料可與這兩層直接接觸，或可具有一或多個中介層。相比之下，位在一第二材料「上」之一第一材料與該第二材料直接接觸。組件總成之上下文中有類似之相異性。
「之間」一詞可在一裝置之z軸、x軸或y軸之上下文中運用。介於兩個其他材料之間的一材料可與那些材料中之一者或兩者接觸，或其可藉由一或多個中介材料與另外兩個材料分開。因此，介於兩個其他材料「之間」的一材料可與另外兩個材料中之任一者接觸，或其可透過一中介材料耦接至該另外兩個材料。介於兩個其他裝置之間的一裝置可直接連接至那些裝置中之一者或兩者，或其可藉由一或多個中介裝置與該另外兩個裝置分開。
記憶體胞元係搭配大型解碼器電晶體陣列用於各種3-D交叉點記憶體應用。一3-D交叉點記憶體陣列通常包括位在一第一平面上之一系列字元線，及位在該第一平面上面之一第二平面上之一系列位元線，其中該等字元線與該等位元線正交交叉(反之亦然)。一記憶體胞元係位處該等字元線與該等位元線之間的各交叉之點(交叉點)，其中該記憶體胞元將一字元線與一對應位元線耦接以形成單一記憶體陣列板台，或在本文中稱為板台。
在實施例中，一交叉點記憶體胞元之一有效胞元尺寸等於一胞元間距之平方除以一板台數量。在一些實施例中，一記憶體板台數量大約為6或更小。當記憶體板台數量達到一上限時，記憶體比例調整可受到某一特定記憶體間距(諸記憶體胞元之間的側向間隔)限制。在習知3-D交叉點記憶體中，記憶體密度可藉由間距比例調整及堆疊諸層(增加板台數量)來增加。然而，以製作各板台所需之程序操作數量為函數，生產成本可隨著更多板台顯著增加。
然而，本案發明人已擬出一種可在一記憶體裝置結構中增加堆疊數量而不會伴隨地增加記憶體裝置生產成本之布置結構。根據本揭露之一實施例，記憶體裝置結構包括記憶體胞元，其中一記憶體元件與各記憶體胞元中之一選擇器元件側向耦接。在進一步實施例中，記憶體裝置結構可在一平面上沿著兩個正交方向延伸以形成一層疊、或板台之一陣列中包括複數個記憶體胞元。記憶體裝置結構可包括堆疊之複數個板台。在操作期間，記憶體裝置結構可許可選擇獨特之一組字元線、位元線及層疊/板台位址以存取一對記憶體胞元。
本文中所述之記憶體裝置結構可有助益地減少解碼器或程式規劃電晶體之一數量，使晶片面積縮減。一解碼器電晶體可個別與各字元線及一位元線耦接以尋址位在一層疊中之一特定記憶體胞元。當記憶體胞元之數量增加時，位元線及字元線之數量隨著尋址各記憶體胞元(位元胞元)所需之解碼器電晶體數量成比例增加而跟著成比例增加。為了在一交叉點陣列附近，舉例如交叉點記憶體陣列下面，容納更多數量之解碼器電晶體，可增加一字元線及位元線之相對長度。替代地，解碼器電晶體可佔用側向相鄰於記憶體陣列之一區域。在任一實例中，可利用一更大之晶片面積。
增加記憶體胞元之層數(層疊數)以形成一3維陣列可增加每單位面積之記憶體密度。然而，增加記憶體胞元數量亦成比例增加所需之解碼器電晶體數量。在一些實例中，單一層疊可包括4K條位元線及4K條字元線。因此，單一4K乘4K層疊可需要8K個解碼器電晶體。因為解碼器電晶體數量與層疊數量成比例增加，針對一給定晶粒尺寸實現一高密度記憶體陣列可具有高度挑戰性。
根據一些實施例，一層疊中之多個(例如，兩個)記憶體胞元係透過一共用電極耦接以減少解碼器電晶體數量。共用電極可進一步耦接至正下方之一解碼器電晶體之一源極或一汲極。除了藉由一共用電極將多個記憶體胞元耦接以減少解碼器電晶體總數量以外，將解碼器電晶體侷限於一記憶體胞元之一使用空間內對於縮減裝置使用空間亦有助益。
根據實施例之記憶體裝置結構之另一優點在於，可並行製作各種層疊中之記憶體胞元，這可顯著降低每個記憶體胞元之製作成本。
圖1A係一記憶體裝置結構100的一截面圖，其包括與一分層記憶體結構103耦接之一垂直柱狀選擇電晶體102。如所示，柱狀選擇電晶體102包括介於一源極結構106與一汲極結構108之間的一通道層104。如所示，通道層104係沿著柱狀選擇電晶體102之一縱軸(沿著圖中之y軸)定向。柱狀選擇電晶體102亦包括相鄰於通道層104之一閘極電極110。閘極電極110在正交於縱軸(沿著x軸)之方向上具有一長度。一閘極介電層111介於閘極電極110與通道層104之間。記憶體裝置結構100進一步包括一互連件112，其中互連件112與柱狀選擇電晶體102之縱軸共線。在說明性實施例中，互連件112之端子112A與汲極結構108耦接。在一例示性實施例中，互連件112係透過柱狀選擇電晶體102耦接至一互連件113。互連件113代表記憶體裝置結構100中之一位元線。在說明性實施例中，互連件113位在源極結構106下面並與之耦接。
如所示，柱狀選擇電晶體102係一薄膜電晶體。在說明性實施例中，通道層104包括一水平通道部分104A及諸垂直通道部分104B。水平部分104A係相鄰於源極結構106，並且垂直部分104B係相鄰於閘極介電層111。通道層104可與汲極結構108側向重疊。在說明性實施例中，垂直通道部分104B側向侷限汲極結構108。在其他實施例中，垂直通道部分104B位在汲極結構108底下。通道層104亦相鄰於一介電質124。介電質124沿著縱軸具有一垂直厚度，其調節柱狀選擇電晶體102之一閘極長度L G。柱狀選擇電晶體102之一電閘極長度係由閘極電極110沿著縱軸之厚度確定。在一實施例中，L G介於50 nm與500 nm之間。一所欲L G進一步取決於柱狀選擇電晶體102之一最大操作電壓。
在截面圖示中，閘極電極110沿著縱軸(例如：y軸)空間性遠離源極結構106。然而，閘極電極110可沿著縱軸重疊汲極結構108。在一些實施例中，閘極電極110可側向重疊汲極結構108，且一中介介電質124介於通道層104與閘極電極110之間。
圖1B係穿過圖1A中之一A-A'線條的一平面圖。如所示，柱狀選擇電晶體102中之各種層係繞著介電質124之實質保形包覆層。如所示，通道層104包覆介電質124，閘極介電層111包覆通道層104，並且閘極電極110包覆閘極介電層111。介電質124具有一側向厚度W DE，其實質大於通道層104之側向厚度W C及閘極介電層 111之側向厚度W GDL。在實施例中，通道層104具有介於5 nm與20 nm之間的一側向厚度W C。在一些實施例中，閘極介電層111具有介於1 nm與3 nm之間的一側向厚度W G。
閘極電極110在與通道層104之縱軸正交之一方向上具有一長度L GE。L GE與L G或圖1A中所示之電晶體閘極長度相異。閘極電極110具有一寬度W GE。W GE係在沿著互連件114或116 (圖中未示出)之一方向上沿著z軸測得。在一例示性實施例中，W GE小於150 nm。
請再參照圖1A，沿著x軸，汲極結構108具有一側向厚度W D，並且源極結構106具有一側向厚度W S。在說明性實施例中，W D小於W S。在說明性實施例中，源極結構106具有一側向厚度，其等於汲極結構108之側向厚度、閘極介電層111之一側向厚度之兩倍與通道層104之一側向厚度之兩倍的一組合式總和。
電晶體102係透過互連件112與分層記憶體結構103耦接。
分層記憶體結構103包括複數個層疊。在說明性實施例中，示出兩個層疊，例如一層疊132及位在層疊132正上方之一層疊134。如所示，層疊132包括一對記憶體胞元118及120以及一對互連件，諸如正交於互連件112延伸(例如：z軸)之互連件114及互連件116。互連件116及114係記憶體裝置結構100之字元線之實例。如所示，各記憶體胞元118及120對稱性耦接至互連件112之一部分，其側向介於相應之互連件114與116之間。
在說明性實施例中，記憶體胞元118及120中之各者包括一端子121及位在端子121之一對立端處之一端子122。各記憶體胞元之端子121或122中之一者係(透過互連件112)耦接至電晶體102，且端子121或122中之一第二者係與互連件114或116耦接。如所示，各記憶體胞元之端子121係耦接至互連件112，並且各記憶體胞元之端子122係耦接至互連件114或互連件116。在說明性實施例中，各記憶體胞元118及120之端子121係分別耦接至層疊132內互連件112之端子112B及112C。亦如所示，記憶體胞元118之一端子122係與互連件114耦接，並且記憶體胞元120之端子122係與一互連件116耦接。
在說明性實施例中，分層記憶體結構103進一步包括與層疊134內之互連件112之一部分對稱性耦接之另外一對記憶體胞元136及138。在例示性實施例中，記憶體胞元136及138分別位在記憶體胞元118及120之正上方。層疊134進一步包括一對互連件，諸如互連件140及互連件142，其分別位在互連件114及116上面並與之平行。互連件140及142係記憶體裝置結構100之字元線之實例。在說明性實施例中，各記憶體胞元136及138之一端子121係分別耦接至互連件112之一端子112D及112E。如所示，記憶體胞元136之一端子122係與互連件140耦接，並且記憶體胞元138之端子122係與互連件142耦接。
要了解，互連件114、116、140及142可獨立偏壓以對記憶體裝置結構100中四個記憶體胞元118、120、136或138中之任何一者進行規劃。
層疊134係沿著通道層104之縱軸(例如y軸)與層疊132相隔一距離S TT。在實施例中，S TT介於5 nm與30 nm之間。層疊132及層疊134各具有沿著通道層104之縱軸測得之一垂直厚度T T。在實施例中，T T介於5 nm與20 nm之間。
如所示，互連結構112具有一側向厚度W I，其中W I係沿著x方向測得。如所示，各記憶體胞元118及120具有一側向厚度W MC，其介於100 nm與120 nm之間。在說明性實施例中，互連件140及142係沿著x軸隔開一側向厚度W EE，其等於記憶體胞元118及120與互連結構112之側向厚度W I之一組合式側向厚度，如方程式[1]所給予： W EE= W I+ 2* W MC[1] 其中，W MC係各記憶體胞元118、120、136及138之一側向厚度。在一例示性實施例中，對於各記憶體胞元118、120、136及138，W MC相同或實質相同。W I可與W MC成比例增加或減少以使W EE保持固定。
柱狀選擇電晶體102之特徵之側向厚度係有關於層疊132中記憶體胞元118及120以及互連件112之尺寸。W EE可大於或相當於W S。然而，對於功能而言，將W S與記憶體陣列之另一側向尺寸作比較係有所助益。為了防止相鄰電晶體(位在一陣列中)之閘極介電層連接，源極觸點具有一側向厚度W S，其係有關於由下面方程式[2]及[3]所述之一記憶體單元之一側向厚度W MU： W S＜ W MU[2] 其中，W MU= W I+ 2* (W MC+1/2W E)     [3]， 其中W E等於互連件140及142之一側向厚度。在實施例中，W E介於35 nm及50 nm之間。
分層記憶體結構103之特徵之側向厚度亦可有關於柱狀選擇電晶體102之特徵之側向厚度。在說明性實施例中，W I小於W S。在實施例中，W I介於50 nm與70 nm之間，並且W S至少為200 nm但小於300 nm。在實施例中，源極結構106具有比一記憶體胞元之一側向厚度之兩倍更小之一側向厚度。亦即，W S小於2*W MC。
在一實施例中，電晶體通道層104包括適用於一薄膜電晶體通道之一多晶或非晶材料。在一些實施例中，通道層104包括一n型半導體材料。n型半導體材料之實例包括Ga、Zn、Mg、Al、Sn、Hf、O、W中之二或更多者，諸如In 2O 3、Ga 2O 3、ZnO、InGaZnO、InZnO、InGaO、GaZnO、InAlO、InSnO、InMgO、InWO、GaZnMgO、GaZnSnO、GaAlZnO、GaAlSnO、HfZnO、HfInZnO、HfAlGaZnO或InMgZnO。
舉例而言，一n型電晶體通道層104可摻雜有Ti、W、Cu、Mn、Mg、Fe、Hf、Al、Ni、CO或Ru。在一些實施例中，通道層104包括介於1016與1020 原子/cm 3之間的一摻質濃度。在其他實施例中，通道層104包括一p型材料。p型半導體材料之實例包括CuO x(其中x為1或2)、NbO、NiO、CoO、SnO、Cu 2O、AgAlO、CuAlO 3、AlScOC、Sr 3BPO 3、La 2SiO 4Se、LaCuSe、Rb 2Sn 2O 3、La 2O 2S 2、K 2Sn 2O 3、Na 2FeOSe 2或ZnRh 2O 4。通道層104之厚度可具有材料相依性，並且可介於1 nm至80 nm之間。
在實施例中，閘極介電層111包括具有一高介電常數之一材料或高K材料。閘極介電層111之實例包括氧以及諸如鉿、矽、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮或鋅等元素中之一或多者。可在閘極介電層111中使用之高K材料之實例包括、但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、以及鈮酸鉛鋅。
在一實施例中，閘極電極110包括至少一種P型功函數金屬或一N型功函數金屬，端視一電晶體係一P-FET或一N-FET電晶體而定。N型材料之實例包括鉿、鋯、鈦、鉭、鋁、這些金屬之合金、以及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、或碳化鋁，並且P型材料之實例包括釕、鈀、鉑、鈷、鎳、或傳導金屬氧化物，例如氧化釕。
在一實施例中，互連件112包括銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛、釕、鉬、鈷、以及其合金、或包括氮與銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鈦、錫或鉛中之一或多者在內之化合物。在一些實施例中，互連件112包括金屬碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭或碳化鋁。
在一實施例中，互連件114及116各包括銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛、釕、鉬、鈷、以及其合金、或包括氮與銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鈦、錫或鉛中之一或多者在內之合金。在一些實施例中，互連件112包括金屬碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭或碳化鋁。
在一實施例中，互連件140及142各包括銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛、釕、鉬、鈷、以及其合金、或包括氮與銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鈦、錫或鉛中之一或多者在內之合金。在一些實施例中，互連件112包括金屬碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭或碳化鋁。
在一實施例中，記憶體胞元部分118A、120A、136A及138A各包括與一非依電性記憶體元件以串聯方式耦接之一選擇器元件。
圖1C係諸如記憶體胞元118之一記憶體胞元的一截面圖。在說明性實施例中，記憶體胞元118包括透過一端子130耦接之一記憶體元件126及一選擇器元件128。在實施例中，記憶體胞元118、120、136或138之所有記憶體元件126或所有選擇器元件128中之任一者係透過端子121同時耦接至互連件112 (在虛線框中)。舉例而言，如所示，記憶體元件126係相鄰於端子121，並且選擇器元件128係相鄰於端子122。在其他實施例中，記憶體元件126係相鄰於端子122，並且選擇器元件128係相鄰於端子122 (未示出配置)。請再參照圖1A，為了操作性優勢，柱狀選擇電晶體102中閘極電極110及源極結構106上相對於互連件112之一偏壓組合可賦能層疊132及134內之各對記憶體胞元。各記憶體胞元118、120、136或138內關於互連件112對稱性布置之選擇器或記憶體元件舉例而言，可實現均勻之規劃操作，例如，在一絲狀電阻性隨機存取記憶體裝置中之設定或重設。然而，儘管所有記憶體胞元118、120、136及138之端子121都可由電晶體102電化，仍可藉由在互連件114、116、140及142中之任何一者上施加一偏壓，選擇單一記憶體胞元進行規劃。
在一些實施例中，記憶體元件126直接相鄰於一選擇器元件128，如圖1D所示。在一些此類實施例中，舉例而言，記憶體元件126中之一或多個切換層與選擇器元件128內之一或多個絕緣體層之間沒有電極。記憶體元件126及選擇器元件128之切換層及絕緣體層之描述係分別在本文中作說明。
圖2A係一記憶體元件的一截面圖。在一些實施例中，一給定層疊132或134內之所有記憶體胞元都具有相同之配置。記憶體元件可包括相變記憶體(PCM)、一電阻性隨機存取記憶體(R-RAM)、雙向定限切換(OTS)記憶體或一傳導橋接RAM (CBRAM)。
在一項實施例中，記憶體元件126係一電阻性隨機存取記憶體(RRAM)裝置。在所示實施例中，記憶體元件126包括一電極202、相鄰於電極202之一切換層204、相鄰於切換層204之一氧交換層206、及相鄰於氧交換層206之一電極208。切換層204及氧交換層206可統稱為一儲存層207。在電極202包括端子121之一材料之實施例中，切換層204可直接相鄰於端子121。在一些此類實施例中，電極208若存在，則可直接相鄰於一選擇器元件，諸如圖1C中所示之選擇器元件128。
請再參照圖2A，在一實施例中，電極202包括一非晶層。在一實施例中，電極202係一形貌平滑電極。在一實施例中，電極202包括諸如W、Ta、Mo、Ru、Co TaN或TiN之一材料。在一實施例中，電極202具有介於1 nm與10 nm之間的一側向厚度。在一實施例中，電極208包括諸如W、Ta、Mo、Ru、Co TaN或TiN之一材料。在一實施例中，電極208具有介於1 nm與10 nm之間的一側向厚度。在一實施例中，電極202及電極208包括同一材料以促進對稱之RRAM切換特性。
切換層204可以是一金屬氧化物，舉例而言，包括氧及一種或多種金屬之原子，諸如、但不限於Hf、Zr、Ti、Ta或W。以鈦或鉿、或帶有一氧化態+4之鉭來說明，切換層204具有一化學組成MO X，其中O係氧，並且X係或實質接近於2。以帶有一氧化態+5之鉭來說明，切換層204具有一化學組成M 2O X，其中O係氧，並且X係或實質接近於5。在一實施例中，切換層204具有介於1 nm與5 nm之間的一厚度。
氧交換層206當作一氧空位源，或當作O 2-之一壑。在一實施例中，氧交換層206係由一金屬所組成，諸如但不限於鉿、鉭或鈦。在一實施例中，氧交換層206具有介於5 nm與20 nm之間的一厚度。在一實施例中，氧交換層206之厚度至少為切換層204之厚度之兩倍。在另一實施例中，氧交換層206之厚度至少為切換層204之厚度之兩倍。儲存層207之組合式側向厚度可介於3 nm與15 nm之間。在一實施例中，記憶體元件126具有介於15 nm與35 nm之間的側向厚度W M。在一實施例中，記憶體元件126具有介於5 nm與35 nm之間的一垂直厚度T V。在電極202包括與端子121之材料(圖未示)相同之一材料之實施例中，記憶體元件不包括一單獨電極202。在一些此類實施例中，其中記憶體元件126係直接相鄰於選擇器元件128之一絕緣體(圖未示)，元件126具有介於7 nm與15 nm之間的一側向厚度W M。
在其他實施例中，非依電性記憶體元件126僅包括電極202與208以及之間的一絕緣體209，如圖2B所示。在一些此類實施例中，絕緣體層209呈現電荷載子穿隧行為。在一些此類實施例中，絕緣體層209包括氧及一金屬，諸如、但不限於鋁、鉿、鉭及鈦。在進一步實施例中，絕緣體層209亦摻雜有一或多種金屬之原子，諸如、但不限於銅、銀或金。在一些此類實施例中，絕緣體層209係以諸如銅、銀或金等一或多種金屬之原子摻雜至介於2%至10% (原子性)之間的一濃度。在一實施例中，絕緣體層209具有介於2 nm至5 nm之間的一厚度。
在另一實施例中，絕緣體層209包括一定限切換材料，諸如一相變材料。在一些實例中，絕緣體層209可包括一相變材料，該相變材料呈現藉由兩種不同電阻來特性化之至少兩種不同電氣狀態，一導通狀態及一電阻性狀態。在一些實例中，相變材料呈現至少兩種不同材料狀態，對應於這兩種不同電阻性狀態之非晶及結晶。在一實施例中，當相變材料處於一非晶態時，處於一完全晶相之一相變材料具有傳導性及電阻性。然而，藉由在一給定體積之相變材料中調節晶相及非晶相之相對程度，可調諧相變材料之電阻。在一實施例中，相變材料之電阻狀態可藉由例如在電極202與208之間施加一偏壓採用一特定方式加熱及冷卻相變材料以引發焦耳加熱來設定。
在一實施例中，相變材料包括Ge及Te。在一實施例中，相變材料進一步包括Sb。在一實施例中，相變材料包括Ge、Te及Sb之一三元合金，諸如Ge 2Sb 2Te 5。在一實施例中，相變材料包括一二元合金、三元合金或一四元合金，其包括來自五族週期表之至少一種元素，諸如Te、Se或S。在一實施例中，相變材料包括一二元合金、三元合金或一四元合金，其包含Te、Se或S中之至少一者，其中該合金進一步包含來自五族週期表之一種元素，諸如Sb。在一實施例中，相變材料包括一摻質，諸如銀、銦、鎵、氮、矽或鍺。在一實施例中，摻質濃度介於相變材料之總組成之5%與20%之間。在一實施例中，絕緣體層209具有介於2 nm與15 nm之間的一厚度(沿著例如x軸測得)。
圖2C根據本揭露之一實施例，係一選擇器元件128之一結構的一截面圖。如所示，選擇器裝置包括一金屬-絕緣體-金屬(MIM)堆疊。選擇器元件128之MIM堆疊包括一選擇器電極210、以及介於選擇器電極210與一選擇器電極212之間的一絕緣體層211。在實施例中，絕緣體層211包括一雙向定限切換材料。在一實施例中，絕緣體包括Ge、As及Se之合金，諸如GeAsSe、GeSe或AsSe。在一些實施例中，Ge、As及Se之合金可包括摻質，舉例如摻雜As之GeSe、摻雜Ge之AsSe或摻雜有In、Te或Sb之GeAsSe。在實施例中，絕緣體層211具有取決於材料之一厚度。在例示性實施例中，該厚度介於5 nm與30 nm之間。電極210及212可包括與電極202及208之一材料相同或實質相同之一材料。
在另一實施例中，絕緣體層211包括可經歷一可逆絕緣體至金屬轉變之一材料。在一實施例中，該轉變係藉由一熱程序觸發。在另一實施例中，該轉變係藉由一電氣程序觸發。該絕緣體至金屬轉變係藉由一高電阻絕緣體狀態及一低電阻金屬狀態來特性化。在一些此類實施例中，絕緣體層轉變包含絲狀傳導之發展，其中一絲狀體可延伸穿過絕緣體以耦接選擇器電極210及212。此一絲狀體之範圍可在絕緣體與金屬狀態之間的轉變期間調節，以跨選擇器電極210及212發展之電壓為函數。在一些此類實施例中，絕緣體層211包括氧及一或多種金屬之原子，諸如、但不限於鈮、釩及鉭。在一些特定實例中，絕緣體層211包括釩(IV)氧化物VO 2及釩(V)氧化物V 2O 5以及鈮(V)氧化物Nb 2O 5。在一項特定實例中，絕緣體層211包括鈮(V)氧化物Nb 2O 5，並且可呈現絲狀傳導。當絕緣體層211包括呈現絲狀傳導之一材料時，一絲狀體可在絕緣體層211內彰顯。在一實施例中，絕緣體層211屬於非晶。在一實施例中，可經歷一絕緣體至金屬轉變之絕緣體層211具有介於5 nm與30 nm之間的一厚度。
在要發生絕緣體至金屬轉變之一些實施例中，絕緣體層211進一步包括一摻質，諸如銀、銅或金。在一實施例中，摻質濃度介於絕緣體層211之總組成之0.1%至10%之間。介於0.1%至10%之間的一摻質濃度可促進絲狀體傳導。縮減絕緣體層211之厚度可降低為要發展之絲狀傳導跨選擇器電極210及212所需之電壓量，但會導致一揮發性絲狀體之一崩潰及衰減。在一實施例中，選擇器電極210包括諸如TiN及TaN之一傳導材料、或諸如Ta、W或Pt之一金屬。在一實施例中，選擇器電極210具有介於2 nm與10 nm之間的一厚度。在一實施例中，選擇器電極212包括諸如TiN及TaN之一傳導材料、或諸如Ta、W或Pt之一金屬。在一實施例中，選擇器電極212具有介於2 nm與25 nm之間的一側向厚度。在實施例中，選擇器元件128具有介於5 nm與35 nm之間的一垂直厚度T V。
圖2D係一記憶體胞元118的一截面圖，其包括端子121與122、以及介於端子121與122之間的一絕緣體層214，絕緣體層214包括一選擇器及一記憶體胞元之特性。在一些此類實施例中，絕緣體層214包括可作用為一內建選擇器記憶體之一雙向定限切換材料，諸如層211。在實施例中，絕緣體層214可呈現選擇器或記憶體行為，其取決於端子121與端子122之間一所施加電壓脈衝之一極性及幅度。在一項實施例中，絕緣體呈現一RRAM相似行為，其中所施加電壓在絕緣體層214中引發一電阻變化。電氣脈衝之施加將絕緣體層214中之摻質驅向端子121或122，並且變更絕緣體層214之電化學電位。一電化學電位變化可彰顯一電阻變化。在其他實施例中，一次性電壓脈衝(OTP)之施加造成電氣崩潰，並且許可穿過絕緣體層214傳導，行為類似於一選擇器。
在一些此類實施例中，一記憶體元件之絕緣體層209或儲存層207係直接相鄰於一選擇器元件之絕緣體層211，如圖2E所示。在一些此類實施例中，絕緣體層209或儲存層207與絕緣體層211之間沒有電極。在一些此類實施例中，端子121及122中之各者亦可作用為用於記憶體胞元118之電極。
圖3A係一多層疊記憶體陣列300之結構的一等角圖。在說明性實施例中，多層疊記憶體陣列300沿著x軸包括一電晶體陣列302 (本文中為電晶體陣列302)。在說明性實施例中，電晶體陣列302包括柱狀選擇電晶體102、304A、304B及304C。如所示，各柱狀選擇電晶體102、304A、304B及304C係與諸如互連件112之一互連件耦接。如所示，一電晶體304A係與互連件306A耦接，電晶體304B係與互連件306B耦接，並且電晶體304C係與互連件306C耦接。在一例示性實施例中，電晶體304A、304B及304C實質等同於柱狀選擇電晶體102，並且各柱狀選擇電晶體102、304A、304B及304C間共享閘極電極110。在閘極電極110包括一功函數金屬及一填充金屬之實施例中，功函數金屬包覆閘極介電層111。
在說明性實施例中，互連件306A與電晶體304A之縱軸(例如：y軸)共線，互連件306B與電晶體304B之縱軸共線，並且互連件306C與電晶體304A之縱軸共線。互連件306A、306B及306C包括與互連件112之材料相同或實質相同之材料。
層疊132進一步在沿一縱向延伸之一互連件與沿著一水平方向延伸之一電極之間包括單一記憶體胞元。舉例而言，一記憶體胞元308係耦接於互連件116與互連件306A之間，並且一記憶體胞元310係耦接於互連件306A與電極312之間。記憶體胞元308及310包括記憶體胞元118或120之一或多個特徵。記憶體胞元308與120之間共享互連件116。
多層疊記憶體陣列300進一步包括平行於電晶體陣列302之複數個電晶體陣列。在說明性實施例中，有8個電晶體陣列平行於電晶體陣列302。在其他實施例中，電晶體陣列之數量大於8。各陣列包括電晶體陣列302之一或多個特徵。在說明性實施例中，電晶體陣列314係相鄰於陣列302，但與之分開。相異電晶體陣列內諸如電極110、316、318、320、322、324、326及328之各閘極電極各可電氣耦接至一相應繞接導體(圖未示)。
如所示，單一層疊上之二或更多個互連件係耦接至兩個側向延伸部中之一者，諸如側向延伸部330。在說明性實施例中，互連件116及331係耦接至相同之側向延伸部330。如所示，層疊333中之互連件332與兩個側向延伸部中之一第二者耦接，其中這兩個側向延伸部中之一第二者位在多層疊記憶體陣列300之一前景中，並且為求清楚而未示出。側向延伸部330包括與互連件116之材料相同之一材料。
圖3B係電晶體陣列302及314之一部分穿過圖3A中之層疊132之一中平面(沿著一線條A-A')的一平面圖。如圖示，電晶體陣列314之閘極電極316 (在虛線框中)在互連件334、互連件116及互連件336底下側向延伸。亦示出電晶體陣列302之閘極電極110 (在虛線框中)，其在互連件112、互連件116及互連件306底下側向延伸。為求清楚，圖中僅繪示兩個電晶體陣列302及314。
閘極電極110及316係沿著z軸分開一距離D TT。在實施例中，D TT介於40 nm與70 nm之間。在例示性實施例中，間隔D TT小於W GE。記憶體胞元118與338之間的一側向距離L MC(例如，沿著z軸)對閘極電極110及306之一最大寬度W GE施加一限制條件。在實施例中，D TT小於60 nm。一最小胞元面積係由L MC與W EE(互連件112與306之間的側向間隔)之一乘積確定。
儘管閘極電極110延伸並電氣耦接各柱狀選擇電晶體102、304A等，各電晶體之一源極結構仍彼此側向遠離一間隔STR。在實施例中，STR介於50 nm與70 nm之間。
在說明性實施例中，互連件116沿著z軸延伸，正交於記憶體胞元118、120等之一側向布置結構，並且正交於互連件112、306、334及336。在平面圖實施例中，側向延伸部330與單一互連件116連接。側向延伸部330可與複數個互連件連接，例如，與平行於互連件116之互連件(在X-Z平面上)連接，以實現層疊132上複數個記憶體胞元之選擇性尋址。
圖3C係電晶體陣列302及314之一部分穿過圖3A中之層疊132之一中平面(沿著一線條A-A')的一平面圖。在說明性實施例中，互連件113係耦接至電晶體102之源極結構106，並且耦接至電晶體344之一源極結構340。電晶體344係電晶體陣列314中之一電晶體。互連結構340有助益地能夠同時賦能來自不同電晶體陣列(例如302及314)中複數個電晶體之源極結構。為求清楚，圖中僅繪示兩個電晶體陣列302及314。
另外，如所示，互連件344係耦接至電晶體304A之源極結構346，並且耦接至電晶體350之一源極結構348。電晶體350係電晶體陣列314中之一電晶體。互連結構344有助益地能夠同時賦能來自不同電晶體陣列(例如302及314)中複數個電晶體之源極結構。互連件113及344可獨立操作。
圖4A至8繪示與製作諸如記憶體胞元118或120等記憶體胞元之操作相關聯之各種截面圖及等角圖。
圖4A繪示在一介電質402上面形成之一材料層堆疊400。在說明性實施例中，形成材料層堆疊400包括形成複數個雙層404，其中各雙層404包括一介電層406及位在介電層406上之一介電層408。在一實施例中，介電層406係藉由一(PECVD)或一化學氣相沉積(CVD)程序來毯覆沉積。在一實施例中，介電層406包括矽以及氮或碳中之至少一者，例如氮化矽或碳化矽。一最低雙層中之介電層406在柱狀通孔形成期間有一蝕刻終止之作用。沉積程序繼續在介電層406上沉積一介電層 408。在一實施例中，介電層408包括矽、及氧。在其他實施例中，介電層408包括矽、及氧以及氮、或碳中之至少一者。介電層406之材料有別於介電層408之材料，其中可將介電層406或介電層408任一者選擇性移除或蝕刻至另一者。介電層408可藉由一(PECVD)或一化學氣相沉積(CVD)程序毯覆沉積至介於20 nm與40 nm之間的一厚度。介電層408之厚度確定可形成之一記憶體胞元之一最大厚度。沉積程序繼續複數個雙層404之一形成。
在一實施例中，介電質402包括矽以及氧、氮或碳中之一或多者，諸如氧化矽、氮氧化矽、氮化矽、碳氧化矽或碳化矽。
圖4B係圖4A中之結構在用以進行掩蔽及蝕刻以形成一階梯結構之程序之後的一截面圖。在一實施例中，一電漿蝕刻程序係用於掩蔽及蝕刻個別雙層中之介電層406及408。在一實施例中，階梯結構代表本文中所論述之複數個側向延伸部。在一實施例中，介電質408之最低層級代表與圖3A相關聯所述之側向延伸部330 (在形成一傳導側向延伸部330之前)。
圖4C係圖4B之結構之一材料層堆疊部分410在用以蝕刻及形成複數個開口412及413之程序之後的一截面圖。在一實施例中，一電漿蝕刻程序係用於蝕刻複數個雙層404。在一實施例中，開口412及413相對於介電質402之一最上表面具有實質垂直之側壁外形。
圖4D繪示圖4C之結構在用以使介電質406之部分選擇性地側向凹陷至介電質408及402以形成複數個凹口409之程序之後的情況。在一實施例中，側向凹口可藉由一原子層蝕刻程序、一電漿蝕刻程序、一濕化學程序或以上的組合來形成。
在一實施例中，材料層堆疊部分410A、410B及410C中之介電質406中之側向凹口具有一實質類似寬度。在一實施例中，側向凹口具有一寬度W M，其經選擇以適應諸如記憶體胞元118之一記憶體胞元之形成。另外，在截面圖示中，介電質406在各雙層404中具有三個部分406A、406B及406C。舉例而言，部分406A位於材料層堆疊部分410A內，部分406B位於材料層堆疊部分410B內，並且部分406B位於材料層堆疊部分410C內。在一實施例中，材料層堆疊部分410A及410C具有經選擇以適應形成一個記憶體胞元之一寬度，並且材料層堆疊部分410B具有經選擇以適應相鄰於介電質406之兩個記憶體胞元之形成的一寬度。
介電質406係將在一下游操作中替代一層疊之一導體材料，諸如導體124或126，的一材料。介電質406具有代表一層疊，諸如層疊132或134，之厚度的一垂直厚度。
圖4E繪示圖4D之結構在相鄰於介電質406之複數個側向凹槽中之開口412及413中形成一電極材料414之後的情況。在一實施例中，電極材料414亦沉積在介電質402上。在一實施例中，電極材料包括與互連件114或116之材料相同或實質相同之一材料。
圖4F繪示圖4E之結構在用以將電極材料414之部分從開口412及413以及從相鄰於介電質406之側向凹陷409之部分蝕刻及移除之程序之後的情況。電極材料414之一部分維持相鄰於介於兩個交錯介電層408之間的介電質406。在一實施例中，電極材料414係藉由一原子層蝕刻、一電漿蝕刻程序、一濕蝕刻程序或以上的組合來移除。在說明性實施例中，亦將電極材料414從介電質402之表面移除。
圖4G繪示圖4F之結構在開口412及413中以及相鄰於電極材料414之複數個凹口409內沉積一選擇器材料416之後的情況。選擇器材料416亦在相鄰於介電質408處沉積。一或多層選擇器材料416可藉由一原子層沉積程序來沉積。在一實施例中，選擇器材料416亦沉積在介電質402上。
圖4H繪示圖4G之結構在用以將選擇器材料416之部分從相鄰於電極材料414之側向凹口409之部分蝕刻及移除之程序之後的情況。選擇器材料416之一部分維持相鄰於介於兩個交錯介電層408之間的電極材料414。在一實施例中，選擇器材料416係藉由一原子層蝕刻、一電漿蝕刻程序、一濕蝕刻程序或以上的組合來移除。在說明性實施例中，亦將選擇器材料416之部分從介電質402之表面移除。
圖4I繪示圖4H之結構在形成相鄰於選擇器材料416之電極材料418之後的情況。在一實施例中，用以形成電極材料418之程序與用以形成電極材料414之程序相同或實質相同。電極材料418可藉由一原子層沉積程序沉積在開口412及413中以及相鄰於選擇器材料416之複數個凹口409內。亦可將電極材料418之部分蝕刻及移除，諸如從介電質402上面及從介電質408之側壁部分以及從複數個凹口409之部分蝕刻及移除。
圖4J繪示圖4I之結構在開口412及413中以及相鄰於電極材料418之複數個凹口409內沉積一或多層記憶體材料420之後的情況。記憶體材料420亦沉積在相鄰於選擇器材料416處及介電質402上。在一實施例中，一或多層記憶體材料420係藉由一原子層沉積程序沉積以填充複數個凹口409。
圖4K繪示圖4J之結構在用以將記憶體材料420之部分從相鄰於電極材料418之側向凹口409之部分以及從兩個交錯介電層408之間蝕刻及移除之程序之後的情況。在一實施例中，記憶體材料420之部分係藉由一原子層蝕刻、一電漿蝕刻程序、一濕蝕刻程序或以上的組合來移除。在說明性實施例中，亦將記憶體材料從介電質402之表面移除。
圖4L繪示圖4K之結構在任何兩個交錯介電層408之間形成相鄰於記憶體材料420之電極材料422之後的情況。
在一實施例中，用以沉積及移除電極材料422之部分之程序與用以沉積及移除電極材料414之部分之程序相同或實質相同。在一實施例中，電極材料422係沉積到與介於兩個交錯介電層408之間的記憶體材料420相鄰之複數個凹口409裡。電極材料422之部分係如上述蝕刻及移除，諸如從介電質402上面及從複數個凹口409之部分蝕刻及移除。
圖5A繪示圖4L之結構在開口412及413中形成一介電質500之後的情況。在一實施例中，介電質500係沉積在開口412及413中、介電質402上、以及相鄰於介電質408、電極材料422處。介電質500可包括矽以及氧、氮或碳中之一或多者。然而，介電質500包括可在一後續下游操作中選擇性地蝕刻至介電質402、406及408之一材料。
圖5B係圖5A中之結構穿過線條A-A'的一等角圖。如所示，介電質500係由電極材料422側向環繞。在說明性實施例中，電極材料422係由記憶體材料420側向環繞，記憶體材料420係由電極材料418側向環繞，電極材料418係由選擇器材料416側向環繞，並且選擇器材料416係由電極材料414側向環繞。在說明性實施例中，兩個環狀結構之形成可有能力形成4個記憶體胞元。
圖6A係用以形成個別記憶體胞元之一切割遮罩實作態樣的截面圖。在說明性實施例中，遮罩600係形成在圖5A之結構上。遮罩600具有諸如複數個開口602、604等特徵。在說明性實施例中，開口602及604係用於移除端蓋，並且複數個開口606將用於形成記憶體胞元。
圖6B係圖5A之結構上方遮罩之一部分的一平面圖。在說明性實施例中，開口602及604係用於形成隔離之記憶體胞元。電極材料422、記憶體材料420、電極材料418、選擇器材料及電極材料414之輪廓係經由虛線示出以繪示將藉由遮罩600之部分移除之區域。
圖7係圖5A中之結構在一切割蝕刻程序後的一等角圖。在說明性實施例中，切割蝕刻程序蝕刻介電質408及406、介電質500、電極材料422、記憶體材料420、電極材料418及選擇器材料416之部分。在說明性實施例中，蝕刻程序形成胞元塊700A及700B。等角圖中示出單一層疊。
蝕刻亦形成複數個分立之介電塊，諸如介電塊500A及500B。蝕刻程序亦形成記憶體胞元 700、702,704 及 706。說明性實施例中之記憶體胞元具有一長方柱狀。如所示，記憶體胞元具有實質垂直之側壁表面。在其他實施例中，側壁可漸縮。在一些實施例中，切割蝕刻程序形成與介電質部分500A及500B之側壁實質共面之記憶體胞元700、702，704及706之側壁。在其他實施例中，記憶體胞元700、702、704及706之側壁與介電質部分500A及500B之側壁不共面。
如所示，介電塊500A及500B分別在記憶體胞元700與702之間以及在704與706之間形成。亦如所示，蝕刻程序在各記憶體胞元中形成端子121、端子122、端子130、選擇器元件128及記憶體元件126。在一例示性實施例中，各胞元塊中有16個記憶體胞元。所欲記憶體胞元之數量可藉由遮罩600之一設計(圖未示)來選擇。
要了解，在切割蝕刻程序之後，介電質406係分成兩個部分，介電質部分406A及介電質部分406B。
在其他實施例中，可修改上述程序以更改記憶體胞元700之組成，諸如記憶體胞元700。
圖8A係在用以形成電極802及804之程序之後，圖7中之結構穿過線條A-A'的一截面圖。在說明性實施例中，示出三層或三個層疊之垂直布置型記憶體胞元。在其他實施例中，層疊數量可多達8個。
在一實施例中，移除介電塊500A及500B。在一實施例中，一電漿蝕刻、一濕蝕刻或以上的組合可用於移除介電塊500A及500B以重新形成開口412及413。在一實施例中，電極材料係沉積在開口412及413中、相鄰於各記憶體胞元之端子122處、以及介電質402上。電極材料可在沉積之後拋光以形成一多分層記憶體陣列800。
圖8B繪示圖8A之結構在三個記憶體陣列層級中形成導體800A、800B及800C以及導體804A、804B及804C之後的情況。在一實施例中，從圖8A之結構移除介電質406A。在一實施例中，一濕化學程序係用於移除相鄰於介電質408及端子122之介電質406A，並且在介電質408之交錯層之間形成開口。接著沉積一電極材料以填充到藉由移除介電質406A所形成之開口裡。
在一實施例中，從圖8A之結構移除介電質406B。在一實施例中，一濕化學程序係用於移除相鄰於介電質408及端子122之介電質406B，並且在介電質408之交錯層之間形成開口。接著沉積一電極材料以填充到藉由移除介電質406B所形成之開口裡。介電質406B可與介電質406A並行移除。
在一實施例中，可同時移除介電質部分406A及406B，並且可將同一電極材料用於形成導體800A、800B、800C及導體804A、804B、804C。
圖9根據本揭露之一實施例，係用以製作與圖1A相關聯所述之一電晶體的一方法900。方法900始於操作910，在一基體上面形成一第一電極結構。方法900在操作920處繼續，在第一電極上面之一第一介電質上形成包括一閘極電極材料之一材料層堆疊，然後在該閘極電極材料上沉積一第二介電質。方法900在操作930處繼續，在材料層堆疊中形成一開口並曝露第一電極。方法900在操作940處繼續，在開口中形成一閘極介電層。方法900在操作950處繼續，在閘極介電層上之開口中形成一通道層。方法900在操作960處繼續，在開口中形成一第二介電質，其中該介電質部分填充該開口。方法900在操作970處結束，在開口中形成一第二電極。
圖10A係在一基體1001上面形成之一電極1000的一截面圖。在一實施例中，在基體上毯覆沉積並且圖型化一電極材料。可在電極材料上形成一微影遮罩。在一實施例中，一電漿蝕刻程序係用於蝕刻電極材料以形成電極1000。
製作程序繼續在電極1000上毯覆沉積一介電質1002。在一實施例中，一化學機械拋光(CMP)程序係用於平坦化介電質1002。接著可使介電質1002凹陷至如所示電極1000之最上表面1000A處或上面之一層級。在一實施例中，電極1000上面之一有限介電質1002厚度防止一閘極電極與電極1000短接。在一實施例中，基體1001包括諸如單晶矽、多晶矽及矽絕緣體(SOI)之一材料，以及由諸如三五族材料之其他半導體材料所構成之基體。在一例示性實施例中，基體1001包括矽以及氧、氮或碳中之至少一者。
圖10B繪示圖10C之結構在用以於電極1002上形成一材料層堆疊1004之程序之後的情況。在一實施例中，程序涉及在介電質1002上毯覆沉積一閘極電極材料1006。一毯覆沉積程序可利用一PECVD (電漿增強型化學氣相沉積)、一物理氣相沉積(PVD)、或一化學氣相沉積(CVD)技巧。在實施例中，閘極電極材料1006包括與上述閘極電極110之材料相同或實質相同之一材料。在一實施例中，閘極電極材料係沉積至一厚度T G，該厚度將確定要形成之一柱狀形電晶體之一最大閘極長度。在實施例中，厚度T G介於30 nm與200 nm之間。
沉積程序繼續在閘極電極材料1006上形成一介電質1008。在一實施例中，介電質1008包括與介電質1002之材料相同或實質相同之一材料。
圖10C繪示圖10C之結構在材料層堆疊1004中形成一開口1009之後的情況。在一實施例中，在介電質1008上形成一遮罩1011。在一實施例中，遮罩1011包括一光阻材料。在一實施例中，一電漿蝕刻程序係用於圖型化材料層堆疊1004以形成一開口1009。在一實施例中，電漿蝕刻程序在介電質1008中形成一開口。在一例示性實施例中，帶有對介電質1008具有選擇性之蝕刻劑的一第二蝕刻程序係用於繼續蝕刻閘極電極材料1006以形成開口1009。蝕刻程序在閘極電極材料1006中形成側壁1006A，側壁1006A與在介電質1008中形成之側壁1008A實質共面。繼續蝕刻程序直到蝕刻介電質1002之一部分以曝露下方之電極1000為止。在一些實施例中，電極1000上面介電質1002之厚度T DE介於1 nm與3 nm之間，並且係在材料層堆疊1004之形成期間確定。
在一實施例中，開口1009沿著閘極電極材料1006之一長度具有一側向厚度W O。在實施例中，W O係由一旦形成一電晶體便要製作之一記憶體胞元尺寸確定。W O亦可由電極1000之一側向厚度、要形成之一閘極介電層及一通道層之最小厚度確定。
圖10D繪示圖10C之結構在開口1009中形成一閘極介電層1012之後的情況。在一實施例中，閘極介電層1012係藉由一原子層沉積程序沉積。ALD程序可在側壁1006A及100​​8A上形成閘極介電層1012之一實質保形層。在說明性實施例中，閘極介電層1012亦沉積在電極1000上及介電質1008之最上表面1008B上。
圖10E繪示圖10F之結構在用以將閘極介電層1012之部分從電極1000上面蝕刻及移除之程序之後的情況。在一實施例中，具有異向性之一電漿蝕刻程序係用於將閘極介電層1012從電極表面1000A及從介電質表面1008A上面但不從側壁1006A及100​​8A蝕刻及移除。
圖10F繪示圖10E之結構在電極1000上之開口1009中、相鄰於閘極介電層1012處及在介電層1008上形成一通道層1014之後的情況。在一實施例中，可將一PVD、PECVD、CVD或一ALD程序用於沉積通道層。在一實施例中，通道層1014係沉積至介於5 nm與20 nm之間的一厚度。
圖10G繪示圖10F之結構在開口1009中形成一介電質1016之後的情況。在一實施例中，介電質1016包括有別於介電質1008之一材料。在一實施例中，介電質1008包括矽、氮以及氧或碳中之一或多者，並且介電質1016包括矽及氧。在一實施例中，介電質1016係採用與用於形成介電質1008之一沉積程序實質相同之一方式沉積。在一實施例中，介電質1016係沉積在開口1009中、相鄰通道層1014處以及閘極介電層1012之一頂端部分上。
在沉積程序之後，平坦化介電質1016。在一實施例中，平坦化程序包括一CMP程序。
圖10H繪示圖10G之結構在用以選擇性地相對介電質1008、閘極介電層1012及通道層1014使介電質1016凹陷之程序之後的情況。在一例示性實施例中，在一最上表面1008B下面藉由一濕蝕刻程序使介電質1016凹陷。在一實施例中，介電質1016可凹陷至閘極電極材料1006之一最上表面1006B之一層級。
在一實施例中，通道層1014及閘極介電層1012兩者都在最上表面1008B下面凹陷，但凹陷至最上表面1006B上面之一層級，如虛線1017所指。在一實施例中，通道層1014及閘極介電層1012在最上表面1008B下面凹陷(以虛線1017指出)至介電質1016之一最上表面1016A之一層級，其中最上表面1016A位在表面1006B上面。
圖10I繪示圖10H之結構在形成電極1018之後的情況。在一實施例中，一電極材料係毯覆沉積到開口1009裡。在一實施例中，電極材料係使用一PVD、CVD、PECVD或一ALD程序來毯覆沉積。在說明性實施例中，電極材料係沉積在介電質1016上、相鄰於通道層1014處、閘極介電層1012之最上部分上以及介電質表面1008B上。在沉積之後，電極材料可藉由一CMP程序平坦化以形成汲極結構1018，並且完成柱狀選擇電晶體1020之形成，如所示。
在一實施例中，如圖11所示，汲極結構1018係相鄰於通道層1014以及閘極介電層1012。在一些此類實施例中，汲極結構1018具有一側向厚度W D，其與源極結構1000之側向厚度W S相同或實質相同。
儘管與圖10A至10I相關聯所述之製作程序說明一種用以形成單一電晶體之方法，一電晶體陣列仍可藉由在材料層堆疊1004中形成諸如開口1009之複數個開口來形成，如圖10C所示。
圖12A係包括電晶體1020A及1020B之一電晶體陣列1019的一截面圖。電晶體1020A及1020B具有圖10I所示柱狀選擇電晶體1020之一或多個特徵。在說明性實施例中，閘極電極材料1006係共享於柱狀選擇電晶體1020A與1020B之間，並且係上述製作程序之一特徵。在一實施例中，蝕刻閘極電極材料之邊緣部分以形成一共享閘極電極1022，諸如所示。各柱狀選擇電晶體1020A及1020B之相應電極1000之間的側向間隔可取決於胞元間隔、各記憶體胞元之側向厚度以及閘極電極在圖式之平面裡(例如，沿著z軸)之厚度。
圖12B係根據本揭露之一實施例，在包括一對電晶體1020A及1020B之電晶體陣列1019上面形成之一多分層記憶體陣列的一截面圖，諸如多分層記憶體陣列800，用以形成一記憶體裝置結構1200。記憶體裝置結構1200可由與圖4A至8B及圖10A至10I相關聯所述之程序操作之一組合所形成。一或多個繞接結構可在相鄰於閘極電極1022及電極1000處形成以促進電晶體1020A及1020B之操作。
圖13係一運算系統之一實例的一方塊圖，其包括與一記憶體裝置陣列耦接之一柱狀選擇電晶體陣列，用來實現解碼器電晶體使用空間比例調整。系統1300根據本文中之任何實例代表一運算裝置，並且可以是一膝上型電腦、一桌上型電腦、一平板電腦、一伺服器、一遊戲或娛樂控制系統、嵌入式運算裝置、或其他電子裝置。
系統1300在記憶體1330中包括一記憶體陣列，其可以是根據圖3A之記憶體裝置結構300之一實例的一記憶體陣列。在一項實例中，柱狀選擇電晶體1390根據本文中提供之任何實例代表柱狀選擇電晶體。柱狀選擇電晶體使記憶體1330能夠在記憶體陣列內提供一目標胞元之選擇。相較於傳統解碼器電晶體，所述柱狀選擇電晶體之使用致使能夠以更低之能量使用量進行選擇。
系統1300包括處理器1310。在實施例中，處理器1310可包括任何類型之微處理器、中央處理單元(CPU)、圖形處理單元(GPU)、處理核心、或其他處理硬體，或一組合，用來為系統1300提供指令之處理或執行。處理器1310控制系統1300之總體操作，並且可以是或包括一或多個可規劃通用或專用微處理器、數位信號處理器(DSP)、可規劃控制器、特定應用積體電路(ASIC)、可規劃邏輯裝置(PLD)、或此類裝置之一組合。
在一項實例中，系統1300包括耦接至處理器1310之介面1312，其可代表諸如記憶體子系統1320或圖形介面組件1340等需要更高頻寬連接之系統組件用之一更高速度介面或一高吞吐量介面。介面1312代表一介面電路。在實施例中，介面1312可以是一獨立組件或整合到處理器晶粒上。介面1312可作為一電路整合到處理器晶粒上或整合為一晶片上之一組件。圖形介面1340若存在，則介接至圖形組件，用於向系統1300之一使用者提供一視覺顯示。圖形介面1340可以是一獨立組件或整合到處理器晶粒或系統單晶片上。在一項實例中，圖形介面1340可驅動向一使用者提供一輸出之一高畫質(HD)顯示器。在一項實例中，該顯示器可包括一觸控螢幕顯示器。在一項實例中，圖形介面1340基於儲存在記憶體1330中之資料、或基於藉由處理器1310執行之操作、或兩者來產生一顯示。
記憶體子系統1320代表系統1300之主記憶體，並且為要由處理器1310執行之符碼、或要在執行一例行程序中使用之資料值提供儲存。記憶體子系統1320可包括一或多個記憶體裝置1330，諸如唯讀記憶體(ROM)、快閃記憶體、諸如DRAM之一或多種隨機存取記憶體(RAM)或其他記憶體裝置、或此類裝置之一組合。在一些實施例中，記憶體子系統1320包括可比傳統DRAM提供更高RAM容量之永續記憶體(PMem)。3D交叉點係永續記憶體之一實例。3D交叉點係一種位元組可尋址原位寫入3D交叉點非依電性記憶體裝置。PMem可在一永續模式中操作，亦即，利用與一層疊架構中之選擇器整合之非依電性記憶體(NVM)裝置來儲存資料，不用為了非依電性資料儲存向記憶體子系統1320施加電力。一NVM裝置係一種記憶體，即使在送至該裝置之電力中斷之情況下，該記憶體之狀態仍為確定。一NVM裝置亦可包括一位元組可尋址原位寫入三維交叉點記憶體裝置、或其他位元組可尋址原位寫入NVM裝置(亦稱為永續記憶體)，諸如單階或多階相變記憶體(PCM)或帶有一開關之相變記憶體(PCMS)，使用硫屬相變材料(例如：硫屬玻璃)之NVM裝置、包括金屬氧化物基、氧空位基及傳導橋接隨機存取記憶體(CBRAM)之電阻性記憶體、奈米線記憶體、鐵電隨機存取記憶體(FeRAM、FRAM)、併入憶阻器技術之磁阻性隨機存取記憶體(MRAM)、自旋轉移力矩(STT)-MRAM、一基於自旋電子磁性接面記憶體之裝置、一基於磁穿隧接面(MTJ)之裝置、一基於DW (域壁)及SOT (自旋軌道轉移)之裝置、一基於閘流體之記憶體裝置、或以上任何一者之一組合、或其他記憶體。在其他實施例中，記憶體子系統1320包括固態驅動機(SSD)，其包括駐留在一NAND封裝體中用於快速儲存之3D交叉點記憶體、或包括一或多個3D交叉點記憶體裝置之一電路中之雙直列記憶體模組(DIMM)。
記憶體1330儲存及託管作業系統(OS) 1332以提供用於在系統1300中執行指令之一軟體平台。另外，應用程式1334可從記憶體1330在OS 1332之軟體平台上執行。應用程式1334代表自有操作性邏輯用以執行一或多個功能之程式。程序1336代表向OS 1332或一或多個應用程式1334或一組合提供輔助功能之代理器或例行程序。OS 1332、應用程式1334及程序1336提供軟體邏輯，用來為系統1300提供功能。在一項實例中，記憶體子系統1320包括記憶體控制器1322，其係用以產生並向記憶體1330發出命令之一記憶體控制器。將瞭解的是，記憶體控制器1322可以是處理器1310之一實體部分或介面1312之一實體部分。舉例而言，記憶體控制器1322可以是一整合式記憶體控制器，整合到帶有處理器1310之一電路上，諸如整合到處理器晶粒或一系統單晶片上。
儘管未具體說明，將瞭解的是，系統1300仍可在諸裝置之間包括一或多條匯流排或匯流排系統，諸如一記憶體匯流排、一圖形匯流排、介面匯流排、或其他。匯流排或其他信號線可將諸組件通訊性或電氣耦接在一起、或將該等組件同時通訊性並電氣耦接。匯流排可包括實體通訊線路、點對點連接、橋接器、配接器、控制器、或其他電路系統或一組合。匯流排舉例而言，可包括一系統匯流排、一週邊組件互連(PCI)匯流排、一HyperTransport或工業標準架構(ISA)匯流排、一小型電腦系統介面(SCSI)匯流排、一通用串列匯流排(USB)、或其他匯流排中之一或多者、或一組合。
在一項實例中，系統1300包括介面1314，其可耦接至介面1312。介面1314可以是相比於介面1312之一更低速度介面。在一項實例中，介面1314代表一介面電路，其可包括獨立組件及積體電路系統。在一項實例中，多個使用者介面組件或週邊組件、或兩者耦接至介面1314。網路介面1350為系統1300提供透過一或多個網路與遠距裝置(例如：伺服器或其他運算裝置)通訊之能力。網路介面1350可包括一乙太網路配接器、無線互連組件、蜂巢式網路互連組件、USB (通用串列匯流排)、或其他基於有線或無線標準或專屬之介面。網路介面1350可與一遠距裝置交換資料，這可包括發送儲存在記憶體中之資料或接收要儲存在記憶體中之資料。
在一項實例中，系統1300包括一或多個輸入/輸出(I/O)介面1360。I/O介面1360可包括一或多個介面組件，一使用者透過這些介面組件與系統1300互動(例如：音訊、文數字、觸覺式/觸碰、或其他介接)。週邊介面1370可包括以上未具體述及之任何硬體介面。週邊大致意指為相依性連接至系統1300之裝置。一相依性連接係一種系統1300提供軟體平台或硬體平台或兩者之連接，操作在平台上執行，並且一使用者與平台互動。
在一項實例中，系統1300包括採用一非依電性方式儲存資料之儲存子系統1380。在一項實例中，在某些系統實作態樣中，儲存器1380之至少某些組件可與記憶體子系統1320之組件重疊。儲存子系統1380包括儲存裝置1384，其可以是或包括用於以一非依電性方式儲存大量資料之任何習知媒體，諸如一或多個磁性、包括3D交叉點記憶體之固態、或基於光學之碟片、或一組合。儲存器1384將使符碼或指令及資料1386保持處於一永續狀態(亦即，儘管送至系統1300之電力中斷仍將值留存)。儲存器1384可大致視為一「記憶體」，但記憶體1330通常係用以向處理器1310提供指令之執行或操作記憶體。雖然儲存器1384為非依電性，記憶體1330仍可包括依電性記憶體(亦即，如果送至系統1300之電力中斷，資料之值或狀態為不確定)。在一項實例中，儲存子系統1380包括控制器1382以與儲存器1384介接。在一項實例中，控制器1382係介面1314或處理器1310之一實體部分，或可在處理器1310及介面1314兩者中都包括電路或邏輯。
電源1302向系統1300之組件提供電力。更具體而言，電源1302通常介接至系統1300中之一或多個電力供應器1304以向系統1300之組件提供電力。在一項實例中，電力供應器1304包括用以插入一壁式插座之一交直流(交流轉直流)配接器。此類交流電力可以是再生能量(例如：太陽能)電源1302。在一項實例中，電源1302包括一直流電源，諸如一外部交直流轉換器。在一項實例中，電源1302或電力供應器1304包括用以經由貼近於一充電場進行充電之無線充電硬體。在一項實例中，電源1302可包括一內部電池或燃料電池源。
圖14係一系統1400之一實例的一方塊圖，其包括與一記憶體裝置陣列耦接之一柱狀選擇電晶體陣列，用來實現解碼器電晶體使用空間比例調整。系統1400代表一行動運算裝置，諸如一運算平板、一行動電話或智慧型手機、穿戴式運算裝置、或其他行動裝置、或一嵌入式運算裝置。
系統1400在記憶體1462中包括一記憶體陣列，其可以是根據圖3之記憶體裝置結構300之一實例的一記憶體陣列。在一項實例中，柱狀選擇電晶體1490根據本文中提供之任何實例代表柱狀選擇電晶體。柱狀選擇電晶體使記憶體1462能夠在記憶體陣列內提供一目標胞元之選擇。相較於傳統解碼器電晶體，所述柱狀選擇電晶體之使用致使能夠以更低之能量使用量進行選擇。
系統1400包括處理器1410，其進行系統1400之主要處理操作。處理器1410可包括一或多個實體裝置，諸如微處理器、應用處理器、微控制器、可規劃邏輯裝置、或其他處理構件。藉由處理器1410進行之處理操作包括一操作平台或作業系統之執行，其上執行應用程式及裝置功能。處理操作包括與憑藉一人類使用者或憑藉其他裝置之I/O (輸入/輸出)相關之操作、與電力管理相關之操作、與將系統1400連接至另一裝置相關之操作、或一組合。處理操作亦可包括與音訊I/O、顯示I/O或其他介接有關之操作、或一組合。處理器1410可執行儲存在記憶體中之資料。處理器1410可寫入或編輯儲存在記憶體中之資料。
在一項實例中，系統1400包括一或多個感測器1412。感測器1412代表嵌入式感測器或連至外部感測器之介面、或一組合。感測器1412使系統1400能夠監測或偵測在其中實施系統1400之一環境或一裝置之一或多個條件。感測器1412可包括環境感測器(諸如溫度感測器、動作偵測器、光偵測器、相機、化學感測器(例如：一氧化碳、二氧化碳、或其他化學感測器))、壓力感測器、加速計、陀螺儀、醫學或生理學感測器(例如：生物感測器、心率監測器、或用以偵測生理屬性之其他感測器)、或其他感測器、或一組合。感測器1412亦可包括用於諸如指紋辨識系統、臉部偵測或辨識系統、或偵測或辨識使用者特徵之其他系統等生物識別系統之感測器。感測器1412應予以廣泛地理解，而不是限制在可實施有系統1400之許多不同類型之感測器上。在一項實例中，一或多個感測器1412經由與處理器1410整合之一前端電路耦接至處理器1410。在一項實例中，一或多個感測器1412經由系統1400之另一組件耦接至處理器1410。
在一項實例中，系統1400包括音訊子系統1420，其代表與向運算裝置提供音訊功能相關聯之硬體(例如：音訊硬體及音訊電路)及軟體(例如：驅動程式、編解碼器)組件。音訊功能可包括揚聲器或耳機輸出、以及麥克風輸入。用於此類功能之裝置可整合到系統1400裡或連接至系統1400。在一項實例中，一使用者藉由提供由處理器1410接收及處理之音訊命令與系統1400互動。
顯示子系統1430代表提供一視覺顯示以供呈現給一使用者之硬體(例如：顯示裝置)及軟體組件(例如：驅動程式)。在一項實例中，顯示器包括觸覺式組件或觸控螢幕元件以供一使用者與運算裝置互動。顯示子系統1430包括顯示介面1432，其包括用於向一使用者提供一顯示之特定螢幕或硬體裝置。在一項實例中，顯示介面1432包括與處理器1410 (諸如一圖形處理器)分開之邏輯以至少進行與顯示器有關之某處理。在一項實例中，顯示子系統1430包括向一使用者提供輸出及輸入兩者之一觸控螢幕裝置。在一項實例中，顯示子系統1430包括向一使用者提供一輸出之一高畫質(HD)或超高畫質(UHD)顯示器。在一項實例中，顯示子系統包括或驅動一觸控螢幕顯示器。在一項實例中，顯示子系統1430基於儲存在記憶體中之資料、或基於藉由處理器1410執行之操作、或兩者來產生顯示資訊。
I/O控制器1440代表與一使用者互動有關之硬體裝置及軟體組件。I/O控制器1440可操作以管理屬於音訊子系統1420、或顯示子系統1430、或兩者之部分的硬體。另外，I/O控制器1440繪示用於附加裝置之一連接點，該等附加裝置連接至系統1400，一使用者可能透過該連接點與該系統互動。舉例而言，可附接至系統1400之裝置可能包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或鍵板裝置、或供配合特定應用程式使用之其他I/O裝置，諸如讀卡機或其他裝置。
如上述，I/O控制器1440可與音訊子系統1420或顯示子系統1430或兩者互動。舉例而言，透過一麥克風或其他音訊裝置之輸入可為系統1400之一或多個應用程式或功能提供輸入或命令。另外，代替或除了顯示輸出以外，還可提供音訊輸出。在另一實例中，如果顯示子系統包括一觸控螢幕，則顯示裝置亦當作一輸入裝置，其可至少部分地由I/O控制器1440管理。系統1400上亦可有附加按鈕或開關以提供由I/O控制器1440管理之I/O功能。
在一項實例中，I/O控制器1440管理諸如加速計、相機、光感測器或其他環境感測器、陀螺儀、全球定位系統(GPS)、或可包括在系統1400、或感測器1412中之其他硬體等裝置。輸入可以是直接使用者互動之部分，也可向系統提供環境輸入以影響其操作(諸如雜訊濾波、調整顯示器以供亮度偵測、將一閃光施用於一相機、或其他特徵)。
在一項實例中，系統1400包括管理電池電力使用量、電池充電、以及省電操作相關特徵之電力管理1450。電力管理1450管理來自電源1452之電力，電源1452向系統1400之組件提供電力。在一項實例中，電源1452包括用以插入一壁式插座之一交直流(交流轉直流)配接器。此類交流電力可以是再生能量(例如：太陽能、基於動作之電力)。在一項實例中，電源1452僅包括直流電力，其可由一直流電源提供，諸如一外部交直流轉換器。在一項實例中，電源1452包括用以經由貼近於一充電場進行充電之無線充電硬體。在一項實例中，電源1452可包括一內部電池或燃料電池源。
記憶體子系統1460包括用於在系統1400中儲存資訊之記憶體裝置1462。記憶體子系統1460可包括非依電性(如果送至記憶體裝置之電力未中斷則狀態不改變)或依電性(如果送至記憶體裝置之電力中斷則狀態為不確定)記憶體裝置、或一組合。記憶體1460可儲存應用程式資料、使用者資料、音樂、照片、文件、或其他資料、以及與系統1400之應用程式及功能之執行相關之系統資料(無論屬於長期還是臨時)。在一項實例中，記憶體子系統1460包括記憶體控制器1464 (其亦可視為系統1400之控制之部分，並且可潛在地視為處理器1410之部分)。記憶體控制器1464包括一排程器，用來產生及發出命令以控制對記憶體裝置1462之存取。
連線能力1470包括硬體裝置(例如：無線或有線連接器及通訊硬體、或有線與無線硬體之一組合)及軟體組件(例如：驅動程式、協定堆疊)以使系統1400能夠與外部裝置通訊。外部裝置可以是單獨裝置，諸如其他運算裝置、無線接取點或基地台，以及諸如耳機、印表機或其他裝置等週邊。在一項實例中，系統1400與一外部裝置交換資料以供儲存在記憶體中或供顯示在一顯示裝置上。交換之資料可包括要儲存在記憶體中之資料、或已經儲存在記憶體中之資料，用以讀取、寫入或編輯資料。
連線能力1470可包括多種不同類型之連線能力。大致說來，系統1400係繪示有蜂巢式連線能力1472及無線連線能力1474。蜂巢式連線能力1472大致意指為由無線電信業者所提供之蜂巢式網路連線能力，諸如經由GSM (全球行動通訊系統)或變體或衍生體、CDMA (分碼多重進接)或變體或衍生體、TDM (分時多工)或變體或衍生體、LTE (長期演進，亦稱為「4G」)、或其他蜂巢式服務標準所提供。無線連線能力1474意指為不屬於蜂巢式之無線連線能力，並且可包括個人區域網路(諸如藍牙)、區域網路(諸如WiFi)、或廣域網路(諸如WiMax)、或其他無線通訊、或一組合。無線通訊意指為透過一非固體介質，透過使用調變之電磁輻射對資料之轉移。有線通訊透過一固體通訊介質發生。
週邊連接1480包括硬體介面及連接器、以及用以施作週邊連接之軟體組件(例如：驅動程式、協定堆疊)。將瞭解的是，系統1400既可以是連至其他運算裝置之一週邊裝置(「連至」1482)，也可具有與其連接之週邊裝置(「連自」1484)。系統1400通常具有一「對接」連接器，用來連接至其他運算裝置，目的在於諸如管理(例如，下載、上傳、變更、同步化)系統1400上之內容。另外，一對接連接器可允許系統1400連接至某些週邊，該等週邊允許系統1400控制例如送至視聽或其他系統之內容輸出。
除了一專屬對接連接器或其他專屬連接硬體以外，系統1400還可經由常見或基於標準之連接器施作週邊連接1480。常見類型可包括一通用串列匯流排(USB)連接器(其可包括若干不同硬體介面中之任何一者)、包括MiniDisplayPort (MDP)在內之DisplayPort、高畫質多媒體介面(HDMI)、或其他類型。
在一第一實例中，一記憶體裝置結構包括透過一垂直互連結構與一對記憶體胞元耦接之一垂直柱狀選擇電晶體。該電晶體包括介於一源極與一汲極之間的一通道，其中該通道係沿著該電晶體之一縱軸。該電晶體進一步包括相鄰該通道之一閘極電極，其中該閘極電極係在正交於縱軸之一第一方向上。一閘極介電層介於該閘極電極與該通道之間。該記憶體裝置結構進一步包括一第一互連件，其中該第一互連件之一第一端子係與該源極或該汲極耦接，並且其中該第一互連件係與該縱軸共線。一對第二互連件係沿著正交於該第一方向及該縱軸之一第二方向。該記憶體裝置結構進一步包括一對記憶體胞元，其中該等記憶體胞元之個別者包含一選擇器及一記憶體元件，其中該記憶體胞元之該等個別者之一第一端子係耦接至該第一互連件之一相應第二及一第三端子，並且其中該記憶體胞元之該等個別者之一第二端子係耦接至該對第二互連件之個別者。
在第二實例中，對於第一實例中之任何一者，進一步包括位在該第一對上面之一第二對記憶體胞元，其中該第二對記憶體胞元之該等個別者包括一選擇器及一記憶體元件，其中第二對記憶體胞元之個別者之一第一端子係耦接至該第一互連件之一相應第四及一第五端子，並且其中該第二對記憶體胞元之該等個別者之一第二端子係耦接至一對第三互連件之個別者，其中該對第三互連件平行於該對第二互連件並位在該對第二互連件上面。
在第三實例中，對於第一至第二實例中之任何一者，該記憶體元件係與該第一端子耦接，並且該選擇器元件係與該第二端子耦接。
在第四實例中，對於第一至第三實例中之任何一者，該記憶體元件係與該第二端子耦接，並且該選擇器元件係與該第三端子耦接。
在第五實例中，對於第一至第四實例中之任何一者，該電晶體通道包括一多晶或非晶材料。
在第六實例中，對於第一至第五實例中之任何一者，該多晶或非晶材料包括In 2O 3、Ga 2O 3、ZnO、InGaZnO、InZnO、InGaO、GaZnO、InAlO、InSnO、InMgO、GaZnMgO、GaZnSnO、GaAlZnO、GaAlSnO、HfZnO、HfInZnO、HfAlGaZnO、InMgZnO、NbO、NiO、CoO、SnO、Cu 2O、AgAlO、CuAlO 3、AlScOC、Sr 3BPO 3、La 2SiO 4Se、LaCuSe、Rb 2Sn 2O 3、La 2O 2S 2、K 2Sn 2O 3、Na 2FeOSe 2、ZnRh 2O 4或CuO x，其中x係1或2。
在第七實例中，對於第一至第六實例中之任何一者，該通道環繞在該第一方向上及在該第二方向上包括一介電材料之一核心，以及其中該閘極介電層在該第一方向上及該第二方向上環繞通道層，並且其中該閘極電極在該第一方向上及該第二方向上環繞該閘極介電層。
在第八實例中，對於第一至第七實例中之任何一者，該汲極結構位在該源極結構上面，其中該閘極電極在該汲極結構之一最下表面與該源極電極之一最上表面之間實質等距。
在第九實例中，對於第一至第八實例中之任何一者，該閘極電極位在該源極電極之一最上表面上面至少1 nm處。
在第十實例中，對於第一至第八實例中之任何一者，該電晶體係沿著該第一方向之一電晶體陣列，其中該電晶體陣列中各電晶體之閘極電極係以電氣並聯方式耦接。
在第十一實例中，對於第一至第十實例中之任何一者，該等記憶體胞元之個別者沿著該第一方向具有一第一側向厚度，其中該第一側向厚度介於100 nm與120 nm之間。
在第十二實例中，對於第一至第十一實例中之任何一者，該源極或該汲極沿著該第一方向具有一第二側向厚度，其中該第二側向厚度小於該第一側向厚度之兩倍。
在第十三實例中，對於第一至第十二實例中之任何一者，該第一互連件沿著該第一方向具有一第二側向厚度，其中該第二側向厚度介於50 nm與70 nm之間，其中該對第二互連件之個別者具有一第三側向厚度，並且其中該第三側向厚度介於35 nm與50 nm之間。
在第十四實例中，一種製作一垂直電晶體之方法包括在一基體上面形成一第一電極結構。該方法進一步包括在該第一電極材料層上形成一材料層堆疊，其中形成該材料層堆疊包括在該第一電極上面之一第一介電質上沉積一閘極電極材料，以及在該閘極電極材料上沉積一第二介電質。該方法進一步包括在該材料層堆疊中形成一開口，以及曝露該第一電極，並且在相鄰該閘極電極材料之該開口中形成一閘極介電層。該方法進一步包括在該閘極介電層上之該開口中形成一通道層，在該開口中形成一第二介電質，其中該介電質部分填充該開口，並且在該開口中形成一第二電極。
在第十五實例中，對於第十四至第十四實例中之任何一者，形成該第一電極包括在一基體上面圖型化一第一電極材料，以及在該第一電極上形成一介電材料，並且平坦化該介電材料。
在第十六實例中，對於第十四至第十五實例中之任何一者，形成該開口包括蝕刻該第二介電質並蝕刻該閘極電極材料以形成一開口。
在第十七實施例中，對於第十四至第十六實施例中之任一實施例，形成該閘極介電層包括在該開口中及該第一電極上沉積一閘極介電層材料，並且蝕刻與該第一電極接觸之該閘極介電層以曝露該第一電極。
在第十八實例中，對於第十四至第十七實例中之任何一者，形成該第二介電質包括毯覆沉積該第二介電質以填充該開口，並且使該第二介電質凹陷至該閘極電極材料之一頂端表面之一層級
在第十九實例中，一系統包括一電力供應器及一記憶體裝置結構。該記憶體裝置結構包括透過一垂直互連結構與一對記憶體胞元耦接之一垂直柱狀選擇電晶體。該電晶體包括介於一源極與一汲極之間的一通道，其中該通道係沿著該電晶體之一縱軸。該電晶體進一步包括相鄰該通道之一閘極電極，其中該閘極電極係在正交於縱軸之一第一方向上。一閘極介電層介於該閘極電極與該通道之間。該記憶體裝置結構進一步包括一第一互連件，其中該第一互連件之一第一端子係與該源極或該汲極耦接，並且其中該第一互連件係與該縱軸共線。一對第二互連件係沿著正交於該第一方向及該縱軸之一第二方向。該記憶體裝置結構進一步包括一對記憶體胞元，其中該等記憶體胞元之個別者包含一選擇器及一記憶體元件，其中該記憶體胞元之該等個別者之一第一端子係耦接至該第一互連件之一相應第二及一第三端子，並且其中該記憶體胞元之該等個別者之一第二端子係耦接至該對第二互連件之個別者。
在第二十實例中，對於該等第十九實例中之任何一者，該系統進一步包括與該記憶體裝置結構耦接之一電池及一天線。
100,1200:記憶體裝置結構 102:垂直柱狀選擇電晶體 103:分層記憶體結構 104,1014:通道層 104A:水平通道部分 104B:垂直通道部分 106,340,346,348:源極結構 108:汲極結構 110:閘極電極 111,1012:閘極介電層 112,113,114,116,140,142,306A,306B,306C,331,332,334,336:互連件 112A,112B,112C,112D,112E,121,122,130:端子 118,120,136,138,308,310,338,338,700,702,704,706:記憶體胞元 118A,120A,136A,138A:記憶體胞元部分 124,800A~800C,804A~804C:導體 132,134,333:層疊 126:記憶體元件 128:選擇器元件 202,208,312,316,318,320,322,324,326,328,802,804,1000,1018:電極 204:切換層 206:氧交換層 207:儲存層 209:絕緣體 210,212:選擇器電極 211:絕緣體層 300:多層疊記憶體陣列 302,314,1019:電晶體陣列 304A,304B,304C,1020,1020A,1020B:柱狀選擇電晶體 330:側向延伸部 344,350:電晶體 400,1004:材料層堆疊 402,500,1002,1008,1016:介電質 404:雙層 406:介電層 406A,406B,406C:部分 408:交錯介電層 409:凹口 410,410A,410B,410C:材料層堆疊部分 412,413,602,604,606,1009:開口 414,418,422:電極材料 416:選擇器材料 420:記憶體材料 600,1011:遮罩 700A,700B:胞元塊 800:多分層記憶體陣列 900:方法 910~970:操作 1001:基體 1006:閘極電極材料 1006A,1008A:側壁 1006B,1008B,1016A:最上表面 1017:虛線 1022:共享閘極電極 1300,1400:系統 1302,1452:電源 1304:電力供應器 1310,1410:處理器 1312,1314:介面 1320,1460:記憶體子系統 1322,1464:記憶體控制器 1330:記憶體 1332:OS 1334:應用程式 1336:程序 1340:圖形介面組件 1350:網路介面 1360:I/O介面 1370:週邊介面 1380:儲存子系統 1382:控制器 1384:儲存器 1386:符碼或指令及資料 1412:感測器 1420:音訊子系統 1430:顯示子系統 1432:顯示介面 1440:I/O控制器 1450:電力管理 1462:記憶體裝置 1470:連線能力 1472:蜂巢式連線能力 1474:無線連線能力 1480:週邊連接 1482:連至 1484:連自 L G,L GE:長度 S TT,D TT:距離 S TR,:間隔 W C,W D,W DE,W E,W EE,W GDL,W I,W M,W MC,W MU,W O,W S,T G,T T,T V,T DE:厚度 W GE:寬度
本文中所述之教材係以舉例方式說明，並不是要在附圖中作為限制。為了簡化並且清楚說明，圖中所示元件不必然按照比例繪示。舉例而言，一些元件之尺寸可為求清楚而相對於其他元件放大。同樣地，各種實體特徵可為求論述清楚而以其簡化之「理想」形式及幾何形狀來代表，但依然要瞭解的是，實體實作態樣僅可近似所示理想。舉例而言，可繪示平滑曲面及正方形交截，不用考慮藉由奈米製造技巧所形成結構之有限粗糙度、圓角化、及不完全角度交截特性。再者，若認為適當，不同圖式間已重複參照標記以指出對應或類似之元件。
圖1A係一記憶體裝置結構的一截面圖，其包括與一分層記憶體陣列耦接之一垂直電晶體。
圖1B係穿過圖1A電晶體中平面之一線段的一平面圖。
圖1C根據本揭露之一實施例，係一記憶體胞元的一截面圖。
圖1D根據本揭露之一實施例，係一記憶體胞元的一截面圖。
圖2A根據本揭露之一實施例，係一記憶體元件的一截面圖。
圖2B根據本揭露之一實施例，係一記憶體元件的一截面圖。
圖2C根據本揭露之一實施例，係一選擇器元件的一截面圖。
圖2D係一內建記憶體選擇器胞元的一截面圖，其中一絕緣體層呈現記憶體元件及選擇器元件特性。
圖2E根據本揭露之一實施例，係相鄰於一絕緣體層之一切換層的一截面圖。
圖3A根據本揭露之一實施例，係記憶體裝置結構的一等角圖，其包括與一分層記憶體陣列耦接之一垂直電晶體陣列。
圖3B係圖3A中之記憶體裝置結構之一層疊之一部分的一平面圖。
圖3C係圖3A中之記憶體裝置結構之一層疊之一部分的一平面圖。
圖4A繪示在一基體上面形成之一材料層堆疊。
圖4B係圖4A中之結構在用以進行掩蔽及蝕刻以形成一階梯結構之程序之後的一截面圖。
圖4C係圖4B中之材料層堆疊之一部分在用以蝕刻及形成複數個開口之程序之後的一截面圖。
圖4D繪示圖4C之結構在用以選擇性地使一介電質之部分側向凹陷以形成複數個凹口之一程序之後的情況。
圖4E繪示圖4D之結構在複數個側向凹口中形成一電極材料之後的情況。
圖4F繪示圖4E之結構在用以將電極材料之部分從複數個開口及從側向凹口之部分蝕刻及移除之程序之後的情況。
圖4G繪示圖4F之結構在相鄰於電極材料之複數個凹口中沉積一選擇器材料之後的情況。
圖4H繪示圖4G之結構在用以將選擇器材料之部分從相鄰於電極材料之側向凹口之部分蝕刻及移除之程序之後的情況。
圖4I繪示圖4H之結構在形成相鄰於選擇器材料之電極材料之後的情況。
圖4J繪示圖4I之結構在相鄰於電極材料之複數個凹口中沉積一或多層記憶體材料之後的情況。
圖4K繪示圖4J之結構在用以將記憶體材料之部分從相鄰於電極材料之側向凹口之部分蝕刻及移除之程序之後的情況。
圖4L繪示圖4K之結構在形成相鄰於記憶體材料之電極材料之後的情況。
圖5A繪示圖4L之結構在複數個開口中形成一介電質之後的情況。
圖5B係圖5A中之結構穿過線條A-A'的一等角圖。
圖6A係用以形成個別記憶體胞元之一切割遮罩實作態樣的截面圖。
圖6B係圖5A之結構上方遮罩之一部分的一平面圖。
圖7係圖5A中之結構在一切割蝕刻程序後的一等角圖。
圖8A係在用以形成電極之程序之後，圖7中之結構穿過線條A-A'的一截面圖。
圖8B繪示圖8A之結構在三個記憶體陣列層級中形成一第一組導體及一第二組導體之後的情況。
圖9根據本揭露之一實施例，係用以製作與圖1A至1B相關聯所述之一電晶體的一方法。
圖10A係在一基體上面形成之一電極的一截面圖。
圖10B繪示圖10C之結構在用以於電極上面之一第一介電質上形成一材料層堆疊之程序之後的情況。
圖10C繪示圖10C之結構在材料層堆疊中形成一開口之後的情況。
圖10D繪示圖10C之結構在開口中形成一閘極介電層之後的情況。
圖10E繪示圖10D之結構在用以將閘極介電層之部分從電極上面蝕刻及移除之程序之後的情況。
圖10F繪示圖10E之結構在電極上、及閘極介電層上之開口中為通道層形成一材料之後的情況。
圖10G繪示圖10F之結構在開口中形成一第二介電質之後的情況。
圖10H繪示圖10G之結構在用以選擇性地相對閘極介電層及通道層使第二介電質凹陷之程序之後的情況。
圖10I繪示圖10H之結構在形成一頂端電極之後的情況。
圖11係一電晶體結構的一截面圖，其中源極結構及汲極結構各具有同一側向厚度。
圖12A係一電晶體陣列的一截面圖。
圖12B根據本揭露之一實施例，係一邏輯電晶體陣列上之一分層記憶體陣列的一截面圖。
圖13係一運算系統之一實例的一方塊圖，其包括與一記憶體裝置陣列耦接之一柱狀選擇電晶體陣列，用來實現解碼器電晶體使用空間比例調整。
圖14係一系統之一實例的一方塊圖，其中一記憶體包括與一記憶體裝置陣列耦接之一柱狀選擇電晶體陣列，用來實現解碼器電晶體使用空間比例調整。
100:記憶體裝置結構
102:垂直柱狀選擇電晶體
103:分層記憶體結構
104:通道層
104A:水平通道部分
104B:垂直通道部分
106:源極結構
108:汲極結構
110:閘極電極
111:閘極介電層
112,113,114,116,140,142:互連件
112A,112B,112C,112D,112E,121,122:端子
118,120,136,138:記憶體胞元
118A,120A,136A,138A:記憶體胞元部分
124:導體
132,134:層疊
LG:長度
STT:距離
WD,WE,WEE,WI,WMC,WMU,WS,TT:厚度

Claims (20)

  1. 一種記憶體裝置結構，其包含： 一電晶體，其包含： 一通道，其介於一源極與一汲極之間，該通道沿著該電晶體之一縱軸； 一閘極電極，其沿著正交於該縱軸之一第一方向；及 一閘極介電層，其在該閘極電極與該通道之間； 一第一互連件，其與該源極或該汲極耦接，該第一互連件與該通道共線； 一對第二互連件，其沿著正交於該縱軸及該第一方向兩者之一第二方向；以及 一對記憶體胞元，其中該對記憶體胞元之個別者包含一選擇器元件及一記憶體元件，其中該對記憶體胞元中之該等個別者之一第一端子係耦接至該第一互連件，並且其中該對記憶體胞元中之該等個別者之一第二端子係耦接至該對第二互連件之個別者。
  2. 如請求項1之記憶體裝置結構，其中： 該對記憶體胞元係一第一層疊內之一第一對記憶體胞元； 該記憶體裝置結構進一步包含一第二層疊內之該第一對記憶體胞元上方之一第二對記憶體胞元； 該第二對記憶體胞元之個別者包含一選擇器及一記憶體元件； 該第二對記憶體胞元之該等個別者之一第一端子係耦接至該第二層疊內之該第一互連件之一部分；以及 該第二對記憶體胞元之該等個別者之一第二端子係耦接至一對第三互連件之個別者，其中該對第三互連件係平行於該對第二互連件並在該對第二互連件上方。
  3. 如請求項2之記憶體裝置結構，其中： 在該第一對記憶體胞元中及在該第二對記憶體胞元中之該記憶體元件及該選擇器元件係以串聯方式連接；以及 該第一對記憶體胞元中及該第二對記憶體胞元中之該等個別者之該等記憶體元件或該等選擇器元件任一者係各耦接至該第一互連件。
  4. 如請求項1記憶體裝置結構，其中該通道包含一多晶或非晶材料。
  5. 如請求項4之記憶體裝置結構，其中該多晶或非晶材料包含In 2O 3、Ga 2O 3、ZnO、InGaZnO、InZnO、InGaO、GaZnO、InAlO、InSnO、InMgO、GaZnMgO、GaZnSnO、GaAlZnO、GaAlSnO、HfZnO、HfInZnO、HfAlGaZnO、InMgZnO、NbO、NiO、CoO、SnO、Cu 2O、AgAlO、CuAlO 3、AlScOC、Sr 3BPO 3、La 2SiO 4Se、LaCuSe、Rb 2Sn 2O 3、La 2O 2S 2、K 2Sn 2O 3、Na 2FeOSe 2、ZnRh 2O 4或CuO x，其中x係1或2。
  6. 如請求項1至5中任一項之記憶體裝置結構，其中該通道環繞包含一介電材料之一核心，其中該閘極介電層環繞該通道，並且其中該閘極電極環繞該閘極介電層。
  7. 如請求項6之記憶體裝置結構，其中該汲極係在該源極及該核心上方，其中該汲極係在相鄰於該閘極介電層之該通道的部分之間，其中該源極係相鄰於該閘極介電層及沿著該第一方向延伸之該通道之一部分。
  8. 如請求項7之記憶體裝置結構，其中該汲極及該核心沿著該第一方向各具有一實質上相同之側向厚度。
  9. 如請求項6之記憶體裝置結構，其中該汲極係在該源極上方，其中該核心係直接介於該源極與該汲極之間，並且其中該源極及該汲極沿著該第一方向各具有一實質上相同之側向厚度。
  10. 如請求項2至3中任一項之記憶體裝置結構，其中該源極或該汲極沿著該第一方向具有一第一側向厚度，其中該第一對記憶體胞元中及該第二對記憶體胞元中之該等記憶體胞元之該等個別者沿著該第一方向各具有一第二側向厚度，並且其中該第一側向厚度係小於該第二側向厚度之兩倍。
  11. 如請求項2至3之記憶體裝置結構，其中該第一互連件沿著該第一方向具有一第一側向厚度，其中該第一對記憶體胞元中及該第二對記憶體胞元中之該記憶體胞元之個別者沿著該第一方向各具有一第二側向厚度，其中該第一側向厚度係小於該第二側向厚度。
  12. 如請求項1至5中任一項之記憶體裝置結構，其中該電晶體係在沿著該第一方向之一電晶體陣列中，並且其中該電晶體陣列中之該電晶體的該等個別者之該等閘極電極係以電氣並聯方式耦接。
  13. 如請求項1至5中任一項之記憶體裝置結構，其中該第一互連件沿著該第一方向具有一第一側向厚度，其中該第一側向厚度係介於50 nm與70 nm之間，其中該對第二互連件之個別者具有一第二側向厚度，並且其中該第二側向厚度係介於35 nm與50 nm之間。
  14. 一種製作一垂直電晶體之方法，其包含： 在一基體上方形成一第一電極結構； 在該第一電極結構上形成一材料層堆疊，其中形成該結構包含在該第一電極上方之一第一介電質上沉積一閘極電極材料，並且在該閘極電極材料上沉積一第二介電質； 在該材料層堆疊中形成一開口並且曝露該第一電極； 在與該閘極電極材料相鄰之該開口中形成一閘極介電層； 在與該閘極介電層相鄰之該開口中形成一通道層； 在與該通道層相鄰之該開口中形成一第二介電質，其中該介電質部分填充該開口；以及 在該開口中形成一第二電極。
  15. 如請求項14之方法，其中形成該第一電極包含在一基體上方圖型化一第一電極材料，並且在該第一電極上形成一介電材料以及平坦化該介電材料以隱藏該第一電極。
  16. 如請求項14至15中任一項之方法，其中形成該開口包含蝕刻該第二介電質及蝕刻該閘極電極材料以形成一開口。
  17. 如請求項14至15中任一項之方法，其中形成該閘極介電層包含： 在該開口中及在該第一電極上沉積一閘極介電層材料；以及 蝕刻與該第一電極接觸之該閘極介電層以曝露該第一電極。
  18. 如請求項14至15中任一項之方法，其中形成該第二介電質包含毯覆沉積該第二介電質以填充該開口，並且使該第二介電質凹陷至與該閘極電極材料之一頂端表面實質上共面之一層級。
  19. 一種系統，其包含： 一電池，其用來供電給該系統；以及 一記憶體裝置結構，其包含： 一電晶體，其包含： 一通道，其係在一源極與一汲極之間，該通道沿著該電晶體之一縱軸； 一閘極電極，其沿著正交於該縱軸之一第一方向；與 一閘極介電層，其在該閘極電極與該通道之間； 一第一互連件，其與該源極或該汲極耦接，該第一互連件與該通道共線； 一對第二互連件，其沿著正交於該縱軸及該第一方向兩者之一第二方向；及 一對記憶體胞元，其中該對記憶體胞元之個別者包含一選擇器元件及一記憶體元件，其中該對記憶體胞元中之該等個別者之一第一端子係耦接至該第一互連件，並且其中該對記憶體胞元中之該等個別者之一第二端子係耦接至該對第二互連件之個別者。
  20. 如請求項19之系統，其進一步包含與該記憶體裝置結構耦接之一記憶體控制器。
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