CN114628435A - 用于三维交叉点存储器的柱状选择晶体管 - Google Patents

用于三维交叉点存储器的柱状选择晶体管 Download PDF

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Abstract

一种存储器器件结构包括：垂直晶体管，具有在源极和漏极之间的沟道；栅极电极，邻近于沟道，其中栅极电极在与沟道的纵轴正交的第一方向上。栅极电介质层在栅极电极和沟道之间。第一互连的第一端子与源极或漏极耦合，其中第一互连与纵轴共线。存储器器件结构还包括一对存储器单元，其中存储器单元中的各个存储器单元包括选择器和存储器元件，其中存储器单元中的各个存储器单元的第一端子耦合到第一互连的相应第二端子和第三端子。存储器单元中的各个存储器单元的第二端子耦合到一对第二互连中的各个第二互连。

Description

用于三维交叉点存储器的柱状选择晶体管
背景技术
三维(3-D)交叉点存储器阵列可以具有存储器单元的层级或层叠。然而，以此方式增加存储器单元的总数可能成比例地增加所需解码器晶体管的数量，从而增加解码器晶体管的总占用面积。因此，需要增加存储密度同时使解码器晶体管占用面积最小化的解决方案。
附图说明
在附图中通过示例而非限制的方式示出了本文所述的材料。为了图示的简单和清楚，图中所示的元件不一定按比例绘制。例如，为了清楚起见，可能相对于其他元件放大一些元件的尺寸。而且，为了讨论的清楚，各种物理特征可以以它们的简化的“理想”形式和几何形状来表示，但是仍然应当理解，实际的实施方式可以仅近似于所图示的理想情况。例如，可以不考虑由纳米制造技术形成的结构的有限粗糙度、圆角和不完美的成角度交叉特征来绘制平滑表面和正方形交叉。此外，在认为适当的情况下，在附图中重复附图标记以指示对应或类似的元件。
图1A是包括与分层存储器阵列耦合的垂直晶体管的存储器器件结构的截面图。
图1B是穿过图1A中晶体管的中平面的线段的平面图。
图1C是根据本公开的实施例的存储器单元的截面图。
图1D是根据本公开的实施例的存储器单元的截面图。
图2A是根据本公开的实施例的存储器元件的截面图。
图2B是根据本公开的实施例的存储器元件的截面图。
图2C是根据本公开的实施例的选择器元件的截面图。
图2D是内置存储器选择器单元的截面图，其中绝缘体层展现存储器元件和选择器元件特性。
图2E是根据本公开的实施例的与绝缘体层相邻的切换层的截面图。
图3A是根据本公开的实施例的包括与分层存储器阵列耦合的垂直晶体管阵列的存储器器件结构的等距图。
图3B是图3A中的存储器器件结构的层的部分的平面图。
图3C是图3A中的存储器器件结构的层的部分的平面图。
图4A示出了形成在衬底上方的材料层叠层。
图4B是图4A中在用于进行掩模和蚀刻以形成阶梯结构的工艺之后的结构的截面图。
图4C是图4B中在用于蚀刻和形成多个开口的工艺之后的材料层叠层的部分的截面图。
图4D示出了图4C在用于选择性地使电介质的部分横向凹陷以形成多个凹陷的工艺之后的结构。
图4E示出了图4D在多个横向凹陷中形成电极材料之后的结构。
图4F示出了图4E在用于从多个开口且从横向凹陷的部分蚀刻和去除电极材料的部分的工艺之后的结构。
图4G示出了图4F在邻近于电极材料的多个凹陷中沉积选择器材料之后的结构。
图4H示出了图4G在用于从邻近于电极材料的横向凹陷的部分蚀刻和去除选择器材料的部分的工艺之后的结构。
图4I示出了图4H在邻近于选择器材料形成电极材料之后的结构。
图4J示出了图4I在邻近于电极材料的多个凹陷中沉积一层或多层存储材料之后的结构。
图4K示出了图4J在用于从邻近于电极材料的横向凹陷的部分蚀刻和去除存储材料的部分的工艺之后的结构。
图4L示出了图4K在邻近于存储材料形成电极材料之后的结构。
图5A示出了图4L在多个开口中形成电介质之后的结构。
图5B是图5A中的结构穿过线A-A’的等距图。
图6A是用于形成个体的存储器单元的切割掩模实施方式的截面图。
图6B是图5A的结构上方的掩模的部分的平面图。
图7是图5A中在切割蚀刻工艺之后的结构的等距图。
图8A是图7中的结构在用于形成电极的工艺之后穿过线A-A’的截面图。
图8B示出了图8A在三级存储器阵列中形成第一组导体和第二组导体之后的结构。
图9是根据本公开的实施例的用于制造结合图1A-1B描述的晶体管的方法。
图10A是形成在衬底之上的电极的截面图。
图10B示出了图10A在用于在电极之上的第一电介质上形成材料层叠层的工艺之后的结构。
图10C示出了图10B在材料层叠层中形成开口之后的结构。
图10D示出了图10C在开口中形成栅极电介质层之后的结构。
图10E示出了图10D在用于从电极之上蚀刻和去除栅极电介质层的部分的工艺之后的结构。
图10F示出了图10E在电极上的开口中和栅极电介质层上形成用于沟道层的材料之后的结构。
图10G示出了图10F在开口中形成第二电介质之后的结构。
图10H示出了图10G在用于相对于栅极电介质层和沟道层选择性地使第二电介质凹陷的工艺之后的结构。
图10I示出了图10H在形成顶部电极之后的结构。
图11是其中源极结构和漏极结构各自具有相同横向厚度的晶体管结构的截面图。
图12A是晶体管阵列的截面图。
图12B是根据本公开的实施例的逻辑晶体管阵列上的分层存储器阵列的截面图。
图13是包括与存储器器件阵列耦合以实现解码器晶体管占用面积缩小的柱状选择晶体管阵列的计算系统的示例的框图。
图14是系统的示例的框图，其中存储器包括与存储器器件阵列耦合以实现解码器晶体管占用面积缩小的柱状选择晶体管阵列。
具体实施方式
下面描述用于3-D交叉点的柱状选择晶体管和制造方法。在以下描述中，阐述了许多具体细节(例如，结构方案和详细的制造方法)，以便提供对本公开的实施例的透彻理解。对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，不太详细地描述了公知的特征(例如，与场效应晶体管(FET)和存储器或选择器元件相关联的操作)，以免使本公开的实施例难以理解。此外，图中所示的各种实施例是说明性表示，不一定按比例绘制。
在一些实例中，在以下描述中，以框图形式而非详细地示出公知的方法和器件，以避免使本公开难以理解。在整个说明书中，对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合实施例描述的特定特征、结构、功能或特性包括在本公开的至少一个实施例中。因此，在本说明书全文中各处出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指本公开的同一实施例。此外，特定的特征、结构、功能或特性可以以任何合适的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要与这两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的即可。
如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解，如在本文中所使用的术语“和/或”指代并涵盖相关联的所列项中的一个或多个的任何和所有可能的组合。
术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解，这些术语不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接的物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其他中间元件)的物理、电或磁接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。
如在本文中所使用的术语“上方”、“下方”、“之间”和“上”是指一个部件或材料相对于其他部件或材料的相对位置，其中此类物理关系是值得注意的。例如，在材料的上下文中，一种材料设置在另一种材料上方或下方，可以是直接接触，或者可以是具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以直接与这两层接触或可以具有一个或多个中间层。相反，在第二材料“上”的第一材料与该第二材料直接接触。在部件组件的上下文中将进行类似的区分。如在整个说明书和权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项的列表可以表示所列术语的任意组合。
术语“相邻”在此通常指物体的位置横向地靠近(例如，紧挨着靠近，在它们之间具有一个或多个物体)或毗连另一物体(例如，邻接另一物体)。
术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。
术语“器件”通常可以指根据该术语的使用的上下文而定的装置。例如，器件可以指层或结构的堆叠、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，器件是三维结构，其具有沿着x-y-z笛卡尔坐标系的x-y方向的平面和沿着该坐标系的z方向的高度。器件的平面也可以是包括该器件的装置的平面。
如在说明书全文和权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项的列表可以表示所列术语的任意组合。
除非在它们使用的明确上下文中另有说明，否则术语“基本上相等”、“大约相等”和“近似相等”意味着在如此描述的两个物体之间仅存在偶然的变化。在本领域中，这种变化通常不超过预定目标值的+/-10％。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等，如果有的话，用于描述性目的，而不一定用于描述永久的相对位置。例如，如在本文中所使用的术语“上方”、“下方”、“前侧”、“后侧”、“顶部”、“底部”、“上方”、“下方”和“上”是指一个部件、结构或材料相对于器件内的其他所提及的部件、结构或材料的相对位置，其中此类物理关系是值得注意的。这些术语在本文中仅用于描述目的，并且主要在器件z轴的上下文中使用，因此可以相对于器件的取向。因此，如果器件相对于所提供的图的上下文倒置定向，则在本文提供的图的上下文中的第二材料“上方”的第一材料也可以在第二材料“下方”。在材料的上下文中，设置在另一种材料上方或下方的一种材料可以直接接触或者可以具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以直接与这两层接触或可以具有一个或多个中间层。相反，第二材料“上”的第一材料与第二材料直接接触。在部件组件的上下文中将作出类似的区分。
术语“之间”可以在器件的z轴、x轴或y轴的上下文中使用。在两种其他材料之间的材料可以与那些材料中的一者或两者接触，或者其可以通过一种或多种中间材料与其他两种材料都分离。因此，在两种其他材料“之间”的材料可以与其他两种材料中的任一种接触，或者其可以通过中间材料耦合到其他两种材料。在两个其他器件之间的器件可以直接连接到那些器件中的一者或两者，或者其可以通过一个或多个中间器件与其他两个器件都分离。
存储器单元与大的解码器晶体管阵列结合使用以用于各种3-D交叉点存储器应用。3-D交叉点存储器阵列通常包括在第一平面上的一系列字线和在第一平面之上的第二平面上的一系列位线，其中字线正交地交叉于位线上方(或反之亦然)。存储器单元位于字线与位线之间的每个交叠点(交叉点)处，其中存储器单元将字线与对应位线耦合以形成单个存储器阵列层叠或本文中的层叠。
在实施例中，交叉点存储器单元的有效单元尺寸等于单元间距平方除以层叠数量。在一些实施例中，存储器层叠的数量大约为6或更少。当达到存储器层叠的数量的上限时，存储器缩小可由某一存储器间距(存储器单元之间的横向间隔)限制。可以通过间距缩小和堆叠层(增加层叠的数量)在常规3-D交叉点存储器中增加存储密度。然而，根据制造每个层叠所需的工艺操作的数量，随着层叠的增多，生产成本可能显著增加。
然而，发明人设计了一种布置，其可以增加存储器器件结构中的叠层的数量而不会伴随地增加存储器器件的生产成本。根据本公开的实施例，存储器器件结构包括存储器单元，其中存储器元件与每个存储器单元中的选择器元件横向耦合。在另外的实施例中，存储器器件结构可以包括在平面上在两个正交方向上延伸以形成层级或层叠的阵列中的多个存储器单元。存储器器件结构可以包括堆叠的多个层叠。在操作期间，存储器器件结构可以允许选择唯一的一组字线、位线和层级/层叠地址以存取一对存储器单元。
本文所述的存储器器件结构可以有利地减少解码器或编程晶体管的数量，从而提供芯片面积的减小。解码器晶体管可以个别地与每条字线和位线耦合以寻址层级中的特定存储器单元。当存储器单元的数量增加时，位线和字线的数量与寻址每个存储器单元(位单元)所需的解码器晶体管的数量成比例地增加。为了在交叉点阵列附近(例如，在交叉点存储器阵列下方)容纳较大数量的解码器晶体管，可以增加字线和位线的相对长度。或者，解码器晶体管可以占据与存储器阵列横向相邻的区域。在任一示例中，都可以利用较大的芯片面积。
增加存储器单元的层(层级)的数量以形成3维阵列可以增加每单位面积的存储密度。然而，增加存储器单元的数量也成比例地增加所需的解码器晶体管的数量。在一些示例中，单个层级可以包括4K条位线和4K条字线。因此，单个4K乘4K层级可需要8K个解码器晶体管。因为解码器晶体管的数量与层级的数量成比例地增加，所以针对给定管芯尺寸实现高密度存储器阵列可能具有高度的挑战性。
根据一些实施例，层级中的多个(例如，两个)存储器单元通过公共电极耦合以减少解码器晶体管的数量。公共电极可以进一步耦合到正下方的解码器晶体管的源极或漏极。除了通过公共电极耦合多个存储器单元以减少解码器晶体管的总数之外，将解码器晶体管限制在存储器单元的占用面积内也有利于减少器件占用面积。
根据实施例的存储器器件结构的另一优点是可以同时制造各个层级中的存储器单元，这可以显著减少每存储器单元的制造成本。
图1A是包括与分层存储器结构103耦合的垂直柱状选择晶体管102的存储器器件结构100的截面图。如图所示，柱状选择晶体管102包括在源极结构106和漏极结构108之间的沟道层104。如图所示，沟道层104沿柱状选择晶体管102的纵轴(沿图中的y轴)取向。柱状选择晶体管102还包括与沟道层104相邻的栅极电极110。栅极电极110在与纵轴正交的方向(沿x轴)上具有长度。栅极电介质层111在栅极电极110和沟道层104之间。存储器器件结构100进一步包括互连112，其中互连112与柱状选择晶体管102的纵轴共线。在说明性实施例中，互连112的端子112A与漏极结构108耦合。在示例性实施例中，互连112通过柱状选择晶体管102耦合到互连113。互连113代表存储器器件结构100中的位线。在说明性实施例中，互连113在源极结构106下方并耦合到源极结构106。
如图所示，柱状选择晶体管102是薄膜晶体管。在说明性实施例中，沟道层104包括水平沟道部分104A和垂直沟道部分104B。水平部分104A与源极结构106相邻，并且垂直部分104B与栅极电介质层111相邻。沟道层104可以与漏极结构108横向重叠。在说明性实施例中，垂直沟道部分104B横向限制漏极结构108。在其他实施例中，垂直沟道部分104B在漏极结构108下方。沟道层104还与电介质124相邻。电介质124具有沿纵轴的垂直厚度，其调节柱状选择晶体管102的栅极长度LG。柱状选择晶体管102的电栅极长度由栅极电极110沿纵轴的厚度确定。在实施例中，LG在50nm与500nm之间。期望的LG还取决于柱状选择晶体管102的最大操作电压。
在截面图中，栅极电极110沿纵轴(例如，y轴)在空间上远离源极结构106。然而，栅极电极110可以沿着纵轴与漏极结构108重叠。在一些实施例中，栅极电极110可以与漏极结构108横向重叠，其中在沟道层104和栅极电极110之间具有中间电介质124。
图1B是穿过图1A中的线A-A’的平面图。如图所示，柱状选择晶体管102中的各层是围绕电介质124的基本上共形的包覆层。如图所示，沟道层104包覆电介质124，栅极电介质层111包覆沟道层104，并且栅极电极110包覆栅极电介质层111。电介质124具有横向厚度WDE，其基本上大于沟道层104的横向厚度WC和栅极电介质层111的横向厚度WGDL。在实施例中，沟道层104具有在5nm与20nm之间的横向厚度WC。在一些实施例中，栅极电介质层111具有在1nm与3nm之间的横向厚度WG。
栅极电极110在与沟道层104的纵轴正交的方向上具有长度LGE。LGE与LG或图1A中所示的晶体管栅极长度不同。栅极电极110具有宽度WGE。WGE是在沿着互连114或116(在该图中未示出)的方向上沿着z轴测量的。在示例性实施例中，WGE小于150nm。
再次参考图1A，沿着x轴，漏极结构108具有横向厚度WD，并且源极结构106具有横向厚度WS。在说明性实施例中，WD小于WS。在说明性实施例中，源极结构106具有等于漏极结构108的横向厚度、栅极电介质层111的横向厚度的两倍和沟道层104的横向厚度的两倍的组合总和的横向厚度。
晶体管102通过互连112与分层存储器结构103耦合。分层存储器结构103包括多个层级。在说明性实施例中，示出了两个层级，例如层级132和层级132正上方的层级134。如图所示，层级132包括一对存储器单元118和120以及一对互连，例如正交于互连112(例如，z轴)延伸的互连114和互连116。互连116和114是存储器器件结构100的字线的示例。如图所示，每个存储器单元118和120对称地耦合到互连112的横向地位于相应互连114和116之间的部分。
在说明性实施例中，存储器单元118和120中的每一个包括端子121和在端子121的相对端的端子122。每个存储器单元的端子121或122中的一个耦合到晶体管102(通过互连112)，并且端子121或122中的第二个与互连114或116耦合。如图所示，每个存储器单元的端子121耦合到互连112，并且每个存储器单元的端子122耦合到互连114或互连116。在说明性实施例中，每个存储器单元118和120的端子121分别耦合到在层级132内的互连112的端子112B和112C。同样如图所示，存储器单元118的端子122与互连114耦合，并且存储器单元120的端子122与互连116耦合。
在说明性实施例中，分层存储器结构103还包括对称地耦合到层级134内的互连112的部分的另外一对存储器单元136和138。在示例性实施例中，存储器单元136和138分别位于存储器单元118和120正上方。层级134还包括一对互连，例如分别在互连114和116上方并与其平行的互连140和互连142。互连140和142是存储器器件结构100的字线的示例。在说明性实施例中，每个存储器单元136和138的端子121分别耦合到互连112的端子112D和112E。如图所示，存储器单元136的端子122与互连140耦合，并且存储器单元138的端子122与互连142耦合。
应当理解，可以独立地对互连114、116、140和142施加偏置电压，以对存储器器件结构100中的四个存储器单元118、120、136或138中的任一个进行编程。
层级134与层级132沿沟道层104的纵轴(例如，y轴)间隔开距离STT。在实施例中，STT在5nm与30nm之间。层级132和层级134各自具有沿沟道层104的纵轴测量的垂直厚度TT。在实施例中，TT在5nm至20nm之间。
如图所示，互连结构112具有横向厚度WI，其中WI是沿x方向测量的。如图所示，每个存储器单元118与120具有横向厚度WMC，其在100nm与120nm之间。在说明性实施例中，互连140和142沿x轴以横向厚度WEE间隔开，该横向厚度等于存储器单元118和120的组合横向厚度和互连结构112的横向厚度WI，由等式[1]给出：
WEE＝WI+2*WMC [1]
其中，WMC是存储器单元118、120、136和138中的每一个的横向厚度。在示例性实施例中，WMC对于每个存储器单元118、120、136和138是相同的或基本相同的。WI可以与WMC成比例地增加或减少以保持WEE固定。
柱状选择晶体管102的特征的横向厚度与层级132中的存储器单元118和120以及互连112的尺寸有关。WEE可以大于WS或与WS相当。然而，对于功能性，将WS与存储器阵列的另一横向尺寸进行比较是有利的。为了防止(在阵列中的)相邻晶体管的栅极电介质层连接，源极触点具有横向厚度WS，其与存储器单元的横向厚度WMU相关，由下面的等式[2]和[3]描述：
WS<WMU [2]
其中，WMU＝WI+2*(WMC+1/2WE) [3]，
其中，WE等于互连140和142的横向厚度。在实施例中，WE在35nm与50nm之间。
分层存储器结构103的特征的横向厚度还可以与柱状选择晶体管102的特征的横向厚度相关。在说明性实施例中，WI小于WS。在实施例中，WI在50nm与70nm之间，并且WS至少为200nm但小于300nm。在实施例中，源极结构106具有小于存储器单元的横向厚度的两倍的横向厚度。即，WS小于2*WMC。
在实施例中，晶体管沟道层104包括适用于薄膜晶体管沟道的多晶或非晶材料。在一些实施例中，沟道层104包括n型半导体材料。n型半导体材料的示例包括In、Ga、Zn、Mg、Al、Sn、Hf、O、W中的两种或更多种，例如In2O3、Ga2O3、ZnO、InGaZnO、InZnO、InGaO、GaZnO、InAlO、InSnO、InMgO、InWO、GaZnMgO、GaZnSnO、GaAlZnO、GaAlSnO、HfZnO、HfInZnO、HfAlGaZnO或InMgZnO。
n型晶体管沟道层104可以掺杂有例如Ti、W、Cu、Mn、Mg、Fe、Hf、Al、Ni、CO或Ru。在一些实施例中，沟道层104包括1016至1020个原子/cm3之间的掺杂剂浓度。在其他实施例中，沟道层104包括p型材料。p型半导体材料的示例包括CuOx(其中x为1或2)、NbO、NiO、CoO、SnO、Cu2O、AgAlO、CuAlO3、AlScOC、Sr3BPO3、La2SiO4Se、LaCuSe、Rb2Sn2O3、La2O2S2、K2Sn2O3、Na2FeOSe2或ZnRh2O4。沟道层104的厚度可以是材料相关的，并且可以在1nm与80nm之间。
在实施例中，栅极电介质层111包括具有高介电常数的材料或高K材料。栅极电介质层111的示例包括氧和诸如铪、硅、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌或锌的元素中的一种或多种。可以用于栅极电介质层111的高K材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。
在实施例中，栅极电极110包括至少一个P型功函数金属或N型功函数金属，取决于晶体管是P-FET晶体管还是N-FET晶体管。N型材料的示例包括铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽或碳化铝)，并且P型材料的示例包括钌、钯、铂、钴、镍、或导电金属氧化物(例如，氧化钌)。
在实施例中，互连112包括铜、钨、钽、钛、铪、锆、铝、银、锡、铅、钌、钼、钴、以及它们的合金、或包括氮和铜、钨、钽、钛、铪、锆、铝、银、钛、锡或铅中的一种或多种的化合物。在一些实施例中，互连112包括金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽或碳化铝。
在实施例中，互连114和116各自包括铜、钨、钽、钛、铪、锆、铝、银、锡、铅、钌、钼、钴、以及它们的合金、或包括氮和铜、钨、钽、钛、铪、锆、铝、银、钛、锡或铅中的一种或多种的合金。在一些实施例中，互连112包括金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽或碳化铝。
在实施例中，互连140和142各自包括铜、钨、钽、钛、铪、锆、铝、银、锡、铅、钌、钼、钴、以及它们的合金、或包括氮和铜、钨、钽、钛、铪、锆、铝、银、钛、锡或铅中的一种或多种的合金。在一些实施例中，互连112包括金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽或碳化铝。
在实施例中，存储器单元部分118A、120A、136A和138A各自包括与非易失性存储器元件串联耦合的选择器元件。
图1C是诸如存储器单元118的存储器单元的截面图。在说明性实施例中，存储器单元118包括通过端子130耦合的存储器元件126和选择器元件128。在实施例中，存储器单元118、120、136或138的所有存储器元件126或所有选择器元件128通过端子121同时耦合到互连112(虚线框中)。例如，如图所示，存储器元件126与端子121相邻，并且选择器元件128与端子122相邻。在其他实施例中，存储器元件126与端子122相邻，并且选择器元件128与端子122相邻(未示出配置)。再次参考图1A，为了操作上有利，在柱状选择晶体管102中的栅极电极110和源极结构106上的相对于互连112的电压偏置的组合可以激励层级132和134内的每一对存储器单元。相对于互连112对称布置在每个存储器单元118、120、136或138内的选择器元件或存储元件可以实现统一的编程操作，例如，在丝状物电阻随机存取存储器器件中的置位或复位。然而，虽然所有存储器单元118、120、136和138的端子121可以由晶体管102通电，但是可以通过在互连114、116、140和142中的任何一个上施加偏置电压来选择单个存储器单元进行编程。
在一些实施例中，存储器元件126直接与选择器元件128相邻，如图1D中所示。在一些这样的实施例中，例如，在存储器元件126中的一个或多个切换层与选择器元件128内的一个或多个绝缘体层之间不存在电极。在本文中分别说明存储器元件126和选择器元件128的切换层和绝缘体层的描述。
图2A是存储器元件的截面图。在一些实施例中，给定层级132或134内的所有存储器单元具有相同配置。存储器元件可以包括相变存储器(PCM)、电阻随机存取存储器(R-RAM)、双向阈值切换(OTS)存储器或导电桥RAM(CBRAM)。
在一个实施例中，存储器元件126是电阻随机存取存储器(RRAM)器件。在所示的实施例中，存储器元件126包括电极202、与电极202相邻的切换层204、与切换层204相邻的氧交换层206、以及与氧交换层206相邻的电极208。切换层204和氧交换层206可以统称为存储层207。在电极202包括端子121的材料的实施例中，切换层204可以直接与端子121相邻。在一些这样的实施例中，电极208在存在时可以直接与选择器元件相邻，例如图1C中所示的选择器元件128。
再次参考图2A，在实施例中，电极202包括非晶层。在实施例中，电极202是形貌平滑的电极。在实施例中，电极202包括诸如W、Ta、Mo、Ru、Co TaN或TiN的材料。在实施例中，电极202具有在1nm与10nm之间的横向厚度。在实施例中，电极208包括诸如W、Ta、Mo、Ru、CoTaN或TiN的材料。在实施例中，电极208具有在1nm与10nm之间的横向厚度。在实施例中，电极202和电极208包括相同的材料以促进对称RRAM切换特性。
切换层204可以是金属氧化物，例如包括氧和一种或多种金属(例如但不限于Hf、Zr、Ti、Ta或W)的原子。在钛或铪、或具有+4氧化态的钽的情况下，切换层204具有化学组分MOX，其中O是氧，并且X是或基本上接近2。在具有+5氧化态的钽的情况下，切换层204具有化学组分M2OX，其中O是氧，X是或基本上接近5。在实施例中，切换层204具有在1nm与5nm之间的厚度。
氧交换层206用作氧空位的源或O2-的接收体。在实施例中，氧交换层206由金属构成，例如但不限于铪、钽或钛。在实施例中，氧交换层206具有在5nm与20nm之间的厚度。在实施例中，氧交换层206的厚度是切换层204的厚度的至少两倍。在另一个实施例中，氧交换层206的厚度是切换层204的厚度的至少两倍。存储层207的组合横向厚度可以在3nm与15nm之间。在实施例中，存储器元件126具有在15nm与35nm之间的横向厚度WM。在实施例中，存储器元件126具有在5nm与35nm之间的垂直厚度TV。在电极202包括与端子121(未示出)的材料相同的材料的实施例中，存储器元件不包括单独的电极202。在一些这样的实施例中，在存储器元件126直接与选择器元件128(未示出)的绝缘体相邻的情况下，元件126具有在7nm与15nm之间的横向厚度WM。
在其他实施例中，非易失性存储元件126仅包括电极202和208以及其间的绝缘体209，如图2B所示。在一些这样的实施例中，绝缘体层209呈现电荷载流子隧穿行为。在一些这样的实施例中，绝缘体层209包括氧和金属，例如但不限于铝、铪、钽和钛。在另外的实施例中，绝缘体层209也掺杂有一种或多种金属(例如但不限于铜、银或金)的原子。在一些这样的实施例中，将绝缘体层209掺杂到2％至10％(原子)之间的浓度，具有诸如铜、银或金的一种或多种金属的原子。在实施例中，绝缘体层209具有2nm至5nm之间的厚度。
在另一实施例中，绝缘体层209包括阈值切换材料，例如相变材料。在一些示例中，绝缘体层209可以包括相变材料，该相变材料呈现由两个不同电阻表征的至少两种不同的电状态，即导电状态和电阻状态。在一些示例中，相变材料呈现至少两种不同的材料状态，即对应于两种不同电阻状态的非晶和结晶。在实施例中，处于完全结晶相的相变材料是导电的，并且当相变材料处于非晶态时是电阻性的。然而，通过调整给定体积的相变材料中的结晶相和非晶相的相对程度，可以调节相变材料的电阻。在实施例中，可以通过例如在电极202和208之间施加电压偏置以引起焦耳加热而以特定方式加热和冷却相变材料来设置相变材料的电阻状态。
在实施例中，相变材料包括Ge和Te。在实施例中，相变材料还包括Sb。在实施例中，相变材料包括Ge、Te和Sb的三元合金，例如Ge2Sb2Te5。在实施例中，相变材料包括二元合金、三元合金或四元合金，其包括来自V族元素周期表的至少一种元素，例如Te、Se或S。在实施例中，相变材料包括包含Te、Se或S中的至少一种的二元合金、三元合金或四元合金，其中所述合金还包括来自V族元素周期表的一种元素，例如Sb。在实施例中，相变材料包括诸如银、铟、镓、氮、硅或锗的掺杂剂。在实施例中，掺杂剂浓度在相变材料的总组分的5％与20％之间。在实施例中，绝缘体层209具有在2nm与15nm之间的厚度(例如沿x轴测量的)。
图2C是根据本公开的实施例的选择器元件128的结构的截面图。如图所示，选择器器件包括金属-绝缘体-金属(MIM)叠层。选择器元件128的MIM叠层包括选择器电极210以及选择器电极210与选择器电极212之间的绝缘体层211。在实施例中，绝缘体层211包括双向阈值切换材料。在实施例中，绝缘体包括Ge、As和Se的合金，例如GeAsSe、GeSe或AsSe。在一些实施例中，Ge、As和Se的合金可以包括掺杂剂，例如掺杂As的GeSe、掺杂Ge的AsSe或掺杂有In、Te或Sb的GeAsSe。在实施例中，绝缘体层211具有取决于材料的厚度。在示例性实施例中，该厚度在5nm与30nm之间。电极210和212可以包括与电极202和208的材料相同或基本相同的材料。
在另一实施例中，绝缘体层211包括可以经历可逆的绝缘体到金属的转变的材料。在实施例中，转变由热过程触发。在另一实施例中，该转变由电过程触发。绝缘体到金属的转变的特征在于高电阻绝缘体状态和低电阻金属状态。在一些这样的实施例中，绝缘体层转变包括丝状物导电的形成，其中丝状物可以延伸穿过绝缘体以耦合选择器电极210和212。这种丝状物的范围可以在绝缘体和金属状态之间的转变期间根据跨选择器电极210和212产生的电压进行调节。在一些这样的实施例中，绝缘体层211包括氧和一种或多种金属(例如但不限于铌、钒和钽)的原子。在一些具体示例中，绝缘体层211包括氧化钒(IV)(VO2)和氧化钒(V)(V2O5)以及氧化铌(V)(Nb2O5)。在一个具体示例中，绝缘体层211包括氧化铌(V)(Nb2O5)，并且可以呈现丝状物导电。当绝缘体层211包括呈现丝状物导电的材料时，在绝缘体层211内可以出现丝状物。在实施例中，绝缘体层211是非晶的。在实施例中，可以经历绝缘体到金属转变的绝缘体层211具有在5nm与30nm之间的厚度。
在绝缘体到金属转变将要发生的一些实施例中，绝缘体层211还包括诸如银、铜或金的掺杂剂。在实施例中，掺杂剂浓度在绝缘体层211的总组分的0.1-10％之间。0.1-10％之间的掺杂剂浓度可以促进丝状物导电。减小绝缘层211的厚度可以减小跨选择器电极210和212用于形成丝状物导电所需的电压量，但是可能导致不稳定的丝状物的击穿和劣化。在实施例中，选择器电极210包括诸如TiN和TaN的导电材料或诸如Ta、W或Pt的金属。在实施例中，选择器电极210具有在2nm与10nm之间的厚度。在实施例中，选择器电极212包括诸如TiN和TaN的导电材料或诸如Ta、W或Pt的金属。在实施例中，选择器电极212具有在2nm与25nm之间的横向厚度。在实施例中，选择器元件128具有在5nm与35nm之间的垂直厚度TV。
图2D是包括端子121和122以及端子121和122之间的绝缘体层214的存储器单元118的截面图，绝缘体层214包括选择器和存储器单元的特性。在一些这样的实施例中，绝缘体层214包括双向阈值切换材料，例如可以用作内置选择器存储器的层211。在实施例中，绝缘体层214可以呈现选择器或存储器行为，其取决于在端子121和端子122之间施加的电压脉冲的极性和幅度。在一个实施例中，绝缘体呈现类RRAM行为，其中所施加的电压引起绝缘体层214中的电阻变化。电脉冲的施加将绝缘层214中的掺杂剂驱向端子121或122，并且改变绝缘层214的电化学电势。电化学电势的变化可以表现为电阻变化。在其他实施例中，一次性电压脉冲(OTP)的施加引起电击穿并允许通过绝缘体层214的传导，这是类似于选择器的行为。
在一些这样的实施例中，存储器元件的绝缘体层209或存储层207直接与选择器元件的绝缘体层211相邻，如图2E所示。在一些这样的实施例中，在绝缘体层209或存储层207与绝缘体层211之间没有电极。在一些这样的实施例中，端子121和122中的每一个还可以用作存储器单元118的电极。
图3A是多层级存储器阵列300的结构的等距图。在说明性实施例中，多层级存储器阵列300包括沿x轴的晶体管的阵列302(在本文中为晶体管阵列302)。在说明性实施例中，晶体管阵列302包括柱状选择晶体管102、304A、304B和304C。如图所示，每个柱状选择晶体管102、304A、304B和304C与诸如互连112的互连耦合。如图所示，晶体管304A与互连306A耦合，晶体管304B与互连306B耦合，并且晶体管304C与互连306C耦合。在示例性实施例中，晶体管304A、304B和304C与柱状选择晶体管102基本相同，并且栅极电极110在每个柱状选择晶体管102、304A、304B和304C之间共享。在栅极电极110包括功函数金属和填充金属的实施例中，功函数金属包覆栅极电介质层111。
在说明性实施例中，互连306A与晶体管304A的纵轴(例如，y轴)共线，互连306B与晶体管304B的纵轴共线，并且互连306C与晶体管304A的纵轴共线。互连306A、306B和306C包括与互连112的材料相同或基本相同的材料。
层级132还包括在纵向方向上延伸的互连与沿水平方向延伸的电极之间的单个存储器单元。例如，存储器单元308耦合在互连116和互连306A之间，并且存储器单元310耦合在互连306A和电极312之间。存储器单元308和310包括存储器单元118或120的一个或多个特征。互连116在存储器单元308和120之间共享。
多层级存储器阵列300还包括与晶体管阵列302平行的多个晶体管阵列。在说明性实施例中，存在与晶体管阵列302平行的8个晶体管阵列。在其他实施例中，晶体管阵列的数量大于8。每个阵列包括晶体管阵列302的一个或多个特征。在说明性实施例中，晶体管阵列314与阵列302相邻但分离。不同晶体管阵列内的每个栅极电极(例如，电极110、316、318、320、322、324、326和328)可以各自电耦合到相应的布线导体(未示出)。
如图所示，单个层级上的两个或更多个互连耦合到两个横向延伸部中的一个，例如横向延伸部330。在说明性实施例中，互连116和331耦合到同一横向延伸部330。如图所示，层级333中的互连332与两个横向延伸部中的第二个耦合，其中两个横向延伸部中的第二个在多层级存储器阵列300的前景中，且为清晰起见未示出。横向延伸部330包括与互连116的材料相同的材料。
图3B是穿过图3A中的层级132的中间平面(沿着线A-A’)的晶体管阵列302和314的部分的平面图。如图所示，晶体管阵列314的栅极电极316(虚线框中)在互连334、互连116和互连336下方横向延伸。还示出了晶体管阵列302的栅极电极110(虚线框中)，其在互连112、互连116和互连306下方横向延伸。为清楚起见，图中仅示出两个晶体管阵列302和314。
栅极电极110和316沿z轴分开距离DTT。在实施例中，DTT在40nm与70nm之间。在示例性实施例中，间隔DTT小于WGE。存储器单元118与338之间的(例如，沿着z轴的)横向距离LMC对栅极电极110和306的最大宽度WGE设置了约束。在实施例中，DTT小于60nm。最小单元面积由LMC和WEE(互连112和306之间的横向间隔)的乘积确定。
当栅极电极110延伸并且电耦合每个柱状选择晶体管102、304A等时，每个晶体管的源极结构以间隔STR彼此横向远离。在实施例中，STR在50nm与70nm之间。
在说明性实施例中，互连116沿z轴延伸，与存储器单元118、120等的横向布置正交，以及与互连112、306、334和336正交。在平面图实施例中，横向延伸部330与单个互连116连接。横向延伸部330可以与多个互连(例如，与互连116(在X-Z平面上)平行的互连)连接，以实现对层级132上的多个存储器单元的选择性寻址。
图3C是穿过图3A中的层级132的中间平面(沿着线A-A’)的晶体管阵列302和314的部分的平面图。在说明性实施例中，互连113耦合到晶体管102的源极结构106和晶体管344的源极结构340。晶体管344是晶体管阵列314中的晶体管。互连结构340有利地使得来自不同晶体管阵列(例如，302和314)的多个晶体管的源极结构能够同时被激励。为清楚起见，图中仅示出两个晶体管阵列302和314。
另外，如图所示，互连344耦合到晶体管304A的源极结构346和晶体管350的源极结构348。晶体管350是晶体管阵列314中的晶体管。互连结构344有利地使得来自不同晶体管阵列(例如，302和314)的多个晶体管的源极结构能够被同时激励。互连113和344可以独立地操作。
图4A-8示出了与用于制造存储器单元(例如，存储器单元118或120)的操作相关联的各种截面和等距图。
图4A示出了形成在电介质402之上的材料层叠层400。在说明性实施例中，形成材料层叠层400包括形成多个双层404，其中每个双层404包括电介质层406和在电介质层406上的电介质层408。在实施例中，通过(PECVD)或化学气相沉积(CVD)工艺来毯式沉积电介质层406。在实施例中，电介质层406包括硅以及氮或碳中的至少一种，例如氮化硅或碳化硅。在形成柱状过孔期间，最下面的双层中的电介质层406用作蚀刻停止层。继续沉积工艺，其中在电介质层406上沉积电介质层408。在实施例中，电介质层408包括硅和氧。在其他实施例中，电介质层408包括硅和氧以及氮或碳中的至少一种。电介质层406的材料不同于电介质层408的材料，其中电介质层406或电介质层408中的一个可以相对于另一个被选择性地去除或蚀刻。可以通过(PECVD)或化学气相沉积(CVD)工艺将电介质层408毯式沉积至20nm与40nm之间的厚度。电介质层408的厚度确定可以形成的存储器单元的最大厚度。继续沉积工艺，其中形成多个双层404。
在实施例中，电介质402包括硅以及氧、氮或碳中的一种或多种，例如氧化硅、氮氧化硅、氮化硅、碳氧化硅或碳化硅。
图4B是图4A中在用于进行掩模和蚀刻以形成阶梯结构的工艺之后的结构的截面图。在实施例中，利用等离子体蚀刻工艺来掩模和蚀刻各个双层中的电介质层406和408。在实施例中，阶梯结构代表本文所讨论的多个横向延伸部。在实施例中，电介质408的最低层表示结合图3A描述的横向延伸部330(在形成导电横向延伸部330之前)。
图4C是图4B中在用于蚀刻和形成多个开口412和413的工艺之后的结构的材料层叠层部分410的截面图。在实施例中，利用等离子体蚀刻工艺来蚀刻多个双层404。在实施例中，开口412和413相对于电介质402的最高表面具有基本上垂直的侧壁轮廓。
图4D示出了图4C在用于相对于电介质408和402选择性地使电介质406的部分横向凹陷以形成多个凹陷409的工艺之后的结构。在实施例中，可以通过原子层蚀刻工艺、等离子体蚀刻工艺、湿法化学工艺或其组合形成横向凹陷。
在实施例中，材料层叠层部分410A、410B和410C中的电介质406中的横向凹陷具有基本相似的宽度。在实施例中，横向凹陷具有宽度WM，选择该宽度以适应存储器单元(例如，存储器单元118)的形成。另外，在截面图中，电介质406在每个双层404中具有三个部分406A、406B和406C。例如，部分406A在材料层叠层部分410A内，部分406B在材料层叠层部分410B内，并且部分406C在材料层叠层部分410C内。在实施例中，材料层叠层部分410A和410C具有被选择为适应一个存储器单元的形成的宽度，并且材料层叠层部分410B具有被选择为适应邻近于电介质406的两个存储器单元的形成的宽度。
电介质406是将在下游操作中替代层级的导体材料(例如，导体124或126)的材料。电介质406具有表示层级(例如，层级132或134)的厚度的垂直厚度。
图4E示出图4D在邻近于电介质406的多个横向凹陷中的开口412和413中形成电极材料414之后的结构。在实施例中，电极材料414也沉积在电介质402上。在实施例中，电极材料包括与互连114或116的材料相同或基本相同的材料。
图4F示出了图4E在用于从多个开口412和413以及从邻近于电介质406的横向凹陷409的部分蚀刻和去除电极材料414的部分的工艺之后的结构。电极材料414的部分保持与两个交替的电介质层408之间的电介质406相邻。在实施例中，通过原子层蚀刻、等离子体蚀刻工艺、湿法蚀刻工艺或其组合来去除电极材料414。在说明性实施例中，还从电介质402的表面去除电极材料414。
图4G示出了图4F在开口412和413中以及在邻近于电极材料414的多个凹陷409内沉积选择器材料416之后的结构。也邻近于电介质408沉积选择器材料416。可以通过原子层沉积工艺来沉积一层或多层选择器材料416。在实施例中，也在电介质402上沉积选择器材料416。
图4H示出了图4G在用于从邻近于电极材料414的横向凹陷409的部分蚀刻和去除选择器材料416的部分的工艺之后的结构。选择器材料416的部分保持与两个交替的电介质层408之间的电极材料414相邻。在实施例中，通过原子层蚀刻、等离子体蚀刻工艺、湿法蚀刻工艺或其组合来去除选择器材料416。在说明性实施例中，还从电介质402的表面去除选择器材料416的部分。
图4I示出了图4H在邻近于选择器材料416形成电极材料418之后的结构。在实施例中，用于形成电极材料418的工艺与用于形成电极材料414的工艺相同或基本相同。可以通过原子层沉积工艺将电极材料418沉积在开口412和413中和邻近于选择器材料416的多个凹陷409内。可以蚀刻和去除电极材料418的部分，例如从电介质402上方和从电介质408的侧壁部分以及从多个凹陷409的部分蚀刻和去除电极材料418的部分。
图4J示出了图4I在开口412和413中以及在邻近于电极材料418的多个凹陷409内沉积一层或多层存储材料420之后的结构。也邻近于选择器材料416且在电介质402上沉积存储材料420。在实施例中，通过原子层沉积工艺沉积一层或多层存储材料420以填充多个凹陷409。
图4K示出了图4J在用于从邻近于电极材料418的横向凹陷409的部分以及从两个交替的电介质层408之间蚀刻和去除存储材料420的部分的工艺之后的结构。在实施例中，通过原子层蚀刻、等离子体蚀刻工艺、湿法蚀刻工艺或其组合来去除存储材料420的部分。在说明性实施例中，也从电介质402的表面去除存储材料。
图4L示出了图4K在任何两个交替的电介质层408之间邻近于存储材料420形成电极材料422之后的结构。
在实施例中，用于沉积和去除电极材料422的部分的工艺与用于沉积和去除电极材料414的部分的工艺相同或基本相同。在实施例中，将电极材料422沉积到与两个交替的电介质层408之间的存储材料420相邻的多个凹陷409内。如上所述，蚀刻和去除电极材料422的部分，例如从电介质402上方和从多个凹陷409的部分蚀刻和去除电极材料422的部分。
图5A示出了图4L在开口412和413中形成电介质500之后的结构。在实施例中，在开口412和413中、在电介质402上并且邻近于电介质408、电极材料422沉积电介质500。电介质500可以包括硅以及氧、氮或碳中的一种或多种。然而，电介质500包括可以在随后的下游操作中相对于电介质402、406和408被选择性蚀刻的材料。
图5B是图5A中的结构穿过线A-A’的等距图。如图所示，电介质500由电极材料422横向围绕。在说明性实施例中，电极材料422由存储材料420横向围绕，存储材料420由电极材料418横向围绕，电极材料418由选择器材料416横向围绕，并且选择器材料416由电极材料414横向围绕。在说明性实施例中，两个环状结构的形成可以实现4个存储器单元的形成。
图6A是用于形成个体的存储器单元的切割掩模实施方式的截面图。在说明性实施例中，在图5A的结构上形成掩模600。掩模600具有诸如多个开口602、604的特征。在说明性实施例中，开口602和604用于去除端盖，并且多个开口606将用于形成存储器单元。
图6B是图5A的结构上方的掩模的部分的平面图。在说明性实施例中，开口602和604用于形成隔离的存储器单元。电极材料422、存储材料420、电极材料418、选择器材料和电极材料414的轮廓经由虚线显示，以示出将由掩模600的部分所去除的区域。
图7是图5A中在切割蚀刻工艺之后的结构的等距图。在说明性实施例中，切割蚀刻工艺蚀刻电介质408和406、电介质500、电极材料422、存储材料420、电极材料418和选择器材料416的部分。在说明性实施例中，蚀刻工艺形成单元块700A和700B。在等距图中示出了单个层级。
蚀刻还形成多个分立的电介质块，例如电介质块500A和500B。蚀刻工艺还形成存储器单元700、702、704和706。在说明性实施例中的存储器单元具有矩形棱柱形状。如图所示，存储器单元具有基本上垂直的侧壁表面。在其他实施例中，侧壁可以是锥形的。在一些实施例中，切割蚀刻工艺形成存储器单元700、702、704和706的侧壁，其与电介质部分500A和500B的侧壁基本上共面。在其他实施例中，存储器单元700、702、704、706的侧壁不与电介质部分500A、500B的侧壁共面。
如图所示，分别在存储器单元700与702之间以及704与706之间形成电介质块500A和500B。同样如图所示，蚀刻工艺在每个存储器单元中形成端子121、端子122、端子130、选择器元件128和存储器元件126。在示例性实施例中，在每个单元块中存在16个存储器单元。所期望的存储器单元的数量可以通过掩模600(未示出)的设计来选择。
应当理解，在切割蚀刻工艺之后，电介质406被分成电介质部分406A和电介质部分406B这两部分。
在其他实施例中，可以修改上述过程以更改存储器单元700(例如存储器单元700)的组成。
图8A是图7中的结构在用于形成电极802和804的工艺之后穿过线A-A’的截面图。在说明性实施例中，示出了垂直布置的存储器单元的三个层或层级。在其他实施例中，层级的数量可以高达8个。
在实施例中，去除电介质块500A和500B。在实施例中，等离子体蚀刻、湿法蚀刻或其组合可以用于去除电介质块500A和500B以重新形成开口412和413。在实施例中，在开口412和413中、邻近于每个存储器单元的端子122、并且在电介质402上沉积电极材料。可以在沉积之后抛光电极材料以形成多层级存储器阵列800。
图8B示出了图8A在三级存储器阵列中形成导体800A、800B和800C以及导体804A、804B和804C之后的结构。在实施例中，从图8A的结构去除电介质406A。在实施例中，利用湿法化学工艺来去除与电介质408和端子122相邻的电介质406A并且在交替的电介质层408之间形成开口。然后沉积电极材料以填充到通过去除电介质406A形成的开口中。
在实施例中，从图8A的结构去除电介质406B。在实施例中，利用湿法化学工艺来去除与电介质408和端子122相邻的电介质406B并且在交替的电介质层408之间形成开口。然后沉积电极材料以填充到通过去除电介质406B形成的开口中。可以将电介质406B与电介质406A同时去除。
在实施例中，可以同时去除电介质部分406A和406B，并且可以利用相同的电极材料来形成导体800A、800B、800C和导体804A、804B、804C。
图9是根据本公开的实施例的用于制造结合图1A描述的晶体管的方法900。方法900开始于操作910，其中在衬底之上形成第一电极结构。方法900在操作920处继续，其中在第一电极之上的第一电介质上形成包括栅极电极材料的材料层叠层，随后在栅极电极材料上沉积第二电介质。方法900在操作930处继续，其中在材料层叠层中形成开口并且暴露第一电极。方法900在操作940处继续，其中在开口中形成栅极电介质层。方法900在操作950处继续，其中在栅极电介质层上的开口中形成沟道层。方法900在操作960处继续，其中在开口中形成第二电介质，其中电介质部分地填充开口。方法900在操作970处结束，其中在开口中形成第二电极。
图10A是形成在衬底1001之上的电极1000的截面图。在实施例中，在衬底上毯式沉积电极材料并且对电极材料进行图案化。可以在电极材料上形成光刻掩模。在实施例中，利用等离子体蚀刻工艺来蚀刻电极材料以形成电极1000。
继续该制造过程，其中在电极1000上毯式沉积电介质1002。在实施例中，利用化学机械抛光(CMP)工艺来平坦化电介质1002。然后，如图所示，可以将电介质1002凹陷到电极1000的最高表面1000A处或之上的水平高度。在实施例中，电极1000之上的有限电介质1002厚度防止栅极电极与电极1000短路。在实施例中，衬底1001包括诸如单晶硅、多晶硅和绝缘体上硅(SOI)的材料，以及由诸如III-V族材料的其他半导体材料形成的衬底。在示例性实施例中，衬底1001包括硅以及氧、氮或碳中的至少一种。
图10B示出了图10A在用于在电介质1002上形成材料层叠层1004的工艺之后的结构。在实施例中，工艺涉及在电介质1002上毯式沉积栅极电极材料1006。毯式沉积工艺可以利用PECVD(等离子体增强化学气相沉积)、物理气相沉积(PVD)或化学气相沉积(CVD)技术。在实施例中，栅极电极材料1006包括与上述栅极电极110的材料相同或基本相同的材料。在实施例中，将栅极电极材料沉积到厚度TG，该厚度将确定要形成的柱状晶体管的最大栅极长度。在实施例中，厚度TG在30nm与200nm之间。
继续沉积工艺，其中在栅极电极材料1006上形成电介质1008。在实施例中，电介质1008包括与电介质1002的材料相同或基本相同的材料。
图10C示出了图10B在材料层叠层1004中形成开口1009之后的结构。在实施例中，在电介质1008上形成掩模1011。在实施例中，掩模1011包括光刻胶材料。在实施例中，利用等离子体蚀刻工艺对材料层叠层1004进行图案化以形成开口1009。在实施例中，等离子体蚀刻工艺在电介质1008中形成开口。在示例性实施例中，利用通过对电介质1008具有选择性的蚀刻剂进行的第二蚀刻工艺来继续蚀刻栅极电极材料1006以形成开口1009。蚀刻工艺在栅极电极材料1006中形成侧壁1006A，其与形成于电介质1008中的侧壁1008A基本上共面。继续蚀刻工艺，直到蚀刻电介质1002的部分以暴露下面的电极1000为止。在一些实施例中，电极1000之上的电介质1002的厚度TDE在1nm与3nm之间，并且是在材料层叠层1004的形成期间确定的。
在实施例中，开口1009沿着栅极电极材料1006的长度具有横向厚度WO。在实施例中，WO由一旦形成晶体管就将制造的存储器单元尺寸确定。WO也可以由电极1000的横向厚度、待形成的栅极电介质层和沟道层的最小厚度来确定。
图10D示出了图10C在开口1009中形成栅极电介质层1012之后的结构。在实施例中，通过原子层沉积工艺沉积栅极电介质层1012。ALD工艺可以形成栅极电介质层1012在侧壁1006A和1008A上的基本共形层。在说明性实施例中，栅极电介质层1012也沉积在电极1000上和电介质1008的最高表面1008B上。
图10E示出了图10D在用于从电极1000之上蚀刻和去除栅极电介质层1012的部分的工艺之后的结构。在实施例中，利用各向异性的等离子体蚀刻工艺从电极表面1000A和从电介质表面1008A之上而不是从侧壁1006A和1008A蚀刻和去除栅极电介质层1012。
图10F示出了图10E在电极1000上的开口1009中、邻近于栅极电介质层1012以及在电介质1008上形成沟道层1014之后的结构。在实施例中，可以利用PVD、PECVD、CVD或ALD工艺来沉积沟道层。在实施例中，将沟道层1014沉积到5nm与20nm之间的厚度。
图10G示出了图10F在开口1009中形成电介质1016之后的结构。在实施例中，电介质1016包括与电介质1008不同的材料。在实施例中，电介质1008包括硅、氮以及氧或碳中的一种或多种，并且电介质1016包括硅和氧。在实施例中，以与用于形成电介质1008的沉积工艺基本相同的方式沉积电介质1016。在实施例中，沉积在开口1009中、邻近于沟道层1014以及在栅极电介质层1012的顶部部分上沉积电介质1016。
在沉积工艺之后，将电介质1016平坦化。在实施例中，平坦化工艺包括CMP工艺。
图10H示出了图10G在用于相对于电介质1008、栅极电介质层1012和沟道层1014选择性地使电介质1016凹陷的工艺之后的结构。在示例性实施例中，通过湿法蚀刻工艺使电介质1016凹陷到最高表面1008B下方。在实施例中，可以使电介质1016凹陷到栅极电极材料1006的最高表面1006B的水平高度。
在实施例中，使沟道层1014和栅极电介质层1012都凹陷到最高表面1008B下方，但是凹陷到最高表面1006B之上的水平高度，如虚线1017所示。在实施例中，使沟道层1014和栅极电介质层1012凹陷(由虚线1017指示)到最高表面1008B下方至电介质1016的最高表面1016A的水平高度，其中最高表面1016A在表面1006B之上。
图10I示出了图10H在形成电极1018之后的结构。在实施例中，将电极材料毯式沉积到开口1009中。在实施例中，使用PVD、CVD、PECVD或ALD工艺来毯式沉积电极材料。在说明性实施例中，在电介质1016上、邻近于沟道层1014、在栅极电介质层1012的最高部分上以及在电介质表面1008B上沉积电极材料。在沉积之后，可以通过CMP工艺平坦化电极材料以形成漏极结构1018并且完成柱状选择晶体管1020的形成，如图所示。
在实施例中，漏极结构1018与沟道层1014以及栅极电介质层1012相邻，如图11所示。在一些这样的实施例中，漏极结构1018具有与源极结构1000的横向厚度WS相同或基本相同的横向厚度WD。
虽然结合图10A-10I描述的制造过程示出了用于形成单个晶体管的方法，但是可以通过如图10C所示在材料层叠层1004中形成诸如开口1009的多个开口来形成晶体管阵列。
图12A是包括晶体管1020A和1020B的晶体管阵列1019的截面图。晶体管1020A和1020B具有图10I中所示的柱状选择晶体管1020的一个或多个特征。在说明性实施例中，栅极电极材料1006在柱状选择晶体管1020A和1020B之间共享，并且是上述制造过程的特征。在实施例中，蚀刻栅极电极材料的边缘部分以形成共享栅极电极1022，如图所示的。每个柱状选择晶体管1020A和1020B的相应电极1000之间的横向间隔可以取决于单元间隔、每个存储器单元的横向厚度以及进入图的平面中的栅极电极(例如，沿着z轴)的厚度。
图12B是根据本公开的用于形成存储器器件结构1200的实施例的多层级存储器阵列(例如，形成在包括一对晶体管1020A和1020B的晶体管阵列1019之上的多层级存储器阵列800)的截面图。存储器器件结构1200可以通过结合图4A-8B和图10A-10I描述的过程操作的组合来形成。可以邻近于栅极电极1022和电极1000形成一个或多个布线结构以有助于晶体管1020A和1020B的操作。
图13是包括与存储器器件阵列耦合以实现解码器晶体管占用面积缩小的柱状选择晶体管阵列的计算系统的示例的框图。系统1300表示根据本文中的任何示例的计算设备，并且可以是膝上型计算机、台式计算机、平板计算机、服务器、游戏或娱乐控制系统、嵌入式计算设备或其他电子设备。
系统1300包括存储器1330中的存储器阵列，其可以是根据图3A的存储器器件结构300的示例的存储器阵列。在一个示例中，柱状选择晶体管1390表示根据在本文中提供的任何示例的柱状选择晶体管。柱状选择晶体管使存储器1330能够提供对存储器阵列内的目标单元的选择。与传统解码器晶体管相比，使用所描述的柱状选择晶体管使得能够以较低的能量使用进行选择。
系统1300包括处理器1310。在实施例中，处理器1310可以包括任何类型的微处理器、中央处理单元(CPU)、图形处理单元(GPU)、处理内核或其他处理硬件或组合，以提供对系统1300的指令的处理或执行。处理器1310控制系统1300的整体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑器件(PLD)或这些器件的组合。
在一个示例中，系统1300包括耦合到处理器1310的接口1312，其可以表示用于需要较高带宽连接的系统部件(例如，存储器子系统1320或图形接口部件1340)的较高速度的接口或高吞吐量接口。接口1312表示接口电路。在实施例中，接口1312可以是独立部件或集成到处理器管芯上。接口1312可以作为电路集成到处理器管芯上，或者作为部件集成在芯片上。在存在的情况下，图形接口1340与图形部件接口连接，用于向系统1300的用户提供视觉显示。图形接口1340可以是独立的部件或集成到处理器管芯或片上系统上。在一个示例中，图形接口1340可以驱动向用户提供输出的高清晰度(HD)显示器。在一个示例中，显示器可以包括触摸屏显示器。在一个示例中，图形接口1340基于存储在存储器1330中的数据或基于由处理器1310执行的操作或两者来生成显示。
存储器子系统1320表示系统1300的主存储器，并且为将由处理器1310执行的代码或将在执行例程中使用的数据值提供存储。存储器子系统1320可以包括一个或多个存储器器件1330，例如只读存储器(ROM)、闪速存储器、一种或多种随机存取存储器(RAM)(例如，DRAM或其他存储器器件)、或这些器件的组合。在一些实施例中，存储器子系统1320包括持久存储器(PMem)，其可以提供比传统DRAM更高的RAM容量。3D交叉点是持久存储器的示例。3D交叉点是字节可寻址就地写入(write-in-place)3D交叉点非易失性存储器器件。PMem可以在持久模式下操作，即，利用与层级架构中的选择器集成的非易失性存储器(NVM)器件，以在没有电力施加到存储器子系统1320的情况下存储数据，用于非易失性数据存储。NVM器件是即使中断对器件供电其状态也确定的存储器。NVM器件还可以包括字节可寻址就地写入三维交叉点存储器器件，或其他字节可寻址就地写入NVM器件(也被称为持久存储器)，例如单级或多级相变存储器(PCM)或具有开关的相变存储器(PCMS)、使用硫属化物相变材料(例如，硫属化物玻璃)的NVM器件、包括金属氧化物基底、氧空位基底和导电桥随机存取存储器(CBRAM)的电阻性存储器、纳米线存储器、铁电随机存取存储器(FeRAM，FRAM)、并入忆阻器技术的磁阻随机存取存储器(MRAM)、自旋转移矩(STT)-MRAM、基于自旋电子磁性结存储器的器件、基于磁性隧穿结(MTJ)的器件、基于DW(畴壁)和SOT(自旋轨道转移)的器件、基于晶闸管的存储器器件，或以上任一个的组合，或其他存储器。在其他实施例中，存储器子系统1320包括固态驱动器(SSD)(其包括驻留在NAND封装中用于快速存储的3D交叉点存储器)，或包括一个或多个3D交叉点存储器器件的电路中的双列直插存储器模块(DIMM)。
存储器1330存储并容纳操作系统(OS)1332，以提供用于执行系统1300中的指令的软件平台。另外，应用程序1334可以从存储器1330在OS 1332的软件平台上执行。应用程序1334表示具有其自己的操作逻辑以执行一个或多个功能的程序。进程1336表示向OS 1332或一个或多个应用程序1334或其组合提供辅助功能的代理或例程。OS 1332、应用程序1334和进程1336提供软件逻辑以提供系统1300的功能。在一个示例中，存储器子系统1320包括存储器控制器1322，其是用于生成命令并将命令发布到存储器1330的存储器控制器。将理解，存储器控制器1322可以是处理器1310的物理部分或接口1312的物理部分。例如，存储器控制器1322可以是集成存储器控制器，其集成到具有处理器1310的电路上，例如集成到处理器管芯或片上系统上。
虽然没有具体示出，但是应当理解，系统1300可以包括设备之间的一条或多条总线或总线系统，例如存储器总线、图形总线、接口总线或其他总线。总线或其他信号线可以将部件通信地或电气地耦合在一起，或者既通信地又电气地耦合部件。总线可以包括物理通信线、点对点连接、桥接器、适配器、控制器或其他电路或组合。总线可以包括例如系统总线、外围部件互连(PCI)总线、超传输或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)或其他总线或其组合中的一种或多种。
在一个示例中，系统1300包括接口1314，其可以耦合到接口1312。接口1314可以是比接口1312速度低的接口。在一个示例中，接口1314表示接口电路，其可以包括独立部件和集成电路。在一个示例中，多个用户接口部件或外围部件或两者耦合到接口1314。网络接口1350向系统1300提供通过一个或多个网络与远程设备(例如，服务器或其他计算设备)通信的能力。网络接口1350可以包括以太网适配器、无线互连部件、蜂窝网络互连部件、USB(通用串行总线)或基于其他有线或无线标准的接口或专有接口。网络接口1350可以与远程设备交换数据，这可以包括发送存储在存储器中的数据或接收要存储在存储器中的数据。
在一个示例中，系统1300包括一个或多个输入/输出(I/O)接口1360。I/O接口1360可以包括一个或多个接口部件，通过所述接口部件用户与系统1300交互(例如，音频、字母数字、触觉/触摸、或其他接口)。外围接口1370可以包括上面没有具体提到的任何硬件接口。外围设备通常是指从属连接到系统1300的设备。从属连接是系统1300提供在其上执行操作并且用户与其交互的软件平台或硬件平台或两者的连接。
在一个示例中，系统1300包括存储装置子系统1380，以便以非易失性方式存储数据。在一个示例中，在某些系统实施方式中，存储装置1380的至少某些部件可以与存储器子系统1320的部件重叠。存储装置子系统1380包括存储设备1384，其可以是或者包括用于以非易失性方式存储大量数据的任何常规介质，例如一个或多个包括3D交叉点存储器的磁固态盘、或基于光的盘、或组合。存储设备1384以持久状态(即，尽管中断对系统1300供电，值仍被保持)保持代码或指令和数据1386。存储设备1384一般可以被认为是“存储器”，尽管存储器1330通常是用于向处理器1310提供指令的执行或操作存储器。尽管存储设备1384是非易失性的，但是存储器1330可以包括易失性存储器(即，如果中断对系统1300供电，则数据的值或状态是不确定的)。在一个示例中，存储装置子系统1380包括与存储设备1384接口连接的控制器1382。在一个示例中，控制器1382是接口1314或处理器1310的物理部分，或者可以包括处理器1310和接口1314两者中的电路或逻辑。
电源1302向系统1300的部件提供电力。更具体而言，电源1302通常与系统1300中的一个或多个供电装置1304接口连接，以向系统1300的部件提供电力。在一个示例中，供电装置1304包括AC到DC(交流到直流)适配器以插入到壁装电源插座中。这种AC电力可以是可再生能源(例如，太阳能)电源1302。在一个示例中，电源1302包括DC电源，例如外部AC到DC转换器。在一个示例中，电源1302或供电装置1304包括无线充电硬件以经由接近充电场而进行充电。在一个示例中，电源1302可以包括内部电池或燃料电池源。
图14是包括与存储器器件阵列耦合以实现解码器晶体管占用面积缩小的柱状选择晶体管阵列的系统1400的示例的框图。系统1400表示移动计算设备，例如计算平板电脑、移动电话或智能电话、可穿戴计算设备，或其他移动设备、或嵌入式计算设备。
系统1400包括存储器1462中的存储器阵列，其可以是根据图3的存储器器件结构300的示例的存储器阵列。在一个示例中，柱状选择晶体管1490表示根据在本文中提供的任何示例的柱状选择晶体管。柱状选择晶体管使存储器1462能够提供对存储器阵列内的目标单元的选择。与传统解码器晶体管相比，使用所描述的柱状选择晶体管使得能够以较低的能量使用进行选择。
系统1400包括处理器1410，其执行系统1400的主要处理操作。处理器1410可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件或其他处理装置。由处理器1410执行的处理操作包括在其上执行应用程序和设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、与将系统1400连接到另一设备相关的操作、或组合。处理操作还可以包括与音频I/O、显示I/O或其他接口连接或组合相关的操作。处理器1410可以执行存储在存储器中的数据。处理器1410可以写入或编辑存储在存储器中的数据。
在一个示例中，系统1400包括一个或多个传感器1412。传感器1412表示嵌入式传感器或至外部传感器的接口、或组合。传感器1412使系统1400能够监视或检测其中实现系统1400的环境或设备的一个或多个状况。传感器1412可以包括环境传感器(例如，温度传感器、运动检测器、光检测器、相机、化学传感器(例如，一氧化碳、二氧化碳或其他化学传感器))、压力传感器、加速度计、陀螺仪、医学或生理传感器(例如，生物传感器、心率监视器或用于检测生理属性的其他传感器)、或其他传感器、或组合。传感器1412还可以包括用于生物计量系统(例如，指纹识别系统、面部检测或识别系统、或检测或识别用户特征的其他系统)的传感器。传感器1412应当被广泛地理解，并且不限制可以利用系统1400实现的许多不同类型的传感器。在一个示例中，一个或多个传感器1412经由与处理器1410集成的前端电路耦合到处理器1410。在一个示例中，一个或多个传感器1412经由系统1400的另一部件耦合到处理器1410。
在一个示例中，系统1400包括音频子系统1420，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)部件。音频功能可以包括扬声器或耳机输出以及麦克风输入。用于这种功能的设备可以集成到系统1400中或连接到系统1400。在一个示例中，用户通过提供由处理器1410接收和处理的音频命令来与系统1400交互。
显示子系统1430表示提供视觉显示以呈现给用户的硬件(例如，显示设备)和软件部件(例如，驱动器)。在一个示例中，显示器包括用于用户与计算设备交互的触觉部件或触摸屏元件。显示子系统1430包括显示接口1432，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个示例中，显示接口1432包括与处理器1410分开的逻辑(例如，图形处理器)以执行与显示有关的至少一些处理。在一个示例中，显示子系统1430包括向用户提供输出和输入两者的触摸屏设备。在一个示例中，显示子系统1430包括向用户提供输出的高清晰度(HD)或超高清(UHD)显示器。在一个示例中，显示子系统包括或驱动触摸屏显示器。在一个示例中，显示子系统1430基于存储在存储器中的数据或基于由处理器1410执行的操作或两者来生成显示信息。
I/O控制器1440表示与和用户的交互有关的硬件设备和软件部件。I/O控制器1440可以进行操作以管理作为音频子系统1420或显示子系统1430或两者的部分的硬件。另外，I/O控制器1440示出了连接到系统1400的附加设备的连接点，用户可以通过所述连接点与系统交互。例如，可以附接到系统1400的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或用于与诸如读卡器或其他设备的特定应用一起使用的其他I/O设备。
如上所述，I/O控制器1440可以与音频子系统1420或显示子系统1430或两者交互。例如，通过麦克风或其他音频设备的输入可以提供用于系统1400的一个或多个应用或功能的输入或命令。另外，可以提供音频输出来代替显示输出或作为显示输出的补充。在另一个示例中，如果显示子系统包括触摸屏，则显示设备还用作输入设备，其可以至少部分地由I/O控制器1440管理。在系统1400上还可以有附加的按钮或开关，以提供由I/O控制器1440管理的I/O功能。
在一个示例中，I/O控制器1440管理诸如加速计、相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)或可以包括在系统1400或传感器1412中的其他硬件的设备。输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(例如，对噪声的过滤、针对亮度检测调整显示、应用照相机的闪光灯或其他特征)。
在一个示例中，系统1400包括管理电池电力使用、电池充电以及与功率节省操作相关的特征的功率管理1450。功率管理1450管理来自电源1452的电力，电源1452向系统1400的部件提供电力。在一个示例中，电源1452包括AC到DC(交流到直流)适配器以插入到壁装电源插座中。这种AC电力可以是可再生能源(例如，太阳能、基于运动的电力)。在一个示例中，电源1452仅包括DC功率，其可以由诸如外部AC到DC转换器的DC电源提供。在一个示例中，电源1452包括无线充电硬件以经由接近充电场而进行充电。在一个示例中，电源1452可以包括内部电池或燃料电池源。
存储器子系统1460包括用于在系统1400中存储信息的一个或多个存储器器件1462。存储器子系统1460可以包括非易失性(如果中断对存储器器件供电，则状态不改变)或易失性(如果中断对存储器器件供电，则状态是不确定的)存储器器件，或组合。存储器1460可以存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与系统1400的应用和功能的执行相关的系统数据(无论是长期的还是临时的)。在一个示例中，存储器子系统1460包括存储器控制器1464(其也可以被认为是系统1400的控制的部分，并且可以潜在地被认为是处理器1410的部分)。存储器控制器1464包括调度器，以生成和发出命令来控制对存储器器件1462的访问。
连接1470包括硬件设备(例如，无线或有线连接器和通信硬件、或有线和无线硬件的组合)和软件部件(例如，驱动器、协议栈)以使得系统1400能够与外部设备通信。外部设备可以是单独的设备(例如，其他计算设备)、无线接入点或基站、以及诸如耳机、打印机或其他设备的外围设备。在一个示例中，系统1400与外部设备交换数据以存储在存储器中或显示在显示设备上。交换的数据可以包括要存储在存储器中的数据、或已经存储在存储器中的数据，以进行读取、写入或编辑数据。
连接1470可以包括多个不同类型的连接。概括而言，系统1400被示为具有蜂窝连接1472和无线连接1474。蜂窝连接1472通常是指由无线载波提供的(例如，经由GSM(全球移动通信系统)或其变型或衍生物、CDMA(码分多址)或其变型或衍生物、TDM(时分复用)或其变型或衍生物、LTE(长期演进-也被称为“4G”)或其他蜂窝服务标准提供的)蜂窝网络连接。无线连接1474是指非蜂窝的并且可以包括个域网(例如，蓝牙)、局域网(例如，WiFi)或广域网(例如，WiMax)、或其他无线通信、或组合的无线连接。无线通信是指通过使用调制的电磁辐射经由非固态介质来传输数据。有线通信通过固态通信介质进行。
外设连接1480包括硬件接口和连接器以及软件部件(例如，驱动器、协议栈)以进行外设连接。将理解，系统1400可以是对于其他计算设备而言的外围设备(“至”1482)，以及具有连接到其的外围设备(“自”1484)。系统1400通常具有“对接”连接器，以连接到其他计算设备，用于诸如管理(例如，下载、上传、改变、同步)系统1400上的内容的目的。另外，对接连接器可以允许系统1400连接到某些外围设备，这些外围设备允许系统1400控制例如到视听或其他系统的内容输出。
除了专用对接连接器或其他专用连接硬件之外，系统1400还可以经由公共或基于标准的连接器进行外设连接1480。常见类型可以包括通用串行总线(USB)连接器(其可以包括若干不同硬件接口中的任一个)、包括MiniDisplayPort(MDP)的DisplayPort、高清晰度多媒体接口(HDMI)或其他类型。
在第一示例中，存储器器件结构包括通过垂直互连结构与一对存储器单元耦合的垂直柱状选择晶体管。所述晶体管包括在源极和漏极之间的沟道，其中沟道沿着晶体管的纵轴。所述晶体管还包括与沟道相邻的栅极电极，其中栅极电极在与纵轴正交的第一方向上。栅极电介质层在栅极电极和沟道之间。存储器器件结构还包括第一互连，其中第一互连的第一端子与源极或漏极耦合，并且其中第一互连与纵轴共线。一对第二互连沿着与第一方向和纵轴正交的第二方向。存储器器件结构还包括一对存储器单元，其中存储器单元中的各个存储器单元包括选择器和存储器元件，其中存储器单元中的各个存储器单元的第一端子耦合到第一互连的相应第二端子和第三端子，并且其中存储器单元中的各个存储器单元的第二端子耦合到所述一对第二互连中的各个第二互连。
在第二示例中，对于第一示例中的任一个，还包括在第一对之上的第二对存储器单元，其中第二对存储器单元中的各个存储器单元包括选择器和存储器元件，其中第二对存储器单元中的各个存储器单元的第一端子耦合到第一互连的相应第四和第五端子，并且其中第二对存储器单元中的各个存储器单元的第二端子耦合到一对第三互连中的各个第三互连，其中所述一对第三互连平行于所述一对第二互连并且在所述一对第二互连之上。
在第三示例中，对于第一至第二示例中的任一个，存储器元件与第一端子耦合，并且选择器元件与第二端子耦合。
在第四示例中，对于第一至第三示例中的任一个，存储器元件与第二端子耦合，并且选择器元件与第三端子耦合。
在第五示例中，对于第一至第四示例中的任一个，晶体管沟道包括多晶或非晶材料。
在第六实施例中，对于第一至第五示例中的任一个，多晶或非晶材料包括In2O3、Ga2O3、ZnO、InGaZnO、InZnO、InGaO、GaZnO、InAlO、InSnO、InMgO、GaZnMgO、GaZnSnO、GaAlZnO、GaAlSnO、HfZnO、HfInZnO、HfAlGaZnO、InMgZnO、NbO、NiO、CoO、SnO、Cu2O、AgAlO、CuAlO3、AlScOC、Sr3BPO3、La2SiO4Se、LaCuSe、Rb2Sn2O3、La2O2S2、K2Sn2O3、Na2FeOSe2、ZnRh2O4或CuOx,，其中x为1或2。
在第七示例中，对于第一至第六示例中的任一个，沟道在第一方向和第二方向上围绕包括电介质材料的芯，并且其中栅极电介质层在第一方向和第二方向上围绕沟道层，并且其中栅极电极在第一方向和第二方向上围绕栅极电介质层。
在第八示例中，对于第一至第七示例中的任一个，漏极结构在源极结构之上，其中栅极电极在漏极结构的最低表面与源极电极的最高表面之间基本上等距。
在第九示例中，对于第一至第八示例中的任一个，栅极电极在源极电极的最高表面之上至少1nm。
在第十示例中，对于第一至第八示例中的任一个，晶体管是沿第一方向的晶体管阵列，其中晶体管阵列中的每个晶体管的栅极电极电并联耦合。
在第十一示例中，对于第一至第十示例中的任一个，存储器单元中的各个存储器单元具有沿第一方向的第一横向厚度，其中第一横向厚度在100nm与120nm之间。
在第十二示例中，对于第一至第十一示例中的任一个，源极或漏极具有沿着第一方向的第二横向厚度，其中第二横向厚度小于第一横向厚度的两倍。
在第十三示例中，对于第一至第十二示例中的任一个，第一互连具有沿着第一方向的第二横向厚度，其中第二横向厚度在50nm与70nm之间，其中所述一对第二互连中的各个第二互连具有第三横向厚度，并且其中第三横向厚度在35nm与50nm之间。
在第十四示例中，一种制造垂直晶体管的方法包括在衬底之上形成第一电极结构。该方法还包括在第一电极材料层上形成材料层叠层，其中形成材料层叠层包括在第一电极之上的第一电介质上沉积栅极电极材料，以及在栅极电极材料上沉积第二电介质。该方法还包括在材料层叠层中形成开口并暴露第一电极，以及在开口中邻近于栅极电极材料形成栅极电介质层。该方法还包括在开口中在栅极电介质层上形成沟道层，在开口中形成第二电介质，其中电介质部分地填充开口，并且在开口中形成第二电极。
在第十五示例中，对于第十四示例中的任一个，形成第一电极包括对衬底之上的第一电极材料进行图案化，以及在第一电极上形成电介质材料并平坦化电介质材料。
在第十六示例中，对于第十四至第十五示例中的任一个，形成开口包括蚀刻第二电介质并蚀刻栅极电极材料以形成开口。
在第十七示例中，对于第十四至第十六示例中的任一个，形成栅极电介质层包括在开口中和第一电极上沉积栅极电介质层材料，以及蚀刻与第一电极接触的栅极电介质层以暴露第一电极。
在第十八示例中，对于第十四至第十七示例中的任一个，形成第二电介质包括毯式沉积第二电介质以填充开口并使第二电介质凹陷到栅极电极材料的顶表面的水平高度。
在第十九示例中，一种系统包括供电装置和存储器器件结构。存储器器件结构包括通过垂直互连结构与一对存储器单元耦合的垂直柱状选择晶体管。所述晶体管包括在源极和漏极之间的沟道，其中沟道沿着晶体管的纵轴。所述晶体管还包括与沟道相邻的栅极电极，其中栅极电极在与纵轴正交的第一方向上。栅极电介质层在栅极电极和沟道之间。存储器器件结构还包括第一互连，其中第一互连的第一端子与源极或漏极耦合，并且其中第一互连与纵轴共线。一对第二互连沿着与第一方向和纵轴正交的第二方向。存储器器件结构还包括一对存储器单元，其中存储器单元中的各个存储器单元包括选择器和存储器元件，其中存储器单元中的各个存储器单元的第一端子耦合到第一互连的相应第二端子和第三端子，并且其中存储器单元中的各个存储器单元的第二端子耦合到所述一对第二互连中的各个第二互连。
在第二十示例中，对于第十九示例中的任一个，该系统还包括与存储器器件结构耦合的电池和天线。

Claims (20)

1.一种存储器器件结构，包括：
晶体管，所述晶体管包括：
在源极和漏极之间的沟道，所述沟道沿着所述晶体管的纵轴；
沿着与所述纵轴正交的第一方向的栅极电极；以及
在所述栅极电极和所述沟道之间的栅极电介质层；
与所述源极或所述漏极耦合的第一互连，所述第一互连与所述沟道共线；
沿着与所述纵轴和所述第一方向二者正交的第二方向的一对第二互连；以及
一对存储器单元，其中，所述一对存储器单元中的各个存储器单元包括选择器元件和存储器元件，其中所述一对存储器单元中的各个存储器单元的第一端子耦合到所述第一互连，并且其中，所述一对存储器单元中的各个存储器单元的第二端子耦合到所述一对第二互连中的各个第二互连。
2.根据权利要求1所述的存储器器件结构，其中，所述一对存储器单元是第一层级内的第一对存储器单元，并且其中，所述存储器器件结构还包括：
第二层级内的在所述第一对存储器单元之上的第二对存储器单元，其中，所述第二对存储器单元中的各个存储器单元包括选择器和存储器元件，并且其中，所述第二对存储器单元中的各个存储器单元的第一端子耦合到所述第一互连在所述第二层级内的部分；并且
其中，所述第二对存储器单元中的各个存储器单元的第二端子耦合到一对第三互连中的各个第三互连，其中，所述一对第三互连平行于所述一对第二互连并且在所述一对第二互连之上。
3.根据权利要求2所述的存储器器件结构，其中，所述第一对存储器单元中和所述第二对存储器单元中的存储器元件和选择器元件串联连接，并且其中，所述第一对存储器单元和所述第二对存储器单元中的各个存储器单元的存储器元件或选择器元件各自耦合到所述第一互连。
4.根据权利要求1所述的存储器器件结构，其中，所述沟道包括多晶或非晶材料。
5.根据权利要求4所述的存储器器件结构，其中，所述多晶或非晶材料包括In2O3、Ga2O3、ZnO、InGaZnO、InZnO、InGaO、GaZnO、InAlO、InSnO、InMgO、GaZnMgO、GaZnSnO、GaAlZnO、GaAlSnO、HfZnO、HfInZnO、HfAlGaZnO、InMgZnO、NbO、NiO、CoO、SnO、Cu2O、AgAlO、CuAlO3、AlScOC、Sr3BPO3、La2SiO4Se、LaCuSe、Rb2Sn2O3、La2O2S2、K2Sn2O3、Na2FeOSe2、ZnRh2O4或CuOx,，其中，x为1或2。
6.根据权利要求1所述的存储器器件结构，其中，所述沟道围绕包括电介质材料的芯，其中，所述栅极电介质层围绕所述沟道，并且其中，所述栅极电极围绕所述栅极电介质层。
7.根据权利要求6所述的存储器器件结构，其中，所述漏极在所述源极和所述芯之上，其中，所述漏极在所述沟道的邻近于所述栅极电介质层的部分之间，其中，所述源极与所述栅极电介质层和所述沟道的沿着所述第一方向延伸的部分相邻。
8.根据权利要求7所述的存储器器件结构，其中，所述漏极和所述芯各自具有沿着所述第一方向基本上相同的横向厚度。
9.根据权利要求6所述的存储器器件结构，其中，所述漏极在所述源极之上，其中，所述芯直接位于所述源极和所述漏极之间，并且其中，所述源极和所述漏极各自具有沿着所述第一方向基本上相同的横向厚度。
10.根据权利要求1所述的存储器器件结构，其中，所述晶体管在沿着所述第一方向的晶体管阵列中，并且其中，所述晶体管阵列中的所述晶体管中的各个晶体管的栅极电极电并联耦合。
11.根据权利要求2所述的存储器器件结构，其中，所述源极或所述漏极具有沿着所述第一方向的第一横向厚度，其中，所述第一对存储器单元中和所述第二对存储器单元中的所述存储器单元中的各个存储器单元各自具有沿着所述第一方向的第二横向厚度，并且其中，所述第一横向厚度小于所述第二横向厚度的两倍。
12.根据权利要求1所述的存储器器件结构，其中，所述第一互连具有沿着所述第一方向的第一横向厚度，其中，所述第一横向厚度在50nm与70nm之间，其中，所述一对第二互连中的各个第二互连具有第二横向厚度，并且其中，所述第二横向厚度在35nm与50nm之间。
13.根据权利要求2所述的存储器器件结构，其中，所述第一互连具有沿着所述第一方向的第一横向厚度，其中，所述第一对存储器单元中和所述第二对存储器单元中的所述存储器单元中的各个存储器单元各自具有沿着所述第一方向的第二横向厚度，其中，所述第一横向厚度小于所述第二横向厚度。
14.一种制造垂直晶体管的方法，包括：
在衬底之上形成第一电极结构；
在所述第一电极结构上形成材料层叠层，其中，形成所述结构包括在所述第一电极之上的第一电介质上沉积栅极电极材料，以及在所述栅极电极材料上沉积第二电介质；
在所述材料层叠层中形成开口并暴露所述第一电极；
在所述开口中邻近于所述栅极电极材料形成栅极电介质层；
在所述开口中邻近于所述栅极电介质层形成沟道层；
在所述开口中邻近于所述沟道层形成第二电介质，其中，所述电介质部分地填充所述开口；以及
在所述开口中形成第二电极。
15.根据权利要求14所述的方法，其中，形成所述第一电极包括对衬底之上的第一电极材料进行图案化，并且在所述第一电极上形成电介质材料并平坦化所述电介质材料以遮蔽所述第一电极。
16.根据权利要求14所述的方法，其中，形成所述开口包括蚀刻所述第二电介质并蚀刻所述栅极电极材料以形成开口。
17.根据权利要求14所述的方法，其中，形成所述栅极电介质层包括：
在所述开口中和所述第一电极上沉积栅极电介质层材料；以及
蚀刻与所述第一电极接触的所述栅极电介质层以暴露所述第一电极。
18.根据权利要求14所述的方法，其中，形成所述第二电介质包括毯式沉积所述第二电介质以填充所述开口并使所述第二电介质凹陷到与所述栅极电极材料的顶表面基本上共面的的水平高度。
19.一种系统，包括：
电池，用于为所述系统供电；以及
存储器器件结构，包括：
晶体管，所述晶体管包括：
在源极和漏极之间的沟道，所述沟道沿着所述晶体管的纵轴；
沿着与所述纵轴正交的第一方向的栅极电极；以及
在所述栅极电极和所述沟道之间的栅极电介质层；
与所述源极或所述漏极耦合的第一互连，所述第一互连与所述沟道共线；
沿着与所述纵轴和所述第一方向二者正交的第二方向的一对第二互连；以及
一对存储器单元，其中，所述一对存储器单元中的各个存储器单元包括选择器元件和存储器元件，其中，所述一对存储器单元中的各个存储器单元的第一端子耦合到所述第一互连，并且其中，所述一对存储器单元中的各个存储器单元的第二端子耦合到所述一对第二互连中的各个第二互连。
20.根据权利要求19所述的系统，还包括与所述存储器器件结构耦合的存储器控制器。
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