TW202201549A - 半導體結構的形成方法 - Google Patents

半導體結構的形成方法 Download PDF

Info

Publication number
TW202201549A
TW202201549A TW110123099A TW110123099A TW202201549A TW 202201549 A TW202201549 A TW 202201549A TW 110123099 A TW110123099 A TW 110123099A TW 110123099 A TW110123099 A TW 110123099A TW 202201549 A TW202201549 A TW 202201549A
Authority
TW
Taiwan
Prior art keywords
gate
dielectric
sectional
vertical cross
view
Prior art date
Application number
TW110123099A
Other languages
English (en)
Inventor
吳哲鎮
江國誠
王志豪
游家權
莊禮陽
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201549A publication Critical patent/TW202201549A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

可以藉由在半導體板堆疊的中間部分周圍形成介電閘極間隔物和犧牲閘極結構來提供全繞式閘極場效電晶體。可以在半導體板堆疊內的半導體板的端部上形成源極區和汲極區。犧牲閘極結構和其他犧牲材料部分可以用閘極介電層和閘極電極的組合取代。可以對介電閘極間隔物具有選擇性地垂直凹蝕閘極介電層和閘極電極。第一非等向性蝕刻製程以約略相同的蝕刻速率凹蝕閘極電極和閘極介電層。隨後可以使用具有更高選擇性的第二非等向性蝕刻製程。使閘極介電層的突出剩餘部分最小化以降低相鄰電晶體之間的漏電流。

Description

半導體結構的形成方法
本發明實施例是關於半導體製造技術，特別是關於半導體結構及其形成方法。
全繞式閘極（Gate-all-around，GAA）電晶體藉由垂直堆疊多個通道板而在每個裝置區提供高裝置電流密度。另外，可以藉由彼此相鄰地形成用於全繞式閘極電晶體的閘極電極來提高裝置密度。理想地，可以使相鄰的全繞式閘極電晶體之間的干擾和漏電流降至最低，以增強裝置隔離並降低相鄰裝置之間的干擾。
根據一些實施例提供半導體結構的形成方法。半導體結構的形成方法包含在基底上方形成包含至少一第一半導體板和至少一第二半導體板的半導體板堆疊；在半導體板堆疊的中間部分上方形成犧牲閘極結構和橫向圍繞犧牲閘極結構的介電閘極間隔物；對至少一第一半導體板具有選擇性地移除至少一第二半導體板的端部；從至少一第一半導體板之物理暴露出的表面成長源極區和汲極區；用閘極介電層和閘極電極的組合取代至少一第二半導體板的每個中間部分和犧牲閘極結構；以及藉由使用第一非等向性蝕刻製程非等向性地蝕刻閘極介電層和閘極電極，以對介電閘極間隔物具有選擇性地垂直凹蝕閘極介電層和閘極電極，第一非等向性蝕刻製程提供在0.75至1.25的範圍之第一蝕刻速率比，第一蝕刻速率比是在第一非等向性蝕刻製程中的閘極電極的材料之蝕刻速率對在第一非等向性蝕刻製程中的閘極介電層的材料之蝕刻速率之比。
根據另一些實施例提供半導體結構。半導體結構包含至少一半導體板在中間部分被包含閘極介電層和閘極電極的組合之閘極結構圍繞；位於至少一半導體板中的每一個的第一端之源極區；位於至少一半導體板中的每一個的第二端之汲極區；以及橫向圍繞閘極結構的介電閘極間隔物，其中閘極介電層的頂表面位於包含介電閘極間隔物的頂表面之水平面下方，並在包含閘極電極的頂表面之水平面上方突出。
根據又另一些實施例提供半導體結構。半導體結構包含至少一半導體板在中間部分被包含閘極介電層和閘極電極的組合之閘極結構圍繞；位於至少一半導體板中的每一個的第一端之源極區；位於至少一半導體板中的每一個的第二端之汲極區；橫向圍繞閘極結構的介電閘極間隔物；以及蝕刻停止介電鰭片，鄰近至少一半導體板並在包含至少一半導體板的最頂表面之水平面上方突出，其中閘極介電層的頂表面位於包含蝕刻停止介電鰭片的頂表面之水平面處或從蝕刻停止介電鰭片的頂表面之水平面垂直偏移小於3 nm。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用於限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用語，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語涵蓋使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。除非另有明確說明，否則假定具有相同參考標號的每個元件具有相同的材料組成並具有在相同厚度範圍內的厚度。
本發明實施例總體而言關於半導體裝置，並且具體地關於包含無天線的高介電常數（high-k）閘極介電質之全繞式閘極場效電晶體及其形成方法。總體而言，具有大於7.9的高介電常數之閘極介電質可以包含介電金屬氧化物材料，例如氧化鋁、氧化鉿、氧化鑭等。其他合適的介電材料在本發明實施例的預期範圍。蝕刻介電金屬氧化物材料會產生原子級的金屬殘留物。舉例來說，未完全共價鍵結至氧原子的金屬元素能夠釋放自由電子。因此，介電金屬氧化物材料的蝕刻表面可以作為電子的表面傳導路徑。包含延伸跨過多個閘極電極的介電金屬氧化物之閘極介電材料的連續蝕刻表面可能會在相鄰的電晶體之間提供漏電路徑。這樣的問題在全繞式閘極電晶體中更加顯著。本發明實施例針對在包含介電金屬氧化物的閘極介電層上移除表面漏電路徑的結構及其形成方法。以下將詳細討論本發明實施例的各種實施例。
第1A圖是根據本發明實施例中的一實施例之在形成矽鍺層和矽層的交替堆疊、硬遮罩層、半導體襯墊、介電覆蓋層和半導體心軸（mandrel）層之後的例示性結構的垂直剖面圖。第1B圖是第1A圖的例示性結構的上視圖。垂直平面A-A’是第1A圖的垂直剖面圖的平面。參照第1A和1B圖，繪示根據本發明實施例中的一實施例之例示性結構，其包含具有基底單晶半導體層8L的基底。基底可以包含半導體晶圓，例如市售的單晶矽晶圓。在一實施例中，基底單晶半導體層8L可以包含具有摻雜第一導電類型的基底單晶半導體層，第一導電類型可以是p型或n型。基底單晶半導體層8L中的第一導電類型的原子濃度摻質可以在1.0×1014 /cm3 至1.0×1017 /cm3 的範圍，但也可以使用更大或更小的摻質濃度。基底的厚度可以在200微米至1 mm的範圍，但也可以使用更大或更小的厚度。
第二單晶半導體層20L和第一單晶半導體層10L的交替堆疊可以藉由依序進行磊晶沉積製程而沉積在基底單晶半導體層8L的頂表面上。第二單晶半導體層20L和第一單晶半導體層10L的形成可以藉由相應的磊晶沉積製程，其中單晶矽鍺合金材料或單晶矽藉由磊晶與底下的單晶半導體層（即，基底單晶半導體層8L和任何底下的第二單晶半導體層20L及/或任何底下的第一單晶半導體層10L）一起沉積。在一實施例中，第二單晶半導體層20L可以包含相應的單晶矽鍺合金材料，其具有的鍺原子濃度在15%至35%的範圍，例如在20%至30%的範圍，但也可以使用更大或更小的原子濃度。每個第二單晶半導體層20L的厚度可以在4 nm至20 nm的範圍，例如在8 nm至16 nm的範圍，但也可以使用更大或更小的厚度。第二單晶半導體層20L可以摻雜或可以不摻雜電摻質。
在一實施例中，第一單晶半導體層10L可以包含單晶矽。每個第一單晶半導體層10L的厚度可以在4 nm至20 nm的範圍，例如在8 nm至16 nm的範圍，但也可以使用更大或更小的厚度。例示性結構可以包含隨後將在其中形成第一類型的全繞式閘極場效電晶體之第一裝置區100和隨後將在其中形成第二類型的全繞式閘極場效電晶體之第二裝置區200。可以對第一單晶半導體層10L之位於第一裝置區100內的部分摻雜第一導電類型（例如p型）的摻質，並且可以對第一單晶半導體層10L之位於第二裝置區200內的部分摻雜第二導電類型（例如n型）的摻質原子。每一個第一裝置區100和第二裝置區200中的電摻質的原子濃度可以在1.0×1014 /cm3 至1.0×1017 /cm3 的範圍，但也可以使用更大或更小的摻質濃度。可以藉由進行相應的遮蔽離子佈植製程將p型摻質和n型摻質引入第一裝置區100或第二裝置區200。
可選地，可以在第二單晶半導體層20L和第一單晶半導體層10L的交替堆疊上方形成氧化矽襯墊（未繪示）。在存在氧化矽襯墊的實施例中，氧化矽襯墊的厚度可以在1 nm至3 nm的範圍，但也可以使用更大或更小的厚度。可以在第二單晶半導體層20L和第一單晶半導體層10L的交替堆疊上方沉積硬遮罩層130L。硬遮罩層130L可以包含例如氮化矽的硬遮罩材料，並且厚度可以在20 nm至40 nm的範圍，但也可以使用更大或更小的厚度。用於硬遮罩材料層的其他合適的材料可以在本發明實施例之預期範圍內。
可以可選地在硬遮罩層130L上方形成半導體襯墊132L。半導體襯墊132L包含例如非晶矽的半導體材料，並且厚度可以在5 nm至10 nm的範圍，但也可以使用更大或更小的厚度。可以在半導體襯墊132L上方形成介電覆蓋層134L。介電覆蓋層134L包含例如氧化矽的介電材料，並且厚度可以在300 nm至600 nm的範圍，但也可以使用更大或更小的厚度。其他合適的介電材料可以在本發明實施例的預期範圍內。可以在介電覆蓋層134L上方沉積半導體心軸層136L。半導體心軸層136L包含例如多晶矽的半導體材料，並且厚度可以在100 nm至200 nm的範圍，但也可以使用更大或更小的厚度。
第2A圖是根據本發明實施例中的一實施例之在圖案化半導體鰭片堆疊之後的例示性結構的垂直剖面圖。第2B圖是第2A圖的例示性結構的上視圖。垂直平面A-A’是第2A圖的垂直剖面圖的平面。參照第2A和2B圖，可以在第1A和1B圖的層堆疊上施加光阻層（未繪示），並且可以被微影圖案化以形成線和間距圖案，其沿著第一水平方向hd1橫向延伸並沿著垂直於第一水平方向hd1的第二水平方向hd2橫向間隔。可以進行非等向性蝕刻製程以將光阻層中的圖案穿過底下的材料層並轉移至基底單晶半導體層8L的頂部中。可以形成包含底下的材料層的圖案化部分和基底單晶半導體層8L的頂部之鰭片堆疊結構。
每個鰭片堆疊結構可以從底部到頂部包含作為基底單晶半導體層8L之圖案化頂部的單晶半導體鰭片8、作為第二半導體板20和第一半導體板10之交替堆疊的半導體板堆疊（10、20）、可選的氧化矽襯墊、作為硬遮罩層130L之圖案化部分的硬遮罩板130、作為半導體襯墊132L之圖案化部分的半導體襯墊鰭片132、作為介電覆蓋層134L之圖案化部分的介電覆蓋鰭片134、以及可選的作為半導體心軸層136L之圖案化部分的半導體心軸鰭片136。在一實施例中，每個單晶半導體鰭片8可以是單晶矽鰭片。每個第一半導體板10是第一單晶半導體層10L的圖案化部分。每個第二半導體板20是第二單晶半導體層20L的圖案化部分。
每個鰭片堆疊結構（8、10、20、130、132、134、136）可以具有均勻的寬度，其可以在10 nm至300 nm的範圍，例如在20 nm至150 nm的範圍，但也可以使用更大或更小的寬度。相鄰的鰭片堆疊結構（8、10、20、130、132、134、136）之間的間隔可以在50 nm至250 nm的範圍，但也可以使用更大或更小的厚度。每個鰭片堆疊結構（8、10、20、130、132、134、136）可以沿著第一水平方向hd1橫向延伸，並且可以沿著第二水平方向hd2橫向地間隔。
通常而言，可以在基底上方形成半導體板堆疊（10、20），其包含至少一個第一半導體板（例如至少一個第一半導體板10）和至少一個第二半導體板（例如至少一個第二半導體板20）。可以在半導體板堆疊（10、20）上方形成硬遮罩板130。在一實施例中，鰭片堆疊結構（8、10、20、130、132、134、136）的側壁可以垂直重合，即可位於同一垂直平面內。舉例來說，鰭片堆疊結構（8、10、20、130、132、134、136）的硬遮罩板130的側壁可以與半導體片堆疊（10、20）的側壁垂直重合。
第3A圖是根據本發明實施例中的一實施例之在形成淺溝槽隔離結構之後的例示性結構的垂直剖面圖。第3B圖是第3A圖的例示性結構的上視圖。垂直平面A-A’是第3A圖的垂直剖面圖的平面。參照第3A和3B圖，可以在鰭片堆疊結構（8、10、20、130、132、134，136）之間的溝槽中沉積例如氧化矽的介電填充材料。可以進行例如化學機械平坦化（chemical mechanical planarization，CMP）製程的平坦化製程以移除介電填充材料位於包含半導體襯墊鰭片132、可選的半導體心軸鰭片136和介電覆蓋鰭片134的頂表面之水平面上方的部分。介電填充材料的剩餘部分包含淺溝槽隔離結構12。
第4A圖是根據本發明實施例中的一實施例之在垂直凹蝕淺溝槽隔離結構之後的例示性結構的垂直剖面圖。第4B圖是第4A圖的例示性結構的上視圖。垂直平面A-A’是第4A圖的垂直剖面圖的平面。參照第4A和4B圖，可以藉由回蝕刻製程垂直凹蝕淺溝槽隔離結構12的頂表面。回蝕刻製程可以使用等向性蝕刻製程（例如濕式蝕刻製程）或非等向性蝕刻製程（例如反應離子蝕刻製程）。在反應離子蝕刻製程的實施例中，半導體襯墊鰭片132及/或硬遮罩板130可以作為蝕刻遮罩結構。可以凹蝕淺溝槽隔離結構12的頂表面使得淺溝槽隔離結構12的頂表面在單晶半導體鰭片8和最底部的第二半導體板20之間的界面處或下方。在相對於單晶半導體鰭片8的頂表面垂直凹蝕淺溝槽隔離結構12的頂表面的實施例中，垂直凹蝕距離可以在1 nm至15 nm的範圍，但也可以使用更大或更小的垂直凹蝕距離。
第5A圖是根據本發明實施例中的一實施例之在形成覆（cladding）矽鍺合金結構之後的例示性結構的垂直剖面圖。第5B圖是第5A圖的例示性結構的上視圖。垂直平面A-A’是第5A圖的垂直剖面圖的平面。參照第5A和5B圖，可以藉由例如電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）製程的非等向性沉積製程來非等向性地沉積矽鍺合金。由於沉積製程的非等向性，相較於在淺溝槽隔離結構12的頂表面上，矽鍺合金層以更大的厚度沉積在硬遮罩板130的頂表面上方。矽鍺合金層的鍺原子濃度可以在25%至45%的範圍，例如在30%至40%的範圍，但也可以使用更大或更小的原子濃度。在一實施例中，矽鍺合金層中的鍺原子百分比可以高於第二半導體板20中的鍺原子濃度，以提供矽鍺合金層的材料相對於第二半導體板20的選擇性橫向凹蝕。矽鍺合金層可以是多晶的。在一實施例中，非等向性沉積製程可以是有益的，以利於在硬遮罩板130的頂表面上沉積比在淺溝槽隔離結構12的頂表面上更厚的膜。可以在硬遮罩板130和半導體板堆疊（10、20）的側壁上形成矽鍺合金。
可以進行非等向性蝕刻製程以垂直凹蝕沉積的矽鍺合金層的水平部分。可以選擇非等向性蝕刻製程的持續時間，使得移除位於淺溝槽隔離結構12的頂部上之矽鍺合金層的水平部分，同時不完全移除覆蓋硬遮罩板130的頂表面之矽鍺合金層的水平部分。矽鍺合金層的每個連續剩餘部分在本文中被稱為覆矽鍺合金結構28。每個覆矽鍺合金結構28可以具有倒U形的垂直剖面輪廓。覆矽鍺合金結構28的每個側壁可以具有6 nm至20 nm之橫向厚度，但也可以使用更大或更小的厚度。每個覆矽鍺合金結構28的水平頂部的垂直厚度可以在6 nm至20 nm的範圍，但也可以使用更大或更小的垂直厚度。覆矽鍺合金結構28的相鄰對之間的間距可以在20 nm至200 nm的範圍，但也可以使用更大或更小的間隔。
第6A圖是根據本發明實施例中的一實施例之在形成混合介電鰭片之後的例示性結構的垂直剖面圖。第6B圖是第6A圖的例示性結構的上視圖。垂直平面A-A’是第6A圖的垂直剖面圖的平面。參照第6A和6B圖，在覆矽鍺合金結構28之間的溝槽中形成混合介電鰭片（14、16）。每個混合介電鰭片（14、16）可以包含介電鰭片襯墊14和氧化矽填充材料部分16。可以藉由順應性地（conformally）沉積介電鰭片襯層和氧化矽填充材料，並藉由從包含覆矽鍺合金結構28的頂表面之水平面上方移除介電鰭片襯層和氧化矽填充材料的一部分來形成混合介電鰭片（14、16）。每個介電鰭片襯墊14包含介電常數不大於7.9的介電材料。舉例來說，每個介電鰭片襯墊14可以包含例如氮化矽、氮碳化矽或氮氧碳化矽的材料。每個介電鰭片襯墊14的厚度可以在5 nm至10 nm的範圍，但也可以使用更大或更小的厚度。每個氧化矽填充材料部分16可以包含未摻雜的矽酸鹽玻璃或摻雜的矽酸鹽玻璃。每個混合介電鰭片（14、16）沿著第一水平方向橫向延伸，並且可以沿著第二水平方向具有均勻的寬度。每個混合介電鰭片（14、16）沿著第二水平方向hd2的寬度可以在20 nm至200 nm的範圍，但也可以使用更大或更小的寬度。
第7A圖是根據本發明實施例中的一實施例之在垂直凹蝕混合介電鰭片之後的例示性結構的垂直剖面圖。第7B圖是第7A圖的例示性結構的上視圖。垂直平面A-A’是第7A圖的垂直剖面圖的平面。參照第7A和7B圖，可以藉由進行至少一個蝕刻製程來垂直凹蝕混合介電鰭片（14、16）的頂表面，蝕刻製程可以包含至少一個等向性蝕刻製程（例如濕式蝕刻製程）及/或至少一個非等向性蝕刻製程（例如反應離子蝕刻製程）。混合介電鰭片（14、16）之凹陷的頂表面可位於包含最頂部的第二半導體板20和硬遮罩板130之間的界面的水平面與包含最頂部的第二半導體板20和最頂部的第一半導體板10之間的界面的水平面之間。
第8A圖是根據本發明實施例中的一實施例之在形成蝕刻停止介電鰭片之後的例示性結構的垂直剖面圖。第8B圖是第8A圖的例示性結構的上視圖。垂直平面A-A’是第8A圖的垂直剖面圖的平面。參照第8A和8B圖，可以在覆矽鍺合金結構28的每個相鄰對之間的混合介電鰭片（14、16）上的溝槽中沉積蝕刻停止介電材料。蝕刻停止介電材料包含可以是隨後作為蝕刻停止材料的介電材料。舉例來說，蝕刻停止介電材料可以包含氧化鋁、氧化鉿、氧化鑭或氮碳化矽。在一實施例中，蝕刻停止介電材料可以包含介電常數大於7.9的金屬氧化物介電材料。可選地，可以在蝕刻停止介電材料上方沉積氧化矽材料層以促進隨後的化學機械平坦化，可以進行化學機械平坦化以從包含覆矽鍺合金結構28的頂表面之水平面上方移除蝕刻停止介電材料的多餘部分和氧化矽材料層。蝕刻停止介電材料的每個剩餘部分包含蝕刻停止介電鰭片18。蝕刻停止介電鰭片18的頂表面可以在與覆矽鍺合金結構28的頂表面相同的水平面中。
第9A圖是根據本發明實施例中的一實施例之在移除覆矽鍺合金結構的上部和硬遮罩板之後的例示性結構的垂直剖面圖。第9B圖是第9A圖的例示性結構的上視圖。垂直平面A-A’是第9A圖的垂直剖面圖的平面。參照第9A和9B圖，可以例如藉由進行濕式蝕刻製程來移除覆矽鍺合金結構28的頂部。在說明性範例中，濕式蝕刻製程可以使用氫氧化銨和過氧化氫的混合物或氫氟酸、硝酸、乙酸、甘油及/或水的混合物。
隨後，可以藉由等向性蝕刻製程來選擇性地移除硬遮罩板130。舉例來說，可以進行使用熱磷酸的濕式蝕刻製程以移除硬遮罩板130。隨後可以藉由進行另一濕式蝕刻製程來移除覆矽鍺合金結構28之物理暴露出的側壁部分。可以藉由濕式蝕刻製程伴隨蝕刻每個最頂部的第二半導體板20，同時移除覆矽鍺合金結構28之物理暴露出的側壁部分。覆矽鍺合金結構28的剩餘部分可位於包含最頂部的第一半導體板10的頂表面之水平面下方。可以在蝕刻停止介電鰭片18的相鄰對之間形成鰭片間凹槽29。
第10A圖是根據本發明實施例中的一實施例之在形成包含相應組的犧牲閘極襯墊、犧牲閘極結構、犧牲閘極蓋（cap）和閘極遮罩結構的閘極模板結構之後，並隨後形成介電閘極間隔物的例示性結構的垂直剖面圖。第10B圖是第10A圖的例示性結構的上視圖。垂直平面A-A’是第10A圖的垂直剖面圖的平面。參照第10A和10B圖，可以在蝕刻停止介電鰭片18、半導體板堆疊（10、20）和覆矽鍺合金結構28上方形成包含相應組的犧牲閘極襯墊30、犧牲閘極結構32、犧牲閘極蓋34和閘極遮罩結構36的閘極模板結構（30、32、34、36）。舉例來說，可以沉積連續的犧牲閘極襯層和連續的犧牲閘極結構材料層，並將其平坦化以提供水平的平面。連續的犧牲閘極襯層可以包含厚度在5 nm至10 nm範圍的順應性氧化矽襯墊，但也可以使用更大或更小的厚度。連續的犧牲閘極結構材料層包含犧牲材料，犧牲材料可以相對於連續的犧牲閘極襯層的材料被選擇性地移除。舉例來說，連續的犧牲閘極結構材料層可以包含例如多晶矽。可以藉由化學機械平坦化來平坦化連續的犧牲閘極結構材料層的頂表面。在蝕刻停止介電鰭片18上的連續的犧牲閘極結構材料層的垂直厚度可以在100 nm至200 nm的範圍，但也可以使用更大或更小的厚度。
隨後可以在連續的犧牲閘極結構材料層上方沉積連續的犧牲閘極蓋材料層。連續的犧牲閘極蓋材料層可以包含例如氮化矽。連續的犧牲閘極蓋材料層的厚度可以在20 nm至40 nm的範圍，但也可以使用更大或更小的厚度。可以在連續的犧牲閘極蓋材料層上方沉積連續的閘極遮罩材料層。連續的閘極遮罩材料層包含例如氧化矽的硬閘極遮罩材料。連續的閘極遮罩材料層的厚度可以在20 nm至40 nm的範圍，但也可以使用更大或更小的厚度。
可以將連續的閘極遮罩材料層、連續的犧牲閘極蓋材料層、連續的犧牲閘極結構材料層和連續的犧牲閘極襯層的層堆疊圖案化為閘極模板結構（30、32、34、36），舉例來說，藉由在其上施加並圖案化光阻層（未繪示），並藉由進行非等向性蝕刻製程將光阻材料層中的圖案轉印到整個層堆疊上。光阻層中的圖案可以是線和間距圖案，其中每條線沿著第二水平方向hd2橫向延伸，並且每個間距沿著第二水平方向hd2橫向延伸。非等向性蝕刻製程可以包含用於移除層堆疊中的各種材料層的多個非等向性蝕刻製程。非等向性蝕刻製程的終端步驟可以蝕刻穿過連續的犧牲閘極襯層之未遮蔽部分。或者，可以藉由等向性蝕刻製程（例如使用稀氫氟酸的濕式蝕刻製程）來移除連續的犧牲閘極襯層之未遮蔽部分。隨後可以例如藉由灰化（ashing）移除光阻層。
連續的犧牲閘極襯層的每個圖案化部分包含犧牲閘極襯墊30。連續的犧牲閘極結構材料層的每個圖案化部分包含犧牲閘極結構32。連續的犧牲閘極蓋材料層的每個圖案化部分包含犧牲閘極蓋34。連續的閘極遮罩材料層的每個圖案化部分包含閘極遮罩結構36。每個閘極模板結構（30、32、34、36）沿著第一水平方向hd1可以具有均勻的寬度，寬度可以在10 nm至200 nm的範圍，例如在20 nm至100 nm的範圍，但也可以使用更大或更小的寬度。閘極模板結構（30、32、34、36）的相鄰對之間的間距可以在40 nm至400 nm的範圍，例如在80 nm至200 nm的範圍，但也可以使用更大或更小的間距。
可以在閘極模板結構（30、32、34、36）上方順應性地沉積介電閘極間隔材料層。介電閘極間隔材料層包含例如氮化矽或氮碳化矽的介電材料。其他合適的介電材料在本發明實施例的預期範圍內。介電閘極間隔材料層的厚度可以在5 nm至15 nm的範圍，但也可以使用更大或更小的厚度。可以進行非等向性蝕刻製程以蝕刻介電閘極間隔材料層的水平部分。介電閘極間隔材料層的每個剩餘的垂直部分包含介電閘極間隔物38。每個介電閘極間隔物38可以接觸相應的閘極模板結構（30、32、34、36）的側壁，並可以均勻的厚度沿著第二水平方向hd2橫向延伸，厚度可以在5 nm至15 nm的範圍，但也可以使用更大或更小的厚度。
第11A圖是根據本發明實施例中的一實施例之在移除半導體鰭片堆疊的端部之後的例示性結構的垂直剖面圖。第11B圖是第11A圖的例示性結構的上視圖。垂直平面A-A’是第11A圖的垂直剖面圖的平面。第11C圖是沿著第11B圖之垂直平面C-C’的垂直剖面圖。第11D圖是沿著第11B圖之垂直平面D-D’的垂直剖面圖。第11E圖是沿著第11B圖之垂直平面E-E’的垂直剖面圖。參照第11A～11E圖，可以進行非等向性蝕刻製程以蝕刻未被閘極模板結構（30、32、34、36）、介電閘極間隔物38或蝕刻停止介電鰭片18遮蔽之半導體板堆疊（10、20）和覆矽鍺合金結構28的一部分。非等向性蝕刻形成源極/汲極空腔41，其空間來自於移除半導體板堆疊（10、20）和覆矽鍺合金結構28的一部分。源極/汲極空腔41統稱源極空腔和汲極空腔。單晶半導體鰭片8的頂表面可以在每個源極/汲極空腔41的底部物理暴露出來。
每個半導體板堆疊（10、20）可以被劃分為分別位於閘極模板結構（30、32、34、36）中的一個下方之多個分離的半導體板堆疊（10、20）。藉由劃分半導體板堆疊（10、20）而形成的多個分離的半導體板堆疊（10、20）沿著第一水平方向hd1設置，並沿著第一水平方向hd1橫向地間隔。每個半導體板堆疊（10、20）的垂直側壁可以與上方的介電閘極間隔物38的側壁垂直重合。此外，每個覆矽鍺合金結構28可以被劃分為分別位於閘極模板結構（30、32、34、36）中的一個下方之多個覆矽鍺合金結構28。多個覆矽鍺合金結構28的側壁可以與閘極模板結構（30、32、34、36）的側壁垂直重合。
第12A圖是根據本發明實施例中的一實施例之在橫向凹蝕覆矽鍺合金結構之後的例示性結構的垂直剖面圖。第12B圖是第12A圖的例示性結構的上視圖。垂直平面A-A’是第12A圖的垂直剖面圖的平面。第12C圖是沿著第12B圖之垂直平面C-C’的垂直剖面圖。第12D圖是沿著第12B圖之垂直平面D-D’的垂直剖面圖。第12E圖是沿著第12B圖之垂直平面E-E’的垂直剖面圖。參照第12A～12E圖，可以藉由進行等向性蝕刻製程來橫向凹蝕覆矽鍺合金結構28。等向性蝕刻製程可以對第一半導體板10和第二半導體板20的材料具有選擇性地橫向凹蝕覆矽鍺合金結構28的多晶材料。覆矽鍺合金結構28中的鍺原子濃度高於第二半導體板20中的鍺原子濃度，並且覆矽鍺合金結構28的多晶性質（相較於第二半導體板20的單晶性質）提供覆矽鍺合金結構28相對於第二半導體板20更高的蝕刻速率。等向性蝕刻製程可以包含使用氫氧化銨和過氧化氫的混合物之濕式蝕刻製程。
可以形成外凹槽空腔27，其空間來自於移除覆矽鍺合金結構28的材料。覆矽鍺合金結構28的凹陷側壁可以在包含閘極模板結構（30、32、34、36）和介電閘極間隔物38之間的上覆界面之垂直平面處或附近。
第13A圖是根據本發明實施例中的一實施例之在形成外介電通道間隔物之後的例示性結構的垂直剖面圖。第13B圖是第13A圖的例示性結構的上視圖。垂直平面A-A’是第13A圖的垂直剖面圖的平面。第13C圖是沿著第13B圖之垂直平面C-C’的垂直剖面圖。第13D圖是沿著第13B圖之垂直平面D-D’的垂直剖面圖。第13E圖是沿著第13B圖之垂直平面E-E’的垂直剖面圖。參照第13A～13E圖，可以順應性地沉積例如氧化矽的介電填充材料以填充外凹槽空腔27。可以藉由非等向性蝕刻製程移除沉積在外凹槽空腔27之外的介電填充材料的部分。填充相應的一個外凹槽空腔27之介電填充材料的每個剩餘垂直部分包含一個外介電通道間隔物26。每個外介電通道間隔物26從相鄰的半導體板堆疊（10、20）沿著第二水平方向hd2橫向向外偏移。
第14A圖是根據本發明實施例中的一實施例之在形成板間凹陷區之後的例示性結構的垂直剖面圖。第14B圖是第14A圖的例示性結構的上視圖。垂直平面A-A’是第14A圖的垂直剖面圖的平面。第14C圖是沿著第14B圖之垂直平面C-C’的垂直剖面圖。第14D圖是沿著第14B圖之垂直平面D-D’的垂直剖面圖。第14E圖是沿著第14B圖之垂直平面E-E’的垂直剖面圖。參照第14A～14E圖，可以藉由進行等向性蝕刻製程來相對於第一半導體板10具有選擇性地移除每個第二半導體板20的端部，等向性蝕刻製程相對於第一半導體板10的材料具有選擇性地蝕刻第二半導體板20的材料。等向性蝕刻製程可以相對於第一半導體板10具有選擇性地橫向凹蝕第二半導體板20。等向性蝕刻製程可以包含使用氫氧化銨和過氧化氫的混合物之濕式蝕刻製程。形成內凹槽空腔21，其空間來自於移除第二半導體板20的端部的材料。第二半導體板20的凹陷側壁可以在包含閘極模板結構（30、32、34、36）和介電閘極間隔物38之間的上覆界面之垂直平面處或附近。
第15A圖是根據本發明實施例中的一實施例之在形成內介電通道間隔物之後的例示性結構的垂直剖面圖。第15B圖是第15A圖的例示性結構的上視圖。垂直平面A-A’是第15A圖的垂直剖面圖的平面。
第15C圖是沿著第15B圖之垂直平面C-C’的垂直剖面圖。第15D圖是沿著第15B圖之垂直平面D-D’的垂直剖面圖。第15E圖是沿著第15B圖之垂直平面E-E’的垂直剖面圖。參照第15A～15E圖，可以順應性地沉積例如氧化矽的介電填充材料以填充內凹槽空腔21。可以藉由非等向性蝕刻製程來移除沉積在內凹槽空腔21之外的介電填充材料的部分。填充相應一個內凹槽空腔21之介電填充材料的每個剩餘垂直部分包含內介電通道間隔物22。每個內介電通道間隔物22接觸上覆的第一半導體板10的端部的底表面及/或底下的第一半導體板10的端部的頂表面。每個內介電通道間隔物22可以接觸一對外介電通道間隔物26。多個內介電通道間隔物22可位於一對外介電通道間隔物26之間。一對外介電通道間隔物26和至少一個內介電通道間隔物22的每個組合在本文中稱為介電通道間隔物（22、26）或複合介電通道間隔物（22、26）。
第16A圖是根據本發明實施例中的一實施例之在形成第一介電遮罩層之後的例示性結構的垂直剖面圖。第16B圖是第16A圖的例示性結構的上視圖。垂直平面A-A’是第16A圖的垂直剖面圖的平面。第16C圖是沿著第16B圖之垂直平面C-C’的垂直剖面圖。第16D圖是沿著第16B圖之垂直平面D-D’的垂直剖面圖。第16E圖是沿著第16B圖之垂直平面E-E’的垂直剖面圖。參照第16A～16E圖，可以在例示性結構上方沉積第一硬遮罩層42，並且可以將第一硬遮罩層42圖案化以覆蓋第二裝置區200而不覆蓋第一裝置區100。第一硬遮罩層42包含介電硬遮罩材料，例如氧化矽或氮化矽。其他硬遮罩材料在本發明實施例的預期範圍內。第一硬遮罩層42的沉積可以藉由例如化學氣相沉積製程的順應性沉積製程。第一硬遮罩層42的厚度可以在5 nm至10 nm的範圍，但也可以使用更大或更小的厚度。
第17A圖是根據本發明實施例中的一實施例之在形成第一源極/汲極區之後的例示性結構的垂直剖面圖。第17B圖是第17A圖的例示性結構的上視圖。垂直平面A-A’是第17A圖的垂直剖面圖的平面。第17C圖是沿著第17B圖之垂直平面C-C’的垂直剖面圖。第17D圖是沿著第17B圖之垂直平面D-D’的垂直剖面圖。第17E圖是沿著第17B圖之垂直平面E-E’的垂直剖面圖。參照第17A～17E圖，可以進行第一選擇性磊晶製程以從第一半導體板10、第二半導體板20和單晶半導體鰭片8之物理暴露出的半導體表面磊晶成長第一源極/汲極區52。源極/汲極區可以是源極區或汲極區。舉例來說，可以將例示性結構放置在磊晶沉積製程腔室中，並且可以使含矽的前驅物氣體（例如矽烷、乙矽烷、二氯矽烷或三氯矽烷）與蝕刻劑氣體（例如氯化氫氣體）同時流動，以從物理暴露出的半導體表面成長含矽的半導體材料。在一實施例中，第二導電類型的摻質可以同時流入磊晶沉積製程腔室中，以提供第一源極/汲極區52的原位（in-situ）摻雜。第一半導體板10可以具有第一導電類型（例如p型）的摻雜，並且第一源極/汲極區52可以具有與第一導電類型相反之第二導電類型（例如n型）的摻雜。在第一源極/汲極區52中的第二導電類型之摻質的原子濃度可以在5.0×1019 /cm3 至2.0×1021 /cm3 的範圍，但也可以使用更大或更小的原子濃度。第一源極/汲極區52的厚度可以在10 nm至50 nm的範圍，但也可以使用更大或更小的厚度。隨後可以例如藉由等向性蝕刻製程（例如濕式蝕刻製程）來移除第一硬遮罩層42。
第18A圖是根據本發明實施例中的一實施例之在形成第二介電遮罩層和第二源極/汲極區之後的例示性結構的垂直剖面圖。第18B圖是第18A圖的例示性結構的上視圖。垂直平面A-A’是第18A圖的垂直剖面圖的平面。第18C圖是沿著第18B圖之垂直平面C-C’的垂直剖面圖。第18D圖是沿著第18B圖之垂直平面D-D’的垂直剖面圖。第18E圖是沿著第18B圖之垂直平面E-E’的垂直剖面圖。參照第18A～18E圖，可以在例示性結構上方沉積第二硬遮罩層44，並且可以將第二硬遮罩層44圖案化以覆蓋第一裝置區100而不覆蓋第二裝置區200。第二硬遮罩層44包含介電硬遮罩材料，例如氧化矽或氮化矽。第二硬遮罩層44的沉積可以藉由例如化學氣相沉積製程的順應性沉積製程。第二硬遮罩層44的厚度可以在5 nm至10 nm的範圍，但也可以使用更大或更小的厚度。
可以進行第二選擇性磊晶製程以從第一半導體板10、第二半導體板20和單晶半導體鰭片8之物理暴露出的半導體表面磊晶成長第二源極/汲極區54。舉例來說，可以將例示性結構放置在磊晶沉積製程腔室中，並且可以使含矽的前驅物氣體（例如矽烷、乙矽烷、二氯矽烷或三氯矽烷）與蝕刻劑氣體（例如氯化氫氣體）同時流動，以從物理暴露出的半導體表面成長含矽的半導體材料。在一實施例中，第一導電類型的摻質可以同時流入磊晶沉積製程腔室中，以提供第二源極/汲極區54的原位摻雜。第二半導體板20可以具有第二導電類型（例如n型）的摻雜，並且第二源極/汲極區54可以具有與第二導電類型相反之第一導電類型（例如p型）的摻雜。在第二源極/汲極區54中的第一導電類型之摻質的原子濃度可以在5.0×1019 /cm3 至2.0×1021 /cm3 的範圍，但也可以使用更大或更小的原子濃度。第二源極/汲極區54的厚度可以在10 nm至50 nm的範圍，但也可以使用更大或更小的厚度。隨後可以例如藉由等向性蝕刻製程（例如濕式蝕刻製程）來移除第二硬遮罩層44。
第19A圖是根據本發明實施例中的一實施例之在圖案化源極/汲極區的可選步驟之後的例示性結構的垂直剖面圖。第19B圖是第19A圖的例示性結構的上視圖。垂直平面A-A’是第19A圖的垂直剖面圖的平面。第19C圖是沿著第19B圖之垂直平面C-C’的垂直剖面圖。第19D圖是沿著第19B圖之垂直平面D-D’的垂直剖面圖。第19E圖是沿著第19B圖之垂直平面E-E’的垂直剖面圖。參照第19A～19E圖，可以可選地在例示性結構上方施加光阻層（未繪示），並且可以將光阻層圖案化以在將要移除第一源極/汲極區52和第二源極/汲極區54的一部分之區域中形成開口。可以根據需要進行非等向性蝕刻製程，以在相鄰的場效電晶體之間修整第一源極/汲極區52和第二源極/汲極區54的水平部分。可選地，可以將單晶半導體鰭片8圖案化以電隔離相鄰的場效電晶體。隨後，可以例如藉由灰化移除光阻層。
第20A圖是根據本發明實施例中的一實施例之在形成裝置間隔離結構之後的例示性結構的垂直剖面圖。第20B圖是第20A圖的例示性結構的上視圖。垂直平面A-A’是第20A圖的垂直剖面圖的平面。第20C圖是沿著第20B圖之垂直平面C-C’的垂直剖面圖。第20D圖是沿著第20B圖之垂直平面D-D’的垂直剖面圖。第20E圖是沿著第20B圖之垂直平面E-E’的垂直剖面圖。參照第20A～20E圖，可以在半導體板堆疊（10、20）的相鄰對之間形成裝置間隔離結構（46、48、49）。舉例來說，可以沉積包含蝕刻停止介電材料之連續的隔離介電襯墊。連續的隔離介電襯墊可以包含介電材料，例如氧化鋁、氧化鉿或氮碳化矽。其他襯墊材料在本發明實施例的預期範圍內。連續的隔離介電襯墊的厚度可以在10 nm至50 nm的範圍，但也可以使用更大或更小的厚度。
可以在隔離介電襯墊上方沉積例如未摻雜的矽酸鹽玻璃或摻雜的矽酸鹽玻璃之介電填充材料，以填充閘極模板結構（30、32、34、36）的相鄰對之間的空腔。可以進行化學機械平坦化製程以移除位於包含犧牲閘極結構32的頂表面之水平面上方的介電閘極間隔物38、連續的隔離介電襯層和介電填充材料的一部分、犧牲閘極蓋34、閘極遮罩結構36。連續的隔離介電襯墊的每個剩餘部分包含隔離介電襯墊46。介電填充材料的每個剩餘部分包含隔離介電填充材料部分48。
可以垂直凹蝕隔離介電填充材料部分48和隔離介電襯墊46的頂部。可以使用至少一個等向性蝕刻製程來垂直凹蝕隔離介電襯墊46和隔離介電填充材料部分48。可以在隔離介電襯墊46和隔離介電填充材料部分48上方的凹槽中沉積例如氮化矽的蝕刻停止介電材料。可以從包含犧牲閘極結構32的頂表面之水平面上方移除蝕刻停止介電材料的多餘部分。填充凹槽之蝕刻停止介電材料的每個剩餘部分包含隔離蝕刻停止板49。每個隔離蝕刻停止板49的厚度可以在10 nm至20 nm的範圍，但也可以使用更大或更小的厚度。隔離介電襯墊46、隔離介電填充材料部分48和隔離蝕刻停止板49的每個組合構成裝置間隔離結構（46、48、49）。
第21A圖是根據本發明實施例中的一實施例之在形成蝕刻阻障結構之後的例示性結構的垂直剖面圖。第21B圖是第21A圖的例示性結構的上視圖。垂直平面A-A’是第21A圖的垂直剖面圖的平面。第21C圖是沿著第21B圖之垂直平面C-C’的垂直剖面圖。第21D圖是沿著第21B圖之垂直平面D-D’的垂直剖面圖。第21E圖是沿著第21B圖之垂直平面E-E’的垂直剖面圖。參照第21A～21E圖，可以形成沿著第一水平方向hd1橫向延伸並覆蓋蝕刻停止介電鰭片18的蝕刻阻障結構62。舉例來說，蝕刻阻障結構62可以是藉由施加並圖案化光阻層而形成之光阻材料的圖案化條。
第22A圖是根據本發明實施例中的一實施例之在移除部分移除的犧牲閘極結構之後的例示性結構的垂直剖面圖。第22B圖是第22A圖的例示性結構的上視圖。垂直平面A-A’是第22A圖的垂直剖面圖的平面。第22C圖是沿著第22B圖之垂直平面C-C’的垂直剖面圖。第22D圖是沿著第22B圖之垂直平面D-D’的垂直剖面圖。第22E圖是沿著第22B圖之垂直平面E-E’的垂直剖面圖。參照第22A～22E圖，可以進行非等向性蝕刻製程以對犧牲閘極襯墊30具有選擇性地部分蝕刻犧牲閘極結構32之物理暴露出的部分。每個犧牲閘極結構32可以被劃分為多個犧牲閘極結構32。
第23A圖是根據本發明實施例中的一實施例之在移除犧牲閘極結構和犧牲閘極襯墊之後的例示性結構的垂直剖面圖。第23B圖是第23A圖的例示性結構的上視圖。垂直平面A-A’是第23A圖的垂直剖面圖的平面。第23C圖是沿著第23B圖之垂直平面C-C’的垂直剖面圖。第23D圖是沿著第23B圖之垂直平面D-D’的垂直剖面圖。第23E圖是沿著第23B圖之垂直平面E-E’的垂直剖面圖。參照第23A～23E圖，可以隨後例如藉由灰化來移除蝕刻阻障結構62。可以藉由蝕刻製程移除犧牲閘極結構32。舉例來說，可以使用使用硝酸、氟化銨、氫氧化鉀及/或氫氟酸的濕式蝕刻製程。隨後可以藉由例如使用稀氫氟酸的濕式蝕刻製程之等向性蝕刻製程來移除犧牲閘極襯墊30。
第24A圖是根據本發明實施例中的一實施例之在移除矽鍺板和形成閘極空腔之後的例示性結構的垂直剖面圖。第24B圖是第24A圖的例示性結構的上視圖。垂直平面A-A’是第24A圖的垂直剖面圖的平面。第24C圖是沿著第24B圖之垂直平面C-C’的垂直剖面圖。第24D圖是沿著第24B圖之垂直平面D-D’的垂直剖面圖。第24E圖是沿著第24B圖之垂直平面E-E’的垂直剖面圖。參照第24A～24E圖，可以進行對第一半導體板10的材料具有選擇性地蝕刻覆矽鍺合金結構28和第二半導體板20的材料的濕式蝕刻製程。舉例來說，如果第二半導體板20包含矽鍺板，則可以使用使用氫氧化銨和過氧化氫的混合物之濕式蝕刻製程來移除覆矽鍺合金結構28和第二半導體板20。可以在每個閘極空腔31內形成至少一個懸置的第一半導體板10，例如多個懸置的第一半導體板10。每個閘極空腔31包含藉由移除犧牲閘極結構32、犧牲閘極襯墊30、覆矽鍺合金結構28和第二半導體板20而形成的空體積，並在包含蝕刻停止介電鰭片18的頂表面之水平面下方。第一半導體板10的水平面和垂直面被物理暴露在每個閘極空腔31內。位於相應閘極空腔內之第一半導體板10的每個堆疊包含場效電晶體的通道部分。
第25A圖是根據本發明實施例中的一實施例之在形成閘極介電層和閘極電極軌之後的例示性結構的垂直剖面圖。第25B圖是第25A圖的例示性結構的上視圖。垂直平面A-A’是第25A圖的垂直剖面圖的平面。第25C圖是沿著第25B圖之垂直平面C-C’的垂直剖面圖。第25D圖是沿著第25B圖之垂直平面D-D’的垂直剖面圖。第25E圖是沿著第25B圖之垂直平面E-E’的垂直剖面圖。參照第25A～25E圖，可以在每個閘極空腔31內形成閘極介電層60和閘極電極軌66R。舉例來說，可以例如藉由原子層沉積來順應性地沉積連續的閘極介電材料層。連續的閘極介電材料層可以包含介電常數大於7.9的介電金屬氧化物材料。介電常數大於7.9的介電金屬氧化物材料稱為高介電常數（高k）金屬氧化物材料。例示性高介電常數介電金屬氧化物材料包含但不限於氧化鋁、氧化鉿、氧化釔、氧化鑭、氧化鋯、氧化鉭和氧化鍶。可選地，連續的閘極介電材料層可以另外包含氧化矽層。連續的閘極介電材料層的厚度可以在1 nm至6 nm的範圍，例如在1.5 nm至3 nm的範圍，但也可以使用更大或更小的厚度。
可以在連續的閘極介電材料層上方沉積連續的閘極電極金屬層。連續的閘極電極金屬層包含可選的金屬襯層，其包含例如TiN、TaN或WN的導電金屬氮化物材料以及例如鎢、釕、鉬、鈷、鉭或鈦的金屬填充材料。
可以從包含蝕刻停止介電鰭片18的頂表面之水平面上方移除連續的閘極介電材料層和連續的閘極電極金屬層的多餘部分。可以進行化學機械平坦化製程，其中蝕刻停止介電鰭片18的頂表面作為停止面。連續的閘極介電材料層的每個剩餘部分包含閘極介電層60。連續的閘極電極材料層的每個剩餘部分包含閘極電極軌66R。每個閘極介電層60和每個閘極電極軌66R可以在第二半導體板10的多個堆疊上方沿著第二水平方向hd2橫向延伸。
通常而言，犧牲閘極結構32和底下的第二半導體板20的中間部分的每個組合被閘極介電層60和閘極電極軌66R的組合所取代，閘極電極軌66R隨後被劃分為多個閘極電極。
第26A圖是根據本發明實施例中的一實施例之在形成包含相應的閘極介電層和相應的閘極電極之閘極堆疊之後的例示性結構的垂直剖面圖。第26B圖是第26A圖的例示性結構的上視圖。垂直平面A-A’是第26A圖的垂直剖面圖的平面。第26C圖是沿著第26B圖之垂直平面C-C’的垂直剖面圖。第26D圖是沿著第26B圖之垂直平面D-D’的垂直剖面圖。第26E圖是沿著第26B圖之垂直平面E-E’的垂直剖面圖。參照第26A～26E圖，可以藉由進行回蝕刻製程來移除覆蓋裝置間隔離結構（46、48、49）的頂表面之閘極介電層60和閘極電極軌66R的一部分。回蝕刻製程可以使用非等向性蝕刻製程或等向性蝕刻製程。在一實施例中，在回蝕刻製程期間，可以伴隨垂直凹蝕介電閘極間隔物38的頂部。
每個閘極電極軌66R被劃分為多個閘極電極66。每個閘極介電層60可以被劃分為多個閘極介電層60。在每個閘極空腔31中形成閘極介電層60和閘極電極66的組合。每個閘極介電層60接觸並圍繞至少一個第一半導體板10，其可以包含多個第一半導體板10。閘極電極66橫向圍繞場效電晶體的每個第一半導體板10。形成在第一裝置區100中的每個第一場效電晶體包含摻雜第一導電類型之第一半導體板10的相應子集和摻雜第二導電類型之相應的源極/汲極區52。形成在第二裝置區200中的每個第二場效電晶體包含摻雜第二導電類型之第一半導體板10的相應子集和摻雜第一導電類型之相應的源極/汲極區54。
第27A圖是根據本發明實施例中的一實施例之在藉由進行第一非等向性蝕刻製程來垂直凹蝕閘極電極和閘極介電層之後的例示性結構的垂直剖面圖。第27B圖是第27A圖的例示性結構的上視圖。垂直平面A-A’是第27A圖的垂直剖面圖的平面。第27C圖是沿著第27B圖之垂直平面C-C’的垂直剖面圖。第27D圖是沿著第27B圖之垂直平面D-D’的垂直剖面圖。第27E圖是沿著第27B圖之垂直平面E-E’的垂直剖面圖。參照第27A和27B圖，可以藉由進行第一非等向性蝕刻製程來非等向性地蝕刻閘極介電層60和閘極電極66，以對介電閘極間隔物38具有選擇性地垂直凹蝕閘極電極66和閘極介電層60。第一非等向性蝕刻製程以可比較的蝕刻速率同時蝕刻閘極電極66和閘極介電層60的材料。舉例來說，第一非等向性蝕刻製程提供閘極電極66的材料之蝕刻速率對閘極介電層60的材料之蝕刻速率之間的第一蝕刻速率比。在一實施例中，第一蝕刻速率比可以在0.75至1.25的範圍，例如在0.85至1.15的範圍及/或在0.90至1.10的範圍。在一實施例中，第一蝕刻率可以是至少1.0，並且可以在1.00至1.25的範圍，例如在1.00至1.15的範圍及/或在1.00至1.10的範圍。第一非等向性蝕刻製程可以包含反應離子蝕刻製程，其具有在1 mTorr至10 mTorr的製程壓力下使用CF4 和BCl4 的組合之蝕刻化學物質。在一實施例中，可以藉由第一非等向性蝕刻製程使閘極介電層60的頂表面垂直凹蝕至包含介電閘極間隔物38的頂表面之水平面下方。在一實施例中，當閘極電極66之凹陷的頂表面形成在包含蝕刻停止介電鰭片18的頂表面之水平面下方時，可以終止第一非等向性蝕刻製程。
第28A圖是根據本發明實施例中的一實施例之在藉由進行第二非等向性蝕刻製程來垂直凹蝕閘極電極和閘極介電層之後的例示性結構的垂直剖面圖。第28B圖是第28A圖的例示性結構的上視圖。垂直平面A-A’是第28A圖的垂直剖面圖的平面。第28C圖是沿著第28B圖之垂直平面C-C’的垂直剖面圖。第28D圖是沿著第28B圖之垂直平面D-D’的垂直剖面圖。第28E圖是沿著第28B圖之垂直平面E-E’的垂直剖面圖。參照第28A～28E圖，可以在終止第一非等向性蝕刻製程之後進行第二非等向性蝕刻製程，以進一步凹蝕閘極介電層60和閘極電極66。根據本發明實施例的一面向，第二非等向性蝕刻製程的化學性質不同於第一非等向性蝕刻製程的化學性質，使得以比閘極介電層60的材料更高的蝕刻速率蝕刻閘極電極66的材料。在一實施例中，第二非等向性蝕刻製程提供第二蝕刻速率比，第二蝕刻速率比在1.5至10的範圍，例如在2.0至5的範圍及/或在2.5至4的範圍。第二蝕刻速率比是在第二非等向性蝕刻製程中的閘極介電層的材料之蝕刻速率對第二非等向性蝕刻製程中的閘極電極的材料之蝕刻速率的比。在一實施例中，可以藉由添加O2 作為製程氣體來從第一非等向性蝕刻製程的化學物質修改第二非等向性蝕刻製程的化學物質。O2 的添加降低閘極介電層60中的金屬氧化物材料的蝕刻速率。在一實施例中，第二非等向性蝕刻製程可以是使用BCl4 、CF4 和O2 的組合作為製程氣體之反應離子蝕刻製程。
在第二非等向性蝕刻製程之後，蝕刻停止介電鰭片18的頂表面可以被物理暴露出來。第二非等向性蝕刻製程將閘極電極66的頂表面垂直凹蝕至包含蝕刻停止介電鰭片18的頂表面之水平面下方。第二非等向性蝕刻製程以小於蝕刻停止介電鰭片18的高度之垂直凹蝕距離來垂直凹蝕每個閘極電極的頂表面。閘極電極66的頂表面與包含蝕刻停止介電鰭片18的頂表面之水平面之間的高度差可以在5 nm至20 nm的範圍，但也可以使用更大或更小的高度差。在一實施例中，在第二非等向性蝕刻製程終止時，每個閘極介電層60的最頂表面可以凹陷至與包含蝕刻停止介電鰭片18的頂表面之水平面相距3 nm以內的高度。在一實施例中，每個閘極介電層60的厚度可以不大於3 nm，並且在第二非等向性蝕刻製程終止時，每個閘極介電層60的最頂表面可以從包含蝕刻​​停止介電鰭片18的頂表面之水平面凹陷至閘極介電層60的厚度內的高度。
第一非等向性蝕刻製程可以移除覆蓋蝕刻停止介電鰭片18之閘極介電層60的部分，進而移除可能以其他方式與閘極介電層60的蝕刻殘留物一起形成的潛在漏電流路徑。第二非等向性蝕刻製程確保當同時蝕刻蝕刻停止介電鰭片18的頂表面時，從蝕刻停止介電鰭片18上方移除閘極介電層60的任何蝕刻殘留物。
第29A圖是根據本發明實施例中的一實施例之在形成接點層（contact-level）介電層之後的例示性結構的垂直剖面圖。第29B圖是第29A圖的例示性結構的上視圖。垂直平面A-A’是第29A圖的垂直剖面圖的平面。第29C圖是沿著第29B圖之垂直平面C-C’的垂直剖面圖。第29D圖是沿著第29B圖之垂直平面D-D’的垂直剖面圖。第29E圖是沿著第29B圖之垂直平面E-E’的垂直剖面圖。參照第29A～29E圖，可以在閘極結構（60、66）上方沉積接點層介電層70。接點層介電層70包含介電填充材料，例如未摻雜的矽酸鹽玻璃或摻雜的矽酸鹽玻璃。可以藉由例如化學機械沉積製程的順應性沉積製程來沉積介電填充材料。可以藉由例如化學機械平坦化製程的平坦化製程從包含裝置間隔離結構（46、48、49）的頂表面之水平面上方移除介電填充材料的多餘部分。
參照第1A～29E圖，並根據本發明實施例中的各種實施例，提供一種全繞式閘極場效電晶體。全繞式閘極場效電晶體包含至少一半導體板（例如第一半導體板10）在中間部分被包含閘極介電層60和閘極電極66的組合之閘極結構（60、66）圍繞；位於至少一半導體板中的每一個的第一端之源極區（52或54）；位於至少一半導體板中的每一個的第二端之汲極區（52或54）；以及橫向圍繞閘極結構（60、66）的介電閘極間隔物38。閘極介電層60包含及/或實質上由介電金屬氧化物材料組成，介電金屬氧化物材料例如氧化鋁、氧化鑭、氧化鉿、氧化鈦、氧化鉭或前述之組合。閘極介電層60的頂表面位於包含介電閘極間隔物38的頂表面之水平面下方並位於包含閘極電極66的頂表面之水平面上方至少3 nm。在一實施例中，每個閘極介電層60的厚度可以不大於3 nm，並且每個閘極介電層60的頂表面可位於包含閘極電極66的頂表面之水平面上方至少閘極介電層60的厚度的位置。
在一實施例中，蝕刻停止介電鰭片18可以鄰近至少一半導體板（例如第一半導體板10），並且可以在包含至少一半導體板的最頂表面之水平面上方突出。閘極電極66的頂表面位於包含蝕刻停止介電鰭片18的頂表面之水平面下方。在一實施例中，閘極介電層60的頂表面可以與蝕刻停止介電鰭片18的頂表面大致共平面。舉例來說，閘極介電層60的頂表面可位於與包含蝕刻停止介電鰭片18的頂表面之水平面相距3 nm以內的高度。在一實施例中，閘極介電層60的厚度可以不大於3 nm，並且閘極介電層60的頂表面可位於從包含蝕刻停止介電鰭片18的頂表面之水平面的閘極介電層60的厚度內的高度處。在一實施例中，閘極介電層60包含及/或實質上由介電常數大於7.9的第一介電金屬氧化物組成。蝕刻停止介電鰭片18包含及/或實質上由介電常數大於7.9的第二介電金屬氧化物組成。第一介電金屬氧化物可以與第二介電金屬氧化物相同或可以不同。
參照第30A～30E圖，藉由修改蝕刻製程以凹蝕閘極介電層60和閘極電極66，可以從第29A～29E圖之例示性結構得出根據本發明實施例之例示性結構的替代配置。在此實施例中，當閘極電極66之凹陷頂表面形成為在包含蝕刻停止介電鰭片18的頂表面之水平面下方時，可以終止第一非等向性蝕刻製程。在此實施例中，在第一非等向性蝕刻製程終止時，閘極介電層60的最頂表面可以凹陷至與包含蝕刻停止介電鰭片18的頂表面之水平面相距3 nm以內的高度。在一實施例中，閘極介電層60的厚度可以不大於3 nm，並且在第一非等向性蝕刻製程終止時，閘極介電層60的最頂表面可以從包含蝕刻​​停止介電鰭片18的頂表面之水平面凹陷至閘極介電層60的厚度內的高度。在此實施例中，可以省略第二非等向性蝕刻製程。
第30A圖是根據本發明實施例中的一實施例之例示性結構的替代配置的垂直剖面圖。第30B圖是第30A圖的例示性結構的上視圖。垂直平面A-A’是第30A圖的垂直剖面圖的平面。第30C圖是沿著第30B圖之垂直平面C-C’的垂直剖面圖。第30D圖是沿著第30B圖之垂直平面D-D’的垂直剖面圖。第30E圖是沿著第30B圖之垂直平面E-E’的垂直剖面圖。參照第30A～30E圖及其所有相關圖式，並根據本發明實施例，提供一種全繞式閘極場效電晶體。全繞式閘極場效電晶體包含：至少一半導體板（例如第一半導體板10）在中間部分被包含閘極介電層60和閘極電極66的組合之閘極結構（60、66）圍繞；位於至少一半導體板中的每一個的第一端之源極區（是源極/汲極區（52、54）中的一個）；位於至少一半導體板中的每一個的第二端之汲極區（是源極/汲極區（52、54）中的另一個）；橫向圍繞閘極結構（60、66）的介電閘極間隔物38；以及蝕刻停止介電鰭片18，鄰近至少一半導體板並在包含至少一半導體板的最頂表面之水平面上方突出。閘極介電層60的頂表面可位於與包含蝕刻停止介電鰭片18的頂表面之水平面約相同的高度處。舉例來說，閘極介電層60的頂表面可位於包含蝕刻停止介電鰭片18的頂表面之水平面處、或者從包含蝕刻停止介電鰭片18的頂表面之水平面垂直偏移小於3 nm。在一實施例中，閘極介電層60的厚度可以不大於3 nm，並且閘極介電層60的頂表面可位於包含蝕刻停止介電鰭片18的頂表面之水平面處、或者從包含蝕刻停止介電鰭片18的頂表面之水平面垂直偏移小於閘極介電層60的厚度。
在一實施例中，閘極電極66的頂表面可以與蝕刻停止介電鰭片18的頂表面大致共平面。在一實施例中，閘極電極66的頂表面可位於包含蝕刻停止介電鰭片18的頂表面之水平面內、或者可以從包含蝕刻停止介電鰭片18的頂表面之水平面垂直偏移小於3 nm。在一實施例中，閘極介電層60的厚度可以不大於3 nm，並且閘極電極66的頂表面可位於包含蝕刻停止介電鰭片18的頂表面之水平面內、或者可以從包含蝕刻停止介電鰭片18的頂表面之水平面垂直偏移小於閘極介電層60的厚度。此部件可以藉由在第一非等向性蝕刻製程期間對閘極電極66的材料的蝕刻速率與對閘極介電層60的材料的蝕刻速率大致相同來實現，這在例示性結構的替代構造中形成閘極介電層60和閘極電極66的輪廓。
在一實施例中，可以將閘極介電層60的頂表面和閘極電極66的頂表面垂直凹蝕至包含介電閘極間隔物38的頂表面之水平面下方。在一實施例中，閘極介電層60包含及/或實質上由介電常數大於7.9的第一介電金屬氧化物組成，並且蝕刻停止介電鰭片18包含及/或實質上由介電常數大於7.9的第二介電金屬氧化物組成。
如上所述，第一蝕刻製程的選擇性可以在0.75至1.25的範圍。在此實施例中，第一非等向性蝕刻製程可以移除覆蓋蝕刻停止介電鰭片18之閘極介電層60的所有部分，進而移除可能以其他方式與閘極介電層60的蝕刻殘餘物形成的潛在漏電流路徑。由於在垂直凹蝕閘極電極66及垂直延伸閘極介電層60之與蝕刻停止介電鰭片18的側壁接觸的部分時，同時凹蝕蝕刻停止介電鰭片18的頂表面，因此可以在第一非等向性蝕刻製程的終止部分移除來自閘極介電層60的任何蝕刻殘留物。。
參照第29A～30E圖，並根據本發明實施例中的各個實施例，每個蝕刻停止介電鰭片18可以沿著第一水平方向hd1以沿著第二水平方向hd2的整個均勻寬度橫向延伸。每個閘極介電層60的頂表面位於包含蝕刻停止介電鰭片18的頂表面之水平面下方。因此，每個閘極介電層60被限制在沿著第二水平方向hd2橫向間隔之蝕刻停止介電鰭片18的相鄰對之間以及在介電閘極間隔物38的內側壁之間。每個閘極介電層60的頂表面位於包含介電閘極間隔物38的頂表面之水平面下方。因此，閘極介電層60不存在於蝕刻停止介電鰭片18的頂表面上方或介電閘極間隔物38的頂表面上方。接點層介電層70接觸介電閘極間隔物38的頂表面和蝕刻停止介電鰭片18的頂表面，並接觸介電閘極間隔物38的側壁的上部和蝕刻停止介電鰭片18的側壁的上部。
在一實施例中，蝕刻停止介電鰭片18的底表面可位於包含至少一半導體板（例如全繞式閘極場效電晶體的多個第一半導體板10）的最頂表面之水平面內、或者可以從水平面垂直偏移小於6 nm。此部件可以藉由在第7A和7B圖的製程步驟中控制線溝槽的凹陷深度來提供。每個閘極結構（60、66）可位於混合介電鰭片（14、16）的相鄰對之間。此外，每個閘極結構（60、66）可位於蝕刻停止介電鰭片18的相鄰對之間。每個蝕刻停止介電鰭片18可以沿著第二水平方向hd2具有相同的寬度，此寬度與底下的混合介電鰭片（14、16）的寬度相同。每個介電閘極間隔物38可以具有接觸閘極結構（60、66）的一對內側壁和接觸一對源極/汲極區（52、54）的一對外側壁。每個介電閘極間隔物38的一對內側壁和一對外側壁可以垂直於第一水平方向hd1，並且可以平行於第二水平方向hd2。
第31圖是根據本發明實施例中的一實施例之繪示用於形成例示性結構的步驟之流程圖。參照步驟3110和第1A～2B圖，可以在基底（包含例如基底單晶半導體層8L）上方形成包含至少一第一半導體板10和至少一第二半導體板20的半導體板堆疊（10、20）。參照步驟3120和第3A～10B圖，可以在半導體板堆疊（10、20）的中間部分上方形成犧牲閘極結構32和橫向圍繞犧牲閘極結構32的介電閘極間隔物38。參照步驟3130和第11A～14E圖，可以對至少一第一半導體板10具有選擇性地移除至少一第二半導體板20的端部。參照步驟3140和第15A～18E圖，可以從至少一第一半導體板10之物理暴露出的表面成長源極區（即，源極/汲極區（52、54）中的一個）和汲極區（即，源極/汲極區（52、54中的另一個））。參照步驟3150和第19A～26E圖，可以用閘極介電層60和閘極電極66的組合取代至少一第二半導體板20的每個中間部分和犧牲閘極結構32。參照步驟3160和第27A～30E圖，可以藉由使用第一非等向性蝕刻製程非等向性地蝕刻閘極介電層60和閘極電極66，以對介電閘極間隔物38具有選擇性地垂直凹蝕閘極介電層60和閘極電極66，第一非等向性蝕刻製程提供在0.75至1.25的範圍之第一蝕刻速率。第一蝕刻速率比是第一非等向性蝕刻製程中的閘極介電層的材料的蝕刻速率對第一非等向性蝕刻製程中的閘極電極的材料的蝕刻速率的比。藉由第一非等向性蝕刻製程移除覆蓋蝕刻停止介電鰭片18之來自閘極介電層60的金屬殘留物，金屬殘留物是在第26A～26E圖的製程步驟中形成的，以從蝕刻停止介電鰭片18的頂表面上方移除漏電流路徑。
閘極介電層60中的金屬氧化物材料可以產生包含非氧化形式之金屬元素的蝕刻殘留物，此蝕刻殘留物可能會聚結以在相鄰的全繞式閘極場效電晶體之間產生漏電路徑。可以選擇閘極介電層60的第一金屬金屬氧化物材料以使全繞式閘極場效電晶體的效能最佳，並且可以選擇蝕刻停止介電鰭片18的第二金屬氧化物材料以使非等向性蝕刻製程期間之金屬殘留物的產生降至最低。因此，可以提供具有低裝置間漏電流之高效能全繞式閘極場效電晶體。
根據本發明實施例中的一些實施例提供半導體結構的形成方法。半導體結構的形成方法包含在基底上方形成包含至少一第一半導體板和至少一第二半導體板的半導體板堆疊；在半導體板堆疊的中間部分上方形成犧牲閘極結構和橫向圍繞犧牲閘極結構的介電閘極間隔物；對至少一第一半導體板具有選擇性地移除至少一第二半導體板的端部；從至少一第一半導體板之物理暴露出的表面成長源極區和汲極區；用閘極介電層和閘極電極的組合取代至少一第二半導體板的每個中間部分和犧牲閘極結構；以及藉由使用第一非等向性蝕刻製程非等向性地蝕刻閘極介電層和閘極電極，以對介電閘極間隔物具有選擇性地垂直凹蝕閘極介電層和閘極電極，第一非等向性蝕刻製程提供在0.75至1.25的範圍之第一蝕刻速率比，第一蝕刻速率比是在第一非等向性蝕刻製程中的閘極電極的材料之蝕刻速率對在第一非等向性蝕刻製程中的閘極介電層的材料之蝕刻速率之比。
在一些實施例中，閘極介電層包含介電常數大於7.9的介電金屬氧化物。
在一些實施例中，半導體結構的形成方法更包含在半導體板堆疊上方形成硬遮罩板，其中硬遮罩板的側壁與半導體板堆疊的側壁垂直重合；以及形成鄰近硬遮罩板的蝕刻停止介電鰭片，其中犧牲閘極結構包含在蝕刻停止介電鰭片上方延伸的部分。
在一些實施例中，半導體結構的形成方法更包含當閘極電極的凹陷頂表面凹陷至包含蝕刻停止介電鰭片的頂表面之水平面時，終止第一非等向性蝕刻製程。
在一些實施例中，半導體結構的形成方法更包含在終止第一非等向性蝕刻製程之後進行第二非等向性蝕刻製程，其中第二非等向性蝕刻製程提供在1.5至10的範圍之第二蝕刻速率比，第二蝕刻速率比是在第二非等向性蝕刻製程中的閘極電極的材料之蝕刻速率對在第二非等向性蝕刻製程中的閘極介電層的材料之蝕刻速率之比。
在一些實施例中，在第二非等向性蝕刻製程之後，蝕刻停止介電鰭片的頂表面被物理暴露出來。
在一些實施例中，第二非等向性蝕刻製程以小於蝕刻停止介電鰭片的高度之垂直凹蝕距離來垂直凹蝕閘極電極的頂表面。
在一些實施例中，在第二非等向性蝕刻製程終止時，閘極介電層的最頂表面凹陷至與包含蝕刻停止介電鰭片的頂表面之水平面相距3 nm以內的高度。
在一些實施例中，第二非等向性蝕刻製程包含使用BCl4 、CF4 和O2 的組合作為製程氣體之反應離子蝕刻製程。
在一些實施例中，當閘極電極的凹陷頂表面形成為在包含蝕刻停止介電鰭片的頂表面之水平面下方時，終止第一非等向性蝕刻製程。
在一些實施例中，在第一非等向性蝕刻製程終止時，閘極介電層的最頂表面凹陷至與包含蝕刻停止介電鰭片的頂表面之水平面相距3 nm以內的高度。
在一些實施例中，藉由第一非等向性蝕刻製程，閘極介電層的頂表面垂直凹陷至包含介電閘極間隔物的頂表面之水平面下方。
根據本發明實施例中的一些實施例提供全繞式閘極（GAA）場效電晶體。全繞式閘極場效電晶體包含至少一半導體板在中間部分被包含閘極介電層和閘極電極的組合之閘極結構圍繞；位於至少一半導體板中的每一個的第一端之源極區；位於至少一半導體板中的每一個的第二端之汲極區；以及橫向圍繞閘極結構的介電閘極間隔物，其中閘極介電層的頂表面位於包含介電閘極間隔物的頂表面之水平面下方，並在包含閘極電極的頂表面之水平面上方突出。
在一些實施例中，全繞式閘極場效電晶體更包含蝕刻停止介電鰭片，鄰近至少一半導體板並在包含至少一半導體板的最頂表面的水平面上方突出，其中閘極電極的頂表面位於包含蝕刻停止介電鰭片的頂表面之水平面下方。
在一些實施例中，閘極介電層的頂表面位於與包含蝕刻停止介電鰭片的頂表面之水平面相距3 nm以內的高度。
在一些實施例中，閘極介電層包含介電常數大於7.9的第一介電金屬氧化物；以及蝕刻停止介電鰭片包含介電常數大於7.9的第二介電金屬氧化物。
根據本發明實施例中的一些實施例提供全繞式閘極（GAA）場效電晶體。全繞式閘極場效電晶體包含至少一半導體板在中間部分被包含閘極介電層和閘極電極的組合之閘極結構圍繞；位於至少一半導體板中的每一個的第一端之源極區；位於至少一半導體板中的每一個的第二端之汲極區；橫向圍繞閘極結構的介電閘極間隔物；以及蝕刻停止介電鰭片，鄰近至少一半導體板並在包含至少一半導體板的最頂表面之水平面上方突出，其中閘極介電層的頂表面位於包含蝕刻停止介電鰭片的頂表面之水平面處或從蝕刻停止介電鰭片的頂表面之水平面垂直偏移小於3 nm。
在一些實施例中，閘極電極的頂表面位於包含蝕刻停止介電鰭片的頂表面之水平面處或從蝕刻停止介電鰭片的頂表面之水平面垂直偏移小於3nm。
在一些實施例中，閘極介電層的頂表面和閘極電極的頂表面垂直凹陷至包含介電閘極間隔物的頂表面之水平面下方。
在一些實施例中，閘極介電層包含介電常數大於7.9的第一介電金屬氧化物；以及蝕刻停止介電鰭片包含介電常數大於7.9的第二介電金屬氧化物。
以上概述數個實施例之部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例之相同目的及/或優點。本技術領域中具有通常知識者也應理解，此類等效的結構並未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
8:單晶半導體鰭片 8L:基底單晶半導體層 10,20:半導體板堆疊 10L:第一單晶半導體層 12:淺溝槽隔離結構 14:介電鰭片襯墊 16:氧化矽填充材料部分 18:蝕刻停止介電鰭片 20L:第二單晶半導體層 21:內凹槽空腔 22:內介電通道間隔物 26:外介電通道間隔物 27:外凹槽空腔 28:覆矽鍺合金結構 29:鰭片間凹槽 30:犧牲閘極襯墊 31:閘極空腔 32:犧牲閘極結構 34:犧牲閘極蓋 36:閘極遮罩結構 38:介電閘極間隔物 41:源極/汲極空腔 42:第一硬遮罩層 44:第二硬遮罩層 46:隔離介電襯墊 48:隔離介電填充材料部分 49:隔離蝕刻停止板 52:第一源極/汲極區 60:閘極介電層 62:蝕刻阻障結構 66:閘極電極 66R:閘極電極軌 70:接點層介電層 100:第一裝置區 130:硬遮罩板 130L:硬遮罩層 132:半導體襯墊鰭片 132L:半導體襯墊 134:介電覆蓋鰭片 134L:介電覆蓋層 136:半導體心軸鰭片 136L:半導體心軸層 200:第二裝置區 3110,3120,3130,3140,3150,3160:步驟 hd1:第一水平方向 hd2:第二水平方向
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A圖是根據本發明實施例中的一實施例之在形成矽鍺層和矽層的交替堆疊、硬遮罩層、半導體襯墊、介電覆蓋層和半導體心軸層之後的例示性結構的垂直剖面圖。 第1B圖是第1A圖的例示性結構的上視圖。垂直平面A-A’是第1A圖的垂直剖面圖的平面。 第2A圖是根據本發明實施例中的一實施例之在圖案化半導體鰭片堆疊之後的例示性結構的垂直剖面圖。 第2B圖是第2A圖的例示性結構的上視圖。垂直平面A-A’是第2A圖的垂直剖面圖的平面。 第3A圖是根據本發明實施例中的一實施例之在形成淺溝槽隔離結構之後的例示性結構的垂直剖面圖。 第3B圖是第3A圖的例示性結構的上視圖。垂直平面A-A’是第3A圖的垂直剖面圖的平面。 第4A圖是根據本發明實施例中的一實施例之在垂直凹蝕淺溝槽隔離結構之後的例示性結構的垂直剖面圖。 第4B圖是第4A圖的例示性結構的上視圖。垂直平面A-A’是第4A圖的垂直剖面圖的平面。 第5A圖是根據本發明實施例中的一實施例之在形成覆矽鍺合金結構之後的例示性結構的垂直剖面圖。 第5B圖是第5A圖的例示性結構的上視圖。垂直平面A-A’是第5A圖的垂直剖面圖的平面。 第6A圖是根據本發明實施例中的一實施例之在形成混合介電鰭片之後的例示性結構的垂直剖面圖。 第6B圖是第6A圖的例示性結構的上視圖。垂直平面A-A’是第6A圖的垂直剖面圖的平面。 第7A圖是根據本發明實施例中的一實施例之在垂直凹蝕混合介電鰭片之後的例示性結構的垂直剖面圖。 第7B圖是第7A圖的例示性結構的上視圖。垂直平面A-A’是第7A圖的垂直剖面圖的平面。 第8A圖是根據本發明實施例中的一實施例之在形成蝕刻停止介電鰭片之後的例示性結構的垂直剖面圖。 第8B圖是第8A圖的例示性結構的上視圖。垂直平面A-A’是第8A圖的垂直剖面圖的平面。 第9A圖是根據本發明實施例中的一實施例之在移除覆矽鍺合金結構的上部和硬遮罩板之後的例示性結構的垂直剖面圖。 第9B圖是第9A圖的例示性結構的上視圖。垂直平面A-A’是第9A圖的垂直剖面圖的平面。 第10A圖是根據本發明實施例中的一實施例之在形成包含相應組的犧牲閘極襯墊、犧牲閘極結構、犧牲閘極蓋和閘極遮罩結構的閘極模板結構之後，並隨後形成介電閘極間隔物的例示性結構的垂直剖面圖。 第10B圖是第10A圖的例示性結構的上視圖。垂直平面A-A’是第10A圖的垂直剖面圖的平面。 第11A圖是根據本發明實施例中的一實施例之在移除半導體鰭片堆疊的端部之後的例示性結構的垂直剖面圖。 第11B圖是第11A圖的例示性結構的上視圖。垂直平面A-A’是第11A圖的垂直剖面圖的平面。 第11C圖是沿著第11B圖之垂直平面C-C’的垂直剖面圖。 第11D圖是沿著第11B圖之垂直平面D-D’的垂直剖面圖。 第11E圖是沿著第11B圖之垂直平面E-E’的垂直剖面圖。 第12A圖是根據本發明實施例中的一實施例之在橫向凹蝕覆矽鍺合金結構之後的例示性結構的垂直剖面圖。 第12B圖是第12A圖的例示性結構的上視圖。垂直平面A-A’是第12A圖的垂直剖面圖的平面。 第12C圖是沿著第12B圖之垂直平面C-C’的垂直剖面圖。 第12D圖是沿著第12B圖之垂直平面D-D’的垂直剖面圖。 第12E圖是沿著第12B圖之垂直平面E-E’的垂直剖面圖。 第13A圖是根據本發明實施例中的一實施例之在形成外介電通道間隔物之後的例示性結構的垂直剖面圖。 第13B圖是第13A圖的例示性結構的上視圖。垂直平面A-A’是第13A圖的垂直剖面圖的平面。 第13C圖是沿著第13B圖之垂直平面C-C’的垂直剖面圖。 第13D圖是沿著第13B圖之垂直平面D-D’的垂直剖面圖。 第13E圖是沿著第13B圖之垂直平面E-E’的垂直剖面圖。 第14A圖是根據本發明實施例中的一實施例之在形成板間凹陷區之後的例示性結構的垂直剖面圖。 第14B圖是第14A圖的例示性結構的上視圖。垂直平面A-A’是第14A圖的垂直剖面圖的平面。 第14C圖是沿著第14B圖之垂直平面C-C’的垂直剖面圖。 第14D圖是沿著第14B圖之垂直平面D-D’的垂直剖面圖。 第14E圖是沿著第14B圖之垂直平面E-E’的垂直剖面圖。 第15A圖是根據本發明實施例中的一實施例之在形成內介電通道間隔物之後的例示性結構的垂直剖面圖。 第15B圖是第15A圖的例示性結構的上視圖。垂直平面A-A’是第15A圖的垂直剖面圖的平面。 第15C圖是沿著第15B圖之垂直平面C-C’的垂直剖面圖。 第15D圖是沿著第15B圖之垂直平面D-D’的垂直剖面圖。 第15E圖是沿著第15B圖之垂直平面E-E’的垂直剖面圖。 第16A圖是根據本發明實施例中的一實施例之在形成第一介電遮罩層之後的例示性結構的垂直剖面圖。 第16B圖是第16A圖的例示性結構的上視圖。垂直平面A-A’是第16A圖的垂直剖面圖的平面。 第16C圖是沿著第16B圖之垂直平面C-C’的垂直剖面圖。 第16D圖是沿著第16B圖之垂直平面D-D’的垂直剖面圖。 第16E圖是沿著第16B圖之垂直平面E-E’的垂直剖面圖。 第17A圖是根據本發明實施例中的一實施例之在形成第一源極/汲極區之後的例示性結構的垂直剖面圖。 第17B圖是第17A圖的例示性結構的上視圖。垂直平面A-A’是第17A圖的垂直剖面圖的平面。 第17C圖是沿著第17B圖之垂直平面C-C’的垂直剖面圖。 第17D圖是沿著第17B圖之垂直平面D-D’的垂直剖面圖。 第17E圖是沿著第17B圖之垂直平面E-E’的垂直剖面圖。 第18A圖是根據本發明實施例中的一實施例之在形成第二介電遮罩層和第二源極/汲極區之後的例示性結構的垂直剖面圖。 第18B圖是第18A圖的例示性結構的上視圖。垂直平面A-A’是第18A圖的垂直剖面圖的平面。 第18C圖是沿著第18B圖之垂直平面C-C’的垂直剖面圖。 第18D圖是沿著第18B圖之垂直平面D-D’的垂直剖面圖。 第18E圖是沿著第18B圖之垂直平面E-E’的垂直剖面圖。 第19A圖是根據本發明實施例中的一實施例之在圖案化源極/汲極區的可選步驟之後的例示性結構的垂直剖面圖。 第19B圖是第19A圖的例示性結構的上視圖。垂直平面A-A’是第19A圖的垂直剖面圖的平面。 第19C圖是沿著第19B圖之垂直平面C-C’的垂直剖面圖。 第19D圖是沿著第19B圖之垂直平面D-D’的垂直剖面圖。 第19E圖是沿著第19B圖之垂直平面E-E’的垂直剖面圖。 第20A圖是根據本發明實施例中的一實施例之在形成裝置間隔離結構之後的例示性結構的垂直剖面圖。 第20B圖是第20A圖的例示性結構的上視圖。垂直平面A-A’是第20A圖的垂直剖面圖的平面。 第20C圖是沿著第20B圖之垂直平面C-C’的垂直剖面圖。 第20D圖是沿著第20B圖之垂直平面D-D’的垂直剖面圖。 第20E圖是沿著第20B圖之垂直平面E-E’的垂直剖面圖。 第21A圖是根據本發明實施例中的一實施例之在形成蝕刻阻障結構之後的例示性結構的垂直剖面圖。 第21B圖是第21A圖的例示性結構的上視圖。垂直平面A-A’是第21A圖的垂直剖面圖的平面。 第21C圖是沿著第21B圖之垂直平面C-C’的垂直剖面圖。 第21D圖是沿著第21B圖之垂直平面D-D’的垂直剖面圖。 第21E圖是沿著第21B圖之垂直平面E-E’的垂直剖面圖。 第22A圖是根據本發明實施例中的一實施例之在移除部分移除的犧牲閘極結構之後的例示性結構的垂直剖面圖。 第22B圖是第22A圖的例示性結構的上視圖。垂直平面A-A’是第22A圖的垂直剖面圖的平面。 第22C圖是沿著第22B圖之垂直平面C-C’的垂直剖面圖。 第22D圖是沿著第22B圖之垂直平面D-D’的垂直剖面圖。 第22E圖是沿著第22B圖之垂直平面E-E’的垂直剖面圖。 第23A圖是根據本發明實施例中的一實施例之在移除犧牲閘極結構和犧牲閘極襯墊之後的例示性結構的垂直剖面圖。 第23B圖是第23A圖的例示性結構的上視圖。垂直平面A-A’是第23A圖的垂直剖面圖的平面。 第23C圖是沿著第23B圖之垂直平面C-C’的垂直剖面圖。 第23D圖是沿著第23B圖之垂直平面D-D’的垂直剖面圖。 第23E圖是沿著第23B圖之垂直平面E-E’的垂直剖面圖。 第24A圖是根據本發明實施例中的一實施例之在移除矽鍺板和形成閘極空腔之後的例示性結構的垂直剖面圖。 第24B圖是第24A圖的例示性結構的上視圖。垂直平面A-A’是第24A圖的垂直剖面圖的平面。 第24C圖是沿著第24B圖之垂直平面C-C’的垂直剖面圖。 第24D圖是沿著第24B圖之垂直平面D-D’的垂直剖面圖。 第24E圖是沿著第24B圖之垂直平面E-E’的垂直剖面圖。 第25A圖是根據本發明實施例中的一實施例之在形成閘極介電層和閘極電極軌之後的例示性結構的垂直剖面圖。 第25B圖是第25A圖的例示性結構的上視圖。垂直平面A-A’是第25A圖的垂直剖面圖的平面。 第25C圖是沿著第25B圖之垂直平面C-C’的垂直剖面圖。 第25D圖是沿著第25B圖之垂直平面D-D’的垂直剖面圖。 第25E圖是沿著第25B圖之垂直平面E-E’的垂直剖面圖。 第26A圖是根據本發明實施例中的一實施例之在形成包含相應的閘極介電層和相應的閘極電極之閘極堆疊之後的例示性結構的垂直剖面圖。 第26B圖是第26A圖的例示性結構的上視圖。垂直平面A-A’是第26A圖的垂直剖面圖的平面。 第26C圖是沿著第26B圖之垂直平面C-C’的垂直剖面圖。 第26D圖是沿著第26B圖之垂直平面D-D’的垂直剖面圖。 第26E圖是沿著第26B圖之垂直平面E-E’的垂直剖面圖。 第27A圖是根據本發明實施例中的一實施例之在藉由進行第一非等向性蝕刻製程來垂直凹蝕閘極電極和閘極介電層之後的例示性結構的垂直剖面圖。 第27B圖是第27A圖的例示性結構的上視圖。垂直平面A-A’是第27A圖的垂直剖面圖的平面。 第27C圖是沿著第27B圖之垂直平面C-C’的垂直剖面圖。 第27D圖是沿著第27B圖之垂直平面D-D’的垂直剖面圖。 第27E圖是沿著第27B圖之垂直平面E-E’的垂直剖面圖。 第28A圖是根據本發明實施例中的一實施例之在藉由進行第二非等向性蝕刻製程來垂直凹蝕閘極電極和閘極介電層之後的例示性結構的垂直剖面圖。 第28B圖是第28A圖的例示性結構的上視圖。垂直平面A-A’是第28A圖的垂直剖面圖的平面。 第28C圖是沿著第28B圖之垂直平面C-C’的垂直剖面圖。 第28D圖是沿著第28B圖之垂直平面D-D’的垂直剖面圖。 第28E圖是沿著第28B圖之垂直平面E-E’的垂直剖面圖。 第29A圖是根據本發明實施例中的一實施例之在形成接點層介電層之後的例示性結構的垂直剖面圖。 第29B圖是第29A圖的例示性結構的上視圖。垂直平面A-A’是第29A圖的垂直剖面圖的平面。 第29C圖是沿著第29B圖之垂直平面C-C’的垂直剖面圖。 第29D圖是沿著第29B圖之垂直平面D-D’的垂直剖面圖。 第29E圖是沿著第29B圖之垂直平面E-E’的垂直剖面圖。 第30A圖是根據本發明實施例中的一實施例之例示性結構的替代配置的垂直剖面圖。 第30B圖是第30A圖的例示性結構的上視圖。垂直平面A-A’是第30A圖的垂直剖面圖的平面。 第30C圖是沿著第30B圖之垂直平面C-C’的垂直剖面圖。 第30D圖是沿著第30B圖之垂直平面D-D’的垂直剖面圖。 第30E圖是沿著第30B圖之垂直平面E-E’的垂直剖面圖。 第31圖是根據本發明實施例中的一實施例之繪示用於形成例示性結構的步驟之流程圖。
8:單晶半導體鰭片
8L:基底單晶半導體層
10:半導體板堆疊
22:內介電通道間隔物
38:介電閘極間隔物
46:隔離介電襯墊
48:隔離介電填充材料部分
49:隔離蝕刻停止板
52:第一源極/汲極區
60:閘極介電層
66:閘極電極
70:接點層介電層

Claims (1)

  1. 一種半導體結構的形成方法，包括： 在一基底上方形成包含至少一第一半導體板和至少一第二半導體板的一半導體板堆疊； 在該半導體板堆疊的一中間部分上方形成一犧牲閘極結構和橫向圍繞該犧牲閘極結構的一介電閘極間隔物； 對該至少一第一半導體板具有選擇性地移除該至少一第二半導體板的端部； 從該至少一第一半導體板之物理暴露出的表面成長一源極區和一汲極區； 用一閘極介電層和一閘極電極的組合取代該至少一第二半導體板的每個中間部分和該犧牲閘極結構；以及 藉由使用一第一非等向性蝕刻製程非等向性地蝕刻該閘極介電層和該閘極電極，以對該介電閘極間隔物具有選擇性地垂直凹蝕該閘極介電層和該閘極電極，該第一非等向性蝕刻製程提供在0.75至1.25的範圍之第一蝕刻速率比，該第一蝕刻速率比是在該第一非等向性蝕刻製程中的該閘極電極的材料之蝕刻速率對在該第一非等向性蝕刻製程中的該閘極介電層的材料之蝕刻速率之比。
TW110123099A 2020-06-24 2021-06-24 半導體結構的形成方法 TW202201549A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/910,120 2020-06-24
US16/910,120 US11217676B1 (en) 2020-06-24 2020-06-24 Antenna-free high-k gate dielectric for a gate-all-around transistor and methods of forming the same

Publications (1)

Publication Number Publication Date
TW202201549A true TW202201549A (zh) 2022-01-01

Family

ID=78102205

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123099A TW202201549A (zh) 2020-06-24 2021-06-24 半導體結構的形成方法

Country Status (3)

Country Link
US (1) US11217676B1 (zh)
CN (1) CN113555321A (zh)
TW (1) TW202201549A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107907B2 (en) * 2018-10-30 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11257758B2 (en) * 2020-06-24 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107907B2 (en) * 2018-10-30 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11114529B2 (en) * 2019-08-23 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around field-effect transistor device
US11264327B2 (en) * 2019-10-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail structure and methods of forming same

Also Published As

Publication number Publication date
US20210408256A1 (en) 2021-12-30
CN113555321A (zh) 2021-10-26
US11217676B1 (en) 2022-01-04

Similar Documents

Publication Publication Date Title
TWI677019B (zh) 半導體裝置及其製造方法
KR102606784B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
TWI645461B (zh) 半導體元件及其製造方法
KR101971349B1 (ko) 콘택트 플러그 및 그 형성 방법
TWI669783B (zh) 低阻抗接觸窗插塞之形成方法
KR100756809B1 (ko) 반도체 소자 및 그 제조 방법
TWI483348B (zh) 使用雙溝槽製程以製造半導體裝置之側接點之方法
TWI773938B (zh) 積體電路裝置及其製造方法
US10586852B2 (en) Semiconductor device
TW202201549A (zh) 半導體結構的形成方法
TW201919119A (zh) 製造半導體結構之方法
US11296081B2 (en) Integration of silicon channel nanostructures and silicon-germanium channel nanostructures
TWI824500B (zh) 半導體結構及其形成方法
TW202131389A (zh) 半導體結構及其形成方法
TW202303925A (zh) 半導體裝置
KR20220151819A (ko) 반도체 장치 및 그 제조 방법
TW202117818A (zh) 半導體裝置
TWI792439B (zh) 半導體元件的製造方法
TWI792499B (zh) 半導體結構及其形成方法
TWI817115B (zh) 半導體元件及其形成方法
KR102467278B1 (ko) 게이트들로부터 스파이크들을 제거하는 공정들
TWI821993B (zh) 半導體裝置及其製造方法
US20240055526A1 (en) Semiconductor device and method of fabricating a semiconductor device
TW202347511A (zh) 半導體裝置及其製造方法
TW202339012A (zh) 半導體結構及其形成方法