TW202201375A - 畫素驅動電路 - Google Patents

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Abstract

畫素驅動電路包含發光二極體、電容、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體。第一電晶體用以提供發光二極體驅動電流。發光二極體、第二電晶體、第一電晶體以及第三電晶體串聯且電性連接於第一系統電壓端和第二系統電壓端之間。電容電性連接於第一電晶體的閘極端。第四電晶體以及第五電晶體串聯且電性連接於第一電晶體的第一端。第六電晶體電性連接於第一電晶體的第二端。電容用以提供可調變電壓至第一電晶體的閘極端以調整提供予發光二極體的電流。

Description

畫素驅動電路
本案係關於一種畫素驅動電路，特別係關於一種發光二極體的畫素驅動電路。
在現在的顯示面板中，有機發光二極體(Organic Light-Emitting Diode；OLED)具有大面積的發光面，並且具有可為透明以及可撓式的特性。OLED又依驅動方式不同，可以區分為主動式驅動以及被動式驅動。
在主動式OLED顯示面板的運作中，驅動電流受驅動電晶體的臨界電壓(threshold voltage)所影響。由於主動式OLED顯示面板中的不同顯示單元各自的驅動電晶體的臨界電壓存在一定誤差，驅動電流因而產生差異。驅動電流產生差異使得OLED發光亮度不一致，導致主動式OLED顯示面板在顯示影像時，畫面亮度不均。
本揭示文件提供一種記憶體裝置包含畫素驅動電路。畫素驅動電路包含:發光二極體、第一電晶體、電容、第二電晶體、第三電晶體、第四電晶體、第五電晶體以及第六電晶體。第一電晶體用以提供一驅動電流予該發光二極體；第二電晶體耦接於該驅動電流之一電流路徑上；第三電晶體耦接於該第一電晶體與一第一系統電壓端之間，第三電晶體耦接於該驅動電流之該電流路徑上；第四電晶體耦接於該第一電晶體之第一端與該第一電晶體之閘極端之間，第四電晶體用以補償該第一電晶體之一臨界電壓；第五電晶體耦接該第一電晶體之閘極端，第五電晶體用以重置該第一電晶體之閘極端之電壓；第六電晶體其第一端接收一資料訊號，第六電晶體其第二端耦接該第一電晶體之第二端，第六電晶體用以輸入該資料訊號至該第一電晶體之第二端；電容其第一端電性耦接該第一電晶體的閘極端，於進入一發光期間時，該畫素驅動電路將該電容其第一端的電壓準位由一第一準位變化至一第二準位藉以調整驅動電流之大小。
綜上所述，本揭露的畫素驅動電路補償第一電晶體的臨界電壓，使得流經發光二極體的驅動電流不受臨界電壓影響。並且設置電容以及藉由電容調整提供予第一電晶體的閘極的電壓幅值，以調整流經發光二極體的驅動電流，使得發光二極體的亮度得以進一步進行調控。
下列係舉實施例配合所附圖示做詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行順序，任何由元件重新組合之結構，所產生具有該等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖示僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明除外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。
關於本文中所使用之「第一」、「第二」、「第三」...等，並非特別指稱次序或順位的意思，亦非用以限定本揭露，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
請參照第1圖。第1圖為本揭露一實施例之畫素驅動電路100的電路架構圖。如第1圖所示，畫素驅動電路100包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、電容C1以及發光二極體L1。
在一些實施例中，第一電晶體T1、第二電晶體T2、第三電晶體T3以及發光二極體L1串聯。第一電晶體T1用以提供驅動電流Id予發光二極體L1。第二電晶體T2耦接於驅動電流Id之電流路徑上。第三電晶體T3耦接於第一電晶體T1與第一系統電壓端VSS之間，第三電晶體T3耦接於該驅動電流Id之該電流路徑上。電容C1的第二端電性連接於第一電晶體T1的閘極端。於進入發光期間時，該畫素驅動電路100將電容C1之第一端的電壓準位由第一準位變化至第二準位藉以調整該驅動電之大小。
第四電晶體T4與第五電晶體T5串聯且電性連接於第一電晶體T1的第一端。第四電晶體T4耦接於第一電晶體T1之第一端與該第一電晶體T1之閘極端之間，第四電晶體T4用以補償第一電晶體T1之臨界電壓Vth。第五電晶體T5耦接第一電晶體T1之閘極端，第五電晶體T5用以重置第一電晶體T1之閘極端之電壓。第六電晶體T6電性連接於第一電晶體T1的第二端，第六電晶體T6之第一端接收資料訊號Vdata，第六電晶體T6之第二端耦接該第一電晶體T1之第二端，第六電晶體T6用以輸入資料訊號Vdata至第一電晶體T1之第二端。
其中，節點N1為電容C1與第一電晶體T1的閘極端的連接處，節點N2為第四電晶體T4與第一電晶體T1之間的連接處，節點N3為第六電晶體T6與第一電晶體T1的連接處。
上述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為汲極端時(源極端)，該電晶體的第二端則為源極端 (汲極端)。另外，上述電容亦分別具有第一端以及第二端。
如第1圖所示之實施例中，電容C1的第一端用以接收第四控制訊號CS，電容C1的第二端電性連接於第一電晶體T1的閘極端(如第1圖中的節點N1)，於一些實施例中，第四控制訊號CS為一個補償亮度/增強亮度用的控制信號，透過控制第四控制訊號CS的準位經過電容C1的耦合，可以調整節點N1的電壓準位。於本揭示文件中的一些實施例中，第四控制訊號CS是在高準位VA1與低準位VB1之間切換，利用高準位VA1與低準位VB1之間的差距可以用來相應提高第一電晶體T1的閘極電壓，藉此增加流過第一電晶體T1的發光電流，需注意的是，高準位VA1與低準位VB1的電壓準位大小可隨著環境亮度或者需要的亮度增強比例而動態改變，將在後續實施例中有進一步詳細說明。
請繼續參閱第1圖。第一電晶體T1的第一端電性連接於第二電晶體T2的第二端，第一電晶體T1的第二端電性接於第三電晶體T3的第一端。第二電晶體T2的第一端電性連接於發光二極體L1的第一端，發光二極體L1的第二端電性連接於第二系統電壓端VDD。第三電晶體T3的第二端電性連接於第一系統電壓端VSS。第二電晶體T2以及第三電晶體T3的閘極端用以接收第三控制訊號EM。於一些實施例中，第三控制訊號EM為畫素驅動電路100的發光控制信號，當第三控制訊號EM為高準位時可以驅動畫素驅動電路100進行發光。
並且，第四電晶體T4的第一端電性連接於電容C1的第二端以及第一電晶體T1的閘極端，第四電晶體T4的第二端電性連接於第一電晶體T1的第一端(如第1圖中的節點N2)。第四電晶體T4的閘極端用以接收第二控制訊號SN。第五電晶體T5的第一端以及閘極端用以接收第一控制訊號SN-1，第五電晶體T5的第二端電性連接於電容C1的第二端、第四電晶體T4的第一端以及第一電晶體T1的閘極端(如第1圖中的節點N1)。第六電晶體T6的第一端用以接收資料訊號Vdata，第六電晶體T6的第二端電性連接於第一電晶體T1的第二端以及第三電晶體T3的第一端(如第1圖中的節點N3)。第六電晶體T6的閘極端用以接收第二控制訊號SN。
為了方便說明，第1圖中所繪示的畫素驅動電路100是驅動顯示面板上其中一列(或一行)之顯示畫素的單一級驅動電路，實際應用中，畫素驅動電路100可以包含多級驅動電路，上述多級驅動電路分別用以循序的驅動各列(或各行)的顯示畫素，也就是說，畫素驅動電路100可以具有複數個如第1圖所示的單級驅動電路結構。於一些實施例中，第二控制訊號SN為畫素驅動電路100中當級的掃描訊號，第一控制訊號SN-1為前一級的掃描訊號。
於第1圖所示的實施例中，上述該些電晶體T1~T6是以N型金屬氧化物半導體場效電晶體(N-type MOSFET, NMOS)開關作為舉例說明，但本揭示文件並不以此為限。於另一實施例中，本領域習知技藝人士可將上述該些電晶體T1~T6替換為P型金屬氧化物半導體場效電晶體(P-type MOSFET, PMOS)開關、C型金屬氧化物半導體場效電晶體(C-type MOSFET, CMOS)開關或其他相似的開關元件，並對系統電壓(例如，第二系統電壓端VDD及第一系統電壓端VSS)、控制訊號(例如，控制訊號SN-1, SN, CS, EM)以及資料訊號Vdata的邏輯準位相對應地調整，也可以達到與本實施例相同的功能。
第2A圖為依據一實施例，第1圖中的畫素驅動電路100的控制訊號及資料訊號時序圖。第2B圖為依據另一實施例，第1圖中的畫素驅動電路100的控制訊號及資料訊號時序圖。
如第2A圖所示，於此實施例中，在畫素驅動電路100的控制時序中的一個顯示週期可分為三個期間，其分別為重置期間P1、補償及資料輸入期間P2及發光期間P3。需特別說明的是，第2A圖中的該些期間的時間長度僅用以示例，並非用以限制本揭露。
為使畫素驅動電路100的整體操作更加清楚易懂，以下請一併參考第1圖以及第2A圖。
第3A圖為第1圖中的畫素驅動電路100在重置期間P1中的電路狀態圖。如第2A圖所示，在重置期間P1內，第一控制訊號SN-1為高準位。第三控制訊號EM、第二控制訊號SN以及資料訊號Vdata為低準位。第四控制訊號CS為低準位VB1。對應地，如第3A所示，第二電晶體T2、第三電晶體T3、第四電晶體T4以及第六電晶體T6處於截止狀態，第一電晶體T1以及第五電晶體T5處於導通狀態。
在重置期間P1中，畫素驅動電路100中的電流由第一控制訊號SN-1依序經由第五電晶體T5、節點N1流向第一電晶體T1的閘極端。由於第一電晶體T1的閘極端與電容C1的第二端電性連接，此電流路徑亦使電容C1的第二端接收第一控制訊號SN-1將節點N1設定為高準位，此時電容C1的第一端基於第四控制訊號CS處於低準位，因此在電容C1的兩端(第一端至第二端之間)儲存了電位差VD。並且，第一控制訊號SN-1開啟第一電晶體T1，使節點N2的電位被拉至與節點N3相等。
亦即，在重置期間P1結束時。第一電晶體T1的閘極端(節點N1)的電壓為高準位。
第3B圖為第1圖中的畫素驅動電路100在補償及資料輸入期間P2中的電路狀態圖。如第2A圖所示，在補償及資料輸入期間P2內，第二控制訊號SN以及資料訊號Vdata為高準位，第一控制訊號SN-1以及第三控制訊號EM為低準位。第四控制訊號CS為低準位VB1。對應地，如第3B圖所示，第二電晶體T2、第三電晶體T3以及第五電晶體T5處於截止狀態，第一電晶體T1、第四電晶體T4以及第六電晶體T6處於導通狀態。
在補償及資料輸入期間P2中，由重置期間P1在電容C1所儲存的電位差VD，使得節點N1暫時維持高準位，進而將第一電晶體T1維持導通狀態。此外，上述節點N1的電位在補償及資料輸入期間P2中將經由第四電晶體T4、節點N2、第一電晶體T1、節點N3及第六電晶體T6流向資料訊號Vdata，也就是說，節點N1的準位將經由上述路徑慢慢放電。上述電流路徑將持續至電容C1所儲存的電位差VD逐漸降低，直到節點N1的電位降低至無法開啟第一電晶體T1為止。其中，電晶體的閘極與源極的電壓差為一臨界電壓時，電晶體為截止狀態。亦即，第一電晶體T1的閘極端的電位下降至僅較資料訊號Vdata高一個臨界電壓Vth時，第一電晶體T1截止。於此實施例中，上述臨界電壓Vth為第一電晶體T1的臨界電壓(threshold voltage, Vth)。
此時，節點N1(第一電晶體T1的閘極端)以及節點N2的電位皆等於資料訊號Vdata加上一個臨界電壓Vth，且第一電晶體T1將會關閉(進入截止狀態)。
亦即，在補償及資料輸入期間P2結束時。第一電晶體T1的閘極端(節點N1)的電壓為(Vdata+Vth)。第一電晶體T1的源極端(節點N3)的電壓為Vdata。
第3C圖為第1圖中的畫素驅動電路100在發光期間P3中的電路狀態圖。如第2A圖所示，在發光期間P3內，第三控制訊號EM為高準位。第四控制訊號CS為高準位VA1。第一控制訊號SN-1、第二控制訊號SN以及資料訊號Vdata為低準位。對應地，如第3C圖所示，第四電晶體T4、第五電晶體T5以及第六電晶體T6屬於截止狀態，第一電晶體T1、第二電晶體T2以及第三電晶體T3屬於導通狀態。
在發光期間P3中，於發光期間P3中，節點N1上電壓為(Vdata+Vth)。第三控制訊號EM將第二電晶體T2及第三電晶體T3導通。第一電晶體T1的第二端的電位下降至與第一系統電壓端VSS一致，導致第一電晶體T1的閘極與源極的電壓差大於臨界電壓Vth，並且第一電晶體T1閘極端經由電容C1被第四控制訊號Cs拉高，使得第一電晶體T1導通。因此，發光電流由第二系統電壓端VDD依序經由發光二極體L1、第二電晶體T2、第一電晶體T1及第三電晶體T3流向第一系統電壓端VSS。
詳細而言，在發光期間P3之前的重置期間P1及補償及資料輸入期間P2中，第四控制訊號CS為低準位VB1。在發光期間P3中，第四控制訊號CS為高準位VA1。因此，進入發光期間P3時，第四控制訊號CS的低準位VB1至高準位VA1的差值可透過電容C1傳輸至第一電晶體T1的閘極端(節點N1)。
此時，在第一電晶體T1的閘極端(節點N1)的電壓為資料訊號Vdata加上一個臨界電壓Vth，再加上第四控制訊號CS之高準位VA1與低準位VB1之間的差值。
亦即，在發光期間P3中。第一電晶體T1的閘極端(節點N1)的電壓為(Vdata+Vth+VA1-VB1)。第一電晶體T1的源極端(節點N3)的電壓等同於零。
在發光期間P3中，由於流經發光二極體L1的電流與流經第一電晶體T1的電流相等，於是將流經第一電晶體T1的驅動電流以Id表示。一般而言，N型電晶體所能提供的驅動電流Id將遵守以下公式:驅動電流
Figure 02_image001
。在本揭露的實施例中，k為相關於第一電晶體T1的元件特性的一常數。
將上述第一電晶體T1的閘極端電壓(Vg)以及源極端電壓(Vs)代入驅動電流Id的公式中，則可以計算出：
Figure 02_image001
Figure 02_image003
Figure 02_image005
由上述驅動電流Id的公式中，驅動電流Id將相關於資料訊號Vdata以及第四控制訊號CS之高準位VA1與低準位VB1的差值，但不受到臨界電壓Vth的影響。
於本揭露的一些實施例中，第四控制訊號CS之高準位VA1以及低準位VB1為可調變幅值。依據環境狀態調整第四控制訊號CS之高準位VA1以及低準位VB1之電壓幅值，使高準位VA1以及低準位VB1之間的電壓幅值差異增加或者減少。如此一來，第四控制訊號CS之高準位VA1以及低準位VB1之間的電壓幅值差異得以被調變。因此，依據前述驅動電流Id的公式，發光二極體L1的亮度可以被調控。並且相較於為直流訊號的資料訊號Vdata，可調變的電壓幅值差異可以更大幅度地調變發光二極體L1的亮度。
請一併參閱第2A圖及第2B圖。如第2A圖所示，在環境光源較亮的室外，藉由增加第四控制訊號CS之高準位VA1以及低準位VB1之間的電壓幅值差異，提供給第一電晶體T1的閘極端的電壓增加，流經第一電晶體T1的電流增加，發光二極體L1的亮度增加。如第2B圖所示，在環境光源較暗的室內，藉由減少第四控制訊號CS之高準位VA2以及低準位VB2之間的電壓幅值差異，提供給第一電晶體T1的閘極端的電壓減少，流經第一電晶體T1的電流減少，發光二極體L1的亮度降低。藉此可依據環境狀態控制發光二極體L1的亮度。
舉例來說，當判斷環境光源較亮時，如第2A圖所示畫素驅動電路100可將第四控制訊號CS之低準位VB1以及高準位VA1之間的可調變的電壓幅值差異設定為0V至8V；當判斷環境光源較暗時，如第2B圖所示，畫素驅動電路100可將第四控制訊號CS之高準位VA1以及低準位VB2之間的可調變的電壓幅值差異設定為0V至4V。如此一來，當環境光源較亮時，第一電晶體T1的閘極可被提升至較高準位。
第4圖為本揭露一實施例之畫素驅動電路200的電路架構圖。如第4圖所示的實施例中，畫素驅動電路200包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、電容C1以及發光二極體L1。與第1圖之實施例中畫素驅動電路100相較，第4圖之實施例中畫素驅動電路200不同之處在於，發光二極體L1的第一端接收第三控制訊號EM，也就是說，此實施例中發光二極體L1的第二端並非連接至第二系統電壓端VDD，而是改為連接至第三控制訊號EM。
請一併參閱第4圖以及第2A圖。在重置期間P1及補償及資料輸入期間P2，由於第二電晶體T2與第四電晶體T4均關閉，因此沒有電流通過發光二極體L1。在發光期間P3，產生驅動電流Id通過發光二極體L1時，第三控制訊號EM已被切換至高準位，在功能上類似於第二系統電壓端VDD，可以利用發光期間P3內高準位的第三控制訊號EM驅動發光二極體L1的第二端。關於畫素驅動電路200的其他細部連接關係與作動方式，大致相同於先前第1圖之實施例中畫素驅動電路100，在此不另贅述。
第5圖為本揭露一實施例之畫素驅動電路300的電路架構圖。第6圖為本揭露一實施例之畫素驅動電路400的電路架構圖。第7圖為第5圖以及第6圖中的畫素驅動電路的控制訊號及資料訊號時序圖。
如第5圖所示的實施例中，畫素驅動電路300包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、電容C1以及發光二極體L1。與第1圖之實施例中畫素驅動電路100相較，第5圖之實施例中畫素驅動電路300不同之處在於，電容C1的第一端用以接收第三控制訊號EM。也就是說，此實施例中，電容C1並非接收第四控制訊號CS，而是改為接收第三控制訊號EM。更確切來說，第二電晶體T2的閘極端、第三電晶體T3的閘極端以及電容C1皆為接收第三控制訊號EM。
請一併參閱第5圖以及第7圖。在重置期間P1及補償及資料輸入期間P2，由於第二電晶體T2以及第四電晶體T4均關閉，因此沒有電流通過發光二極體L1。在發光期間P3，第三控制訊號EM被切換為高準位，於此實施例中，第三控制訊號EM在功能上類似第四控制訊號CS，可利用高準位的第三控制訊號EM經由電容C1拉高第一電晶體T1的閘極端的電壓。於畫素驅動電路300的其他細部連接關係與作動方式，大致相同於先前第1圖之實施例中畫素驅動電路100，在此不另贅述。
如第6圖所示的實施例中，畫素驅動電路400包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、電容C1以及發光二極體L1。與第1圖之實施例中畫素驅動電路100相較，第5圖之實施例中畫素驅動電路400不同之處在於，電容C1的第一端用以接收第三控制訊號EM，並且發光二極體L1的第二端接收第三控制訊號EM，也就是說，此實施例中電容C1的第一端並非接收第四控制訊號CS，而是改為接收第三控制訊號EM。並且，發光二極體L1的第二端並非連接至第二系統電壓端VDD，而是改為連接至第三控制訊號EM。更確切來說，第二電晶體T2的閘極端、第三電晶體T3的閘極端、發光二極體L1的第二端以及電容C1皆為接收第三控制訊號EM。
在此實施例中，請一併參閱第6圖以及第7圖。在重置期間P1及補償及資料輸入期間P2，由於第二電晶體T2與第四電晶體T4均關閉，因此沒有電流通過發光二極體L1。在發光期間P3，產生驅動電流Id通過發光二極體L1時，第三控制訊號EM已被切換至高準位，可以利用於發光期間P3內高準位的第三控制訊號EM拉高第一電晶體T1閘極端的電壓以及驅動發光二極體L1的第二端。關於畫素驅動電路400的其他細部連接關係與作動方式，大致相同於先前第1圖之實施例中畫素驅動電路100，在此不另贅述。
由於第5圖以及第6圖中的電容C1皆為接收第三控制訊號EM，而不是第四控制訊號CS。因此，第7圖中之時序圖與第2A圖之時序圖相較，不同之處在於沒有第四控制訊號CS。關於第7圖之實施例中之時序圖的其他訊號時序，大致相同於第2A圖之實施例中之時序圖，在此不另贅述。
綜上所述，本揭露之畫素驅動電路補償了第一電晶體T1的臨界電壓Vth，使得流經發光二極體L1的電流不受臨界電壓Vth變化影響。並且設置電容C1以及藉由電容C1調整提供予第一電晶體T1的閘極的電壓幅值，以調整流經發光二極體L1的驅動電流Id，使得發光二極體L1的亮度得以進一步進行調控。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域通具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下： 100,200,300,400:畫素驅動電路 L1:發光二極體 C1:電容 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 Vdata:資料訊號 VSS:第一系統電壓端 VDD:第二系統電壓端 SN-1:第一控制訊號 EM:第三控制訊號 SN:第二控制訊號 CS:第四控制訊號 N1,N2,N3:節點 P1:重置期間 P2:補償及資料輸入期間 P3:發光期間 Id:驅動電流
為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第2A圖為依據一實施例，第1圖中的畫素驅動電路的控制訊號及資料訊號時序圖。 第2B圖為依據另一實施例，第1圖中的畫素驅動電路的控制訊號及資料訊號時序圖。 第3A圖為第1圖中的畫素驅動電路在重置期間中的電路狀態圖。 第3B圖為第1圖中的畫素驅動電路在補償及資料輸入期間中的電路狀態圖。 第3C圖為第1圖中的畫素驅動電路在發光期間中的電路狀態圖。 第4圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第5圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第6圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第7圖為第5圖以及第6圖中的畫素驅動電路的控制訊號及資料訊號時序圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:畫素驅動電路
L1:發光二極體
C1:電容
T1:第一電晶體
T2:的二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
Vdata:資料訊號
VSS:第一系統電壓端
VDD:第二系統電壓端
SN-1:第一控制訊號
SN:第二控制訊號
EM:第三控制訊號
CS:第四控制訊號
N1,N2,N3:節點

Claims (10)

  1. 一種畫素驅動電路，包含: 一發光二極體； 一第一電晶體，用以提供一驅動電流予該發光二極體； 一第二電晶體，耦接於該驅動電流之一電流路徑上； 一第三電晶體，耦接於該第一電晶體與一第一系統電壓端之間，耦接於該驅動電流之該電流路徑上； 一第四電晶體，耦接於該第一電晶體之第一端與該第一電晶體之閘極端之間，用以補償該第一電晶體之一臨界電壓； 一第五電晶體，耦接該第一電晶體之閘極端，用以重置該第一電晶體之閘極端之電壓； 一第六電晶體，其第一端接收一資料訊號，其第二端耦接該第一電晶體之第二端，用以輸入該資料訊號至該第一電晶體之第二端；以及 一電容，其第一端電性耦接該第一電晶體的閘極端，於進入一發光期間時，該畫素驅動電路將該電容其第一端的電壓準位由一第一準位變化至一第二準位藉以調整該驅動電流之大小。
  2. 如請求項1所述的畫素驅動電路，其中: 該第五電晶體之第一端用以接收一第一控制訊號，該第五電晶體之第二端耦接該第一電晶體之閘極端，該第五電晶體之閘極端用以接收該第一控制訊號；以及 於該畫素驅動電路之一重置期間，該第一控制訊號為高準位，導致該第五電晶體導通，使該第一控制訊號輸入至該第一電晶體之閘極端。
  3. 如請求項1所述的畫素驅動電路，其中: 該第四電晶體之第一端耦接該第一電晶體之閘極端，該第四電晶體之第二端耦接該第一電晶體之第一端，該第四電晶體之閘極端用以接收一第二控制訊號； 該第六電晶體之第一端用以接收該資料訊號，該第六電晶體之第二端耦接該第一電晶體之第二端，該第六電晶體之閘極端用以接收該第二控制訊號；以及 於該畫素驅動電路之一補償及資料輸入期間，該第二控制訊號以及該資料訊號為高準位，使該第六電晶體及該第四電晶體導通，使該第一電晶體之閘極端之電壓經過該第四電晶體持續放電至該第一電晶體截止。
  4. 如請求項1所述的畫素驅動電路，其中: 該發光二極體之第一端耦接該第二電晶體之第一端； 該第二電晶體之第二端耦接該第一電晶體之第一端，該第二電晶體之閘極端用以接收一第三控制訊號；以及 該第三電晶體之第一端耦接該第一電晶體之第二端，該第三電晶體之第二端耦接該第一系統電壓端，該第三電晶體之閘極端用以接收該第三控制訊號。 該電容之第一端用以接收一第四控制訊號，該電容之第二端耦接該第一電晶體之閘極端； 當進入該畫素驅動電路之該發光期間時，該第四控制訊號由該第一準位變化至該第二準位，使該第一電晶體之閘極端的準位相應變化以調整該驅動電流之大小；以及 於該畫素驅動電路之該發光期間，該第三控制訊號為高準位，導致該第二電晶體以及該第三電晶體導通，使該驅動電流流經該發光二極體。
  5. 如請求項4所述的畫素驅動電路，其中該發光二極體之第二端耦接一第二系統電壓端。
  6. 如請求項4所述的畫素驅動電路，其中該發光二極體之第二端用以接收該第三控制訊號。
  7. 如請求項4所述的畫素驅動電路，其中該第四控制訊號具有一可調變的電壓幅值差異，該第四控制訊號透過該可調變的電壓幅值差異進而調整提供予該發光二極體的該驅動電流。
  8. 如請求項7所述的畫素驅動電路，其中該可調變的電壓幅值差異的大小與一環境光源強度正相關。
  9. 如請求項1所述的畫素驅動電路，其中: 該發光二極體之第一端耦接該第二電晶體之第一端； 該第二電晶體之第二端耦接該第一電晶體之第一端，該第二電晶體之閘極端用以接收一第三控制訊號； 該第三電晶體之第一端耦接該第一電晶體之第二端，該第三電晶體之第二端耦接該第一系統電壓端，該第三電晶體之閘極端用以接收該第三控制訊號； 該電容之第一端用以接收該第三控制訊號，該電容之第二端耦接該第一電晶體之閘極端； 當進入該畫素驅動電路之該發光期間時，該第三控制訊號由該第一準位變化至該第二準位，使該第一電晶體之閘極端的準位相應變化以調整該驅動電流之大小；以及 於該畫素驅動電路之該發光期間，該第三控制訊號為高準位，導致該第二電晶體以及該第三電晶體導通，使該驅動電流流經該發光二極體。
  10. 如請求項9所述的畫素驅動電路，其中該發光二極體之第二端耦接一第二系統電壓端或用以接收該第三控制訊號。
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