TW202135261A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202135261A
TW202135261A TW109127051A TW109127051A TW202135261A TW 202135261 A TW202135261 A TW 202135261A TW 109127051 A TW109127051 A TW 109127051A TW 109127051 A TW109127051 A TW 109127051A TW 202135261 A TW202135261 A TW 202135261A
Authority
TW
Taiwan
Prior art keywords
wiring
pad
connection pad
thickness
dummy
Prior art date
Application number
TW109127051A
Other languages
English (en)
Other versions
TWI742796B (zh
Inventor
渡邉崇史
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202135261A publication Critical patent/TW202135261A/zh
Application granted granted Critical
Publication of TWI742796B publication Critical patent/TWI742796B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/0913—Square or rectangular array
    • H01L2224/09132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

實施方式提供一種能夠改善由虛設墊所引起之缺陷之半導體裝置及其製造方法。 實施方式之半導體裝置具備第1晶片及第2晶片。第1晶片具有第1配線、與第1配線電性連接之第1連接墊、及第1虛設墊。第2晶片具有第2配線、與第2配線電性連接並且與第1連接墊接合之第2連接墊、及與第1虛設墊接合之第2虛設墊。第1虛設墊之厚度小於第1連接墊之厚度且第2虛設墊之厚度亦小於第2連接墊之厚度，或者，第1虛設墊之厚度小於第1連接墊之厚度或第2虛設墊之厚度小於第2連接墊之厚度。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
已知將形成半導體元件之2片晶圓貼合之混合接合(hybrid bonding)技術。於混合接合技術中，將分別形成於各晶圓表面之連接墊彼此接合。為了避免該連接墊之接合不良，存在配置虛設墊(dummy pad)之情形。於該情形時，於配線與虛設墊之間可產生寄生電容。
本發明所欲解決之問題在於提供一種能夠改善由虛設墊所導致之缺陷之半導體裝置及其製造方法。
一實施方式之半導體裝置具備第1晶片及第2晶片。第1晶片具有第1配線、與第1配線電性連接之第1連接墊、及第1虛設墊。第2晶片具有第2配線、與第2配線電性連接並且與第1連接墊接合之第2連接墊、及與第1虛設墊接合之第2虛設墊。第1虛設墊之厚度小於第1連接墊之厚度且第2虛設墊之厚度亦小於第2連接墊之厚度，或者，第1虛設墊之厚度小於第1連接墊之厚度或第2虛設墊之厚度小於第2連接墊之厚度。
以下，參照附圖對本發明之實施方式進行說明。於以下之實施方式中，對具有三維構造之記憶胞陣列之半導體裝置進行說明。該半導體裝置係能夠電性地自由進行資料之抹除及寫入，且即便切斷電源亦能夠保存記憶內容之NAND(Not AND，反及)型非揮發性半導體記憶裝置。然而，本發明不僅可應用於上述半導體記憶裝置，亦可應用於例如CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)影像感測器。
(第1實施方式) 圖1係概略性地表示第1實施方式之半導體裝置之主要部分之構造之剖視圖。於圖1所示之半導體裝置1中，陣列晶片10及電路晶片20於Z方向貼合。陣列晶片10係第1晶片之例子，電路晶片20係第2晶片之例子。又，Z方向係鉛直方向，X方向及Y方向係與Z方向正交之水平方向。
首先，對陣列晶片10進行說明。陣列晶片10具有第1配線11、第1接觸通孔12、第1連接墊13、及第1虛設墊14。再者，陣列晶片10除該等構件以外，亦具有三維構造之記憶胞、字元線、及位元線等。
第1配線11具有金屬膜11a及阻擋金屬11b。金屬膜11a例如包含銅(Cu)，形成於擋止膜16上。擋止膜16例如為包含氮化矽(SiN)之膜。阻擋金屬11b例如包含氮化鉭(TaN)，覆蓋金屬膜11a之表面。又，於本實施方式中，複數個第1配線11形成於擋止膜16上，各第1配線11隔著層間絕緣膜15而相互絕緣。
第1接觸通孔12例如包含鎢。第1接觸通孔12之一端貫通擋止膜16而與第1配線11之金屬膜11a接觸。第1接觸通孔12之另一端與第1連接墊13之阻擋金屬13b接觸。
第1連接墊13經由第1接觸通孔12與第1配線11電性連接，具有金屬膜13a及阻擋金屬13b。金屬膜13a例如包含銅。阻擋金屬13b例如包含氮化鉭，覆蓋金屬膜13a。又，於本實施方式中，複數個第1連接墊13分別配置於複數個第1配線11之下方，各第1連接墊13隔著層間絕緣膜15而相互絕緣。
第1虛設墊14具有金屬膜14a及阻擋金屬14b。金屬膜14a與金屬膜13a同樣地包含銅。阻擋金屬14b與阻擋金屬13b同樣地包含氮化鉭，覆蓋金屬膜14a。
於本實施方式中，第1虛設墊14與第1配線11之間利用層間絕緣膜15及擋止膜16而絕緣。即，第1虛設墊14不與第1配線11電性連接。又，第1虛設墊14自與電路晶片20之接合面算起之厚度h11小於第1連接墊13自與電路晶片20之接合面算起之厚度h12。例如，厚度h11為300 nm，厚度h12為500 nm。
圖2係表示第1連接墊13及第1虛設墊14之佈局之一例之俯視圖。如圖2所示，第1連接墊13及第1虛設墊14無需交替配置。第1虛設墊14於陣列晶片10與電路晶片20之接合區域中，可任意配置於未形成有第1連接墊13之間隙區域。
其次，參照圖1對電路晶片20進行說明。電路晶片20具有第2配線21、第2接觸通孔22、第2連接墊23、及第2虛設墊24。再者，電路晶片20除該等零件以外，亦具有設置於陣列晶片10之記憶胞之驅動元件(例如，電晶體)等。
第2配線21與上述驅動元件電性連接，具有金屬膜21a及阻擋金屬21b。金屬膜21a例如包含銅(Cu)，形成於擋止膜26下。擋止膜26例如為包含氮化矽(SiN)之膜。阻擋金屬11b例如包含氮化鉭(TaN)，覆蓋金屬膜21a之表面。又，於本實施方式中，複數個第2配線21形成於擋止膜26上，各第2配線21隔著層間絕緣膜25而相互絕緣。
第2接觸通孔22例如包含鎢。第2接觸通孔22之一端貫通擋止膜26而與第2配線21之金屬膜21a接觸。第2接觸通孔22之另一端與第2連接墊23之阻擋金屬23b接觸。
第2連接墊23經由第2接觸通孔22與第2配線21電性連接，具有金屬膜23a及阻擋金屬23b。金屬膜23a與第1連接墊13之金屬膜13a同樣地包含銅，與金屬膜13a接合。阻擋金屬23b與第1連接墊13之阻擋金屬13b同樣地包含氮化鉭，覆蓋金屬膜23a，並且與阻擋金屬13b接合。
於本實施方式中，複數個第2連接墊23分別配置於複數個第2配線21之下方，各第2連接墊23隔著層間絕緣膜25而相互絕緣。又，第1連接墊13與第2連接墊23之接合面係1邊為1 μm之正方形。
第2虛設墊24具有金屬膜24a及阻擋金屬24b。金屬膜24a與第1虛設墊14之金屬膜14a同樣地包含銅，與金屬膜14a接合。阻擋金屬24b與阻擋金屬14b同樣地包含氮化鉭，覆蓋金屬膜24a，並且與阻擋金屬14b接合。
於本實施方式中，第2虛設墊24與第2配線21之間利用層間絕緣膜25及擋止膜26而絕緣。即，第2虛設墊24不與第2配線21電性連接。又，第2虛設墊24自與陣列晶片10之接合面算起之厚度h21小於第2連接墊23自與陣列晶片10之接合面算起之厚度h22。例如，厚度h21與厚度h11相等，為300 nm，厚度h22與厚度h12相等，為500 nm。進而，第1虛設墊14與第2虛設墊24之接合面與連接墊彼此之接合面相同，亦為1邊為1 μm之正方形。
圖3係概略性地表示比較例之半導體裝置之主要部分之構造之剖視圖。對於與上述第1實施方式之半導體裝置1相同之構成要素，標上相同符號，並省略詳細說明。
於圖3所示之半導體裝置100之陣列晶片10中，第1虛設墊14之厚度h11與第1連接墊13之厚度h12相等，因此，第1虛設墊14與第1配線11之距離D11變短。由此，第1虛設墊14與第1配線11之間之寄生電容變大。同樣，於電路晶片20中，第2虛設墊24之厚度h21與第2連接墊23之厚度h22相等，因此，第2虛設墊24與第2配線21之距離D21變短。其結果，第2虛設墊24與第2配線21之間之寄生電容亦變大。
一方面，於本實施方式之陣列晶片10中，如圖1所示，第1虛設墊14之厚度h11小於第1連接墊13之厚度h12，因此，第1虛設墊14與第1配線11之距離D11較比較例變長。由此，第1虛設墊14與第1配線11之間之寄生電容減小。同樣，於電路晶片20中，第2虛設墊24之厚度h21小於第2連接墊23之厚度h22，因此，第2虛設墊24與第2配線21之距離D21較比較例變長。其結果，第2虛設墊24與第2配線21之間之寄生電容亦減小。
因此，根據本實施方式，由於虛設墊與配線之間之寄生電容減小，故而能夠避免由該寄生電容所導致之缺陷。
(第2實施方式) 圖4係概略性地表示第2實施方式之半導體裝置之主要部分之構造之剖視圖。對於與上述之第1實施方式之半導體裝置1相同之構成要素，標上相同符號，並省略詳細說明。
本實施方式之半導體裝置2具有無通孔(via-less)構造。即，於陣列晶片10中，第1連接墊13不經由第1接觸通孔12而直接與第1配線11連接，於電路晶片20中，第2連接墊23不經由第1接觸通孔12而直接與第2配線21連接。
又，於本實施方式中，與第1實施方式相同，第1虛設墊14之厚度小於第1連接墊13之厚度，第2虛設墊24之厚度亦小於第2連接墊23之厚度。於本實施方式中，若第1虛設墊14之厚度與第1連接墊13之厚度相等，且第2虛設墊24之厚度與第2連接墊23之厚度相等，則本來應絕緣之第1配線11與第2配線21經由第1虛設墊14及第2虛設墊24而連接，藉此產生短路。
對此，於本實施方式中，藉由使各虛設墊之厚度小於各連接墊之厚度，而防止各虛設墊與各配線之接觸。藉此，能夠防止由第1虛設墊14及第2虛設墊24所導致之短路。
(第3實施方式) 圖5係概略性地表示第3實施方式之半導體裝置之主要部分之構造之剖視圖。對於與上述之第1實施方式之半導體裝置1相同之構成要素，標上相同符號，並省略詳細說明。
於圖5所示之半導體裝置3之陣列晶片10中，第1虛設墊14之厚度h11與第1連接墊13之厚度h12相等。又，第1虛設墊14經由第1接觸通孔12與第1配線11連接。於電路晶片20中，第2虛設墊24之厚度h21與第2連接墊23之厚度h22相等，另一方面，第2虛設墊24未與第2配線21連接。
此處，對於第1虛設墊14與第1配線11之間之寄生電容，與圖3所示之比較例之半導體裝置100進行比較。半導體裝置100中，由於第1虛設墊14未與第1配線11連接，故第1虛設墊14之電位為浮動狀態。
另一方面，如圖5所示，本實施方式中，由於第1虛設墊14與第1配線11電性連接，故而第1虛設墊14與第1配線11之電位差大致消失，因此寄生電容減小。由此，能夠避免由該寄生電容引起之缺陷。
又，本實施方式中，由於第2虛設墊24未與第2配線21電性連接，故維持原本應絕緣之第1配線11與第2配線21之狀態。因此，亦能夠避免經由第1虛設墊14及第2虛設墊24之配線短路。再者，本實施方式中亦可為，第1虛設墊14未與第1配線11電性連接，第2虛設墊24與第2配線21電性連接。
(變化例1) 圖6係概略性地表示第3實施方式之變化例之半導體裝置之主要部分之構造之剖視圖。對於與上述之第3實施方式之半導體裝置3相同之構成要素，標上相同符號，並省略詳細說明。
於圖6所示之半導體裝置3a之陣列晶片10中，第1連接墊13及第1虛設墊14不經由第1接觸通孔12而與第1配線11直接連接。另一方面，於電路晶片20中，第2連接墊23經由第2接觸通孔22與第2配線21連接，但第1虛設墊14未與第2配線21連接。
如上述構成之本變化例中，亦與第3實施方式相同，由於第1虛設墊14與第1配線11之電位差大致消失，故而兩者之間之寄生電容減小。由此，能夠避免由該寄生電容引起之缺陷。又，由於第2虛設墊24未與第2配線21電性連接，因此，亦能夠避免第1配線11與第2配線21短路。再者，本變化例中亦可為，第1虛設墊14不與第1配線11電性連接，第2虛設墊24與第2配線21直接連接。
(變化例2) 圖7係概略性地表示第3實施方式之另一變化例之半導體裝置之主要部分之構造之剖視圖。對於與上述之第3實施方式之半導體裝置3相同之構成要素，標上相同符號，並省略詳細說明。
於圖7所示之半導體裝置3b中，相互接合之第1虛設墊14及第2虛設墊24經由第1接觸通孔12或第2接觸通孔22而僅與第2配線21及第2配線21中之任一者連接。於第2虛設墊24經由第2接觸通孔22與第2配線21連接之情形時，兩者之電位差大致消失，因此，能夠減小寄生電容。於該情形時，第1虛設墊14不與第2配線21連接，因此，亦能夠避免第1配線11與第2配線21之短路。
再者，於本變化例中，關於將相互接合之第1虛設墊14及第2虛設墊24與第1配線11及第2配線21之哪一個連接，模擬寄生電容之值並選擇電容值變小之配線即可。
(第4實施方式) 圖8係概略性地表示第4實施方式之半導體裝置之主要部分之構造之剖視圖。對於與上述之第1實施方式之半導體裝置1相同之構成要素，標上相同符號，並省略詳細說明。
於圖8所示之半導體裝置4之陣列晶片10中，第1虛設墊14之厚度與第1連接墊13之厚度相等。又，第1虛設墊14及第1連接墊13不經由第1接觸通孔12而與第1配線11接觸。
另一方面，於電路晶片20中，第1虛設墊14之厚度小於第2連接墊23之厚度。例如，第2連接墊23之厚度為500 nm，第2虛設墊24之厚度例如為300 nm。又，第2連接墊23與第2配線21接觸，與此相對，第2虛設墊24不與第2配線21連接。
根據本實施方式，由於第1虛設墊14與第2配線21連接，故而能夠減小兩者之間之寄生電容。又，由於第2虛設墊24之厚度小於第2連接墊23之厚度，故而亦能夠減小第2虛設墊24與第2配線21之間之寄生電容。進而，由於第2虛設墊24不與第2配線21連接，故而亦能夠防止由第1虛設墊14及第2虛設墊24所導致之第1配線11與第2配線21之短路。再者，於本實施方式中，第1虛設墊14之厚度可小於第1連接墊13之厚度，第2虛設墊24之厚度可與第2連接墊23之厚度相等。
(變化例3) 圖9係概略性地表示第4實施方式之變化例之半導體裝置之主要部分之構造之剖視圖。對於與上述之第4實施方式之半導體裝置4相同之構成要素，標上相同符號，並省略詳細說明。
於圖9所示之半導體裝置4a中，相互接合之第1虛設墊14及第2虛設墊24僅與第2配線21及第2配線21中之任一者直接連接。於第2虛設墊24與第2配線21接觸之情形時，兩者之電位差大致消失，因此，能夠減小寄生電容。
又，於本實施方式中，由於第1虛設墊14之厚度小於第1連接墊13之厚度，故而亦能夠減小第1虛設墊14與第1配線11之間之寄生電容。進而，由於第1虛設墊14不與第1配線11連接，故而亦能夠防止經由第1虛設墊14及第2虛設墊24之第1配線11與第2配線21之短路。
再者，於本變化例中，關於將相互接合之第1虛設墊14及第2虛設墊24與第1配線11及第2配線21之哪一個直接連接，模擬寄生電容之值並選擇電容值變小之配線即可。
(第5實施方式) 於第5實施方式中，參照圖10A～圖10J，對上述之第1實施方式之半導體裝置1之製造方法之一例進行說明。
首先，如圖10A所示，於形成於陣列晶圓101(基板)之具有三維構造之複數個記憶胞陣列上形成第1配線11及第1接觸通孔12，繼而，於該等之上積層擋止膜16及層間絕緣膜15。再者，由於第1配線11及第1接觸通孔12可藉由通常所用之方法形成，故而省略說明。
形成於第1接觸通孔12上之擋止膜16例如為具有50 nm之厚度之氮化矽膜。又，形成於擋止膜16上之層間絕緣膜15例如為具有550 nm之厚度之氧化矽膜。
其次，如圖10B所示，於層間絕緣膜15上形成抗蝕劑30。
其次，如圖10C所示，使用微影法於抗蝕劑30形成具有凹部31之圖案。凹部31位於層間絕緣膜15中之第1虛設墊14之形成區域上。
其次，如圖10D所示，藉由乾式蝕刻，將抗蝕劑30作為遮罩而去除層間絕緣膜15，直至擋止膜16露出為止。藉此，用於形成第1虛設墊14之凹部15a形成於層間絕緣膜15。
其次，如圖10E所示，於層間絕緣膜15上再次形成抗蝕劑30。此時，抗蝕劑30嵌入凹部15a內。
其次，如圖10F所示，使用微影法於抗蝕劑30形成具有凹部32之圖案。凹部32位於層間絕緣膜15中之第1連接墊13之形成區域上。
其次，如圖10G所示，藉由乾式蝕刻，將抗蝕劑30作為遮罩去除層間絕緣膜15及擋止膜16，直至第1接觸通孔12露出為止。藉此，用於形成第1連接墊13之凹部15b形成於層間絕緣膜15。此時，藉由去除嵌入凹部15a之抗蝕劑30，凹部15a再次露出。
其次，如圖10H所示，於凹部15a及凹部15b之表面形成阻擋金屬40，繼而，嵌入金屬膜41。例如，阻擋金屬40為氮化鉭膜，金屬膜41為銅膜。
其次，如圖10I所示，藉由CMP(Chemical Mechanical Polishing，化學機械拋光)步驟，去除多餘之金屬膜41及阻擋金屬40，並且去除例如100 nm之厚度之層間絕緣膜15。其結果，第1連接墊13及第1虛設墊14形成於層間絕緣膜15內。於本實施方式中，由於存在第1虛設墊14，故而能夠防止CMP步驟中之階差產生。
其次，如圖10J所示，使陣列晶圓101翻轉180度而與電路晶圓201貼合。其後，藉由熱處理，陣列晶圓101之第1連接墊13及第1虛設墊14與電路晶圓201之第2連接墊23及第2虛設墊24分別接合。第2連接墊23及第2虛設墊24於與陣列晶圓101貼合之前，藉由與上述第1連接墊13及第1虛設墊14相同之方法而形成。
其後，藉由對相互貼合之陣列晶圓101及電路晶圓201進行切割，包含陣列晶片10及電路晶片20之半導體裝置1完成。
根據本實施方式，藉由利用與第1連接墊13不同之步驟形成第1虛設墊14，能夠使第1虛設墊14之厚度形成為小於第1連接墊13之厚度。又，第2虛設墊24由於與第1虛設墊14同樣地形成，故而亦能夠形成為小於第2連接墊23之厚度。進而，根據本實施方式，藉由於陣列晶圓101及電路晶圓201之兩者分別形成虛設墊及連接墊，而使虛設墊之厚度小於連接墊之厚度，藉由僅於陣列晶圓101或電路晶圓201之一者分別形成虛設墊及連接墊，可僅使一者之虛設墊之厚度小於連接墊之厚度。
再者，於本實施方式中，為了形成第1虛設墊14及第2虛設墊24，使用擋止膜16、26，亦可不使用擋止膜16、26。圖1記載之半導體裝置1不使用擋止膜16、26而形成第1虛設墊14及第2虛設墊24。於不使用擋止膜16、26之情形時，能夠藉由調整層間絕緣膜15之蝕刻時間，而控制各虛設墊之厚度。
(第6實施方式) 於第6實施方式中，參照圖11A～圖11J，對具有無通孔構造之半導體裝置之製造方法之一例進行說明。
首先，如圖11A所示，於陣列晶圓101之第1配線11上積層擋止膜16及層間絕緣膜15。擋止膜16例如為具有50 nm之厚度之氮化矽膜。又，層間絕緣膜15例如為具有550 nm之厚度之氧化矽膜。
其次，如圖11B所示，於層間絕緣膜15上形成抗蝕劑30。
其次，如圖11C所示，使用微影法於抗蝕劑30形成具有凹部31之圖案。凹部31位於層間絕緣膜15中之第1虛設墊14之形成區域上。
其次，如圖11D所示，藉由乾式蝕刻，將抗蝕劑30作為遮罩去除層間絕緣膜15，直至擋止膜16露出為止。藉此，用於形成第1虛設墊14之凹部15a形成於層間絕緣膜15上。
其次，如圖11E所示，於層間絕緣膜15上再次形成抗蝕劑30。此時，抗蝕劑30嵌入凹部15a內。
其次，如圖11F所示，使用微影法於抗蝕劑30形成具有凹部32之圖案。凹部32位於層間絕緣膜15中之第1連接墊13之形成區域上。
其次，如圖11G所示，藉由乾式蝕刻，將抗蝕劑30作為遮罩去除層間絕緣膜15及擋止膜16，直至第1配線11露出為止。藉此，用於形成第1連接墊13之凹部15b形成於層間絕緣膜15。此時，藉由去除嵌入凹部15a之抗蝕劑30，凹部15a再次露出。
其次，如圖11H所示，於凹部15a及凹部15b之表面形成阻擋金屬40，繼而，嵌入金屬膜41。例如，阻擋金屬40為氮化鉭膜，金屬膜41為銅膜。
其次，如圖11I所示，藉由CMP步驟，去除多餘之金屬膜41及阻擋金屬40，並且去除例如100 nm之厚度之層間絕緣膜15。其結果，第1連接墊13及第1虛設墊14形成於層間絕緣膜15內。於本實施方式中，由於存在第1虛設墊14，故而能夠防止CMP步驟中之階差產生。
其次，如圖11J所示，使陣列晶圓101翻轉180度而與電路晶圓201貼合。其後，藉由熱處理，陣列晶圓101之第1連接墊13及第1虛設墊14與電路晶圓201之第2連接墊23及第2虛設墊24分別接合。第2連接墊23及第2虛設墊24於與陣列晶圓101貼合之前，藉由與上述第1連接墊13及第1虛設墊14相同之方法而形成。
其後，藉由對相互貼合之陣列晶圓101及電路晶圓201進行切割，具有無通孔構造之半導體裝置完成。
根據本實施方式，與第5實施方式相同，藉由利用與第1連接墊13不同之步驟形成第1虛設墊14，能夠使第1虛設墊14之厚度形成為小於第1連接墊13之厚度。又，第2虛設墊24由於與第1虛設墊14同樣地形成，故而亦能夠形成為小於第2連接墊23之厚度。進而，根據本實施方式，藉由於陣列晶圓101及電路晶圓201之兩者分別形成虛設墊及連接墊，而使虛設墊之厚度小於連接墊之厚度，藉由僅於陣列晶圓101或電路晶圓201之一者分別形成虛設墊及連接墊，可僅使一者之虛設墊之厚度小於連接墊之厚度。
再者，於本實施方式中，與第5實施方式相同，為了形成第1虛設墊14及第2虛設墊24，使用擋止膜16、26，亦可不使用擋止膜16、26。於該情形時，能夠藉由調整層間絕緣膜15之蝕刻時間，而控制第1虛設墊14及第2虛設墊24之厚度。
(第7實施方式) 於第7實施方式中，參照圖12A～圖12G，對具有無通孔構造之半導體裝置之製造方法之另一例進行說明。
首先，如圖12A所示，於陣列晶圓101之第1配線11上積層擋止膜16及層間絕緣膜15。擋止膜16例如為具有50 nm之厚度之氮化矽膜。又，層間絕緣膜15例如為具有550 nm之厚度之氧化矽膜。
其次，如圖12B所示，於層間絕緣膜15上形成抗蝕劑30。
其次，如圖12C所示，使用灰度微影法於抗蝕劑30同時形成具有凹部33及凹部34之圖案。凹部33位於層間絕緣膜15中之第1虛設墊14之形成區域上。另一方面，凹部34位於層間絕緣膜15中之第1連接墊13之形成區域上。更詳細而言，藉由使用與凹部33對應之透過率小於與凹部34對應之透過率之光罩的微影法，將抗蝕劑30形成為於凹部33中比於凹部34中更厚。
其次，如圖12D所示，藉由乾式蝕刻，將抗蝕劑30作為遮罩而去除層間絕緣膜15。藉此，將凹部15a及凹部15b同時形成於層間絕緣膜15。凹部15a未到達至擋止膜16，而於層間絕緣膜15內終止。另一方面，凹部15b貫通擋止膜16而到達至金屬膜11a。
其次，如圖12E所示，於凹部15a及凹部15b之表面形成阻擋金屬40，繼而，嵌入金屬膜41。例如，阻擋金屬40為氮化鉭膜，金屬膜41為銅膜。
其次，如圖12F所示，藉由CMP步驟，去除多餘之金屬膜41及阻擋金屬40，且將層間絕緣膜15去除例如100 nm之厚度。其結果，於層間絕緣膜15內形成第1連接墊13及第1虛設墊14。於本實施方式中，由於存在第1虛設墊14，故而能夠防止於CMP步驟中產生階差。
其次，如圖12G所示，使陣列晶圓101翻轉180度而貼合於電路晶圓201。其後，藉由熱處理，將陣列晶圓101之第1連接墊13及第1虛設墊14與電路晶圓201之第2連接墊23及第2虛設墊24分別接合。第2連接墊23及第2虛設墊24係於與陣列晶圓101貼合之前，藉由與上述第1連接墊13及第1虛設墊14相同之方法而形成。
其後，藉由對相互貼合之陣列晶圓101及電路晶圓201進行切割，完成具有無通孔構造之另一半導體裝置。該另一半導體裝置相當於圖4所示之第2實施方式之半導體裝置2。
根據本實施方式，藉由使用灰度微影法對抗蝕劑30進行圖案化，而同時形成第1虛設墊14用之凹部15a及第1連接墊13用之凹部15b。藉此，與上述第6實施方式相比，能夠縮短製造時間。再者，抗蝕劑30之圖案化方法並不限定於灰度微影法。例如，亦可使用將具有凹凸圖案之模板壓抵於抗蝕劑之奈米壓印技術。於該情形時，藉由將具有帶有深度不同之2種凹部的圖案之模板壓抵於抗蝕劑30，亦能夠同時形成凹部15a及凹部15b。進而，根據本實施方式，藉由於陣列晶圓101及電路晶圓201之兩者使用灰度微影法，而使虛設墊之厚度小於連接墊之厚度，藉由僅於陣列晶圓101或電路晶圓201之一者使用灰度微影法，可僅使一者之虛設墊之厚度小於連接墊之厚度。
又，於本實施方式中，對第1配線11及第1連接墊13不經由第1接觸通孔12而直接連接之無通孔構造之半導體裝置之製造方法進行說明。然而，亦可將本實施方式應用於具有第1配線11及第1連接墊13經由第1接觸通孔12連接之構造之半導體裝置之製造方法。
(第8實施方式) 於第8實施方式中，參照圖13A～圖13G，對具有無通孔構造之半導體裝置之製造方法之再一例進行說明。
首先，如圖13A所示，於陣列晶圓101之第1配線11上積層擋止膜16及層間絕緣膜15。擋止膜16例如為具有30 nm之厚度之氮化矽膜。又，層間絕緣膜15例如為具有600 nm之厚度之氧化矽膜。
其次，如圖13B所示，於層間絕緣膜15上形成抗蝕劑30。
其次，如圖13C所示，使用微影法於抗蝕劑30同時形成具有凹部35及凹部36之圖案。凹部35位於層間絕緣膜15中之第1虛設墊14之形成區域上。另一方面，凹部36位於層間絕緣膜15中之第1連接墊13之形成區域上。又，凹部35之X方向之開口寬度W1小於凹部36之X方向之開口寬度W2。例如，開口寬度W1為0.3 μm，開口寬度W2為1 μm。
其次，如圖13D所示，藉由乾式蝕刻，將抗蝕劑30作為遮罩去除層間絕緣膜15。藉此，凹部15a及凹部15b同時形成於層間絕緣膜15。於本實施方式中，如上所述形成於抗蝕劑30之凹部35之開口寬度W1小於凹部36之開口寬度W2。由此，藉由負載效應(loading effect)，凹部15a於層間絕緣膜15內終止，另一方面，凹部15b貫通層間絕緣膜15及擋止膜16而到達金屬膜11a為止。
其次，如圖13E所示，於凹部15a及凹部15b之表面形成阻擋金屬40，繼而，嵌入金屬膜41。例如，阻擋金屬40為氮化鉭膜，金屬膜41為銅膜。
其次，如圖13F所示，藉由CMP步驟，去除多餘之金屬膜41及阻擋金屬40，並且去除例如100 nm之厚度之層間絕緣膜15。其結果，第1連接墊13及第1虛設墊14形成於層間絕緣膜15內。於本實施方式中，由於存在第1虛設墊14，故而能夠防止CMP步驟中之階差產生。
其次，如圖13G所示，使陣列晶圓101翻轉180度而與電路晶圓201貼合。其後，藉由熱處理，陣列晶圓101之第1連接墊13及第1虛設墊14與電路晶圓201之第2連接墊23及第2虛設墊24分別接合。第2連接墊23及第2虛設墊24於與陣列晶圓101貼合之前，藉由與上述第1連接墊13及第1虛設墊14相同之方法而形成。
其後，藉由對相互貼合之陣列晶圓101及電路晶圓201進行切割，具有無通孔構造之又一半導體裝置完成。於該半導體裝置中，第1虛設墊14及第2虛設墊24之接合面積小於第1連接墊13與第2連接墊23之接合面積。
根據本實施方式，於抗蝕劑30同時形成寬度不同之凹部35、36。又，於將抗蝕劑30作為遮罩之乾式蝕刻步驟中，藉由負載效應，第1虛設墊14用之凹部15a之深度小於第1連接墊13用之凹部15b之深度。其結果，藉由1個微影步驟及1個乾式蝕刻步驟能夠形成厚度小於第1連接墊13之第1虛設墊14。進而，根據本實施方式，於陣列晶圓101及電路晶圓201之兩者利用負載效應使虛設墊之厚度小於連接墊之厚度，藉由於任一晶圓使用負載效應較大之乾式蝕刻條件，於另一晶圓使用負載效應較小之乾式蝕刻條件，可僅使一者之虛設墊之厚度小於連接墊之厚度。
再者，於本實施方式中，對第1配線11及第1連接墊13不經由第1接觸通孔12而直接連接之無通孔構造之半導體裝置之製造方法進行說明。然而，亦可將本實施方式應用於具有第1配線11及第1連接墊13經由第1接觸通孔12連接之構造之半導體裝置之製造方法。
以上對本發明之一些實施方式進行了說明，然而，該等實施方式係作為例子而提出，並未意圖限定發明之範圍。該等實施方式可藉由其他各種方式而實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨內，同樣包含於申請專利範圍記載之發明及其均等之範圍內。
[相關申請]  本申請案享受將日本專利申請案2020-039117號(申請日：2020年3月6日)作為基礎申請案之優先權。本申請案藉由參照基礎申請案而包含基礎申請案之全部內容。
1:半導體裝置 2:半導體裝置 3:半導體裝置 3a:半導體裝置 3b:半導體裝置 4:半導體裝置 4a:半導體裝置 10:陣列晶片 11:第1配線 11a:金屬膜 11b:阻擋金屬 12:第1接觸通孔 13:第1連接墊 13a:金屬膜 13b:阻擋金屬 14:第1虛設墊 14a:金屬膜 14b:阻擋金屬 15:層間絕緣膜 15a:凹部 15b:凹部 16:擋止膜 20:電路晶片 21:第2配線 21a:金屬膜 21b:阻擋金屬 22:第2接觸通孔 23:第2連接墊 23a:金屬膜 23b:阻擋金屬 24:第2虛設墊 24a:金屬膜 24b:阻擋金屬 25:層間絕緣膜 26:擋止膜 30:抗蝕劑 31:凹部 32:凹部 33:凹部 34:凹部 35:凹部 36:凹部 40:阻擋金屬 41:金屬膜 100:半導體裝置 101:陣列晶圓 201:電路晶圓 D11:第1虛設墊14與第1配線11之距離 D21:第2虛設墊24與第2配線21之距離 h11:厚度 h12:厚度 h21:厚度 h22:厚度 W1:開口寬度 W2:開口寬度
圖1係概略性地表示第1實施方式之半導體裝置之主要部分之構造之剖視圖。 圖2係表示連接墊及虛設墊之佈局之一例之俯視圖。 圖3係概略性地表示比較例之半導體裝置之主要部分之構造之剖視圖。 圖4係概略性地表示第2實施方式之半導體裝置之主要部分之構造之剖視圖。 圖5係概略性地表示第3實施方式之半導體裝置之主要部分之構造之剖視圖。 圖6係概略性地表示第3實施方式之變化例之半導體裝置之主要部分之構造之剖視圖。 圖7係概略性地表示第3實施方式之另一變化例之半導體裝置之主要部分之構造之剖視圖。 圖8係概略性地表示第4實施方式之半導體裝置之主要部分之構造之剖視圖。 圖9係概略性地表示第4實施方式之變化例之半導體裝置之主要部分之構造之剖視圖。 圖10A係表示將擋止膜及層間絕緣膜積層之步驟之剖視圖。 圖10B係表示於層間絕緣膜上形成抗蝕劑之步驟之剖視圖。 圖10C係表示於抗蝕劑形成具有凹部之圖案之步驟之剖視圖。 圖10D係表示將抗蝕劑作為遮罩而去除層間絕緣膜之步驟之剖視圖。 圖10E係表示於層間絕緣膜上再次形成抗蝕劑之步驟之剖視圖。 圖10F係表示於抗蝕劑形成具有凹部之圖案之步驟之剖視圖。 圖10G係表示將抗蝕劑作為遮罩而去除層間絕緣膜及擋止膜之步驟之剖視圖。 圖10H係表示形成阻擋金屬並嵌入金屬膜之步驟之剖視圖。 圖10I係表示去除多餘之金屬膜及阻擋金屬之步驟之剖視圖。 圖10J係表示將陣列晶圓與電路晶圓貼合之步驟之剖視圖。 圖11A係表示將擋止膜及層間絕緣膜積層之步驟之剖視圖。 圖11B係表示於層間絕緣膜上形成抗蝕劑之步驟之剖視圖。 圖11C係表示於抗蝕劑形成具有凹部之圖案之步驟之剖視圖。 圖11D係表示將抗蝕劑作為遮罩而去除層間絕緣膜之步驟之剖視圖。 圖11E係表示於層間絕緣膜上再次形成抗蝕劑之步驟之剖視圖。 圖11F係表示於抗蝕劑形成具有凹部之圖案之步驟之剖視圖。 圖11G係表示將抗蝕劑作為遮罩而去除層間絕緣膜及擋止膜之步驟之剖視圖。 圖11H係表示形成阻擋金屬並嵌入金屬膜之步驟之剖視圖。 圖11I係表示去除多餘之金屬膜及阻擋金屬之步驟之剖視圖。 圖11J係表示將陣列晶圓與電路晶圓貼合之步驟之剖視圖。 圖12A係表示將擋止膜及層間絕緣膜積層之步驟之剖視圖。 圖12B係表示於層間絕緣膜上形成抗蝕劑之步驟之剖視圖。 圖12C係表示於抗蝕劑同時形成具有2種凹部之圖案之步驟之剖視圖，該2種凹部之深度不同。 圖12D係表示將抗蝕劑作為遮罩而去除層間絕緣膜之步驟之剖視圖。 圖12E係表示形成阻擋金屬並嵌入金屬膜之步驟之剖視圖。 圖12F係表示去除多餘之金屬膜及阻擋金屬之步驟之剖視圖。 圖12G係表示將陣列晶圓與電路晶圓貼合之步驟之剖視圖。 圖13A係表示將擋止膜及層間絕緣膜積層之步驟之剖視圖。 圖13B係表示於層間絕緣膜上形成抗蝕劑之步驟之剖視圖。 圖13C係表示於抗蝕劑同時形成具有2種凹部之圖案之步驟之剖視圖，該2種凹部之開口寬度不同。 圖13D係表示將抗蝕劑作為遮罩而去除層間絕緣膜之步驟之剖視圖。 圖13E係表示形成阻擋金屬並嵌入金屬膜之步驟之剖視圖。 圖13F係表示去除多餘之金屬膜及阻擋金屬之步驟之剖視圖。 圖13G係表示將陣列晶圓與電路晶圓貼合之步驟之剖視圖。
1:半導體裝置
10:陣列晶片
11:第1配線
11a:金屬膜
11b:阻擋金屬
12:第1接觸通孔
13:第1連接墊
13a:金屬膜
13b:阻擋金屬
14:第1虛設墊
14a:金屬膜
14b:阻擋金屬
15:層間絕緣膜
16:擋止膜
20:電路晶片
21:第2配線
21a:金屬膜
21b:阻擋金屬
22:第2接觸通孔
23:第2連接墊
23a:金屬膜
23b:阻擋金屬
24:第2虛設墊
24a:金屬膜
24b:阻擋金屬
25:層間絕緣膜
26:擋止膜
D11:第1虛設墊14與第1配線11之距離
D21:第2虛設墊24與第2配線21之距離
h11:厚度
h12:厚度
h21:厚度
h22:厚度

Claims (13)

  1. 一種半導體裝置，其具備： 第1晶片，其具有第1配線、與上述第1配線電性連接之第1連接墊、及第1虛設墊；及 第2晶片，其具有第2配線、與上述第2配線電性連接並且與上述第1連接墊接合之第2連接墊、及與上述第1虛設墊接合之第2虛設墊； 上述第1虛設墊之厚度小於上述第1連接墊之厚度且上述第2虛設墊之厚度亦小於上述第2連接墊之厚度，或者，上述第1虛設墊之厚度小於上述第1連接墊之厚度或上述第2虛設墊之厚度小於上述第2連接墊之厚度。
  2. 一種半導體裝置，其具備： 第1晶片，其具有第1配線、與上述第1配線電性連接之第1連接墊、及第1虛設墊；及 第2晶片，其具有第2配線、與上述第2配線電性連接並且與上述第1連接墊接合之第2連接墊、及與上述第1虛設墊接合之第2虛設墊； 上述第1虛設墊與上述第1配線電性連接，或上述第2虛設墊與上述第2配線電性連接。
  3. 如請求項2之半導體裝置，其中上述第1連接墊經由第1接觸通孔與上述第1配線連接並且上述第2連接墊與上述第2配線直接連接，或者，上述第1連接墊與上述第1配線直接連接並且上述第2連接墊經由第2接點與上述第2配線連接。
  4. 如請求項1之半導體裝置，其中上述第1連接墊與上述第1配線直接連接，且上述第2連接墊亦與上述第2配線直接連接， 上述第1虛設墊之厚度小於上述第1連接墊之厚度，或上述第2虛設墊之厚度小於上述第2連接墊之厚度。
  5. 如請求項1之半導體裝置，其中上述第1連接墊經由第1接觸通孔與上述第1配線電性連接並且上述第2連接墊經由第2接觸通孔與上述第2配線電性連接，或者，上述第1連接墊經由上述第1接觸通孔與上述第1配線電性連接或上述第2連接墊經由上述第2接觸通孔與上述第2配線電性連接。
  6. 如請求項1之半導體裝置，其中上述第1連接墊與上述第1配線直接連接並且上述第2連接墊與上述第2配線直接連接，或者，上述第1連接墊與上述第1配線直接連接或上述第2連接墊與上述第2配線直接連接。
  7. 如請求項6之半導體裝置，其中上述第1虛設墊及上述第2虛設墊中具有小於上述第1連接墊或上述第2連接墊之厚度的虛設墊，與上述第1配線或上述第2配線絕緣。
  8. 如請求項1之半導體裝置，其中上述第1虛設墊及上述第2虛設墊之接合面積小於上述第1連接墊與上述第2連接墊之接合面積。
  9. 如請求項2之半導體裝置，其中上述第1連接墊與上述第1配線直接連接並且上述第2連接墊與上述第2配線直接連接，或者，上述第1連接墊與上述第1配線直接連接或上述第2連接墊與上述第2配線直接連接。
  10. 一種半導體裝置之製造方法，其包含： 對形成於第1晶圓所設之第1配線上的層間絕緣膜形成複數個凹部，且將金屬嵌入上述複數個凹部，藉此形成與上述第1配線電性連接之第1連接墊、及第1虛設墊； 對形成於第2晶圓所設之第2配線上的層間絕緣膜形成複數個凹部，且將金屬嵌入上述複數個凹部，藉此形成與上述第2配線電性連接之第2連接墊、及第2虛設墊； 將上述第1連接墊與上述第2連接墊接合，並且將上述第1虛設墊與上述第2虛設墊接合；且 上述半導體裝置之製造方法以下述方式形成上述凹部，即，上述第1虛設墊之厚度小於上述第1連接墊之厚度且上述第2虛設墊之厚度亦小於上述第2連接墊之厚度，或者，上述第1虛設墊之厚度小於上述第1連接墊之厚度或上述第2虛設墊之厚度小於上述第2連接墊之厚度。
  11. 如請求項10之半導體裝置之製造方法，其中 於上述層間絕緣膜上形成抗蝕劑， 使用灰度微影法於上述抗蝕劑同時形成具有深度不同之2種凹部之圖案， 將上述抗蝕劑作為遮罩對上述層間絕緣膜進行蝕刻。
  12. 如請求項10之半導體裝置之製造方法，其中 於上述層間絕緣膜上形成抗蝕劑， 使用奈米壓印技術於上述抗蝕劑同時形成具有深度不同之2種凹部之圖案， 將上述抗蝕劑作為遮罩對上述層間絕緣膜進行蝕刻。
  13. 如請求項10之半導體裝置之製造方法，其中 於上述層間絕緣膜上形成抗蝕劑， 於上述抗蝕劑同時形成具有開口徑不同之2種凹部之圖案， 將上述抗蝕劑作為遮罩對上述層間絕緣膜進行蝕刻。
TW109127051A 2020-03-06 2020-08-10 半導體裝置及其製造方法 TWI742796B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020039117A JP2021141252A (ja) 2020-03-06 2020-03-06 半導体装置およびその製造方法
JP2020-039117 2020-03-06

Publications (2)

Publication Number Publication Date
TW202135261A true TW202135261A (zh) 2021-09-16
TWI742796B TWI742796B (zh) 2021-10-11

Family

ID=77524413

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109127051A TWI742796B (zh) 2020-03-06 2020-08-10 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US11393781B2 (zh)
JP (1) JP2021141252A (zh)
CN (1) CN113363233B (zh)
TW (1) TWI742796B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102712153B1 (ko) * 2020-07-29 2024-09-30 삼성전자주식회사 본딩 신뢰성을 향상시킬 수 있는 반도체 패키지
CN113488392B (zh) * 2021-07-13 2022-08-02 武汉新芯集成电路制造有限公司 集成电路器件制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321043A (ja) * 1996-05-28 1997-12-12 Toshiba Corp 半導体装置の製造方法
JPH1126576A (ja) * 1997-07-01 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
JP2000012541A (ja) * 1998-06-19 2000-01-14 Toshiba Corp 半導体装置の製造方法
JP2000114259A (ja) * 1998-10-01 2000-04-21 Sony Corp 半導体装置における配線の形成方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
KR100698527B1 (ko) * 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
US8466068B2 (en) * 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography
JP2010027950A (ja) * 2008-07-23 2010-02-04 Seiko Epson Corp 半導体装置及びその製造方法
JP2011222554A (ja) 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板
KR102084337B1 (ko) 2011-05-24 2020-04-23 소니 주식회사 반도체 장치
JP2014072487A (ja) 2012-10-01 2014-04-21 Panasonic Corp 半導体装置およびその製造方法
CN103838440B (zh) * 2012-11-23 2016-08-10 北京富纳特创新科技有限公司 触摸屏
JP2017034074A (ja) * 2015-07-31 2017-02-09 株式会社東芝 半導体装置
US10050018B2 (en) 2016-02-26 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and methods of forming
KR102579877B1 (ko) * 2016-11-22 2023-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20180124256A (ko) * 2017-05-11 2018-11-21 에스케이하이닉스 주식회사 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법
US10692826B2 (en) * 2017-09-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
JP2019114595A (ja) 2017-12-21 2019-07-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
KR20210129066A (ko) * 2019-02-28 2021-10-27 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 센서
KR102669948B1 (ko) * 2019-08-08 2024-05-28 삼성전자주식회사 이미지 센서

Also Published As

Publication number Publication date
US11393781B2 (en) 2022-07-19
US20210280545A1 (en) 2021-09-09
JP2021141252A (ja) 2021-09-16
CN113363233B (zh) 2024-04-09
TWI742796B (zh) 2021-10-11
CN113363233A (zh) 2021-09-07

Similar Documents

Publication Publication Date Title
KR102508698B1 (ko) 유전체 접합 패턴 정의 층을 포함하는 접합된 조립체 및 그의 형성 방법
JP6399887B2 (ja) Ｔｓｖ構造を具備した集積回路素子及びその製造方法
TWI633688B (zh) 具有邏輯裝置的集成記憶體裝置及其形成方法
TWI712051B (zh) 半導體裝置及其製造方法
US9741854B2 (en) Method for manufacturing semiconductor device
TW516177B (en) A semiconductor device and a method of manufacturing the same
JP5518879B2 (ja) ３次元集積回路製造方法、及び装置
WO2021107971A1 (en) Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
TWI685020B (zh) 包含線圖案的半導體裝置
TWI742796B (zh) 半導體裝置及其製造方法
JP2009277719A (ja) 半導体装置及びその製造方法
US11758730B2 (en) Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
WO2020039574A1 (ja) 半導体装置およびその製造方法
CN112530916B (zh) 半导体装置及其制造方法
KR102543917B1 (ko) 측방향으로 접합된 접합 패드를 포함하는 접합된 조립체 및 그 형성 방법
TWI789664B (zh) 三維nand記憶體元件及其製作方法
JP3880954B2 (ja) 半導体記憶装置
CN114664838A (zh) 垂直型非易失性存储器件
CN112968011B (zh) 半导体器件及其制造方法
US20240276718A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR20050073372A (ko) 반도체 소자의 콘택홀 형성 방법