TW202133604A - 取樣保持放大電路 - Google Patents

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Abstract

一種取樣保持放大電路，包含：正端及負端電容陣列、正端及負端切換陣列及差動輸出電路。正端及負端電容陣列的各位元電容的第二端分別電性耦接於正及負輸出端。正端及負端切換陣列各在取樣時間中，使位元電容根據第一位元組合連接關係自各位元電容的第一端接收極性輸入電壓進行相對共模輸入電壓的增益調整，及在保持時間中，根據第二位元組合連接關係自各位元電容的第一端接收偏移量調整電壓進行相對共模輸入電壓的偏移量調整，於正及負輸出端分別產生正及負輸出電壓。差動輸出電路將正及負輸出電壓輸出為對差動輸出訊號。

Description

取樣保持放大電路
本發明是關於取樣保持放大技術，尤其是關於一種取樣保持放大電路。
在用以處理YPrPb格式的影像的訊號處理電路中，需要接收交流耦合的訊號。為將訊號正確地輸入後端的電路，例如但不限於類比至數位轉換電路，使訊號得以具有全幅輸出（full swing），需要將訊號進行調整。如果沒有有效的調整機制，後端的電路可能會接收到正負訊號其中之一受到壓迫而失真的結果。
鑑於先前技術的問題，本發明之一目的在於提供一種取樣保持放大電路，以改善先前技術。
本發明包含一種取樣保持放大（sample and hold amplifier；SHA）電路，其一實施例包含：正端電容陣列、負端電容陣列、正端切換陣列、負端切換陣列以及差動輸出電路。正端電容陣列以及負端電容陣列各包含複數個位元電容，位元電容各具有第一端以及第二端，其中正端電容陣列之位元電容之第二端相電性耦接於正輸出端，負端電容陣列之位元電容之第二端相電性耦接於負輸出端。正端切換陣列以及負端切換陣列各配置以在取樣時間中，使位元電容根據第一位元組合連接關係自各位元電容的第一端接收極性輸入電壓進行相對共模輸入電壓的增益調整，以及各配置以在保持時間中，使位元電容根據第二位元組合連接關係自各位元電容的第一端接收偏移量調整電壓進行相對共模輸入電壓的偏移量調整，並於正輸出端以及負輸出端分別產生正輸出電壓以及負輸出電壓。差動輸出電路配置以將正輸出電壓以及負輸出電壓輸出為對差動輸出訊號。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種取樣保持放大電路，有效地對輸入訊號相對共模輸入電壓進行增益以及偏移量的調整，符合後端電路的輸入範圍。
請參照圖1A。圖1A為本發明之一實施例中，一種取樣保持放大（sample and hold amplifier；SHA）電路100以及類比至數位轉換電路160的電路圖。
於一實施例中，取樣保持放大電路100以及類比至數位轉換電路160可應用於例如，但不限於用以處理YPrPb格式的影像的訊號處理電路中。其中，取樣保持放大電路100配置以對輸入類比訊號進行增益以及偏移量的調整，以增強輸入類比訊號，並相對輸入類比訊號的共模（common mode）電壓準位調整，符合類比至數位轉換電路160的輸入需求。
取樣保持放大電路100包含正端電容陣列110、負端電容陣列120、正端切換陣列130、負端切換陣列140以及差動輸出電路150。
請參照圖1B。圖1B為本發明之一實施例中，正端電容陣列110以及正端切換陣列130更詳細的示意圖。
正端電容陣列110包含複數個位元電容CL0 ~CLn 以及CM0 ~CMn 以及增益調整電容Cg。
位元電容CL0 ~CLn 以及CM0 ~CMn 各具有第一端以及第二端。於一實施例中，位元電容CL0 ~CLn 以及CM0 ~CMn 區分為高位元位元電容CM0 ~CMn 以及低位元位元電容CL0 ~CLn 。其中，位元電容CMn 為最高位元的電容，對增益以及偏移量具有最大的調整幅度。相對的，位元電容CL0 為最低位元的電容，對增益以及偏移量具有最小的調整幅度。
於一實施例中，高位元的位元電容CM0 ~CMn 的第二端相電性耦接正輸出端PT，低位元的位元電容CL0 ~CLn 的第二端相電性耦接後，透過中間電容Cb電性耦接於正輸出端PT。
增益調整電容Cg具有第一端以及第二端，其中增益調整電容Cg的第二端電性耦接於正輸出端PT。
負端電容陣列120具有與正端電容陣列110相對稱的結構，唯其位元電容CM0 ~CMn 以及CL0 ~CLn 的第二端以及增益調整電容Cg的第二端所電性耦接的為負輸出端NT。在此不再對其細部結構進行贅述。
正端切換陣列130包含複數個切換電路SL0 ~SLn 以及SM0 ~SMn 。切換電路SL0 ~SLn 以及SM0 ~SMn 分別對應位元電容CL0 ~CLn 以及CM0 ~CMn 設置。
請參照圖1C。圖1C為本發明之一實施例中，切換電路SL0 以及對應的位元電容CL0 的放大示意圖。
切換電路SL0 ~SLn 以及SM0 ~SMn 各具有第一選擇單元S1、第二選擇單元S2以及第三選擇單元S3。於一實施例中，各切換電路的第一選擇單元S1受增益控制訊號GL0 ~GLn 以及GM0 ~GMn 控制。以切換電路SL0 為例，其第一選擇單元S1受增益控制訊號GL0 控制。第二選擇單元S2受偏移量控制訊號OL0 ~OLn 以及OM0 ~OMn 控制。以切換電路SL0 為例，其第二選擇單元S2受偏移量控制訊號OL0 控制。第三選擇單元S3受模式控制訊號CKM控制。
增益選擇單元Sg對應增益調整電容Cg設置，受模式控制訊號CKM控制。
負端切換陣列140具有與正端切換陣列130相對稱的結構。在此不再對其細部結構進行贅述。
第一選擇單元S1、第二選擇單元S2、第三選擇單元S3、增益選擇單元Sg可交錯操作在取樣時間以及保持時間的操作模式下。以下將以包含10位元的位元電容CM0 ~CM4 以及CL0 ~CL4 的正端電容陣列110以及包含對應位元電容的切換電路SM0 ~SM4 以及SL0 ~SL4 的正端切換陣列130為範例進行說明。
請參照圖2。圖2為本發明之一實施例中，正端電容陣列110以及正端切換陣列130操作於取樣時間的電路圖。
在取樣時間中，第一選擇單元S1配置以根據增益控制訊號GL0 ~GLn 以及GM0 ~GMn 的控制，於被選狀態下接收極性輸入電壓或於未被選狀態下接收共模輸入電壓Vcmi。其中，對應正端切換陣列130的極性輸入電壓為正輸入電壓Vip，而共模輸入電壓Vcmi則為直流電壓。
第三選擇單元S3根據模式控制訊號CKM使第一選擇單元S1電性耦接於對應之電容（例如對應切換電路SM0 ~SM4 以及SL0 ~SL4 的位元電容CM0 ~CM4 以及CL0 ~CL4 ）的第一端。
增益選擇單元Sg根據模式控制訊號CKM使增益調整電容Cg接收為正輸入電壓Vip的極性輸入電壓。
因此，在取樣時間的操作模式下，取樣保持放大電路100可根據正端切換陣列130包含的切換電路SM0 ~SM4 以及SL0 ~SL4 中各包含的第一選擇單元S1、第三選擇單元S3，設置正端電容陣列110的位元電容CM0 ~CM4 以及CL0 ~CL4 的位元組合連接關係，對正輸入電壓Vip進行相對共模輸入電壓Vcmi的增益調整。
舉例而言，當欲進行的連接關係以位元表示為（1001000100）時，切換電路SM4 、SM1 及SL2 的第一選擇單元S1將使分別對應第10、7及3位元的位元電容CM4 、CM1 及CL2 成為被選狀態，以接收正輸入電壓Vip，而其他的切換電路則使其他的位元電容成為未被選狀態，以接收共模輸入電壓Vcmi。
在一實施例中，當所有的位元電容CM0 ~CM4 以及CL0 ~CL4 的連接關係以位元表示均為1（例如10位元的1111111111），亦即均接收正輸入電壓Vip時，總增益將為1。而當所有的位元電容CM0 ~CM4 以及CL0 ~CL4 的連接關係以位元表示為均為0（例如10位元的0000000000），亦即均接收共模輸入電壓Vcmi時，總增益將為0。因此，所有從高至低的不同位元組合，可達到2M+N 階大小的增益調整量。
此外，透過增益調整電容Cg的電容值的設置，可對正輸入電壓Vip產生一倍以上的增益。因此，當所需要的總增益為一倍至兩倍的範圍內的數值時，增益調整電容Cg的電容值可對正輸入電壓Vip產生兩倍的增益後，再由位元電容CM0 ~CM4 以及CL0 ~CL4 的連接關係調降至所需的數值。
類似地，取樣保持放大電路100可根據負端切換陣列140包含的切換電路SM0 ~SMn 以及SL0 ~SLn 中各包含的第一選擇單元S1、第三選擇單元S3，設置負端電容陣列120的位元電容CM0 ~CMn 以及CL0 ~CLn 的位元組合連接關係，對負輸入電壓Vin進行增益調整。在此不再贅述。
請參照圖3。圖3為本發明之一實施例中，正端電容陣列110以及正端切換陣列130操作於保持時間的電路圖。
在保持時間中，第二選擇單元S2配置以根據偏移量控制訊號OL0 ~OL4 以及OM0 ~OM4 的控制，於被選狀態下接收偏移量調整電壓或於未被選狀態下接收共模輸入電壓Vcmi。其中，偏移量調整電壓為第一調整電壓Vrt與第二調整電壓Vrb之差。
更詳細地說，於一實施例中，取樣保持放大電路100更包含調整選擇單元170，配置以依據不同的極性選擇第一調整電壓Vrt以及第二調整電壓Vrb進行輸入。當欲進行相對共模輸入電壓Vcmi的正向偏移量調整時，調整選擇單元170使第二選擇單元S2接收第一調整電壓Vrt減去第二調整電壓Vrb產生之正調整電壓Vrt-Vrb做為偏移量調整電壓。而當欲進行相對共模輸入電壓Vcmi的負向偏移量調整時，調整選擇單元170使第二選擇單元S2接收第二調整電壓Vrb減去第一調整電壓Vrt產生之負調整電壓Vrb-Vrt做為偏移量調整電壓。
第三選擇單元S3根據模式控制訊號CKM使第二選擇單元S2電性耦接於對應之電容（例如對應切換電路SM0 ~SM4 以及SL0 ~SL4 的位元電容CM0 ~CM4 以及CL0 ~CL4 ）的第一端。
增益選擇單元Sg根據模式控制訊號CKM使增益調整電容Cg接收共模輸入電壓Vcmi。
因此，在保持時間的操作模式下，取樣保持放大電路100可根據正端切換陣列130包含的切換電路SM0 ~SM4 以及SL0 ~SL4 中各包含的第二選擇單元S2、第三選擇單元S3，設置正端電容陣列110的位元電容CM0 ~CM4 以及CL0 ~CL4 的位元組合連接關係，對正輸入電壓Vip進行相對共模輸入電壓Vcmi的偏移量調整。
舉例而言，當欲進行的連接關係以位元表示為（0111101111）時，切換電路SM3 ~SM0 及SL3 ~SL0 的第一選擇單元S1將使分別對應第9~6及4~1位元的位元電容CM3 ~CM0 及CL3 ~CL0 成為被選狀態，以接收偏移量調整電壓，而其他的切換電路則使其他的位元電容成為未被選狀態，以接收共模輸入電壓Vcmi。
在一實施例中，當所有的位元電容CM0 ~CM4 以及CL0 ~CL4 的連接關係以位元表示均為1（例如10位元的1111111111），亦即均接收偏移量調整電壓時，總調整量將為偏移量調整電壓的數值（Vrt-Vrb或Vrb-Vrt）。而當所有的位元電容CM0 ~CM4 以及CL0 ~CL4 的連接關係以位元表示為均為0（例如10位元的0000000000），亦即均接收共模輸入電壓Vcmi時，總調整量將為0。因此，所有從高至低的不同位元組合，可達到2M+N 階大小的偏移量調整量。
類似地，取樣保持放大電路100可根據負端切換陣列140包含的切換電路SM0 ~SMn 以及SL0 ~SLn 中各包含的第二選擇單元S2、第三選擇單元S3，設置負端電容陣列120的位元電容CM0 ~CMn 以及CL0 ~CLn 的位元組合連接關係，對負輸入電壓Vin進行偏移量調整。在此不再贅述。
在經過取樣時間的增益調整以及保持時間的偏移量調整後，正端電容陣列110以及負端電容陣列120將由各位元電容的第二端相電性耦接的正輸出端PT以及負輸出端NT產生正輸出電壓Vp以及負輸出電壓Vn。
差動輸出電路150配置以將正輸出電壓Vp以及負輸出電壓Vn輸出為一對差動輸出訊號Vop及Von。
於一實施例中，差動輸出電路150包含放大器180、第一耦合電容CP1、第二耦合電容CP2以及第一開關至第六開關SW1~SW6。
放大器180包含放大器輸入正端（在圖1A中以‘+’記號標示）、放大器輸入負端（在圖1A中以‘-’記號標示）、放大器輸出正端（在圖1A中以‘+’記號標示）以及放大器輸出負端（在圖1A中以‘-’記號標示）。
其中，放大器輸入正端電性耦接於負輸出端NT，以接收負輸出電壓Vn。放大器輸入負端電性耦接於正輸出端PT，以接收正輸出電壓Vp。放大器輸出正端以及放大器輸出負端配置以根據正輸出電壓Vp以及負輸出電壓Vn輸出該對差動輸出訊號Vop及Von。
第一耦合電容CP1以及第二耦合電容CP2，各包含第一端以及第二端，第一耦合電容CP1之第一端電性耦接於放大器輸入負端，第二耦合電容CP2之第一端電性耦接於放大器輸入正端。
如圖2所示，在取樣時間中，第一開關SW1以及第二開關SW2分別配置以根據模式控制訊號CKM的控制，使放大器輸入正端以及放大器輸入負端接收共模輸入電壓Vcmi。
第三開關SW3以及第四開關SW4分別配置以根據模式控制訊號CKM的控制，使第一耦合電容CP1以及第二耦合電容CP2之第二端接收共模輸出電壓Vcmi。
進一步地，如圖3所示，在保持時間中，第五開關SW5以及第六開關SW6分別配置以根據模式控制訊號CKM的控制，使第一耦合電容CP1之第二端與放大器輸出正端電性耦接以及使第二耦合電容CP2之第二端與放大器輸出負端電性耦接。
於一實施例中，正端電容陣列130以及負端電容陣列140在取樣時間中的位元組合連接關係下具有第一等效電容值。第一耦合電容以及第二耦合電容分別具有耦合電容值。正端電容陣列130以及負端電容陣列140產生的增益為第一等效電容值相對耦合電容值的比值。
並且，正端電容陣列130以及負端電容陣列140在保持時間中的位元組合連接關係下具有第二等效電容值。第一耦合電容以及第二耦合電容分別具有耦合電容值。正端電容陣列130以及負端電容陣列140產生的偏移量為第二等效電容值相對耦合電容值的比值。
更詳細地說，差動輸出訊號Vop及Von之差Vop-Von可表示為：
Vop-Von=(Vip-Vin)×GA±(Vrt-Vrb)×OFF （式1）
其中，GA以及OFF分別為增益及偏移量，並可進一步表示為：
GA=(CGMSB +(CGLSB )/(CTLSB +Cb))/Cf （式2）
OFF=(COMSB +(COLSB )/(CTLSB +Cb))/Cf （式3）
其中，CGMSB 以及COMSB 增益調整電容以及高位元的位元電容分別在一位元組合連接關係下的總電容值：
CGMSB =Cg+CMn ×gMn +CMn-1 ×gMn-1 +…CM0 ×gM0 （式4）
COMSB =Cg+CMn ×oMn +CMn-1 ×oMn-1 +…CM0 ×oM0 （式5）
CGLSB 以及COLSB 為低位元的位元電容分別在一位元組合連接關係下的總電容值：
CGLSB = CLn ×gLn +CLn-1 ×gLn-1 +…CL0 ×gL0 （式6）
COLSB = CLn ×oLn +CLn-1 ×oLn-1 +…CL0 ×oL0 （式7）
gMn 、gMn-1 、…gM0 以及gLn 、gLn-1 、…gL0 分別為各位元電容的單位位元增益。當位元電容被選擇以調整增益時為1，當位元電容未被選擇以調整增益時為0。oMn 、oMn-1 、…oM0 以及oLn 、oLn-1 、…oL0 分別為各位元電容的單位位元偏移量。當位元電容被選擇以調整偏移量時為1，當位元電容未被選擇以調整偏移量時為0。
CTLSB 為所有低位元電容的電容值總和：
CTLSB = CLn +CLn-1 +…CL0 （式8）
Cb為中間電容Cb的電容值。Cf為第一耦合電容CP1以及第二耦合電容CP2分別具有的電容值。
當Cb的數值為C、CLn 為2Ln C、CMn 為2Mc C、Cf為2Ln+1 C且Cg/Cf為gc，且將Mn 、Mn-1 、…M0 至Ln 、Ln-1 、…L0 映射為K、K-1、…0時，（式2）及（式3）可化簡為：
GA=gc+gK /21 +gK-1 /22 +gk-2 /23 +…g0 /2K+1 （式9）
OFF=oK /21 +oK-1 /22 +ok-2 /23 +…o0 /2K+1 （式10）
因此，在將增益GA以及偏移量OFF代回（式1）後，將成為：
Vop-Von=(Vip-Vin)×(gc+gK /21 +gK-1 /22 +gk-2 /23 +…g0 /2K+1 )±(Vrt-Vrb)×(oK /21 +oK-1 /22 +ok-2 /23 +…o0 /2K+1 ) （式11）
於一實施例中，取樣保持放大電路100更包含控制電路190，配置以判斷該對差動輸出訊號Vop及Von相對類比至數位轉換電路160的電壓輸入範圍RAN間的差距，以根據差距產生增益控制訊號GL0 ~GLn 、GM0 ~GMn 以及偏移量控制訊號OL0 ~OLn 以及OM0 ~OMn ，藉由迴授的機制進行調整。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明的取樣保持放大電路可有效地對輸入訊號相對共模輸入電壓進行增益以及偏移量的調整，符合後端電路的輸入範圍。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:取樣保持放大電路 110:正端電容陣列 120:負端電容陣列 130:正端切換陣列 140:負端切換陣列 150:差動輸出電路 160:類比至數位轉換電路 170:調整選擇單元 180:放大器 190:控制電路 Cb:中間電容 Cg:增益調整電容 CKM:模式控制訊號 CL0 ~CLn 、CM0 ~CMn :位元電容 CP1:第一耦合電容 CP2:第二耦合電容 GL0 ~GLn 、GM0 ~GMn :增益控制訊號 NT:負輸出端 OL0 ~OLn 、OM0 ~OMn :偏移量控制訊號 PT:正輸出端 RAN:電壓輸入範圍 S1:第一選擇單元 S2:第二選擇單元 S3:第三選擇單元 SL0 ~SLn 、SM0 ~SMn :切換電路 SW1~SW6:第一開關至第六開關 Vcmi:共模輸入電壓 Vcmo:共模輸出電壓 Vin:負輸入電壓 Vip:正輸入電壓 Vn:負輸出電壓 Vop、Von:差動輸出訊號 Vp:正輸出電壓 Vrb:第二調整電壓 Vrt:第一調整電壓
［圖1A］顯示本發明之一實施例中，一種取樣保持放大電路以及類比至數位轉換電路的電路圖； ［圖1B］顯示本發明之一實施例中，正端電容陣列以及正端切換陣列更詳細的示意圖； ［圖1C］顯示本發明之一實施例中，切換電路以及對應的位元電容的放大示意圖； ［圖2］顯示本發明之一實施例中，正端電容陣列以及正端切換陣列操作於取樣時間的電路圖；以及 ［圖3］顯示本發明之一實施例中，正端電容陣列以及正端切換陣列操作於保持時間的電路圖。
100:取樣保持放大電路
110:正端電容陣列
120:負端電容陣列
130:正端切換陣列
140:負端切換陣列
150:差動輸出電路
160:類比至數位轉換電路
170:調整選擇單元
180:放大器
190:控制電路
CKM:模式控制訊號
CP1:第一耦合電容
CP2:第二耦合電容
GL0 ~GLn 、GM0 ~GMn :增益控制訊號
NT:負輸出端
OL0 ~OLn 、OM0 ~OMn :偏移量控制訊號
PT:正輸出端
SW1~SW6:第一開關至第六開關
Vin:負輸入電壓
Vip:正輸入電壓
Vn:負輸出電壓
Vop、Von:差動輸出訊號
Vp:正輸出電壓
Vrb:第二調整電壓
Vrt:第一調整電壓

Claims (10)

  1. 一種取樣保持放大（sample and hold amplifier；SHA）電路，包含： 一正端電容陣列以及一負端電容陣列，各包含複數個位元電容，該等位元電容各具有一第一端以及一第二端，其中該正端電容陣列之該等位元電容之該第二端相電性耦接於一正輸出端，該負端電容陣列之該等位元電容之該第二端相電性耦接於一負輸出端； 一正端切換陣列以及一負端切換陣列，各配置以在一取樣時間中，使該等位元電容根據一第一位元組合連接關係自各該等位元電容的該第一端接收一極性輸入電壓進行相對一共模輸入電壓的增益調整，以及各配置以在一保持時間中，使該等位元電容根據一第二位元組合連接關係自各該等位元電容的該第一端接收一偏移量調整電壓進行相對該共模輸入電壓的偏移量調整，並於該正輸出端以及該負輸出端分別產生一正輸出電壓以及一負輸出電壓；以及 一差動輸出電路，配置以將該正輸出電壓以及該負輸出電壓輸出為一對差動輸出訊號。
  2. 如申請專利範圍第1項所述之取樣保持放大電路，其中該正端切換陣列以及該負端切換陣列各包含複數個切換電路，該等切換電路各具有： 一第一選擇單元，配置以在該取樣時間中，根據一增益控制訊號的控制，於一被選狀態下接收該極性輸入電壓或於一未被選狀態下接收該共模輸入電壓，其中該正端切換陣列及該負端切換陣列對應的該極性輸入電壓分別為一正輸入電壓以及一負輸入電壓； 一第二選擇單元，配置以在該保持時間中，根據一偏移量控制訊號的控制，選擇性地於該被選狀態下接收該偏移量調整電壓或於該未被選狀態下接收該共模輸入電壓；以及 一第三選擇單元，配置以在該取樣時間中，根據一模式控制訊號的控制，使該第一選擇單元電性耦接於對應之一該等電容的該第一端，以及在該保持時間中，使該第二選擇單元電性耦接於對應之一該等電容的該第一端。
  3. 如申請專利範圍第2項所述之取樣保持放大電路，其中該正端電容陣列以及該負端電容陣列更分別包含一增益調整電容，具有一第一端以及一第二端，該正端電容陣列之該增益調整電容之該第二端電性耦接於該正輸出端，該負端電容陣列之該增益調整電容之該第二端電性耦接於該負輸出端； 該正端切換陣列以及該負端切換陣列更分別包含一增益選擇單元，分別配置以在該取樣時間中使該增益調整電容接收該極性輸入電壓進行相對該共模輸入電壓的增益調整，以及在該保持時間中使該增益調整電容接收該共模輸入電壓； 其中該正端增益電容以及該負端增益電容的電容值使該極性輸入電壓產生一倍以上的增益。
  4. 如申請專利範圍第2項所述之取樣保持放大電路，其中該差動輸出電路電性耦接於一類比至數位轉換電路，該取樣保持放大電路更包含一控制電路，配置以判斷該對差動輸出訊號相對該類比至數位轉換電路的一電壓輸入範圍間的一差距，以根據該差距產生該增益控制訊號以及該偏移量控制訊號。
  5. 如申請專利範圍第2項所述之取樣保持放大電路，其中該差動輸出電路包含： 一放大器，包含： 一放大器輸入正端，電性耦接於該負輸出端，以接收該負輸出電壓； 一放大器輸入負端，電性耦接於該正輸出端，以接收該正輸出電壓；以及 一放大器輸出正端以及一放大器輸出負端，配置以根據該正輸出電壓以及該負輸出電壓輸出該對差動輸出訊號； 一第一開關以及一第二開關，分別配置以在該取樣時間中根據該模式控制訊號的控制，使該放大器輸入正端以及該放大器輸入負端接收該共模輸入電壓； 一第一耦合電容以及一第二耦合電容，各包含一第一端以及一第二端，該第一耦合電容之該第一端電性耦接於該放大器輸入負端，該第二耦合電容之該第一端電性耦接於該放大器輸入正端； 一第三開關以及一第四開關，分別配置以在該取樣時間中根據該模式控制訊號的控制，使該第一耦合電容以及該第二耦合電容之該第二端接收一共模輸出電壓；以及 一第五開關以及一第六開關，分別配置以在該保持時間中根據該模式控制訊號的控制，使第一耦合電容之該第二端與該放大器輸出正端電性耦接以及該第二耦合電容之該第二端與該放大器輸出負端電性耦接。
  6. 如申請專利範圍第5項所述之取樣保持放大電路，其中該正端電容陣列以及該負端電容陣列分別在該第一位元組合連接關係以及該第二位元組合連接關係下具有一第一等效電容值以及一第二等效電容值，該第一耦合電容以及該第二耦合電容分別具有一耦合電容值，該正端電容陣列以及該負端電容陣列產生的增益為該第一等效電容值相對該耦合電容值的比值，正端電容陣列以及該負端電容陣列產生的偏移量為該第二等效電容值相對該耦合電容值的比值。
  7. 如申請專利範圍第1項所述之取樣保持放大電路，其中更包含一調整選擇單元，配置以在該保持時間中進行相對該共模輸入電壓的正向偏移量調整時，使該第二選擇單元接收一第一調整電壓減去一第二調整電壓產生之一正調整電壓做為該偏移量調整電壓，以及在該保持時間中進行相對該共模輸入電壓的負向偏移量調整時，使該第二選擇單元接收該第二調整電壓減去該第一調整電壓產生之一負調整電壓做為該偏移量調整電壓。
  8. 如申請專利範圍第1項所述之取樣保持放大電路，其中該正端電容陣列以及該負端電容陣列各包含的該等位元電容區分為一組高位元電容以及一組低位元電容，該組高位元電容之該等位元電容之該第二端直接電性耦接於該正輸出端或該負輸出端，該組低位元電容之該等位元電容之該第二端透過一中間電容電性耦接於該正輸出端或該負輸出端。
  9. 如申請專利範圍第1項所述之取樣保持放大電路，其中該等位元電容的數目為N，以產生2N 階的增益以及偏移量。
  10. 如申請專利範圍第1項所述之取樣保持放大電路，其中該等位元電容所產生的最大增益為1。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783690B (zh) * 2021-09-17 2022-11-11 瑞昱半導體股份有限公司 具有適應機制的訊號增益調整電路及方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI330931B (en) * 2006-11-02 2010-09-21 Univ Nat Yunlin Sci & Tech Very-high-speed low-power low-hold pedestal fully differential cmos sample-and-hold circuit
US7847720B2 (en) * 2009-01-16 2010-12-07 Mediatek Inc. Pipelined analog-to-digital converter
US8604962B1 (en) * 2012-11-28 2013-12-10 Lewyn Consulting Inc ADC first stage combining both sample-hold and ADC first stage analog-to-digital conversion functions
JP6205261B2 (ja) * 2013-12-13 2017-09-27 ルネサスエレクトロニクス株式会社 半導体装置
US9998131B1 (en) * 2016-12-14 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid analog-to-digital converter
TWI653837B (zh) * 2017-11-28 2019-03-11 瑞昱半導體股份有限公司 管線化類比數位轉換器之乘法數位類比轉換器
JP2019149614A (ja) * 2018-02-26 2019-09-05 ルネサスエレクトロニクス株式会社 電流検出回路、半導体装置、及び、半導体システム
TWI660592B (zh) * 2018-07-20 2019-05-21 瑞昱半導體股份有限公司 類比數位轉換器
US10804917B1 (en) * 2019-11-07 2020-10-13 Ncku Research And Development Foundation SAR ADC and a reference ripple suppression circuit adaptable thereto

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783690B (zh) * 2021-09-17 2022-11-11 瑞昱半導體股份有限公司 具有適應機制的訊號增益調整電路及方法

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