TW202123464A - 半導體結構 - Google Patents

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TW202123464A
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Taiwan
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layer
gate
etching
etch stop
height
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TW109128018A
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黃麟淯
游力蓁
張家豪
莊正吉
林佑明
王志豪
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台灣積體電路製造股份有限公司
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Abstract

本揭露實施例提供一種具有雙層自對準接觸件的半導體結構。半導體結構包括閘極堆疊，設置在半導體基板上，並且具有第一高度；間隔物，設置在閘極堆疊的側壁上，並且具有第二高度，第二高度大於第一高度；第一蝕刻停止層，設置在閘極間隔物的側壁上，並且具有第三高度，第三高度大於第二高度。半導體結構進一步包括：第一介電層，設置在閘極堆疊上，並且接觸閘極間隔物以及第一蝕刻停止層；以及第二介電層，設置在第一介電層上，並且接觸第一蝕刻停止層。

Description

半導體結構
本發明實施例係有關於一種半導體結構及其形成方法，且特別關於一種具有雙層自對準接觸件的半導體結構及其形成方法。
積體電路已經發展為具有較小部件尺寸的先進技術。在這些先進技術中，裝置（例如，電晶體）微縮化，因此會引起各種問題，例如接觸件至閘極橋接問題。此外，三維電晶體，例如具有鰭式主動區（FinFETs）或全繞式閘極（gate-all-around, GAA）的場效電晶體，期望具有有效的閘極-通道耦合、減小的裝置尺寸（例如用於短通道控制的窄鰭片寬度）以及增進的裝置性能。然而，隨著裝置尺寸的微縮化，各種導電部件，包括金屬閘極以及內連線部件，例如接觸件以及導孔，不斷縮小，從而導致各種挑戰，例如高連接電阻、蝕刻損失以及對準問題。為了縮小部件尺寸，同時增加接觸電阻、減少過度偏移以及減少蝕刻損失，其存在各種挑戰，包括材料整合、製程以及設計限制。這於FinFETs及GAA場效電晶體甚至變得更糟。因此，需要一種導電結構及方法以解決這些問題，以提高電路性能及可靠性。
本發明實施例提供一種半導體結構。半導體結構包括閘極堆疊，設置在半導體基板上，並且具有第一高度；間隔物，設置在閘極堆疊的側壁上，並且具有第二高度，第二高度大於第一高度；第一蝕刻停止層，設置在閘極間隔物的側壁上，並且具有第三高度，第三高度大於第二高度；第一介電層，設置在閘極堆疊上，並且接觸閘極間隔物以及第一蝕刻停止層；以及第二介電層，設置在第一介電層上，並且接觸第一蝕刻停止層。
本發明實施例提供一種製造半導體結構的方法。方法包括：在半導體基板上形成閘極堆疊，閘極堆疊的側壁上具有閘極間隔物，閘極間隔物的側壁上具有蝕刻停止層，並且層間介電（ILD）層圍繞閘極堆疊、閘極間隔物以及蝕刻停止層；將閘極堆疊回蝕刻至第一高度，從而形成溝槽；蝕刻閘極間隔物至第二高度，第二高度大於第一高度；沉積第一介電層於溝槽之中；凹蝕第一介電層；去除第一介電層上方的蝕刻停止層的部分，使得蝕刻停止層具有第三高度，第三高度大於第二高度；以及形成第二介電層於第一介電層以及蝕刻停止層之上，第二介電層橫向接觸層間介電層的側壁。
本發明實施例提供一種半導體結構，包括：閘極堆疊，設置於半導體基板之上；間隔物，設置於閘極堆疊的側壁之上；蝕刻停止層，設置在閘極間隔物的第一側壁之上；第一介電層，設置在閘極堆疊之上，並接觸閘極間隔物以及蝕刻停止層，第一介電層具有T形；以及第二介電層，設置第一介電層之上，並接觸蝕刻停止層，第二介電層寬於第一介電層。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，在本揭露實施例中，形成一部件在另一部件上、連接及/或耦接到另一部件，可以包含其中的部件直接接觸形成的實施例，並且還可以包含形成額外部件於這些部件之間的實施例，使得這些部件可以不直接接觸。此外，為了容易描述本揭露實施例之圖式中繪示說明的一個部件與另一個部件之間的關係，在此可以使用空間相關用語，例如“下”、“上”、“水平”、“垂直”、“上方”、“之上”、“下方”、“底下”、“向上”、“向下”、“頂”、“底”等和其衍生的空間相關用語(例如“水平地”、“向下地”、“向上地”等)。這些空間相關用語意欲涵蓋包含這些部件的裝置之不同方向。另外，當用“約”、“近似”等類似用語描述數字或數字範圍時，該用語意欲涵蓋的數值是在合理範圍內包含所描述的數字，例如在所描述的數字之+/- 10％之內，或本揭露所屬技術領域中具有通常知識者理解的其他數值。例如，用語“約5nm”涵蓋從4.5nm至5.5nm的尺寸範圍。
本揭露提供了一種具有閘極堆疊的半導體結構，其閘極堆疊具有雙層頂部T形自對準接觸罩（helmet），以在導孔閘極（Via Gate, VG）蝕刻、導孔汲極（Via Drain, VD）蝕刻以及金屬化汲極（Metalized Drain, MD）蝕刻期間提供最佳的蝕刻寬裕度（window）（或蝕刻選擇性）。並且，本揭露防止VG至MD漏電流問題，也解決VG解析度限制並同時提升裝置性能。在上述的描述中，VG是指導孔落在閘極堆疊上；MD是指導孔落在源極/汲極部件上；VD是指導孔落在MD上。所揭露的結構及其製造方法根據各種實施例整體地描述。
根據一些實施例，第1圖為半導體結構100的截面圖。半導體結構100包括半導體基板102；各種裝置（例如，場效電晶體、記憶單元及/或被動裝置）形成在半導體基板102上；以及內連線結構將裝置耦合至積體電路中。更詳細而言。半導體結構100包括場效電晶體的源極/汲極108以及閘極堆疊112。閘極堆疊112包括閘極介電層以及在閘極介電層上的閘極電極。閘極堆疊112插入在源極/汲極108之間。半導體結構100更包括設置在閘極堆疊112的側壁上的閘極間隔物114；設置在閘極間隔物114的側壁上的蝕刻停止層116；以及圍繞閘極堆疊112、閘極間隔物114和蝕刻停止層116的第一層間介電（interlayer dielectric, ILD）層118。在一些實施例中，蝕刻停止層116在第一ILD層118和半導體基板102之間延伸。此外，閘極堆疊112凹陷至第一高度；閘極間隔物114凹陷至第二高度，其第二高度大於第一高度；蝕刻停止層116凹陷至第三高度，其第三高度大於第二高度；以及第一ILD層118具有第四高度，其第四高度大於第三高度。第一自對準接觸（self-aligned contact, SAC）介電部件120設置在閘極堆疊112上，並且第二SAC介電部件122設置在第一SAC介電部件120上。第一和第二SAC介電部件120、122具有不同的組成，以在後續蝕刻期間，例如導孔蝕刻，達到蝕刻選擇性。例如，第一SAC介電部件120包括氧化矽，而第二SAC介電部件122包括氮化矽。第一SAC介電部件120橫向接觸閘極間隔物114和蝕刻停止層116。第一SAC介電部件120包括與蝕刻停止層116的頂表面共平面的頂表面。第一SAC介電部件120為T形。第二SAC介電部件122橫向接觸第一ILD層118，並接觸蝕刻停止層116的頂表面。第二SAC介電部件122包括與第一ILD層118的頂表面共平面的頂表面。在一些實施例中，第一和第二SAC介電部件120、122整體地包括T形。
半導體結構100還包括源極/汲極接觸件124，其落在源極/汲極108上；第三SAC介電部件126於源極/汲極接觸件124上，並可以進一步包括襯層128於源極/汲極接觸件124的側壁以及第三SAC介電部件126上。為了進一步的蝕刻選擇性，第三SAC介電部件126可以具有與第一及第二SAC介電部件120、122不同的組成。半導體結構100還包括金屬接觸蝕刻停止層130以及在金屬接觸蝕刻停止層130上的第二ILD層132。
根據各種實施例，本揭露具有各種優點。例如，雙層SAC結構提供兩種類型的材料以滿足MD/VG/VD蝕刻。第二SAC介電部件122在MD蝕刻及VD蝕刻期間提供選擇性；第一SAC介電部件120在VG蝕刻期間提供選擇性，其更容易滿足尺寸需求，並且具有更大的靈活度。蝕刻停止層116的突起提供更多的VG至MD的時間依賴性介電崩潰（time-dependent dielectric breakdown, TDDB）和漏電流寬裕度，使其得以設計槽VG。槽VG降低VG電阻並且克服VG解析度限制（特別是在更先進的節點（nodes）中）。
第2圖根據各種實施例，為半導體結構100的截面圖，繪示各種蝕刻選擇性，例如（A）中的第一ILD層118/第二SAC介電部件122的選擇性；（B）中的第一SAC介電部件120/閘極間隔物114的選擇性；（C）中的第三SAC介電部件126及襯層128/第二SAC介電部件122的選擇性。
參考第2（A）圖，半導體結構100包括在一部分的第一ILD層118之上的圖案化的硬遮罩134，用於防止其蝕刻。圖案化的硬遮罩134物理接觸一部分的第一ILD層118及一部分的第二SAC介電部件122的頂表面。對半導體結構100進行MD蝕刻，其目的是形成落在源極/汲極108上的源極/汲極接觸開口136。MD蝕刻形成源極/汲極接觸開口136，其中第一ILD層118的一部分被蝕刻。源極/汲極接觸開口136形成在源極/汲極108上方，並且設置在鄰近閘極堆疊112的蝕刻停止層116之間，以及第二SAC介電部件122的側向邊緣之間。MD蝕刻提供第一ILD層118/第二SAC介電部件122的蝕刻選擇性，因為使用第一蝕刻製程蝕刻第一ILD層118，而第二SAC介電部件122耐抗第一蝕刻製程。
參考第2（B）圖，對半導體結構100進行VG蝕刻，其目的是形成落在閘極堆疊112上的閘極接觸開口140。VG蝕刻形成閘極接觸開口140，其中部分的第一以及第二SAC介電部件120、122被蝕刻。閘極接觸開口140形成在閘極堆疊112上方，並且設置在閘極間隔物114的內側壁與各別閘極堆疊112的蝕刻停止層116之間。VG蝕刻提供第一SAC介電部件120/閘極間隔物114的蝕刻選擇性，因為使用第二蝕刻製程至少部分地蝕刻第一SAC介電部件120，而閘極間隔物114耐抗第二蝕刻製程。
參考第2（C）圖，對半導體結構100進行VD蝕刻，其目的是形成落在源極/汲極接觸件124上的開口144，在這種情況下，源極/汲極接觸件124是半導體結構100的MD部件。VD蝕刻形成開口144，其中部分的第三SAC介電部件126和襯層128被蝕刻。開口144形成在源極/汲極接觸件124上方，並且設置在第二SAC介電部件122的側向邊緣之間。VD蝕刻提供第三SAC介電部件126和襯層128/第二SAC介電部件122的蝕刻選擇性，因為使用第三蝕刻製程至少部分地蝕刻第三SAC介電部件126和襯層128，而第二SAC介電部件122耐抗第三蝕刻製程。第一、第二及第三蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻（reactive ion etching, RIE）製程、其他合適的方法或其組合。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（hydrofluoric acid, HF）或稀釋HF、去離子水、氫氧化四甲基銨（tetramethylammonium hydroxide, TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。
第3（A）及3（B）圖根據各種實施例，為第2（B）圖的半導體結構100的放大截面圖，繪示各種VG至MD的距離，在此情況下，VG至MD的距離為源極/汲極接觸件124和藉由VG蝕刻形成的閘極接觸開口140之間的距離。在一些實施例中，第3圖中所說明的實施例遭受VG微影重疊移位。參考第3（A）圖，蝕刻停止層116包括在閘極間隔物114的頂表面上方延伸的上突出部，其中蝕刻停止層116具有第三高度，其第三高度大於閘極間隔物114的第二高度。在一些實施例中，半導體結構100在VG蝕刻期間經歷蝕刻損失以形成閘極間隔物114/蝕刻停止層116輪廓148，從而形成第一VG至MD距離D1。參考第3（B）圖，蝕刻停止層116沒有上突出部，使得蝕刻停止層116不在閘極間隔物114的頂表面上方延伸。在此實施例中，蝕刻停止層116具有與閘極間隔物114相等的第二高度。在一些實施例中，半導體結構100在VG蝕刻期間經歷蝕刻損失以形成輪廓148，從而形成第二VG至MD距離D2。VG至MD距離D1提供更多的VG至MD TDDB以及漏電流寬裕度，其滿足設計要求，而VG至MD距離D2導致TDDB漏電流。
第4圖根據各種實施例，為半導體結構100的截面圖，繪示（A）中有重疊移位的槽（slot）VG及（B）中沒有重疊移位的槽VG。參考第4（A）圖，槽VG蝕刻形成落在閘極堆疊112上的閘極接觸開口槽150。槽VG蝕刻形成槽150，在槽150中第一及第二SAC介電部件120、122已被蝕刻。在一些實施例中，第一及第二SAC介電部件120、122藉由蝕刻製程被完全去除以形成槽150。槽150形成在閘極堆疊112上方，並且設置在閘極間隔物114的內側壁與各別閘極堆疊112的蝕刻停止層116之間。槽VG蝕刻提供第一SAC介電部件120/閘極間隔物114的蝕刻選擇性，因為使用第二蝕刻製程蝕刻第一SAC介電部件120，而閘極間隔物114耐抗第二蝕刻製程。在一些實施例中，使用與VG蝕刻的第二蝕刻製程不同的蝕刻製程以執行槽VG蝕刻。蝕刻停止層116的上突出部及/或蝕刻選擇性，使得槽VG的設計不具有TDDB漏電流，即使VG至MD距離很短，甚至有重疊位移。
參考第4（B）圖，槽VG蝕刻形成閘極接觸開口槽152。在此實施例中，執行槽VG蝕刻且不具有重疊移位。即使在槽VG蝕刻中發生重疊移位以形成槽150，槽150及槽152都受益於增加VG解析度限制（較低的解析度限制導致部件太小而無法進行圖案化）、藉由增加著陸面積以降低VG電阻（Rg）以及消除由重疊位移引起的Rg變化。
第5圖根據各種實施例，為製造半導體結構100的製程200流程圖。第6（A）至（O）圖根據各種實施例，為處於各個製造階段的半導體結構100的截面圖。
參考第5及6（A）圖，製程200始於步驟202，在半導體基板102上形成閘極堆疊112、閘極間隔物114、蝕刻停止層116以及第一ILD層118。在一些實施例中，半導體基板102可以由矽或其他半導體材料形成。替代地或額外地，半導體基板102可以包括其他元素半導體材料，例如鍺。在一些實施例中，半導體基板102由化合物半導體形成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，半導體基板102由合金半導體形成，例如矽鍺、碳化矽鍺、磷化砷化鎵或磷化銦鎵。在一些實施例中，半導體基板102包括磊晶層。例如，半導體基板102具有覆蓋塊體半導體的磊晶層。在一些示例中，半導體基板102可以包括絕緣體上半導體基板，例如絕緣體上矽（Si-on-insulator, SOI）、絕緣體上矽鍺（SiGe-on-insulator, SGOI）、絕緣體上鍺（Ge-on-insulator, GOI）基板。
在一些實施例中，步驟202包括藉由沉積虛設閘極材料並圖案化虛設閘極材料，以在半導體基板102上形成虛設閘極（未示出）。每個虛設閘極可以包括一個或多個材料層，例如氧化物層（即，虛設閘極介電層）、多晶矽層（即，虛設閘極電極）、硬遮罩層、蓋層及/或其他合適的層。在製造期間，將執行閘極替換製程，以閘極堆疊112替換虛設閘極，如以下進一步所描述。換句話說，在形成其他部件（例如，源極/汲極部件）之前，形成虛設閘極作為佔位部件（placeholder）。一旦形成其他部件，便去除虛設閘極，並在其位置形成閘極堆疊112。
在一些實施例中，藉由在虛設閘極上沉積間隔物介電材料以形成閘極間隔物114，接著執行非等向性蝕刻製程以去除除了設置在虛設閘極側壁上的閘極間隔物114之外的間隔物介電材料部分。在一些實施例中，非等向性蝕刻製程為乾式（例如，電漿）蝕刻製程。額外地或替代地，閘極間隔物114的形成也可以涉及化學氧化、熱氧化、原子層沉積（atomic layer deposition, ALD）、化學氣相沉積（chemical vapor deposition, CVD）及/或其他合適的方法。在一些實施例中，間隔物介電材料包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO或其組合。蝕刻之後，閘極間隔物114的寬度可以在大約1至10nm的範圍。
在一些實施例中，源極/汲極108形成在閘極間隔物114之間的開口中。源極/汲極108可以藉由任何合適的技術形成，例如蝕刻製程，接著進行一個或多個磊晶製程。在一實例中，執行一個或多個蝕刻製程以去除部分的半導體基板102以在其中形成凹口。可以執行清潔製程以氫氟酸（HF）溶液或其他合適的溶液清潔凹口。 隨後，執行一個或多個磊晶成長製程以在凹口中成長磊晶部件。因此，源極/汲極108有時被稱為磊晶源極/汲極部件或簡稱為磊晶部件。源極/汲極108可以適合於p型CMOS或FinFET裝置（例如，p型磊晶材料），或者適合於n型CMOS或FinFET裝置（例如，n型磊晶材料）。p型磊晶材料可以包括一個或多個矽鍺（epitaxial layers of silicon germanium, epi SiGe）磊晶層，其中矽鍺摻雜有p型摻質，例如硼、鍺、銦及/或其他p型摻質。n型磊晶材料可以包括一個或多個矽（epitaxial layers of silicon, epi Si）或矽碳（epitaxial layers of silicon carbon, epi SiC）磊晶層，其中矽或矽碳摻雜有n型摻質，例如砷、磷及/或其他n型摻質。
在一些實施例中，藉由在半導體基板102上方沉積蝕刻停止材料以形成蝕刻停止層116，接著執行另一非等向性蝕刻製程以去除除了設置在閘極間隔物114側壁上的蝕刻停止層116之外的蝕刻停止材料部分。在一些實施例中，蝕刻停止材料包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO或其組合。在蝕刻之後，蝕刻停止層116的寬度可以在大約1至10nm的範圍。
在一些實施例中，藉由在半導體基板102上方沉積介電材料，之後對介電材料執行化學機械拋光（CMP）製程以形成ILD層118。ILD層118在一些實施例中包括低介電常數介電材料，或者在一些其他實施例中包括SiO。
在一些實施例中，執行閘極替換製程以閘極堆疊112替換虛設閘極。在一些實施例中，閘極堆疊112的寬度在大約2至50nm的範圍。在一個實施例中，使用乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合，藉由去除虛設閘極並使用蝕刻製程以形成閘極溝槽。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。
閘極堆疊112包括閘極電極以及在閘極電極下方的閘極介電層。閘極電極可以包括多晶矽或金屬。金屬可以包括氮化鉭（TaN）、鎳矽（NiSi）、鈷矽（CoSi）、鉬（Mo）、銅（Cu）、鎢（W）、鋁（Al）、鈷（Co）、鋯（Zr ）、鉑（Pt）或其他適用材料。可以在閘極後製製程（或閘極替換製程）中形成閘極電極。硬遮罩層可以用於定義閘極電極。介電層也可以形成在閘極電極的側壁以及硬遮罩層上方。閘極介電層可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、具有高介電常數（高k）的介電材料或其組合。高介電常數介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯或其組合。在一些實施例中，閘極堆疊112包括額外的層，例如界面層、蓋層、擴散/阻障層或其他適用的層。
可以藉由沉積製程、微影製程及蝕刻製程以形成閘極堆疊112。沉積製程可包括CVD、物理氣相沉積（PVD）、ALD、高密度電漿CVD（high density plasma CVD, HDPCVD）、金屬有機CVD（metal organic CVD, MOCVD）、遠程電漿CVD（remote plasma CVD, RPCVD）、電漿增強CVD（plasma enhanced CVD, PECVD）、電鍍、其他合適的方法及/或其組合。微影製程可以包括光阻塗佈（例如，旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、沖洗及乾燥（例如，硬烘烤）。蝕刻製程可以包括乾式蝕刻製程或濕式蝕刻製程。替代地，微影製程可以藉由其他適當的方法實施或替換，例如無遮罩微影、電子束寫入及離子束寫入。
參考第5及6（B）圖，製程200進行至步驟204，藉由回蝕刻閘極堆疊112以及位於閘極堆疊112之上的一部分閘極間隔物114，以形成溝槽154。回蝕刻閘極堆疊112以及一部分的閘極間隔物114，從而露出溝槽154中的閘極間隔物114和蝕刻停止層116的內側壁。此外，閘極堆疊112和閘極間隔物114的凹陷頂表面在溝槽154中露出。在一些實施例中，使用乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合以回蝕刻閘極堆疊112和閘極間隔物114。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。可以將閘極堆疊112回蝕刻至第一高度，並且可以將閘極間隔物114回蝕刻至第二高度，其第二高度大於第一高度。在一些實施例中，第二高度與第一高度的比例可以在大約1：1至3：1的範圍。在一些實施例中，第二高度可以在蝕刻停止層116高度的大約1/2至3/4的範圍。
參考第5及6（C）圖，製程200進行至步驟206，於溝槽154中形成第一SAC介電部件120。第一SAC介電部件120可以設置在凹陷的閘極堆疊112的頂表面、凹陷的閘極間隔物114的頂表面以及閘極間隔物114和蝕刻停止層116的內側壁上。在一些實施例中，第一SAC介電部件120的化學組成與閘極間隔物114的化學組成不同，以具有VG蝕刻選擇性。在一些實施例中，第一SAC介電部件120包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi 、LaO、SiO或其組合。在一些實施例中，可以藉由任何合適的方法以沉積第一SAC介電部件120，例如CVD、PECVD、FCVD、HDPCVD、次大氣壓CVD（sub-atmospheric CVD, SACVD）、高深寬比製程（high-aspect ratio process, HARP）、旋轉塗佈製程或其組合。
參考第5及6（D）圖，製程200進行至步驟208，凹蝕第一SAC介電部件120。在一些實施例中，使用乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合以凹蝕第一SAC介電部件120。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。在凹蝕之後，第一SAC介電部件120具有T形，其包括具有第一寬度的下部以及具有第二寬度的上部，其第二寬度大於第一寬度。下部的外側邊緣橫向接觸閘極間隔物114的內側壁。相似地，上部的外側邊緣橫向接觸蝕刻停止層116的內側壁。第一SAC介電部件120的T形包括在下部和上部之間面向下的表面，其中向下的表面水平地接觸閘極間隔物114的頂表面。下部的第一寬度等於閘極堆疊112的寬度，其中下部的外側邊緣與閘極堆疊112的外側邊緣對齊。在一些實施例中，第一寬度可以在大約2至50nm的範圍。上部的第二寬度等於閘極堆疊112的寬度以及閘極堆疊112每一側上的閘極間隔物114的寬度的總和，其中上部的外側邊緣與閘極間隔物114的外側邊緣對準。在一些實施例中，第二寬度可以在大約4至70nm的範圍。下部和上部各別的厚度可以在大約1至50nm的範圍。第一SAC介電部件120的下部厚度等於閘極間隔物114在閘極堆疊112的頂表面上方延伸的距離。在一些實施例中，下部厚度以及閘極間隔物114在閘極堆疊112的頂表面上方的延伸可以在大約1至50nm的範圍。此外，第一SAC介電部件120的上部厚度等於蝕刻停止層116在閘極間隔物114的頂表面上方延伸的距離。在一些實施例中，上部厚度和蝕刻停止層116在閘極間隔物114的頂表面上方的延伸可以在大約1至50nm的範圍。
參考第5及6（E）圖，製程200進行至步驟210，回蝕刻位於第一SAC介電部件120之上的一部分蝕刻停止層116。在一些實施例中，使用乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合以回蝕刻蝕刻停止層116。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。蝕刻停止層116可以被回蝕刻至第三高度，其第三高度大於閘極間隔物114的第二高度。在一些實施例中，第三高度與第二高度的比例可以在大約1：1至2：1的範圍。在一些實施例中，第三高度可以在蝕刻之前的蝕刻停止層116的高度的大約1/2至3/4的範圍。在一些實施例中，在回蝕刻蝕刻停止層116之後，第一SAC介電部件120的頂表面與蝕刻停止層116的頂表面共平面。在一些實施例中，蝕刻停止層116的回蝕刻露出溝槽154中的第一ILD層118的側面。
參考第5及6（F）圖，製程200進行至步驟212，在第一SAC介電部件120和蝕刻停止層116上形成第二SAC介電部件122，之後對第二SAC介電部件122執行CMP。第二SAC介電部件122橫向接觸第一ILD層118，並接觸蝕刻停止層116的頂表面和第一SAC介電部件120的頂表面。在一些實施例中，第二SAC介電部件122的化學組成與第一SAC介電部件120的化學組成不同。在一些實施例中，第二SAC介電部件122包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi 、LaO、SiO或其組合。在一些實施例中，可以藉由任何合適的方法以沉積第二SAC介電部件122，例如CVD、PECVD、FCVD、HDPCVD、 SACVD、 HARP、旋轉塗佈製程或其組合。在CMP之後，第二SAC介電部件122的厚度可以在大約1至30nm的範圍。第二SAC介電部件122的寬度等於閘極堆疊112的寬度、閘極堆疊112每一側上的閘極間隔物114的寬度以及閘極堆疊112每一側上的蝕刻停止層116的寬度的總和。其中第二SAC介電部件122的外側邊緣與蝕刻停止層116的外側邊緣對齊。在一些實施例中，第二SAC介電部件122的寬度可以在大約6至90nm的範圍。在CMP之後，第一ILD層118可以具有大於蝕刻停止層116的第三高度的第四高度，第二SAC介電部件122的頂表面與第一ILD層118的頂表面共平面。
參考第5及6（G）圖，製程200進行至步驟214，使用圖案化的硬遮罩134執行MD蝕刻製程以形成源極/汲極接觸開口136。藉由包括沉積、微影製程及蝕刻的製程以形成圖案化的硬遮罩134。微影製程可以包括光阻沉積、曝光及顯影以形成圖案化的光阻，進行蝕刻以形成圖案化的硬遮罩134。在形成圖案化的硬遮罩134之後，可以藉由電漿灰化去除光阻。在一些實施例中，光阻可以直接用作MD蝕刻製程的蝕刻遮罩。可以在MD蝕刻製程之後去除圖案化的硬遮罩134。
在一些實施例中，MD蝕刻製程包括選擇性地蝕刻ILD層118的一部分，而不蝕刻第二SAC介電部件122以露出源極/汲極108的頂表面以及與閘極間隔物114相對的蝕刻停止層116的側壁。MD蝕刻製程也可以露出第二SAC介電部件122的側表面。MD蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。
參考第5及6（H）圖，製程200進行至步驟216，在源極/汲極接觸開口136中形成襯層128。藉由在源極/汲極108露出的頂表面、與閘極間隔物114相對的蝕刻停止層116露出的側壁以及第二SAC介電部件122露出的側表面上方沉積襯層材料以形成襯層128。在一些實施例中，襯層材料被順應性地（conformally）沉積。可以藉由執行非等向性製程去除與源極/汲極108接觸的部分襯層材料，而不去除與閘極間隔物114相對的蝕刻停止層116露出的側壁以及第二SAC介電部件122露出的側表面物理接觸的襯層128。在一些實施例中，襯層128具有在大約1至10nm範圍的寬度。在一些實施例中，襯層128的化學組成不同於第二SAC介電部件122的化學組成，以具有VD蝕刻選擇性。在一些實施例中，襯層128包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO或其組合。在一些實施例中，襯層可以是可選的（optional）部件。就此而言，本揭露描述及/或示出的任何實施例可以建構為具有或不具有襯層128。
參考第5及6（I）圖，製程200進行至步驟218，在源極/汲極接觸開口136中形成源極/汲極接觸件124，之後對源極/汲極接觸件124執行CMP。源極/汲極接觸件124形成在露出的源極/汲極108上方。在一些實施例中，源極/汲極接觸件124的底表面設置在源極/汲極108上。在一些其他實施例中，在露出的源極/汲極108上形成矽化物，並且在矽化物上形成源極/汲極接觸件124。矽化物可以降低源極/汲極接觸件124的接觸電阻。在一些實施例中，源極/汲極接觸件124由金屬形成並且可以包括鎢、其合金或其化合物，儘管可以替代地使用其他合適的材料，例如鋁、銅、鉑、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、鈦、其合金或其組合。在一些示例中，源極/汲極接觸件124可以包括一個或多個上述材料的化合物或合金，並結合一個或多個鋯、錫、銀、金、鈣、鈹、鎂、銠、鈉、銥、鉀、銦、鋨、矽、鍺以及錳。可以使用任何合適的沉積方法，例如PVD、CVD、ALD、電鍍（例如，電鍍）以形成源極/汲極接觸件124。在一些實施例中，源極/汲極接觸件124的外側邊緣設置在襯層128的側壁上。在省略襯層128的其他實施例中，源極/汲極接觸件124的外側邊緣設置在與閘極間隔物114相對的蝕刻停止層116露出的側壁上以及第二SAC介電部件122露出的側表面上。在CMP之後，源極/汲極接觸件124的頂表面可以與第二SAC介電部件122的頂表面以及第一ILD層118的頂表面共平面。
在一些實施例中，源極/汲極接觸件124物理接觸源極/汲極108。在一些其他實施例中，源極/汲極接觸件124可以包括位於源極/汲極接觸件124與源極/汲極108之間的其他層。中間層可以包括矽化物區、阻障層以及晶種層。阻障層可以包括導電材料，例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或相似材料，並且可以使用CVD製程，例如PECVD形成。晶種層可以藉由PVD、ALD或CVD沉積，並且可以由鎢、銅或銅合金形成。
參考第5及6（J）圖，製程200進行至步驟220，回蝕刻源極/汲極接觸件124。在一些實施例中，回蝕刻源極/汲極接觸件124可以露出襯層128的側壁。在一些其他實施例中，回蝕刻源極/汲極接觸件124可以再次露出與閘極間隔物114相對的蝕刻停止層116的上部側壁以及第二SAC介電部件122的側表面。在一些實施例中，源極/汲極接觸件124蝕刻的頂表面在閘極間隔物114的第二高度下，並且在閘極堆疊112的第一高度上。在一些其他實施例中，源極/汲極接觸件124蝕刻的頂表面可以低於閘極堆疊112的第一高度，或高於閘極間隔物114的第二高度並且低於蝕刻停止層116的第三高度，或高於蝕刻停止層116的第三高度。在一些實施例中，可以使用乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合以回蝕刻源極/汲極接觸件124。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。
參考第5及6（K）圖，製程200進行至步驟222，在源極/汲極接觸件124上形成第三SAC介電部件126，之後對第三SAC介電部件126執行CMP。在一些實施例中，第三SAC介電部件126具有在大約2至50nm範圍的寬度以及在大約2至50nm範圍的厚度。在一些實施例中，第三SAC介電部件126的化學組成與第二SAC介電部件122的化學組成不同，以具有VD蝕刻選擇性。在一些實施例中，第三SAC介電部件126包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO或其組合。在一些實施例中，可以藉由任何合適的方法沉積第三SAC介電部件126，例如CVD、PECVD、FCVD、HDPCVD、 SACVD、 HARP、旋轉塗佈製程或其組合。在一些實施例中，第三SAC介電部件126的底表面設置在源極/汲極接觸件124蝕刻的頂表面上。在一些實施例中，第三SAC介電部件126的外側邊緣設置在襯層128的側壁上。在省略襯層128的其他實施例中，第三SAC介電部件126的外側邊緣設置在與閘極間隔物114相對的蝕刻停止層116在露出的上部側壁上，以及第二SAC介電部件122露出的側表面上。在CMP之後，第三SAC介電部件126的頂表面可以與第二SAC介電部件122的頂表面以及第一ILD層118的頂表面共平面。
參考第5及6（L）圖，製程200進行至步驟224，形成金屬接觸蝕刻停止層130以及第二ILD層132。在一些實施例中，當省略金屬接觸蝕刻停止層130時，金屬接觸蝕刻停止層130或第二ILD層132可以設置第二SAC介電部件122的頂表面、第一ILD層118的頂表面、第三SAC介電部件126的頂表面以及襯層128的頂表面上。在一些實施例中，金屬接觸蝕刻停止層130和第二ILD層132彼此具有不同的化學組成。在一些實施例中，金屬接觸蝕刻停止層130和第二ILD層132各別包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、 ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO或其組合。在一些實施例中，金屬接觸蝕刻停止層130和第二ILD層132各別為可選的層。就此而言，本揭露描述及/或示出的任何實施例可以建構為具有或不具有金屬接觸蝕刻停止層130和第二ILD層132。在一些實施例中，金屬接觸蝕刻停止層130和第二ILD層132各別的厚度在大約1至60nm的範圍。
參考第5及6（M）圖，製程200進行至步驟226，執行VG蝕刻製程以形成閘極接觸開口140。在一些實施例中，閘極接觸開口140包括接觸孔。在一些其他實施例中，VG蝕刻製程可以形成閘極接觸開口槽150、152。就此而言，本揭露所描述及/或示出的任何實施例可以建構為具有閘極接觸開口140或閘極接觸開口槽150、152。在一些實施例中，VG蝕刻製程包括選擇性地蝕刻第一和第二SAC介電部件120、122的一部分，而不蝕刻閘極間隔物114以露出閘極堆疊112的頂表面。在一些實施例中，VG蝕刻製程可以避免蝕刻蝕刻停止層116及襯層128，還同時蝕刻金屬接觸蝕刻停止層130以及第二ILD層132的部分。因此，VG蝕刻製程可以露出第一和第二SAC介電部件120、122的側表面以及閘極間隔物114、蝕刻停止層116以及襯層128的側壁部分。VG蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。
參考第5及6（N）圖，製程200進行至步驟228，執行VD蝕刻製程以形成開口144。在一些實施例中，開口144包括接觸孔或槽。在一些實施例中，VD蝕刻製程包括選擇性地蝕刻第三SAC介電部件126的一部分和襯層128的一部分，而不蝕刻第二SAC介電部件122以露出源極/汲極接觸件124的頂表面。因此，VD蝕刻製程可以露出第二SAC介電部件122的側表面以及第三SAC介電部件126和襯層128的側壁部分。VD蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、RIE製程、其他合適的方法或其組合。乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨（NH4 OH）、氫氟酸（HF）或稀釋HF、去離子水、氫氧化四甲基銨（TMAH）及/或其他合適的濕式蝕刻溶液。在一些實施例中，蝕刻製程包括具有不同蝕刻化學性質的多個蝕刻步驟，其被設計用於蝕刻選擇性以形成具有期望輪廓的部件。
參考第5及6（O）圖，製程200進行至步驟230，在半導體結構100上沉積導電層，包括在閘極接觸開口140中形成閘極導孔158以及在開口144中形成源極/汲極導孔160。在一些實施例中，導電層被順應性地沉積。在一些實施例中，閘極導孔158及源極/汲極導孔160由金屬形成，並且可以包括鋁、銅、鋁/矽/銅合金、鈷、鎳、鈦、鎢、鉑、釕、銀、金、銠、鉬、鎘、鋅及其合金、化合物或其組合。閘極導孔158和源極/汲極導孔160可以藉由任何合適的沉積方法形成，例如PVD、CVD、ALD、電鍍（例如電鍍）或其組合。在一些實施例中，閘極導孔158和源極/汲極導孔160可以包括阻障層。阻障層可以包括導電材料，例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或相似材料，並且可以使用CVD製程，例如PECVD形成。在一些實施例中，閘極導孔158和源極/汲極導孔160可以包括晶種層。晶種層可以藉由PVD、ALD或CVD沉積，並且可以由鎢、銅或銅合金形成。在一些實施例中，閘極導孔158和源極/汲極導孔160沉積在晶種層上。
閘極導孔158可以設置在閘極堆疊112的頂表面、閘極間隔物114和蝕刻停止層116的內側壁及頂表面、襯層128的側壁以及第一和第二SAC介電部件120、122的側表面上。源極/汲極導孔160可以設置在源極/汲極接觸件124的頂表面、第二SAC介電部件122的側表面以及第三SAC介電部件126和襯層128的側壁部分上。在沉積導電層之後，可以對半導體結構100執行CMP製程以去除導電層過量的金屬，並且去除金屬接觸蝕刻停止層130和第二ILD層132，從而平坦化半導體結構100的頂表面，並露出第二SAC介電部件122的頂表面以及閘極導孔158和源極/汲極導孔160的頂表面。在一些實施例中，在執行CMP製程之後，第二SAC介電部件122的頂表面以及閘極導孔158和源極/汲極導孔160的頂表面可以彼此共平面。
第7圖根據各種實施例，為半導體結構100的截面圖，繪示各種材料及尺寸。在一些實施例中，半導體結構100的部件包括水平、垂直以及圓形的邊緣及/或表面。在一些實施例中，蝕刻停止層116可以包括圓形的上邊緣162，並且閘極間隔物114可以包括圓形的上邊緣164。圓形的上邊緣162、164的半徑可以在大約0.1至15nm的範圍。在一些實施例中，圓形的上邊緣162、164為可選的。在一些實施例中，蝕刻停止層116可以包括位於不同高度的頂表面，從而產生高度差166。高度差166可以在大約0.1至20nm的範圍。在一些實施例中，高度差166為可選的。在一些實施例中，蝕刻停止層116可以包括位於不同高度的圓形上邊緣162的最底部，從而產生高度差168。高度差168可以在大約0.1至20nm的範圍。在一些實施例中，高度差168為可選的。
在一些實施方案中，閘極間隔物114可包含位於不同高度的頂表面，從而產生高度差170。高度差170可以在大約0.1至20nm的範圍。在一些實施例中，高度差170為可選的。在一些實施例中，閘極間隔物114可以包括位於不同高度的圓形上邊緣164的最底部，從而產生高度差172。高度差172可以在大約0.1至20nm的範圍。在一些實施例中，高度差172為可選的。在一些實施例中，第二SAC介電部件122可以包括在蝕刻停止層116的頂表面下方延伸的部分174。延伸部分174的深度可以在大約0.1至30nm的範圍。在一些實施例中，延伸部分174為可選的。
在一些實施例中，第一SAC介電部件120可以包括空隙176。空隙176可以被設置在源極/汲極接觸件124頂表面上方的高度178。高度178可以在大約0.1至30nm的範圍。空隙176包括厚度（垂直）及寬度各別在大約0.1至30nm範圍。在一些實施例中，第二SAC介電部件122可以包括空隙180。空隙180可以被設置在第一SAC介電部件120頂表面上方的高度182。高度182可以在大約0.1至30nm的範圍。空隙180包括厚度（垂直）及寬度各別在大約0.1至30nm範圍。
本揭露根據一些實施例，提供一種半導體結構。半導體結構包括：閘極堆疊，設置在半導體基板上，並且具有第一高度；間隔物，設置在閘極堆疊的側壁上，並且具有第二高度，第二高度大於第一高度；第一蝕刻停止層，設置在閘極間隔物的側壁上，並且具有第三高度，第三高度大於第二高度；第一介電層，設置在閘極堆疊上，並且接觸閘極間隔物以及第一蝕刻停止層；以及第二介電層，設置在第一介電層上，並且接觸第一蝕刻停止層。
在一些實施例中，第一介電層具有頂表面，與第一蝕刻停止層的頂表面共平面。
在一些實施例中，第二介電層具有底表面，接觸第一蝕刻停止層的頂表面。
在一些實施例中，第二介電層遠離閘極間隔物。
在一些實施例中，更包括：層間介電（ILD）層，設置在半導體基板上，並且圍繞閘極堆疊；以及第二蝕刻停止層，設置在層間介電層以及第二介電層之上。
在一些實施例中，閘極堆疊橫向跨距第一寬度；第一介電層橫向跨距第二寬度，第二寬度大於第一寬度；以及第二介電層橫向跨距第三寬度，第三寬度大於第二寬度。
在一些實施例中，第二介電層包括外側邊緣，與第一蝕刻停止層的外側邊緣對齊；以及第一介電層包括外側邊緣，與閘極間隔物的外側邊緣對齊。
本揭露根據一些實施例，提供一種製造半導體結構的方法。方法包括：在半導體基板上形成閘極堆疊，閘極堆疊的側壁上具有閘極間隔物，閘極間隔物的側壁上具有蝕刻停止層，並且層間介電（ILD）層圍繞閘極堆疊、閘極間隔物以及蝕刻停止層；將閘極堆疊回蝕刻至第一高度，從而形成溝槽；蝕刻閘極間隔物至第二高度，第二高度大於第一高度；沉積第一介電層於溝槽之中；凹蝕第一介電層；去除第一介電層上方的蝕刻停止層的部分，使得蝕刻停止層具有第三高度，第三高度大於第二高度；以及形成第二介電層於第一介電層以及蝕刻停止層之上，第二介電層橫向接觸層間介電層的側壁。
在一些實施例中，形成閘極堆疊的步驟包括：形成虛設閘極於半導體基板之上；形成閘極間隔物於虛設閘極的側壁之上；形成蝕刻停止層於閘極間隔物的側壁之上以及半導體基板之上；以及形成層間介電層於半導體基板之上。
在一些實施例中，形成虛設閘極的步驟包括：沉積虛設閘極材料，並圖案化虛設閘極材料；形成閘極間隔物的步驟包括：沉積間隔物介電材料，並對間隔物介電材料執行非等向性蝕刻製程；以及形成層間介電層的步驟包括：沉積低介電常數介電材料，並對低介電常數介電材料執行化學機械拋光（CMP）製程。
在一些實施例中，形成第二介電層的步驟包括：沉積第二介電層於第一介電層之上；以及對第二介電層以及層間介電層執行化學機械拋光製程，使第二介電層的頂表面與層間介電層的頂表面共平面。
在一些實施例中，去除第一介電層上方的蝕刻停止層的部分包括：執行選擇性蝕刻製程以去除蝕刻停止層的部分，使得蝕刻停止層的頂表面與第一介電層的頂表面共平面。
在一些實施例中，更包括形成源極/汲極接觸件接觸源極/汲極，包含：選擇性蝕刻層間介電層的部分，而不蝕刻第二介電層，以露出源極/汲極的頂表面以及與閘極間隔物相對的蝕刻停止層的側壁；沉積源極/汲極接觸件於露出的源極/汲極之上；回蝕刻源極/汲極接觸件至蝕刻停止層的第三高度之下；以及沉積第三介電層於源極/汲極接觸件之上。
在一些實施例中，更包括形成矽化物於露出的源極/汲極之上，並沉積源極/汲極接觸件於矽化物之上。
在一些實施例中，更包括形成閘極導孔接觸閘極堆疊，包含：選擇性蝕刻第一介電層及第二介電層的部分，而不蝕刻閘極間隔物以露出閘極堆疊的頂表面；以及沉積導電層以形成閘極導孔於閘極堆疊露出的頂表面之上。
在一些實施例中，更包括形成源極/汲極導孔接觸源極/汲極接觸件，包含：選擇性蝕刻第三介電層的部分，而不蝕刻第二介電層，以露出源極/汲極接觸件的頂表面；以及沉積導電層以形成源極/汲極導孔於源極/汲極接觸件露出的頂表面之上。
本揭露根據一些實施例，提供一種半導體結構，包括：閘極堆疊，設置於半導體基板之上；間隔物，設置於閘極堆疊的側壁之上；蝕刻停止層，設置在閘極間隔物的第一側壁之上；第一介電層，設置在閘極堆疊之上，並接觸閘極間隔物以及蝕刻停止層，第一介電層具有T形；以及第二介電層，設置第一介電層之上，並接觸蝕刻停止層，第二介電層寬於第一介電層。
在一些實施例中，閘極堆疊橫向跨距第一寬度；第一介電層橫向跨距第二寬度，第二寬度大於第一寬度；以及第二介電層橫向跨距第三寬度，第三寬度大於第二寬度。
在一些實施例中，更包括閘極導孔，閘極導孔接觸閘極堆疊的頂表面、與第一側壁相對的閘極間隔物的第二側壁以及蝕刻停止層的側壁。
在一些實施例中，第二介電層包括外側邊緣，與蝕刻停止層的外側邊緣對齊；以及第一介電層包括外側邊緣，與閘極間隔物的外側邊緣對齊。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體結構 102:基板 108:源極/汲極 112:閘極堆疊 114:閘極間隔物 116:蝕刻停止層 118:第一層間介電（ILD）層 120:第一自對準接觸（SAC）介電部件 122:第二SAC介電部件 124:源極/汲極接觸件 126:第三SAC介電部件 128:襯層 130:金屬接觸蝕刻停止層 132:第二ILD層 134:硬遮罩 136:源極/汲極接觸開口 140:閘極接觸開口 144:開口 148:輪廓 150:槽 152:槽 154:溝槽 158:導孔 160:導孔 162:邊緣 164:邊緣 166:高度差 168:高度差 170:高度差 172:高度差 174:延伸部分 176:空隙 178:高度 180:空隙 182:高度 200:製程 202:步驟 204:步驟 206:步驟 208:步驟 210:步驟 212:步驟 214:步驟 216:步驟 218:步驟 220:步驟 222:步驟 224:步驟 226:步驟 228:步驟 230:步驟 D1:距離 D2:距離
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖根據本揭露一些實施例，為半導體結構100的截面圖，繪示雙層T形自對準接觸件（self-aligned contact, SAC）。 第2（A）至2（C）圖根據本揭露一些實施例，為半導體結構100的截面圖，繪示各種蝕刻選擇性。 第3（A）及3（B）圖根據本揭露一些實施例，為第2B圖的半導體結構100放大的截面圖，繪示各種VG至MD距離。 第4（A）及4（B）圖根據本揭露一些實施例，為半導體結構100的截面圖，繪示在（A）中具有重疊移位的槽VG以及在（B）中沒有重疊移位的槽VG。 第5圖根據本揭露一些實施例，為製造半導體結構100的製程200的流程圖。 第6（A）至6（O）圖根據本揭露一些實施例，為在各種製造階段的半導體結構100的截面圖。 第7圖根據本揭露一些實施例，為半導體結構100的截面圖，繪示各種材料及尺寸。
102:基板
108:源極/汲極
112:閘極堆疊
114:閘極間隔物
116:蝕刻停止層
118:第一層間介電(ILD)層
120:第一自對準接觸(SAC)介電部件
122:第二SAC介電部件
124:源極/汲極接觸件
126:第三SAC介電部件
128:襯層
158:導孔
160:導孔

Claims (1)

  1. 一種半導體結構，包括： 一閘極堆疊，設置在一半導體基板上，並且具有一第一高度； 一間隔物，設置在該閘極堆疊的一側壁上，並且具有一第二高度，該第二高度大於該第一高度； 一第一蝕刻停止層，設置在該閘極間隔物的一側壁上，並且具有一第三高度，該第三高度大於該第二高度； 一第一介電層，設置在該閘極堆疊上，並且接觸該閘極間隔物以及該第一蝕刻停止層；以及 一第二介電層，設置在該第一介電層上，並且接觸該第一蝕刻停止層。
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Publication number Priority date Publication date Assignee Title
KR101034407B1 (ko) * 2009-02-23 2011-05-12 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9567814B2 (en) 2014-06-13 2017-02-14 Cameron Sense AS Hoisting systems with heave compensation
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10157997B2 (en) * 2017-04-27 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming the same
US10868130B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

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