TW202123430A - 可編程可抹除的非揮發性記憶體 - Google Patents

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Abstract

一種可編程可抹除的非揮發性記憶體包括：一第一型井區；三個摻雜區域、二個閘極結構、一阻斷層與一抹除線。第一摻雜區域連接至一源極線。第三摻雜區域連接至一位元線。第一閘極結構形成於第一摻雜區域與第二摻雜區域之間的表面上方。第一閘極結構中的第一多晶矽閘極連接至一選擇閘極線。第二閘極結構形成於第二摻雜區域與第三摻雜區域之間的表面上方。第二閘極結構包括浮動閘極，且阻斷層覆蓋於浮動閘極。抹除線接觸於阻斷層上，且抹除線位於浮動閘極的邊緣或者角落上方。

Description

可編程可抹除的非揮發性記憶體
本發明是有關於一種非揮發性記憶體(non-volatile memory)，且特別是有關於一種可編程可抹除的非揮發性記憶體。
請參照第1A圖至第1D圖，其為習知可編程可抹除的非揮發性記憶體的記憶胞(memory cell)及其等效電路。該可編程可抹除的非揮發性記憶體的記憶胞揭露於美國專利US8,941,167。
第1A圖為非揮發性記憶體的上視圖；第1B圖為非揮發性記憶體的第一方向(a1-a2方向)剖面圖；第1C圖為非揮發性記憶體的第二方向(b1-b2方向)剖面圖；以及，第1D為非揮發性記憶體的等效電路圖。
由第1A圖與第1B圖可知，習知非揮發性記憶體的記憶胞中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG)，p型摻雜區域31連接至源極線電壓(VSL)。再者，p型摻雜區域32可視為第一p型電晶體的p型摻雜區域與第二p型電晶體的p型摻雜區域相互連接。第二p型電晶體係作為浮動閘電晶體，其上方包括一浮動閘極36，其p型摻雜區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
由第1A圖與第1C圖可知，習知非揮發性記憶體中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38。
如第1A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL)。而P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第1C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
由第1D圖的等效電路可知，非揮發性記憶體的記憶胞包括一選擇電晶體、一浮動閘電晶體與一n型電晶體。其中，選擇電晶體與浮動閘電晶體皆為p型電晶體並製作於N型井區(NW)，且N型井區(NW)接收N型井區電壓(VNW)。另外，n型電晶體製作於一P型井區(PW)，且P型井區(PW)接收P型井區電壓(VPW)。
選擇電晶體的選擇閘極端接收選擇閘極電壓(VSG)，選擇電晶體的第一源/汲端接收源極線電壓(VSL)。浮動閘電晶體的第一源/汲端連接至選擇電晶體的第二源/汲端，浮動閘電晶體的第二源/汲端接收位元線電壓(VBL)。n型電晶體的閘極端與浮動閘電晶體的浮動閘極相互連接，n型電晶體的第一源/汲端與n型電晶體的第二源/汲端相互連接並接收抹除線電壓(erase line voltage，VEL)。
基本上，設計抹除閘區域35的目的是為了讓浮動閘極36上的熱載子於抹除動作時可以退出記憶胞。然而，由於抹除線電壓VEL很高，為了防止抹除動作時，在非揮發性記憶體的基板(substrate)產生擊穿現象(punch-through effect)。通常需要設計較寬的隔離結構39，而浮動閘極36延伸的長度也會變長，造成非揮發性記憶體的記憶胞的尺寸(size)較大。
本發明的目的在於提出一種全新架構且尺寸較小的可編程可抹除的非揮發性記憶體。
本發明係有關於一種可編程可抹除的非揮發性記憶體，包括：一第一型井區；一第一摻雜區域、一第二摻雜區域與一第三摻雜區域，形成於該第一型井區的表面，其中該第一摻雜區域連接至一源極線，該第三摻雜區域連接至一位元線；一第一閘極結構，形成於該第一摻雜區域與該第二摻雜區域之間的表面上方，且該第一閘極結構中的一第一多晶矽閘極連接至一選擇閘極線；一第二閘極結構，形成於該第二摻雜區域與該第三摻雜區域之間的表面上方，且該第二閘極結構中的一第二多晶矽閘極為一浮動閘極；一阻斷層覆蓋於該第二閘極結構；一接觸洞，形成於該阻斷層上，且位於該浮動閘極的邊緣或者角落上方；以及，一金屬材料，充填於該接觸洞。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第2A圖與第2B圖，其所繪示為本發明可編程可抹除的非揮發性記憶體。其中，第2A圖為可編程可抹除的非揮發性記憶體的上視圖；第2B圖為可編程可抹除的非揮發性記憶體A-B虛線的剖面圖。
如第2A圖所示，非揮發性記憶體包括二個記憶胞201、202。由於二個記憶胞201、202有相同的結構，以下以記憶胞201為例來說明。
如照第2A與第2B圖所示，本發明非揮發性記憶體的記憶胞201中包括二個串接的p型電晶體M1、M2製作於一N型井區(NW)以及隔離結構210之間。其中，隔離結構210為淺溝槽隔離(shallow trench isolation，STI)。
在N型井區NW中包括三個p型摻雜區域221、222、223，在三個p型摻雜區域221、222、223之間的表面上方包括二個閘極結構230、240。其中，閘極結構230包括一閘極氧化層231、多晶矽閘極(polysilicon gate)232與側壁絕緣層(sidewall insulator)233；閘極結構240包括一閘極氧化層241、多晶矽閘極242與側壁絕緣層243。再者，側壁絕緣層233、243可為間隙壁(spacer)。
另外，阻斷層(blocking layer)255覆蓋於第二p型電晶體M2的閘極結構240。接著，於層間介電層(interlayer dielectric)260中形成三個接觸洞(contact hole)後，填入金屬材料而形成三條金屬導線272、274、276分別接觸於p型摻雜區域221、阻斷層255、p型摻雜區域223。
再者，第一p型電晶體M1作為選擇電晶體，其多晶矽閘極231連接至金屬導線292，且金屬導線292作為選擇閘極線(select gate line，SG)；p型摻雜區域221連接至金屬導線272，且金屬導線272作為源極線SL。再者，p型摻雜區域222可視為第一p型電晶體M1的p型摻雜區域與第二p型電晶體M2的p型摻雜區域相互連接。
第二p型電晶體M2為一浮動閘電晶體(floating gate transistor)，第二p型電晶體M2的多晶矽閘極242為浮動閘極。再者，第二p型電晶體M2的p型摻雜區域223連接至金屬導線276，且金屬導線276作為位元線BL1。
再者，金屬導線274接觸於阻斷層255，且金屬導線274作為抹除線EL1。其中，阻斷層255為金屬矽化物薄膜阻斷層(salicide blocking layer)，可為二氧化矽(SiO2)所組成的阻斷層、二氧化矽與氮化矽(SiNx)所組成的阻斷層、或者二氧化矽與氮化矽(SiNx)與氮氧化矽(SiON)所組成的阻斷層。
根據本發明的實施例，於設計金屬導線274的接觸洞(contact hole)時，係將接觸洞的開口(opening)設計於晶矽閘極242的邊緣(edge)或者角落(corner)上方。因此，當金屬材料填滿接觸洞後，將使得金屬導線274(亦即，抹除線EL1)接觸於阻斷層255，且位於多晶矽閘極242的邊緣(edge)或者角落(corner)上方，未接觸於多晶矽閘極242。
相同地，N型井區(NW)，三個p型摻雜區域221、224、225，二個閘極結構230、250，阻斷層255與金屬導線282、284、286、292可組成另一個記憶胞202，其詳細結構不再贅述。
第3A圖至第3D圖為本發明非揮發性記憶體在編程動作(program operation)、抹除動作(erase operation)、讀取動作(read operation)的偏壓電壓示意圖。
如第3A圖所示，於編程動作時，選擇閘極線(SG)接收一開啟電壓(Von)，位元線BL1、抹除線EL1接收一接地電壓(0V)，N型井區(NW)與源極線SL接收編程電壓(Vpp)。編程電壓(Vpp)範圍可在+3.0V至+9V之間，開啟電壓(Von)可為0V或Vpp/2。因此，第一p型電晶體M1開啟，編程電流(program current)由源極線SL經由第一p型電晶體M1與第二p型電晶體M2的通道區域(channel region)流至位元線BL1。亦即，二個閘極結構230、240下方的通道區域。再者，當熱載子(例如電子)經過第二p型電晶體M2(亦即，閘極結構240的通道區域時，熱載子即經由閘極氧化層241注入(inject)浮動閘極242中。
如第3B圖所示，於抹除動作時，選擇閘極線(SG)接收一開啟電壓(Von)，位元線BL1、源極線SL、N型井區(NW)接收一接地電壓(0V)，而抹除線電壓EL1接收一抹除電壓(Vee)。抹除電壓(Vee)範圍可在+6.5V至+20V之間，開啟電壓(Von)可為0V。如第3B圖所示，當抹除線EL1接收抹除電壓(Vee)時，儲存在浮動閘極242的熱載子將退出(eject)浮動閘極242，並經由阻斷層255至抹除線EL1而離開非揮發性記憶體的記憶胞。因此，於抹除動作後，浮動閘極242內將不會儲存熱載子。
根據本發明的實施例，抹除線EL1接觸於阻斷層，且位於浮動閘極242的邊緣(edge)上方，未接觸於浮動閘極242。因此，於抹除動作時，在浮動閘極242的邊緣產生尖端放電效應(point discharge effect)，熱載子即由浮動閘極242的邊緣經由阻斷層255至抹除線EL1離開非揮發性記憶體的記憶胞。換言之，於抹除動作時，熱載子由浮動閘極242退出至抹除線EL1的過程，記憶胞的浮動閘極242與抹除線EL1之間產生抹除電流(erase current)，且會抹除電流會通過阻斷層255。
如第3C圖與第3D圖所示，於讀取動作時，選擇閘極線(SG)接收一開啟電壓(Von)，位元線BL1接收接地電壓(0V)，源極線SL與N型井區(NW)接收一讀取電壓(Vr)，抹除線EL1接收接地電壓(0V)。讀取(Vr)約為+1.8V，開啟電壓(Von)可為0V。而根據浮動閘極242上是否有儲存熱載子，將會獲得不同大小的讀取電流(read current)。換句話說，於讀取動作時根據讀取電流即可得知記憶胞的儲存狀態。
如第3C圖所示，於讀取動作時，第一p型電晶體M1開啟，讀取電流Ir1由源極線SL經由第一p型電晶體M1與第二p型電晶體M2的通道區域流至位元線BL1。由於浮動閘極242儲存熱載子，所以讀取電流Ir1會較大，約大於5μA。
如第3D圖所示，於讀取動作時，第一p型電晶體M1開啟，讀取電流(Ir2)由源極線SL經由第一p型電晶體M1與第二p型電晶體M2的通道區域流至位元線BL1。由於浮動閘極242未儲存熱載子，所以讀取電流Ir2較小，約為0.1μA。
換言之，於讀取動作時，根據位元線BL1上的讀取電流即可判斷記憶胞的儲存狀態。舉例來說，於非揮發性記憶體的感測電路(sensing circuit，未繪示)中提供一參考電流，例如2μA。利用感測電路來比較該讀取電流與一參考電流的大小，即可決定非揮發性記憶體的儲存狀態。
當讀取電流大於參考電流，感測電路即可判斷記憶胞為第一儲存狀態 (例如“0”狀態)。反之，當讀取電流小於參考電流，感測電路即可判斷記憶胞為第二儲存狀態(例如“1”狀態)。因此，第3C圖的記憶胞可被判斷為第一儲存狀態，第3D圖的記憶胞可被判斷為第二儲存狀態。
再者，上述的各個偏壓僅是本發明的實施例，本發明並不限定於此。在此領域的技術人員可以依據實際的需求來修改編程動作、抹除動作、讀取動作的偏壓值。
由以上的說明可知，本發明提出一種可編程可抹除的非揮發性記憶體。在非揮發性記憶體的記憶胞中，設計抹除線位於浮動閘極的邊緣或者角落上方，且未接觸於浮動閘極。於抹除動作時，利用尖端放電效應，使得熱載子由浮動閘極的邊緣或者角落經由阻斷層至抹除線，並離開非揮發性記憶體的記憶胞。
請參照第4A圖至第4C圖，其所繪示為本發明可編程可抹除的非揮發性記憶體的其他實施例。相較於第2A圖的實施例，其差異僅在於作為抹除線用途的金屬導線配置於不同的位置。以下僅介紹記憶胞中抹除線的配置位置，其他部份不再贅述。
如第4A圖所示，在記憶胞401、402中，將金屬導線404、406的接觸洞(contact hole)設計於閘極結構240、250的另一邊緣上方。因此，當金屬導線404、406填滿接觸洞後，金屬導線404、406位於閘極結構240、250的另一邊緣上方，且未接觸於閘極結構240、250。
如第4B圖所示，在記憶胞411、412中，將金屬導線414、416的接觸洞設計於閘極結構240、250的角落上方。因此，當金屬導線414、416填滿接觸洞後，金屬導線414、416位於閘極結構240、250的角落上方，且未接觸於閘極結構240、250。
如第4C圖所示，在記憶胞421、422中，閘極結構440、450包含凸出部，且將金屬導線424、426的接觸洞設計於閘極結構440、450凸出部的邊緣與角落上方。因此，當金屬導線424、426填滿接觸洞後，金屬導線424、426位於閘極結構440、450凸出部的邊緣與角落上方，且未接觸於閘極結構440、450。
另外，由於本發明在抹除動作時，係利用尖端放電效應來達成熱載子退出浮動閘極的目的。如果作為抹除線用途的金屬導線配置於浮動閘極的上方中央區域，而沒有配置在浮動閘極的邊緣或者角落。則進行抹除動作時，將無法產生尖端放電效應，而熱載子將無法退出浮動閘極。
舉例來說，請參照第5圖，其所繪示為無法進行抹除動作的非揮發性記憶體示意圖。在記憶胞511、512中，由於金屬導線514、516未配置在浮動閘極的邊緣或者角落，將導致抹除動作失敗，無法順利的將浮動閘極中的熱載子退出記憶胞511、512。
由以上的說明可知，本發明提出一種全新架構且尺寸較小的可編程可抹除的非揮發性記憶體。本發明將抹除線用途的金屬導線配置於浮動閘極的邊緣或者角落，將使得記憶胞的尺寸有效地降低。再者，利用尖端放電效應，於抹除動作時，將可順利地將熱載子退出記憶胞。
再者，本發明係以二個p型電晶體為例來說明非揮發性記憶體。然而，本發明並不限定於此。在此領域的技術人員也可以利用二個n型電晶體來組成非揮發性記憶體。舉例來說，在P型井區(PW)的表面形成三個n型摻雜區域，並構成類似第2A圖結構的非揮發性記憶體。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
31,32,33,221,222,223,224,225:p型摻雜區域 34,36:閘極 35:抹除閘區域 38:型摻雜區域 39,210:隔離結構 201,202:記憶胞 230,240,250:閘極結構 231,241:閘極氧化層 232,242:多晶矽閘極 233,243:側壁絕緣層 255:阻斷層 260:層間介電層 272,274,276,282,284,286,292,404,406,414,416,424,426,514,516:金屬導線
第1A圖至第1D圖為習知可編程可抹除的非揮發性記憶體的記憶胞與等效電路。 第2A圖與第2B圖為本發明可編程可抹除的非揮發性記憶體； 第3A圖至第3D圖為本發明非揮發性記憶體在編程動作、抹除動作、讀取動作的偏壓電壓示意圖； 第4A圖至第4C圖為本發明可編程可抹除的非揮發性記憶體的其他實施例；以及 第5圖為無法進行抹除動作的非揮發性記憶體示意圖。
210:隔離結構
221,222,223:p型摻雜區域
230,240:閘極結構
231,241:閘極氧化層
232,242:多晶矽閘極
233,243:側壁絕緣層
255:阻斷層
260:層間介電層
272,274,276:金屬導線

Claims (10)

  1. 一種可編程可抹除的非揮發性記憶體，包括： 一第一型井區； 一第一摻雜區域、一第二摻雜區域與一第三摻雜區域，形成於該第一型井區的表面，其中該第一摻雜區域連接至一源極線，該第三摻雜區域連接至一位元線； 一第一閘極結構，形成於該第一摻雜區域與該第二摻雜區域之間的表面上方，且該第一閘極結構中的一第一多晶矽閘極連接至一選擇閘極線； 一第二閘極結構，形成於該第二摻雜區域與該第三摻雜區域之間的表面上方，且該第二閘極結構中的一第二多晶矽閘極為一浮動閘極； 一阻斷層覆蓋於該第二閘極結構； 一接觸洞，形成於該阻斷層上，且位於該浮動閘極的邊緣或者角落上方；以及 一金屬材料，充填於該接觸洞。
  2. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中該接觸洞的一開口位於該浮動閘極的邊緣或者角落上方，該金屬材料為一金屬導線作為一抹除線，該抹除線接觸於該阻斷層，且該抹除線位於該浮動閘極的邊緣或者角落上方。
  3. 如申請專利範圍第2項所述之可編程可抹除的非揮發性記憶體，其中於一編程動作時，該源極線與該第一型井區接收一編程電壓，該抹除線與該位元線接收一接地電壓，該選擇閘極線接收一開啟電壓，使得一編程電流由該源極線經由該第一閘極結構與該第二閘極結構下方的通道區域流至該位元線，造成複數個熱載子注入該浮動閘極。
  4. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶體，其中於一抹除動作時，該源極線、該第一型井區與該位元線接收該接地電壓，該抹除線接收一抹除電壓，該選擇閘極線接收該開啟電壓，使得該些熱載子由該浮動閘極經由該阻斷層退出至該抹除線。
  5. 如申請專利範圍第4項所述之可編程可抹除的非揮發性記憶體，其中於該抹除動作時，該浮動閘極與該抹除線之間產生一抹除電流，且該抹除電流通過該阻斷層。
  6. 如申請專利範圍第3項所述之可編程可抹除的非揮發性記憶體，其中於一讀取動作時，該源極線與該第一型井區接收一讀取電壓，該抹除線與該位元線接收該接地電壓，該選擇閘極線接收該開啟電壓，使得一讀取電流由該源極線經由該第一閘極結構與該第二閘極結構下方的通道區域流至該位元線。
  7. 如申請專利範圍第6項所述之可編程可抹除的非揮發性記憶體，其中經由比較該讀取電流與一參考電流的大小來決定該非揮發性記憶體的一儲存狀態。
  8. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中該阻斷層為一金屬矽化物薄膜阻斷層。
  9. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中該阻斷層的為二氧化矽所組成的阻斷層、二氧化矽與氮化矽所組成的阻斷層、或者二氧化矽與氮化矽與氮氧化矽所組成的阻斷層。
  10. 如申請專利範圍第1項所述之可編程可抹除的非揮發性記憶體，其中該第一型井區為一N型井區，該第一摻雜區域、該第二摻雜區域與該第三摻雜區域為p型摻雜區域。
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