TW202121590A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202121590A
TW202121590A TW109133752A TW109133752A TW202121590A TW 202121590 A TW202121590 A TW 202121590A TW 109133752 A TW109133752 A TW 109133752A TW 109133752 A TW109133752 A TW 109133752A TW 202121590 A TW202121590 A TW 202121590A
Authority
TW
Taiwan
Prior art keywords
layer
via hole
contact
source
dielectric layer
Prior art date
Application number
TW109133752A
Other languages
English (en)
Other versions
TWI752657B (zh
Inventor
林詩哲
黃柏瑜
王朝勳
趙高毅
王美勻
張峰瑜
林睿哲
林威戎
高承遠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202121590A publication Critical patent/TW202121590A/zh
Application granted granted Critical
Publication of TWI752657B publication Critical patent/TWI752657B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本文揭露了實現縮小電容和電阻的導通孔及製造導通孔的方法。例示性的互連結構包含設置於介電層中的第一源極/汲極接點和第二源極/汲極接點。第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件。具有第一導通孔層配置的第一導通孔、有第二導通孔層配置的第二導通孔和具有第三導通孔層配置的第三導通孔設置於介電層中。第一導通孔和第二導通孔分別延伸至第一源極/汲極接點和第二源極/汲極接點中並物理接觸第一源極/汲極接點和第二源極/汲極接點。第一導通孔的第一厚度相同於第二導通孔的第二厚度。第三導通孔物理接觸閘極結構，閘極結構設置於第一源極/汲極接點與第二源極/汲極接點之間。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的積體電路裝置數目)增加，同時幾何尺寸(即積體電路部件的尺寸及/或大小及/或這些積體電路部件之間的間距)縮小。一般來說，尺寸微縮化僅受限於微影技術以在不斷縮小的幾何尺寸下定義積體電路部件。然而，隨著實現縮小的幾何尺寸以實現具有更快運作速度的積體電路(例如，透過縮短電子信號傳播的距離)，電阻電容(resistance-capacitance，RC)延遲已成為一項嚴峻的挑戰，從而抵消了尺寸微縮化所帶來的一些優點並限制了積體電路的進一步微縮化。電阻電容延遲通常表示電阻(R)(即材料對電流流動的阻力)和電容(C)(即材料儲存電荷的能力)的乘積導致通過積體電路的電子信號的延遲。因此，期望縮小電阻和電容，以縮短電阻電容延遲並將微縮化的積體電路的效能最佳化。在物理及/或電性連接積體電路的積體電路組件及/或積體電路部件之積體電路的互連在對電阻電容延遲方面特別成為問題。因此，需要改善積體電路的互連及/或製造互連的方法。
在一些實施例中，提供半導體裝置，半導體裝置包含第一源極/汲極接點，設置於介電層中，其中第一源極/汲極接點物理接觸第一源極/汲極部件；第二源極/汲極接點，設置於介電層中，其中第二源極/汲極接點物理接觸第二源極/汲極部件；第一導通孔，設置於介電層中，且具有第一導通孔層配置，其中第一導通孔延伸至第一源極/汲極接點中並物理接觸第一源極/汲極接點；以及第二導通孔，設置於介電層中，且具有第二導通孔層配置，其中第二導通孔延伸至第二源極/汲極接點中並物理接觸第二源極/汲極接點，第一導通孔層配置不同於第二導通孔層配置，且第一導通孔的第一厚度相同於第二導通孔的第二厚度。
在一些實施例中，提供半導體裝置，半導體裝置包含閘極結構，設置於基底上方，其中閘極結構設置於第一源極/汲極部件與第二源極/汲極部件之間；第一源極/汲極接點和第二源極/汲極接點，設置於介電層中，其中第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件；以及第一導通孔、第二導通孔和第三導通孔，設置於介電層中，其中:第一導通孔物理接觸第一源極/汲極接點，第二導通孔物理接觸第二源極/汲極接點，且第三導通孔物理接觸閘極結構，第一導通孔包含第一金屬填充層，第一金屬填充層具有物理接觸介電層的第一側壁，第二導通孔包含第二金屬填充層，第二金屬填充層具有物理接觸介電層的第二側壁，以及第三導通孔包含設置於金屬阻障層上方的第三金屬填充層，其中金屬阻障層設置於第三金屬填充層與介電層之間，使得第三金屬填充層的第三側壁不物理接觸介電層。
在一些其他實施例中，提供半導體裝置的製造方法，此方法包含在介電層中形成第一源極/汲極接點和第二源極/汲極接點，其中第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件；在介電層中形成第一通孔開口和第二通孔開口，其中第一通孔開口暴露出第一源極/汲極接點，且第二通孔開口暴露出第二源極/汲極接點；將第一源極/汲極接點和第二源極/汲極接點凹陷，以延伸第一通孔開口和第二通孔開口；進行由下而上沉積製程，以在第一通孔開口中形成第一導通孔塊狀層及在第二通孔開口中形成第二導通孔塊狀層，其中第一導通孔塊狀層的第一厚度不同於第二導通孔塊狀層的第二厚度；在第一導通孔塊狀層和第二導通孔塊狀層上方形成第一導通孔阻障層；在第一導通孔阻障層上方形成第三導通孔塊狀層；進行平坦化製程，以移除任何設置於介電層的頂表面上方的第三導通孔塊狀層、第一導通孔阻障層、第二導通孔塊狀層和第一導通孔塊狀層，進而形成具有第三厚度和第一導通孔層配置的第一導通孔及具有第三厚度和第二導通孔層配置的第二導通孔，第二導通孔層配置不同於第一導通孔層配置；在介電層中形成暴露閘極結構的第三通孔開口；形成第二導通孔阻障層部分填充第三通孔開口；在第二導通孔阻障層上方形成第四導通孔塊狀層，其中第四導通孔塊狀層填充第三通孔開口的剩下部分；以及進行平坦化製程，以移除任何設置於介電層的頂表面上方的第四導通孔塊狀層和第二導通孔阻障層，進而形成具有第三導通孔層配置的第三導通孔，第三導通孔層配置不同於第一導通孔層配置和第二導通孔層配置。
本發明實施例有關於積體電路裝置，且特別來說，為有關於積體電路裝置的多層互連結構。 以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，為了方便描述本發明實施例的一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語用以涵蓋包含部件的裝置的不同方位。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋在所描述的數字的合理範圍，如本發明所屬技術領域中具通常知識者可理解的，此範圍考慮了在製造期間固有的變異。舉例來說，基於與製造具有與數字相關的特徵的部件相關的已知製造公差，數字或數範圍涵蓋包含所描述數字的合理範圍，例如所描述的數字的+/-10％之內。舉例來說，具有厚度“約5nm”的材料層涵蓋了4.5nm至5.5nm的尺寸範圍，其中對於本發明所屬技術領域中具通常知識者，與沉積材料層相關的製造公差為+/–10%。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
隨著積體電路技術擴展至20奈米以下的技術節點，積體電路在裝置層的臨界尺寸(例如閘極長度、閘極間距、鰭間距等)縮小導致促進裝置層運作之互連部件的臨界尺寸(例如導通孔的尺寸、金屬線的尺寸、導通孔間距、金屬線間距等)對應縮小。這已帶來獨特的挑戰。例如，一般來說，導通孔至源極/汲極接點(其連接至源極/汲極部件)和導通孔至閘極結構具有相同配置且透過使用相同方法製造，即以設置於金屬黏著/阻障層上方的金屬填充層填充介電層中的通孔開口，其中金屬黏著/阻障層被配置為增強導通孔與介電層之間的黏著性(例如金屬黏著/阻障層作為透過介電層定義的通口開口的側壁的襯墊)，縮小接觸電阻，及/或防止導通孔成分擴散至周圍環境。隨著導通孔的臨界尺寸縮小，金屬黏著/阻障層佔據通孔開口更多的空間，進而縮小用於填充金屬填充層的通孔開口的剩下部分。此導致不良的金屬間隙填充，其中金屬填充層無法在不形成間隙(或空隙)的情況下填充通口開口的剩下部分，此顯著地增加了接觸電阻。方法之一為消除金屬黏著/阻障層並製造無阻障層導通孔。然而，已觀察到的是，一些導通孔(例如導通孔至閘極結構)需要金屬黏著/阻障層，以將縮小接觸電阻最佳化，而其他導通孔(例如導通孔至源極/汲極接點)需要消除金屬黏著/阻障層，以將縮小接觸電阻最佳化。
因此，本發明實施例提出混合的導通孔配置，以容納不同的導通孔界面需求。舉例來說，本發明實施例提出以不同配置/結構在多層互連(multi-level interconnect，MLI)結構的相同水平高度製造導通孔(例如在第零導通孔(M0)的導通孔、最底部導通孔層)，以將縮小接觸電阻最佳化。在一些實施例中，導通孔至閘極結構包含金屬黏著/阻障層，而導通孔至源極/汲極接點不包含金屬黏著/阻障層。對於導通孔至源極/汲極接點，所提出的導通孔的製造方法包含在介電層中形成暴露出源極/汲極接點的通孔開口，將源極/汲極接點凹陷以延伸通孔開口，使用由下而上沉積製程以第一金屬填充材料填充延伸的通孔開口，(例如透過順應性沉積製程)在第一金屬填充材料上方形成金屬黏著/阻障層，(例如透過毯覆式沉積製程)在金屬黏著/阻障層上方形成第二金屬填充材料，以及進行平坦化製程，以移除任何在介電層的頂表面上方的第二金屬填充材料、金屬黏著/阻障層及/或第一金屬填充材料。對於導通孔至閘極結構，所提出的導通孔的製造方法包含在介電層中形成暴露出閘極結構的通孔開口，(例如透過順應性沉積製程)沿透過介電層定義之通孔開口的側壁和透過閘極結構定義之通孔開口的底部形成第二金屬黏著/阻障層，(例如透過毯覆式沉積製程)在第二金屬黏著/阻障層上方形成第三金屬填充層，並填充通孔開口的剩下部分，以及進行平坦化製程，以移除任何在介電層的頂表面上方的第二金屬黏著/阻障層及/或第三金屬填充材料。在一些實施例中，導通孔至閘極結構在形成導通孔至源極/汲極接點之前形成。在一些實施例中，導通孔至閘極結構在形成導通孔至源極/汲極接點之後形成。
將源極/汲極接點凹陷增加了導通孔與源極/汲極接點之間的接觸面積。由下而上沉積製程的製程變異導至了第一金屬填充材料的不同高度。舉例來說，第一金屬填充材料可完全填充第一通孔開口至第一源極/汲極接點，而第一金屬填充材料可部分填充第二通孔開口至第二源極/汲極接點。在一些實施例中，第一金屬填充材料完全填充第一通孔開口，且延伸於介電層的頂表面之上，以形成導通孔鉚釘頭。隨著導通孔鉚釘頭的高度增加(定義於導通孔鉚釘頭的最頂表面與介電層的頂表面之間)，在第一金屬填充材料中的內部應力增加，其可導致第一金屬填充材料的持續成長期間及/或後續加工期間的破裂。在一些實施例中，將由下而上沉積製程調整為將導通孔鉚釘頭的高度限制為可將第一金屬填充材料的內部應力最小化的預定高度。在一些實施例中，在形成第二金屬填充材料(其需要填充透過第一金屬填充材料部分填充的通孔開口的剩下部分)之前，金屬黏著/阻障層形成於第一金屬填充材料上方，以縮小第一金屬填充材料中的內部應力，並防止導通孔的金屬填充層破裂。這些製造方法使得一些導通孔至源極/汲極接點具有無阻障層界面，以及一些導通孔至源極/汲極接點具有部分阻障層界面。本文描述製造導通孔的方法以及所形成的導通孔結構及/或配置的細節。
第1A和1B圖為依據本發明實施例的各方面之製造多層互連結構的一部分的方法10的流程圖。透過方法10製造的多層互連結構的此部分可縮小與積體電路裝置相關的電容及/或電阻，進而縮短電阻電容延遲。在方塊20，方法10包含在介電層中形成第一源極/汲極接點和第二源極/汲極接點。第一源極/汲極接點物理接觸第一源極/汲極部件。第二源極/汲極接點物理接觸第二源極/汲極部件。在方塊30，方法10包含在介電層中形成第一通孔開口和第二通孔開口。第一通孔開口暴露出第一源極/汲極接點，且第二通孔開口暴露出第二源極/汲極接點。在方塊40，方法10包含將第一源極/汲極接點凹陷，以延伸第一通孔開口，並將第二源極/汲極接點凹陷，以延伸第二通孔開口。在方塊50，進行由下而上沉積製程，以在第一通孔開口中形成第一導通孔塊狀層及在第二通孔開口中形成第二導通孔塊狀層。在一些實施例中，第一導通孔塊狀層的第一厚度不同於(例如大於或小於)第二導通孔塊狀層的第二厚度。在一些實施例中，第一導通孔塊狀層的第一厚度等於第二導通孔塊狀層的第二厚度。在方塊60和方塊70，分別在第一導通孔塊狀層和第二導通孔塊狀層上方形成第一導通孔阻障層，以及在第一導通孔阻障層上方形成第三導通孔塊狀層。
在方塊80，方法10包含進行平坦化製程，以移除任何設置於介電層的頂表面上方的第三導通孔塊狀層、第一導通孔阻障層、第二導通孔塊狀層和第一導通孔塊狀層，進而形成具有第三厚度和第一導通孔層配置的第一導通孔以及具有第三厚度和不同於第一導通孔層配置之第二導通孔層配置的第二導通孔。在方塊90、方塊100和方塊110，分別在介電層中形成暴露出閘極結構的第三通孔開口，形成部分填充第三通孔開口的第二導通孔阻障層，以及在第二導通孔阻障層上方形成第四導通孔塊狀層。第四導通孔塊狀層填充第三通孔開口的的剩下部分。在方塊120，方法10包含進行平坦化製程，以移除任何設置於介電層的頂表面上方的第四導通孔塊狀層和第二導通孔阻障層，進而形成具有不同於第一導通孔層配置和第二導通孔層配置之第三導通孔層配置的第三導通孔。在一些實施例中，第一導通孔、第二導通孔和第三導通孔為多層互連結構的最底部導通孔層的一部分。在一些實施例中，可繼續進行製造，以形成多層互連結構的額外層，例如分別在第一導通孔、第二導通孔和第三導通孔上方並與其物理接觸的導線。本發明實施例考慮了額外的加工。可在方法10之前、期間及之後提供額外的步驟，且對於方法10的額外實施例來說，可移動、取代或消除所描述的一些步驟。以下討論提供依據方法10可製造的互連。
第2-6、7A-11A、7B-11B、7C-11C和12-16圖為依據本發明實施例的各方面，在製造積體電路裝置200的多層互連結構的各個階段時(例如與第1圖的方法10相關的步驟)，一部分或整體的積體電路(IC)裝置200的局部概略視圖。第2-6、7A-11A和12-16圖為依據本發明實施例的各方面，在各個製造階段的X-Z平面的積體電路裝置200的局部剖面示意圖。第7B-11B和7C-11C圖為依據本發明實施例的各方面，在各個製造階段的Y-Z平面的積體電路裝置200的一部分的局部剖面示意圖。積體電路裝置200可包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，積體電路裝置200可為積體電路晶片的一部分、系統單晶片(system on chip，SoC)或前述的一部分，其包含各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FETs，MOSFETs)、互補式金屬氧化物半導體(complementary MOS，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。取決於積體電路裝置200的設計需求，各種電晶體可為平面電晶體或多閘極電晶體，例如鰭式場效電晶體(FinFETs)。為了清楚起見，已將第2-6、7A-11A、7B-11B、7C-11C和12-16圖簡化，以更好地理解本發明實施例的發明概念。可在積體電路裝置200中添加額外的部件，且在積體電路裝置200的其他實施例中，可取代、修改或消除以下所描述的一些部件。
請參照第2圖，積體電路裝置200包含基底(晶圓)210。在所示的實施例中，基底210包含矽。替代地或附加地，基底210包含其他元素半導體(例如鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。或者，基底210為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。絕緣層上覆半導體基底可透過使用植氧分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法製造。基底210可包含透過離子佈植製程、擴散製程及/或其他合適的摻雜製程形成的摻雜區。在一些實施例中，基底210包含摻雜p型摻雜物的p型摻雜區(例如p型井)，p型摻雜物例如硼、銦、其他p型摻雜物或前述之組合。在一些實施例中，基底210包含摻雜n型摻雜物的n型摻雜區(例如n型井)，n型摻雜物例如磷、砷、其他n型摻雜物或前述之組合。在一些實施例中，基底210包含由p型摻雜物和n型摻雜物的組合形成的摻雜區。各種摻雜區可直接形成於基底210上及/或基底210中，這些摻雜區例如提供p型井結構、n型井結構、雙井結構、凸起結構或前述之組合。
隔離部件可形成於基底210上方及/或基底210中，以隔離各區域，例如積體電路裝置200的裝置區。舉例來說，隔離部件定義並將主動裝置區及/或被動裝置區彼此電性隔離。隔離部件包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離成分)或前述之組合。隔離部件可包含不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構及/或矽局部氧化(local oxidation of silicon，LOCOS)結構。在一些實施例中，隔離部件可透過在基底210蝕刻溝槽(或多個溝槽)並以絕緣材料填充溝槽(例如透過使用化學氣相沉積(chemical vapor deposition，CVD)製程或旋塗玻璃製程)來形成。可進行化學機械研磨(chemical mechanical polishing，CMP)製程以移除多餘的絕緣材料及/或將隔離部件的頂表面平坦化。在一些實施例中，可透過在形成鰭結構後，在基底210上方沉積絕緣材料(在一些實施例中，使得絕緣材料填充鰭結構之間的間隙(溝槽))，並回蝕刻絕緣材料來形成隔離部件。在一些實施例中，隔離部件包含填充溝槽的多層結構，例如塊狀(bulk)介電層設置於襯墊介電層上方，其中塊狀介電層和襯墊介電層包含取決於設計需求的材料(例如包含氮化矽的塊狀介電層設置於包含熱氧化物的襯墊介電層上方)。在一些實施例中，隔離部件包含設置於摻雜襯墊層(例如包含硼矽酸鹽玻璃(boron silicate glass，BSG)或磷矽酸鹽玻璃(phosphosilicate glass，PSG))上方的介電層。
各種閘極結構設置於基底210上方，例如閘極結構230A、閘極結構230B和閘極結構230C。閘極結構230A-230C的每一者都與定義於對應的源極與對應的汲極之間(以下被稱為源極/汲極區)對應的通道區接合，使得電流可在操作期間對應的源極/汲極區之間流動。在一些實施例中，閘極結構230A-230C形成於鰭結構上方，使得閘極結構230A-230C的每一者環繞鰭結構的一部分並位於對應的鰭結構的源極/汲極區之間。閘極結構230A-230C各包含金屬閘極(metal gate，MG)堆疊物232。金屬閘極堆疊物232透過沉積製程、微影製程、蝕刻製程、其他合適的製程或前述之組合形成。沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、鍍覆、其他合適的方法或前述之組合。微影圖案化製程包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如硬烤)、其他合適的製程或前述之組合。或者，可以其他方法輔助、進行或取代微影曝光製程，例如無遮罩微影、電子束寫入或離子束寫入。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻製程或前述之組合。金屬閘極堆疊物232依據閘極後製製程、閘極先製製程或混合閘極後製/閘極先製製程來製造。在閘極後製製程的實施例中，閘極結構230A-230C包含虛設閘極堆疊物，金屬閘極堆疊物232後續完全地或部分地取代虛設閘極堆疊物。虛設閘極堆疊物包含例如界面層(舉例來說，包含氧化矽層)和設置於界面層上方的虛設閘極電極層(舉例來說，包含多晶矽層)。在這些實施例中，移除虛設閘極電極層，以形成開口，金屬閘極堆疊物232填充開口。在一些實施例中，虛設閘極堆疊物包含設置於界面層與虛設閘極電極層之間的虛設閘極介電層，在閘極取代製程期間可移除虛設閘極介電層。在一些實施例中，在閘極取代製程期間不移除虛設閘極介電層及/或界面層，並形成作為金屬閘極堆疊物232的一部分。
金屬閘極堆疊物232依據積體電路裝置200的設計需求被配置來達到所期望的功能性，使得閘極結構230A-230C的金屬閘極堆疊物232可包含相同或彼此不同的層及/或材料。在一些實施例中，金屬閘極堆疊物232包含閘極介電質(例如閘極介電層)和閘極電極(例如功函數層和塊狀導電層)。金屬閘極堆疊物232許多其他層，例如覆蓋層、界面層、擴散層、硬遮罩層或前述之組合。在一些實施例中，閘極介電層設置於界面層(包含介電材料，例如氧化矽)上方，且閘極電極設置於閘極介電層上方。閘極介電層包含介電材料，例如氧化矽、高介電常數(high-k)介電材料、其他合適的介電材料或前述之組合。高介電常數介電材料的範例材料包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2 、Al2 O3 、HfO2 -Al2 O3 合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電材料一般係指具有相對於氧化矽的介電常數(k≈3.9)之高介電常數(k值)的介電材料。舉例來說，高介電常數介電材料具有介電常數大於約3.9。在一些實施例中，閘極介電層為高介電常數介電層。閘極電極包含導電材料，例如多晶矽、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或前述之組合。在一些實施例中，功函數層為調整為具有所期望功函數(例如n型功函數或p型功函數)的導電層，且導電塊狀層為形成於功函數層上方的金屬層。在一些實施例中，功函數層包含n型功函數材料，例如Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合適的n型功函數材料或前述之組合。在一些實施例中，功函數層包含p型功函數材料，例如Ru、Mo、Al、TiN、TaN、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的p型功函數材料或前述之組合。塊狀(或填充)導電層包含合適的導電材料，例如Al、W及/或Cu。塊狀導電層可額外或共同地包含多晶矽、Ti、Ta、金屬合金、其他合適的材料或前述之組合。
閘極結構230A-230C更包含閘極間隙壁236，閘極間隙壁236設置於與金屬閘極堆疊物232相鄰(例如沿金屬閘極堆疊物232的側壁設置)。閘極間隙壁236由任何合適的製程形成，且包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽或碳化矽)。舉例來說，在所示的實施例中，介電層包含矽和氮，例如氮化矽層，可沉積於基底210上方，接著非等向性蝕刻以形成閘極間隙壁236。在一些實施例中，閘極間隙壁236包含多層結構，例如包含氮化矽的第一介電層和包含氧化矽的第二介電層。在一些實施例中，多於一組的間隙壁(例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁及/或主要間隙壁)形成於與金屬閘極堆疊物232相鄰。在這些實施例中，各種不同組的間隙壁可包含具有不同蝕刻速率的材料。舉例來說，包含矽和氧的第一介電層(例如氧化矽)可沉積於基底210上方，接著蝕刻以形成與金屬閘極堆疊物232相鄰的第一間隙壁組，且包含矽和氮的第二介電層(例如氮化矽)可沉積於基底210上方，接著蝕刻以形成與第一間隙壁組相鄰的第二間隙壁組。在形成閘極間隙壁236之前及/或之後，可進行佈植、擴散及/或退火製程，以在基底210中形成輕摻雜源極和汲極(lightly doped source and drain，LDD)部件及/或重摻雜源極和汲極(heavily doped source and drain，HDD)。
磊晶源極部件和磊晶汲極部件(被統稱為磊晶源極/汲極部件)，例如磊晶源極/汲極部件240A、磊晶源極/汲極部件240B、磊晶源極/汲極部件240C和磊晶源極/汲極部件240D設置於基底210的源極/汲極區中。閘極結構230A設置於磊晶源極/汲極部件240A與磊晶源極/汲極部件240B之間，以將通道區定義於磊晶源極/汲極部件240A與磊晶源極/汲極部件240B之間。閘極結構230B設置於磊晶源極/汲極部件240B與磊晶源極/汲極部件240C之間，以將通道區定義於磊晶源極/汲極部件240B與磊晶源極/汲極部件240C之間。閘極結構230C設置於磊晶源極/汲極部件240C與磊晶源極/汲極部件240D之間，以將通道區定義於磊晶源極/汲極部件240C與磊晶源極/汲極部件240D之間。在一些實施例中，閘極結構230A、磊晶源極/汲極部件240A和磊晶源極/汲極部件240B形成第一電晶體的一部分，閘極結構230B、磊晶源極/汲極部件240B和磊晶源極/汲極部件240C形成第二電晶體的一部分，閘極結構230C、磊晶源極/汲極部件240C和磊晶源極/汲極部件240D形成第三電晶體的一部分。
在一些實施例中，在基底210上及/或從基底210磊晶成長半導體材料，以形成基底210的源極/汲極區上方的磊晶源極/汲極部件240A-240D。在一些實施例中，在基底210的源極/汲極區進行蝕刻製程，以形成源極/汲極凹口，其中成長磊晶源極/汲極部件240A-240D以填充源極/汲極凹口。在一些實施例中，其中基底210代表鰭結構的一部分，磊晶源極/汲極部件240A-240D環繞鰭結構的源極/汲極區及/或設置於鰭結構的源極/汲極凹口中。磊晶製程可進行化學氣相沉積的沉積技術(氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積及/或電漿輔助化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth，SEG)製程或前述之組合。磊晶製程可使用與基底110的組成反應的氣態及/或液態前驅物。磊晶源極/汲極部件240A-240D可摻雜n型摻雜物及/或p型摻雜物。在一些實施例中，磊晶源極/汲極部件240A-240D為包含矽及/或碳的磊晶層，其中含矽磊晶層或含矽碳磊晶層摻雜磷、其他n型摻雜物或前述之組合。在一些實施例中，磊晶源極/汲極部件240A-240D為包含矽和鍺的磊晶層，其中含矽鍺磊晶層摻雜硼、其他p型摻雜物或前述之組合。在一些實施例中，磊晶源極/汲極部件240A-240D包含達成所期望在通道區中的伸張應力及/或壓縮應力的材料及/或摻雜物。在一些實施例中，磊晶源極/汲極部件240A-240D在沉積期間透過將雜質加入磊晶製程的源材料來摻雜。在一些實施例中，磊晶源極/汲極部件240A-240D透過沉積製程之後的離子佈植製程來摻雜。在一些實施例中，進行退火製程以活化磊晶源極/汲極部件240A-240D及/或其他源極/汲極部件(例如輕摻雜源極和汲極區及/或重摻雜源極和汲極區)中的摻雜物。
多層互連部件250設置於基底210上方。多層互連部件250電性耦接積體電路裝置200的各種裝置(例如電晶體、電阻、電容及/或電感)及/或組件(例如閘極結構230A-230C及/或磊晶源極/汲極部件240A-240D)，使得各種裝置及/或組件可按照積體電路裝置200的設計需求來操作。多層互連部件250包含被配置來形成各種互連結構之介電層和導電層(例如金屬層)的組合。導電層被配置以形成垂直互連部件(例如裝置層級接點及/或導通孔)及/或水平互連部件(例如導線)。垂直互連部件一般連接多層互連部件250的不同層(或不同平面)中的水平互連部件。在積體電路裝置200的操作期間，互連部件發送訊號於積體電路裝置200的元件及/或組件之間及/或分配訊號(例如時脈訊號、電壓訊號及/或接地訊號)至積體電路裝置200的元件及/或組件，以及在積體電路裝置200的元件及/或組件與積體電路裝置200外的元件及/或組件之間發送和分配訊號。多層互連部件250以既定數量的介電層和導電層描繪。本發明實施例考慮了依據設計需求，多層互連部件200具有更多或更少的介電層及/或導電層。
多層互連部件250包含設置於基底210上方的一個或多個絕緣層，例如層間介電(interlayer dielectric，ILD)層252(ILD-0)、層間介電層254(ILD-1)、接觸蝕刻停止層(contact etch stop layer，CESL)262和接觸蝕刻停止層264。層間介電層252設置於基底210上方，且層間介電層254設置於層間介電層252上方。接觸蝕刻停止層262設置於層間介電層252與基底210、磊晶源極/汲極部件240A-240D及/或閘極結構230A-230C(特別來說，閘極間隙壁236)之間。接觸蝕刻停止層264設置於層間介電層252、層間介電層254及/或閘極結構230A-230C之間。在一些實施例中，層間介電層252的厚度為約10nm至約25nm，層間介電層254的厚度為約10nm至約25nm，接觸蝕刻停止層262的厚度為約1nm至約10nm，且接觸蝕刻停止層264的厚度為約1nm至約10nm。層間介電層252和254及/或接觸蝕刻停止層262和264透過沉積製程形成於基底210上方，沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電漿輔助原子層沉積、其他合適的方法或前述之組合。在一些實施例中，層間介電層252及/或層間介電層254透過高深寬比製程(high aspect ratio process，HARP)(例如高密度電漿化學氣相沉積)形成，高密度電漿化學氣相沉積一般代表具有配置以在高深寬比結構中實現合適填充的參數的沉積製程。在一些實施例中，層間介電層252及/或層間介電層254透過可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)製程形成，可流動化學氣相沉積製程包含例如在基底210上方沉積可流動材料(例如液體化合物)，並透過合適技術(熱退火及/或紫外線輻射處理)將可流動材料轉變為固體材料。在沉積層間介電層252、層間介電層254、接觸蝕刻停止層262及/或接觸蝕刻停止層264之後，可進行化學機械研磨製程及/或其他平坦化製程，使得層間介電層252和254及/或接觸蝕刻停止層262和264具有大致平坦的表面。
層間介電層252和254包含介電材料，介電材料包含例如氧化矽、碳摻雜氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)基介電材料、SiLK® (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他合適的介電材料或前述之組合。在一些實施例中，層間介電層252和254包含低介電常數介電材料，介電常數介電材料一般係指相較於二氧化矽的介電常數(k ≈ 3.9)具有低介電常數的介電材料。舉例來說，低介電常數介電材料具有介電常數小於約3.9。在一些實施例中，低介電常數介電材料具有介電常數小於約2.5，其係指極低介電常數(extreme low-k，ELK)介電材料。在所示的實施例中，層間介電層252和254包含極低介電常數介電材料(進而被稱為極低介電常數介電層)，例如二氧化矽(SiO2 )(例如多孔二氧化矽)、碳化矽(SiC)及/碳摻雜氧化物(例如SiCOH基材料(具有例如Si-CH3 鍵))，上述每種材料調整/配置為具有介電常數小於約2.5。接觸蝕刻停止層262和264包含與層間介電層252和254不同的材料，例如與層間介電層252和254的介電材料不同的介電材料。舉例來說，其中層間介電層252和254包含矽和氧(例如SiCOH、SiOx 或其他矽和氧包括具有介電常數小於約2.5的材料)，接觸蝕刻停止層262和264可包含矽和氮及/或碳(例如SiN、SiCN、SiCON、SiON、SiC及/或SiCO)(且因此可被稱為氮化矽層)。在一些實施例中，接觸蝕刻停止層262和264包含金屬氧化物及/或金屬氮化物。層間介電層252和254及/或接觸蝕刻停止層262和264可包含具有多個介電材料的多層結構。
請參照第3圖，一個或多個互連開口(例如互連開口270A和互連開口270B)透過圖案化製程形成於介電層中。互連開口270A和互連開口270B垂直延伸通過層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262，以分別暴露出磊晶源極/汲極部件240B和磊晶源極/汲極部件240C。因此，互連開口270A和270B可被稱為源極/汲極接觸(插塞)開口。互連開口270A包含側壁272A(透過層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262定義)、側壁274A(透過層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262定義)和延伸於側壁272A與側壁274A之間的底部276A(透過磊晶源極/汲極部件240B定義)。互連開口270B包含側壁272B(透過層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262定義)、側壁274B(透過層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262定義)和延伸於側壁272B與側壁274B之間的底部276B(透過磊晶源極/汲極部件240C定義)。在第3圖中，互連開口270A和270B具有梯形形狀，但是本發明實施例考慮了具有其他形狀的互連開口270A和270B，例如矩形。側壁272A和274A為漸縮的，使得暴露出磊晶源極/汲極部件240B的互連開口270A的底部寬度小於在層間介電層254的頂表面處之互連開口270A的頂部寬度。因此，互連開口270A的寬度沿z方向從互連開口270A的頂部寬度至互連開口270A的底部寬度縮小。側壁272B和274B為漸縮的，使得暴露出磊晶源極/汲極部件240C的互連開口270B的底部寬度小於在層間介電層254的頂表面處之互連開口270B的頂部寬度。因此，互連開口270B的寬度沿z方向從互連開口270B的頂部寬度至互連開口270B的底部寬度縮小。
在一些實施例中，圖案化製程包含進行微影製程，以在層間介電層254上方形成具有開口279A(大致對齊磊晶源極/汲極部件240B)和開口279B(大致對齊磊晶源極/汲極部件240C)於其中的圖案化遮罩層278，並進行蝕刻製程，以將圖案化遮罩層278中定義的圖案轉移至下方介電層(此處為層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262)。微影製程可包含在層間介電層254上形成光阻層(例如透過旋塗)，進行預曝光烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，將光阻層暴露於輻射能量(例如紫外線(ultraviolet，UV)、深紫外線(deep ultraviolet，DUV)或極紫外線(extreme ultraviolet，EUV))，其中取決於遮罩的遮罩圖案及/或遮罩類型(例如二元光罩、相轉移遮罩或極紫外線遮罩)，遮罩阻檔、傳送及/或反射輻射至光阻層，使得影像投影到對應至遮罩圖案的光阻層。由於光阻層對輻射能量敏感，因此光阻層的暴露部分化學改變，且取決於光阻層的特性及在顯影製程中使用的顯影溶液的特性，光阻層的暴露(或未暴露)部分在顯影製程期間溶解。在顯影之後，圖案化光阻層包含對應至遮罩的光阻圖案。或者，可透過其他方法實施或取代曝光製程，例如無遮罩微影、電子束寫入及/或離子束寫入。
在一些實施例中，圖案化光阻層為圖案化遮罩層278。在這些實施例中，將圖案化光阻層用作蝕刻遮罩，以移除下方介電層(此處為層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262)透過開口279A和279B暴露的部分。在一些實施例中，圖案化光阻層形成於遮罩層上方，遮罩層在形成光阻層之前形成於下方介電層上方，且將圖案化光阻層用作蝕刻遮罩，以移除遮罩層形成於下方介電層上方的部分，進而形成圖案化遮罩層278。在這些實施例中，將圖案化遮罩層用作蝕刻遮罩，以移除層間介電層254、接觸蝕刻停止層264、層間介電層252和接觸蝕刻停止層262透過開口279A和279B暴露的部分。蝕刻製程可包含乾蝕刻製程(例如反應性離子蝕刻(reactive ion etching，RIE)製程))、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。可進行各種選擇性蝕刻製程，以形成互連開口270A和270B。舉例來說，蝕刻製程可包含相對於圖案化遮罩層278和接觸蝕刻停止層264選擇性蝕刻層間介電層254的第一蝕刻，使得第一蝕刻到達接觸蝕刻停止層264時停止；相對於層間介電層254和252選擇性蝕刻接觸蝕刻停止層264的第二蝕刻，使得第二蝕刻到達層間介電層252時停止；相對於接觸蝕刻停止層262和264選擇性蝕刻層間介電層252的第三蝕刻，使得第三蝕刻到達接觸蝕刻停止層262時停止；以及相對於層間介電層252和524及磊晶源極/汲極部件240B和240C選擇性蝕刻接觸蝕刻停止層262的第四蝕刻，使得第四蝕刻到達磊晶源極/汲極部件240B和240C時停止。在一些實施例中，第一蝕刻、第二蝕刻、第三蝕刻和第四蝕刻可被配置為輕微過蝕刻。舉例來說，第一蝕刻可部分蝕刻接觸蝕刻停止層264，第二蝕刻可部分蝕刻層間介電層252，第三蝕刻可部分蝕刻接觸蝕刻停止層262，及/或第四蝕刻可部分蝕刻磊晶源極/汲極部件240B和240C。在一些實施例中，第一蝕刻、第二蝕刻、第三蝕刻和第四蝕刻相似於本文描述用於蝕刻層間介電層和接觸蝕刻停止層的蝕刻製程。在一些實施例中，蝕刻製程可包含用於蝕刻接觸蝕刻停止層262和264的多個步驟。在一些實施例中，蝕刻製程使用有著在層間介電層254和252與接觸蝕刻停止層262和264之間低蝕刻選擇性的蝕刻劑，使得互連開口270A和270B在例如基於時間的單一蝕刻步驟中形成。在一些實施例中，在蝕刻製程之後，(在一些實施例中，透過光阻剝離製程)從層間介電層254移除圖案化遮罩層278。在一些實施例中，在蝕刻層間介電層254、接觸蝕刻停止層264、層間介電層252及/或接觸蝕刻停止層262期間，移除圖案化遮罩層278。
請參照第4圖，矽化物層280形成於磊晶源極/汲極部件240B和240C上。矽化物層280延伸通過接觸蝕刻停止層262。在所示的實施例中，相對於基底210的頂表面，矽化物層280的頂表面設置高於接觸蝕刻停止層262的頂表面。在一些實施例中，相對於基底210的頂表面，矽化物層280的頂表面設置低於及/或大致共平面於接觸蝕刻停止層262的頂表面。在一些實施例中，矽化物層280的頂表面設置低於基底210的頂表面。矽化物層280透過在磊晶源極/汲極部件240B和240C上方沉積金屬層，並加熱積體電路裝置200(例如對積體電路裝置200進行退火製程)使得磊晶源極/汲極部件240B和240C的成分(例如矽及/或鍺)與金屬層的金屬成分反應來形成。金屬層包含任何適用於促進矽化物形成的金屬成分，例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適的金屬或前述之組合。因此，矽化物層280包含金屬成分和磊晶源極/汲極部件240B和240C的成分(例如矽及/或鍺)。在一些實施例中，矽化物層280包含矽化鎳、矽化鈦或矽化鈷。可透過例如蝕刻製程選擇性地移除任何未反應的金屬(例如金屬層的剩餘部分)。
接著，源極/汲極接點282A和源極/汲極接點282B分別形成於互連開口270A和互連開口270B中。源極/汲極接點282A和282B各延伸通過層間介電層254、接觸蝕刻停止層264和層間介電層252到達矽化物層280，使得源極/汲極接點282A和282B分別設置於磊晶源極/汲極部件240B和240C上的矽化物層280上。在一些實施例中，取決於矽化物層280的配置，源極/汲極接點282A和282B可延伸部分或完全地通過接觸蝕刻停止層262。源極/汲極接點282A和282B各包含接觸阻障層284和設置於接觸阻障層284上方的接觸塊狀層286。接觸阻障層284分別設置於互連開口270A和270B的側壁272A和272B、側壁274A和274B及底部276A和276B上。舉例來說，接觸阻障層284分別物理接觸互連開口270A和270B的側壁272A和272B、側壁274A和274B及底部276A和276B。在一些實施例中，源極/汲極接點282A和282B透過進行第一沉積製程以在層間介電層254上方形成部分填充互連開口270A和270B的接觸阻障材料，並進行第二沉積製程以在接觸阻障材料上方形成接觸塊狀材料，其中接觸塊狀材料填充互連開口270A和270B的剩下部分來形成。在這些實施例中，接觸阻障材料和接觸塊狀材料設置於互連開口270A和270B中及層間介電層254的頂表面上方。第一沉積製程和第二沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電漿輔助原子層沉積、電鍍、無電電鍍、其他合適的沉積方法或前述之組合。在一些實施例中，接觸阻障層284分別沿互連開口270A和270B的側壁272A和272B、側壁274A和274B及底部276A和276B具有大致一致的厚度。因此，接觸阻障層284可透過順應性沉積製程形成。進行化學機械研磨製程及/或平坦化製程，以例如從層間介電層254的頂表面上方移除多餘的接觸阻障材料和接觸塊狀材料，以形成源極/汲極接點282A和282B(換句話說，接觸阻障層284和接觸塊狀層286填充互連開口270A和270B)。化學機械研磨製程將源極/汲極接點282A和282B的頂表面平坦化，使得在一些實施例中，層間介電層254的頂表面和源極/汲極接點282A和282B的頂表面形成大致平坦表面。
接觸阻障層284包含促進圍繞的介電層(此處為層間介電層254、接觸蝕刻停止層264及/或層間介電層252)與接觸塊狀層286之間的黏著性的材料。接觸阻障層284的材料可更防止金屬成分(例如金屬原子/離子)從源極/汲極接點282A和282B擴散至圍繞的介電材料中。在一些實施例中，接觸阻障層284包含鈦、鈦合金、鉭、鉭合金、鈷、鈷合金、釕、釕合金、鉬、鉬合金、鈀、鈀合金、其他合適配置以促進及/或增強金屬材料與介電材料之間的黏著性及/或防止金屬成分從金屬材料擴散至介電材料的成分或前述之組合。舉例來說，接觸阻障層284包含鉭、氮化鉭、氮化鉭鋁、氮化鉭矽、碳化鉭、鈦、氮化鈦、氮化鈦矽、氮化鈦鋁、碳化鈦、鎢、氮化鎢、碳化鎢、氮化鉬、鈷、氮化鈷、釕、鈀或前述之組合。在一些實施例中，接觸阻障層284包含多層。舉例來說，接觸阻障層284可包含第一子層和第二子層，第一子層包含鈦，且第二子層包含氮化鈦。在另一範例中，接觸阻障層284可包含第一子層和第二子層，第一子層包含鉭，且第二子層包含氮化鉭。接觸塊狀層286包含鎢、釕、鈷、銅、鋁、銥、鈀、鉑、鎳、低電阻金屬成分、前述之合金或前述之組合。在所示的實施例中，接觸塊狀層286包含鎢、釕及/或鈷。在一些實施例中，源極/汲極接點282A和282B不包含接觸阻障層284(即源極/汲極接點282A和282B為無阻障層接點)，使得接觸塊狀層286物理接觸層間介電層254、接觸蝕刻停止層264、層間介電層252、矽化物層280及/或磊晶源極/汲極部件240B和240C。在一些實施例中，源極/汲極接點282A和282B為部分無阻障層，其中接觸阻障層284設置於多層互連部件250的介電層與接觸塊狀層286的一部分之間。在一些實施例中，接觸塊狀層286包含多層。
請參照第5圖，加工進行至形成多層互連部件250的另一介電層。舉例來說，層間介電層292形成於層間介電層254及源極/汲極接點282A和282B上方。層間介電層292相似於層間介電層254。舉例來說，層間介電層292透過沉積製程形成，沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電漿輔助原子層沉積、可流動化學氣相沉積、其他合適的沉積方法或前述之組合。層間介電層292包含介電材料，介電材料包含例如氧化矽、碳摻雜氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、氟摻雜矽酸鹽玻璃、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯基介電材料、SiLK® (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他合適的介電材料或前述之組合。在一些實施例中，層間介電層292包含低介電常數介電材料。舉例來說，在所示的實施例中，層間介電層292包含極低介電常數介電材料，例如二氧化矽(SiO2 )(例如多孔二氧化矽)、碳化矽(SiC)及/碳摻雜氧化物(例如SiCOH基材料(具有例如Si-CH3 鍵))，上述每種材料調整/配置為具有介電常數小於約2.5。在一些實施例中，層間介電層292可包含具有多個介電材料的多層結構。在一些實施例中，層間介電層292具有厚度t1在約10nm至約120nm。在沉積層間介電層292之後，可進行化學機械研磨製程及/或其他平坦化製程，使得層間介電層292具有大致平坦表面。
在一些實施例中，在形成層間介電層282之前，接觸蝕刻停止層294形成於層間介電層254及源極/汲極接點282A和282B上方，使得接觸蝕刻停止層294設置於層間介電層292與層間介電層254及源極/汲極接點282A和282B之間。接觸蝕刻停止層294相似於接觸蝕刻停止層264。舉例來說，接觸蝕刻停止層294包含不同於層間介電層292的材料，例如為不同於層間介電層292的介電材料，以在後續的蝕刻製程(例如用以形成暴露源極/汲極接點282A和282B的互連開口)期間實現蝕刻選擇性。換句話說，接觸蝕刻停止層294和接觸蝕刻停止層294的圍繞層將包含具有對既定蝕刻劑有不同蝕刻靈敏性的材料。舉例來說，接觸蝕刻停止層294包含具有對蝕刻劑的蝕刻速率的材料小於層間介電層292的材料對蝕刻劑的蝕刻速率，使得在上方的層間介電層292的蝕刻期間，接觸蝕刻停止層294的材料作為蝕刻停止。接觸蝕刻停止層294的材料也可被配置為促進接觸蝕刻停止層294的材料與層間介電層292之間的黏著性。在一些實施例中，接觸蝕刻停止層294包含矽和氮及/或碳(例如SiN、SiCN、SiCON、SiON、SiC及/或SiCO)。在一些實施例中，接觸蝕刻停止層294包含金屬氧化物層及/或金屬氮化物層。金屬可包含鋁、鉿、鈦、銅、錳、釩、其他合適的金屬或前述之組合。在一些實施例中，接觸蝕刻停止層294包含多層。接觸蝕刻停止層294透過化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電漿輔助原子層沉積、可流動化學氣相沉積、其他合適的沉積方法或前述之組合形成。在一些實施例中，接觸蝕刻停止層294具有厚度t2在約1nm與約30nm之間。在沉積接觸蝕刻停止層294之後，可進行化學機械研磨製程及/或其他平坦化製程，使得接觸蝕刻停止層294具有大致平坦表面。
請參照第6圖，一個或多個互連開口(例如互連開口300A和互連開口300B)透過圖案化製程形成於介電層(例如層間介電層292和接觸蝕刻停止層294)中。互連開口300A垂直延伸通過層間介電層292和接觸蝕刻停止層294以暴露出源極/汲極接點282A。互連開口300B垂直延伸通過層間介電層292和接觸蝕刻停止層294以暴露出源極/汲極接點282B。因此，互連開口300A和300B可被稱為導通孔開口。互連開口300A包含側壁302A(透過層間介電層292和接觸蝕刻停止層294定義)、側壁304A(透過層間介電層292和接觸蝕刻停止層294定義)和延伸於側壁302A與側壁304A之間的底部306A(透過源極/汲極接點282A定義)。互連開口300B包含側壁302B(透過層間介電層292和接觸蝕刻停止層294定義)、側壁304B(透過層間介電層292和接觸蝕刻停止層294定義)和延伸於側壁302B與側壁304B之間的底部306B(透過源極/汲極接點282B定義)。互連開口300A和300B具有分別定義於側壁302A和302B與側壁304A和304B之間的寬度x1，以及分別定義於層間介電層292與源極/汲極接點282A和282B之間的深度d1。在一些實施例中，寬度x1為約10nm至約30nm，且深度d1為約10nm至約150nm(例如約20nm至約80nm)。在先進積體電路技術節點中，互連開口300A和300B的臨界尺寸縮小，任何後續形成的金屬黏著/阻障層將佔據互連開口300A和300B更多空間，進而減少用於後續形成的金屬填充層所用的互連開口300A和300B的剩下部分。此可導致不好的金屬間隙填充，其中金屬層無法在不形成間隙(或空隙)的情況下填充互連開口300A和300B的剩下部分，其顯著地增加了接觸電阻。在一些實施例中，互連開口300A和300B的深寬比(例如d1/x1)大於或等於約3。在一些實施例中，深寬比約5至約15。由於深寬比大於或等於約3可能帶來間隙填充的問題，因此如以下進一步描述，本發明實施例在形成金屬黏著/阻障層之前，縮小互連開口300A和300B的深寬比(例如深寬比縮小至小於約3)，其可防止或最小化形成於互連開口300A和300B中的互連部件的間隙。在第6圖中，每個互連開口300A和300B具有梯形，但是本發明實施例考慮了具有其他形狀的互連開口300A和300B，例如矩形。側壁302A和304A為漸縮的，使得暴露出源極/汲極接點282A的互連開口300A的底部寬度小於在層間介電層292的頂表面處之互連開口300A的頂部寬度。因此，互連開口300A的寬度x1沿z方向從互連開口300A的頂部寬度至互連開口300A的底部寬度縮小。側壁302B和304B為漸縮的，使得暴露出源極/汲極接點282B的互連開口300B的底部寬度小於在層間介電層292的頂表面處之互連開口300B的頂部寬度。因此，互連開口300B的寬度x1沿z方向從互連開口300B的頂部寬度至互連開口300B的底部寬度縮小。在所示的實施例中，互連開口300A和300B具有底部寬度大於源極/汲極接點282A和282B的寬度，使得互連開口300A和300B也暴露出層間介電層254的一部分。在一些實施例中，互連開口300A和300B的底部寬度小於或大致等於源極/汲極接點282A和282B的寬度。
在一些實施例中，圖案化製程包含進行微影製程，以在層間介電層292上方形成具有開口309A(大致對齊源極/汲極接點282A)和開口309B(大致對齊源極/汲極接點282B)於其中的圖案化遮罩層308，並進行蝕刻製程，以將圖案化遮罩層308中定義的圖案轉移至層間介電層292和接觸蝕刻停止層294。微影製程可包含在層間介電層292上形成光阻層(例如透過旋塗)，進行預曝光烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，將光阻層暴露於輻射能量(例如紫外線、深紫外線或極紫外線)，其中取決於遮罩的遮罩圖案及/或遮罩類型(例如二元光罩、相轉移遮罩或極紫外線遮罩)，遮罩阻檔、傳送及/或反射輻射至光阻層，使得影像投影到對應至遮罩圖案的光阻層。由於光阻層對輻射能量敏感，因此光阻層的暴露部分化學改變，且取決於光阻層的特性及在顯影製程中使用的顯影溶液的特性，光阻層的暴露(或未暴露)部分在顯影製程期間溶解。在顯影之後，圖案化光阻層包含對應至遮罩的光阻圖案。或者，可透過其他方法實施或取代曝光製程，例如無遮罩微影、電子束寫入及/或離子束寫入。在一些實施例中，圖案化光阻層為圖案化遮罩層308。在這些實施例中，將圖案化光阻層用作蝕刻遮罩，以移除層間介電層292和接觸蝕刻停止層294透過開口309A和309B暴露的部分。在一些實施例中，圖案化光阻層形成於遮罩層上方，遮罩層在形成光阻層之前形成於層間介電層292上方，且將圖案化光阻層用作蝕刻遮罩，以移除遮罩層形成於層間介電層292上方的部分，進而形成圖案化遮罩層308。在這些實施例中，將圖案化遮罩層用作蝕刻遮罩，以移除層間介電層292和接觸蝕刻停止層294透過開口309A和309B暴露的部分。在一些實施例中，在蝕刻製程之後，(在一些實施例中，透過光阻剝離製程)從層間介電層292移除圖案化遮罩層308。在一些實施例中，在蝕刻層間介電層292及/或接觸蝕刻停止層294期間，移除圖案化遮罩層308。
蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。舉例來說，蝕刻製程為乾蝕刻製程，例如反應性離子蝕刻製程，反應性離子蝕刻製程使用含氟蝕刻氣體，含氟蝕刻氣體移除層間介電層292(例如含矽和氧的材料)的材料和接觸蝕刻停止層294(例如含矽和氮的材料)的材料的速率大於移除圖案化遮罩層308及/或源極/汲極接點282A和282B(例如含金屬材料)的材料的速率(即蝕刻劑對於層間介電層292和接觸蝕刻停止層294具有高蝕刻選擇性)。在一些實施例中，乾蝕刻製程被配置為從含氟蝕刻氣體產生含氟電漿，使得乾蝕刻製程透過使用電漿激發含氟物種來移除層間介電層292和接觸蝕刻停止層294。含氟蝕刻氣體包含氟(F2 )、氟甲烷(例如CH3 F)、二氟甲烷(例如CH2 F2 )、三氟甲烷(例如CHF3 )、四氟甲烷(例如CF4 )、六氟乙烷(例如C2 F6 )、六氟化硫(例如SF6 )、三氟化氮(例如NF3 )、其他含氟蝕刻劑或前述之組合。替代地或附加地，乾蝕刻可使用含氫蝕刻氣體(例如H2 及/或CH4 )、含氮蝕刻氣體(例如N2 及/或NH3 )、含氯蝕刻氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含氧蝕刻氣體(例如O2 )、含溴蝕刻氣體(例如HBr及/或CHBr3 )、含碘蝕刻氣體、其他合適的蝕刻氣體或前述之組合。乾蝕刻被配置為從此處接露的任何蝕刻氣體產生電漿，使得乾蝕刻使用電漿激發物種來移除蝕刻層間介電層292和接觸蝕刻停止層294。在一些實施例中，使用載氣來傳送含氟蝕刻氣體及/或其他蝕刻氣體。載氣可為惰性氣體，例如含氬氣體、含氦氣體、含氙氣體、其他合適的惰性氣體或前述之組合。
在一些實施例中，乾蝕刻使用包含CF4 的蝕刻氣體，以選擇性蝕刻層間介電層292和接觸蝕刻停止層294。在一些實施例中，乾蝕刻使用包含CF4 結合O2 、N2 及/或H2 的蝕刻氣體。可調整CF4 的流量、O2 的流量、N2 的流量、H2 的流量、CF4 與O2 、N2 及/或H2 的比率、蝕刻時間、蝕刻溫度、蝕刻壓力及/或射頻功率，以達到所期望的蝕刻選擇性。在一些實施例中，CF4 的流量為約10sccm至約1000sccm。在一些實施例中，乾蝕刻的時間違約5秒至約50秒。在一些實施例中，用於產生含氟電漿的射頻功率為約100W至約1000W。在一些實施例中，乾蝕刻期間在製程腔體中維持的壓力為約10mTorr至約1000mTorr。在一些實施例中，乾蝕刻期間在製程腔體中維持的溫度為約18°C至約100°C。在一些實施例中，蝕刻製程為多步驟蝕刻製程，多步驟蝕刻製程包含選擇性蝕刻層間介電層292的第一蝕刻步驟及選擇性蝕刻接觸蝕刻停止層294的第二蝕刻步驟。舉例來說，第一蝕刻步驟被配置為移除層間介電層292但不移除或大致不移除接觸蝕刻停止層294，使得第一蝕刻步驟到達接觸蝕刻停止層294時停止，而第二蝕刻步驟被配置為移除接觸蝕刻停止層294但不移除或大致不移除間介電層292及源極/汲極接點282A和282B，使得第二蝕刻步驟到達源極/汲極接點282A和282B時停止。可調整各種蝕刻參數，以實現選擇性蝕刻層間介電層292和接觸蝕刻停止層294。舉例來說，對於第一蝕刻步驟，選擇用於蝕刻製程的蝕刻劑蝕刻層間介電層292的材料(即蝕刻劑對層間介電層292的材料具有高蝕刻選擇性)的速率大於蝕刻接觸蝕刻停止層294的材料的速率。對於第二蝕刻步驟，選擇用於蝕刻製程的蝕刻劑蝕刻接觸蝕刻停止層294的材料(即蝕刻劑對接觸蝕刻停止層294的材料具有高蝕刻選擇性)的速率大於蝕刻層間介電層292的材料的速率。
請參照第7A-7C圖，進行蝕刻製程，以將源極/汲極接點282A和282B凹陷。此製程可被稱為接點回蝕刻、接點凹陷及/或插塞凹陷(或回蝕刻)。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程或前述之組合。在所示的實施例中，接點回蝕刻為使用濕蝕刻劑溶液的濕蝕刻，濕蝕刻劑溶液移除源極/汲極接點282A和282B的材料(例如金屬材料)的速率大於移除層間介電層292的材料(例如介電材料，例如含矽和氧的材料)和接觸蝕刻停止層294的材料(例如介電材料，例如含矽和氮的材料)的速率(即蝕刻劑對源極/汲極接點282A和282B具有高蝕刻選擇性)。在所示的實施例中，濕蝕刻劑溶液移除接觸塊狀層286的材料的速率大於移除接觸阻障層284的材料的速率(即蝕刻劑對接觸塊狀層286具有高蝕刻選擇性)，使得接點回蝕刻移除接觸塊狀層286但不移除或大致不移除接觸阻障層284。舉例來說，濕蝕刻製程使用包含氫氟酸(HF)、硝酸(HNO3 )、鹽酸(HCl)、氨(NH4 OH)、過氧化氫(H2 O2 )、水(H2 O)、其他合適的濕蝕刻劑成分或前述之組合的濕蝕刻溶液。在一些實施例中，可調整濕蝕刻劑溶液的pH值、蝕刻溫度及/或蝕刻時間，以達到所期望的蝕刻選擇性。在一些實施例中，濕蝕刻劑溶液具有pH值在約5.5至約8.5。在一些實施例中，濕蝕刻劑溶液的溫度在約18°C至約100°C。在一些實施例中，濕蝕刻劑溶液的蝕刻時間在約10秒至約200秒。如以下進一步描述，接點回蝕刻增加了源極/汲極接點282A和282B與後續形成的導通孔之間的接觸面積，此可改善積體電路裝置200的效能及/或改善導通孔及/或包含導通孔的互連結構的結構完整性。在一些實施例中，接點回蝕刻部分移除接觸阻障層284，使得接觸阻障層284的厚度沿層間介電層254改變。在一些實施例中，接點回蝕刻完全移除接觸阻障層284。
在接點回蝕刻之後，互連開口300A具有上部310A和下部311A，互連開口300B具有上部310B和下部311B。上部310A和310B被配置為在XZ平面和YZ平面大致相同。舉例來說，在XZ平面中，上部310A和310B分別定義於側壁302A和302B與側壁304A和304B之間，且具有上述的寬度x1和深度d1。在YZ平面中，上部310A和310B具有寬度y1分別定義於側壁312A和312B與側壁313A和313B之間，且具有深度d1定義於層間介電層292的頂表面與接觸蝕刻停止層294的底表面之間。側壁312A和312B及側壁313A和313B由層間介電層292和接觸蝕刻停止層294定義。在一些實施例中，寬度y1大致等於寬度x1(例如約10nm至約30nm)。在一些實施例中，寬度y1大於或小於寬度x1。上部310A和310B在YZ平面中也具有梯形，但是本發明實施例考慮了上部310A和310B具有其他形狀，例如矩形。側壁312A和312B及側壁313A和313B為漸縮的，使得上部310A和310B的底部寬度小於上部310A和310B的頂部寬度。因此，寬度y2沿z方向從上部310A和310B的頂部寬度至上部310A和310B的底部寬度縮小。本發明實施例考慮了上部310A和310B被配置為在XZ平面和YZ平面不同的實施例。
下部311A和311B被配置為在XZ平面和YZ平面不同。舉例來說，下部311A和311B在XZ平面中具有梯形(第7A圖)，而在YZ平面中具有半圓形(第7B和7C圖)，但是本發明實施例考慮了下部311A和311B分別在XZ平面和YZ平面中具有其他形狀。在第7A圖中，下部311A透過側壁314A(透過接觸阻障層284定義)、側壁315A(透過接觸阻障層284定義)及延伸於側壁314A與側壁315A之間的底部316A(透過接觸塊狀層286)定義，且下部311B透過側壁314B(透過接觸阻障層284定義)、側壁315B(透過接觸阻障層284定義)及延伸於側壁314B與側壁315B之間的底部316B(透過接觸塊狀層286)定義。寬度x2分別定義於側壁314A和314B與側壁315A和315B之間。在所示的實施例中，因為接點回蝕刻相對於接觸阻障層284選擇性移除接觸塊狀層286，因此寬度x2小於寬度x1。在一些實施例中，寬度x2在約8nm至約30nm。在一些實施例中，寬度x2大於或大致等於寬度x1。側壁314A和314B及側壁315A和315B為漸縮的，使得下部311A和311B的底部寬度小於下部311A和311B的頂部寬度。因此，寬度x2沿z方向從下部311A和311B的頂部寬度至下部311A和311B的底部寬度縮小。深度d2分別定義於層間介電層254的頂表面與底部316A和316B之間。在一些實施例中，深度d2小於深度d1。在一些實施例中，深度d2小於或等於約30nm。
在第7B和7C圖中，下部311A和311B更分別包含曲面側壁318A和318B(透過接觸塊狀層286定義)。深度d2更在yz平面中分別定義於層間介電層254的頂表面與曲面側壁318A和318B之間。因此，在所示的實施例中，深度d2沿x方向大致相同，但是沿y方向變化。寬度y2也分別透過曲面側壁318A和318B定義。在所示的實施例中，由於接點回蝕刻具有等向性(換句話說，接點回蝕刻橫向(例如沿x方向和y方向)及垂直(例如沿z方向)移除接觸塊狀層286的一部分)，因此下部311A和311B的頂部寬度大於上部310A和310B的底部寬度。舉例來說，寬度y2大於寬度y1。在一些實施例中，寬度y2為約10nm至約50nm。在一些實施例中，寬度y2大於寬度y1約10nm至約20nm。在一些實施例中，接點回蝕刻暴露出接觸蝕刻停止層294的底表面的一部分，例如接觸蝕刻停止層表面320A和接觸蝕刻停止層表面320B。在一些實施例中，暴露的接觸蝕刻停止層表面320A和320B的寬度y3小於或等於約10nm。曲面側壁318A和318B也導致下部311A和311B在YZ平面中具有漸縮的寬度，使得寬度y2沿z方向從下部311A和311B的頂部至下部311A和311B的底部縮小。
請參照第8A-8C圖，導通孔塊狀材料330透過由下而上沉積製程形成於互連開口300A和300B中。導通孔塊狀材料330包含鎢、鎢合金、釕、釕合金、鈷、鈷合金、銅、銅合金、鋁、鋁合金、銥、銥合金、鈀、鈀合金、鉑、鉑合金、鎳、鎳合金、其他低電阻金屬成分及/或前述之合金或前述之組合。由下而上沉積製程係指從底部至頂部來填充開口的沉積製程(其也可係指由下而上填充開口)。在一些實施例中，由下而上沉積製程為選擇性化學氣相沉積，其中將選擇性化學氣相沉積的各種參數調整為從接觸塊狀層286及/或接觸阻障層284選擇性成長鎢、釕、鈷或前述之合金，而限制(或防止)鎢、釕、鈷或前述之合金從層間介電層292及/或接觸蝕刻停止層294成長。各種參數包含沉積前驅物(例如金屬前驅物及/或反應物)、沉積前驅物流量、沉積溫度、沉積時間、沉積壓力、其他合適的沉積參數或前述之組合。在所示的實施例中，將選擇性化學氣相沉積的各種參數調整為使用還原反應在接觸塊狀層286上選擇性成長多晶鎢。在這些實施例中，選擇性化學氣相沉積包含使含鎢前驅物(例如WFx (其中x代表F的原子數且x ≥ 1)、WCly (其中y代表Cl的原子數且y≥ 1)、其他合適的含鎢氣體或前述之組合)和反應物前驅物(例如H2 、其他合適的反應物氣體或前述之組合)進入製程腔體，以在互連開口300A和300B中的接觸塊狀層286上沉積導通孔塊狀材料330。在一些實施例中，使用載氣來將含鎢前驅物氣體及/或反應物氣體傳遞至製程腔體。載氣可為惰性氣體，例如含氬氣體、含氦氣體、含氙氣體、其他合適的惰性氣體或前述之組合。在一些實施例中，其中含鎢前驅物為六氟化鎢(例如WF6 )，六氟化鎢可透過H2 還原，如以下範例還原反應式所示: WF6 + 3H2 → W + 6HF 在一些實施例中，其中含鎢前驅物為五氯化鎢(例如WCl5 )，五氯化鎢可透過H2 還原，如以下範例還原反應式所示: 2WCl5 + 5H2 → 2W + 5HCl 在一些實施例中，含鎢前驅物混和反應物氣體(例如H2 )，且含鎢前驅物與反應物氣體的比值為約0.1%至約1.5%。在一些實施例中，製程腔體在選擇性化學氣相沉積期間維持的壓力為約1Torr至約50Torr。在一些實施例中，積體電路裝置200(例如基底210)的溫度在選擇性化學氣相沉積期間為約200°C至約400°C。在一些實施例中，將由下而上沉積製程的各種參數調整為將橫跨積體電路裝置200的互連開口中的導通孔塊狀材料330的變異最小化，例如下文和此處描述的內容。在一些實施例中，由下而上沉積製程為原子層沉積，其中將原子層沉積的各種參數調整為從接觸塊狀層286及/或接觸阻障層284選擇性成長鎢、釕、鈷或前述之合金，而限制(或防止)鎢、釕、鈷或前述之合金從層間介電層292及/或接觸蝕刻停止層294成長。在一些實施例中，進行多個原子層沉積循環，以形成導通孔塊狀材料330。在一些實施例中，由下而上沉積製程為沉積/蝕刻步驟的多個循環，其包含例如在積體電路裝置200上方沉積導通孔塊狀材料，且接著依序地回蝕刻導通孔塊狀材料。
如第8A-8C圖所示，橫跨積體電路裝置200，由下而上沉積製程可不均勻地在互連開口(例如互連開口300A和互連開口300B)中沉積導通孔塊狀材料330。舉例來說，導通孔塊狀材料330部分填充互連開口300A，而完全填充互連開口300B。在所示的實施例中，導通孔塊狀材料330完全填充下部311A和311B，部分填充上部310A，且完全填充上部310B。如此一來，填充互連開口300A的導通孔塊狀材料330具有定義於源極/汲極接點282A(特別來說，接觸塊狀層286的頂表面)與導通孔塊狀材料330的頂表面332A之間的高度(或厚度)h1，且填充互連開口300B的導通孔塊狀材料330具有定義於源極/汲極接點282B(特別來說，接觸塊狀層286的頂表面)與導通孔塊狀材料330的頂表面332B之間的高度(或厚度)h2。在一些實施例中，高度h1在約20nm至約50nm，高度h2在約40nm至約130nm。在一些實施例中，高度h1與高度h2的比例為約1:2至約1:7。在一些實施例中，積體電路裝置200的互連開口中沉積(成長)的導通孔塊狀材料330之間(例如互連開口300A與互連開口300B之間)的高度(成長)變異Δh為約20nm至約80nm。在所示的實施例中，頂表面332A和頂表面332B具有不同的表面輪廓。舉例來說，頂表面332A為大致平坦表面，而頂表面332B為大致曲面，但是本發明實施例注意到平坦表面和曲面可包含由下而上沉積製程所自然造成的不規則性及/或粗糙度(即平坦表面和曲面可並非所圖示的完全平滑)。在一些實施例中，頂表面332A和頂表面332B為大致平坦表面或大致曲面。在一些實施例中，頂表面332A為大致曲面，而頂表面332B為大致平坦表面。互連開口300A的剩下(未填充)部分具有定義於層間介電層292的頂表面與導通孔塊狀材料330的頂表面332A之間的深度d1’。 在一些實施例中，深度d1’小於約30nm。深度d1’小於深度d1，此縮小了互連開口300A的深寬比。在一些實施例中，在由下而上沉積製程之後，互連開口300A的深寬比(d1’/x1)小於約5，且在一些實施例中，小於約3。透過縮小互連開口300A的深寬比，可防止或最小化形成於互連開口300A中的互連部件中間隙的形成。在所示的實施例中，導通孔塊狀材料330過填充互連開口300B並延伸至層間介電層292的頂表面之上。舉例來說，導通孔塊狀材料330的一部分形成導通孔鉚釘頭，導通孔鉚釘頭具有定義於層間介電層292的頂表面與導通孔塊狀材料330的頂表面332B之間的高度(或厚度)h3。在一些實施例中，高度h3在約5nm至約20nm。導通孔鉚釘頭具有寬度大於寬度y1。在所示的實施例中，導通孔塊狀材料330的導通孔鉚釘頭延伸至層間介電層292的頂表面上方。在xz平面中，導通孔塊狀材料330具有覆蓋的層間介電層292的頂表面的一部分的寬度x3。在這些實施例中，由導通孔塊狀材料330覆蓋的層間介電層292的頂表面的一部分的寬度y4為約5nm至約15nm。在一些實施例中，如圖所示，寬度y4大於寬度y3。在一些實施例中，寬度y4小於或大致等於寬度y3。隨著導通孔鉚釘頭的高度h3增加，導通孔塊狀材料330中的內部應力增加，其可導致導通孔塊狀材料330的持續成長期間及/或後續加工期間發生破裂。因此，在一些實施例中，將由下而上沉積製程調整為將高度h3限制在預定的高度，此高度可將導通孔塊狀材料330的內部應力最小化，同時也可確保高度h1足夠將互連開口300A的深寬比縮小至能改善金屬間隙填充的範圍中。舉例來說，在一些實施例中，將由下而上沉積製程調整為確保高度h3小於或等於20nm，以將導通孔塊狀材料330的內部應力最小化，同時高度h1在目標高度範圍，使深度d1’小於約30nm，以提供互連開口300A具有改善的金屬間隙填充特性的深寬比。在這樣的範例中，當高度h3大於約20nm時，導通孔塊狀材料330可能表現出一定程度的內部應力，進而導致導通孔塊狀材料330破裂，其可對積體電路裝置200的效能產生負面影響。
請參照第9A-9C圖，導通孔阻障層335(也被稱為導通孔襯墊層)形成於導通孔塊狀材料330上方。導通孔阻障層335形成於層間介電層292的頂表面、導通孔塊狀材料330的頂表面332A和332B及上部310A的剩下部分定義的側壁302A和304A上方。導通孔阻障層335形成於互連開口300A中，且部分填充互連開口300A。當沉積時，導通孔阻障層335浮置於互連開口300A中的源極/汲極接點282A之上，但是不物理接觸源極/汲極接點282A。在所示的實施例中，導通孔阻障層335在層間介電層292的頂表面及頂表面332A和332B上方具有厚度t3，且在定義上部310A的剩下部分的側壁302A和304A上方具有厚度t4。在所示的實施例中，厚度t3大於厚度t4。舉例來說，厚度t3在約4nm至約8nm，且厚度t4在約1nm至約3nm。厚度t4大於約3nm可能為後續形成的導通孔塊狀材料留下不足的空間，此可導致間隙填充問題(例如導通孔中的空隙)。在一些實施例中，導通孔阻障層335順應性沉積於積體電路裝置200上方，使得厚度t3大致等於厚度t4。在一些實施例中，取決於製程條件，厚度t3小於厚度t4。在一些實施例中，導通孔阻障層335形成於導通孔塊狀材料330上方，以縮小導通孔塊狀材料330的內部應力並防止導通孔塊狀材料330破裂。在一些實施例中，導通孔塊狀材料330可完全填充互連開口300A和300B(且在一些實施例中，所有互連開口橫跨一個晶圓)。在這些實施例中，仍可形成導通孔阻障層335(和以下描述之後續形成的導通孔塊狀材料)以例如在平坦化製程其間，縮小導通孔塊狀材料330的內部應力並防止導通孔塊狀材料330破裂。導通孔阻障層335包含促進介電材料(此處為層間介電層292)與後續形成用於填充互連開口300A的剩下部分的金屬材料之間的黏著性的材料。舉例來說，導通孔阻障層335包含鈦、鈦合金、鉭、鉭合金、鈷、鈷合金、釕、釕合金、鉬、鉬合金、鎢、鎢合金、其他合適配置以促進及/或增強金屬材料與介電材料之間的黏著性的成分或前述之組合。在所示的實施例中，導通孔阻障層335包含鉭和氮(例如氮化鉭)、鈦和氮(例如氮化鈦)、鎢和氮(例如氮化鎢)或鎢。在一些實施例中，導通孔阻障層335包含多層。舉例來說，導通孔阻障層335包含第一子層和設置於第一子層上方的第二子層，第一子層包含鈦，且第二子層包含氮化鈦。在另一範例中，導通孔阻障層335可包含第一子層和第二子層，第一子層包含鉭，且第二子層包含氮化鉭。
導通孔阻障層335透過物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或前述之組合沉積。在一些實施例中，導通孔阻障層335為透過進行物理氣相沉積以在積體電路裝置200上方沉積鈦層，接著對鈦層進行氮電漿處理而形成的氮化鈦層。在一些實施例中，在物理氣相沉積期間維持於製程腔體中的壓力為約10mTorr至約1Torr。在一些實施例中，在物理氣相沉積期間維持於製程腔體中的溫度為約300°C至約450°C。在一些實施例中，物理氣相沉積為射頻(radio frequency，RF)濺鍍製程。在這些實施例中，射頻濺鍍製程可使用射頻功率在約1kW至約2kW。在一些實施例中，氮電漿處理包含將鈦層暴露於含氮電漿(即以電漿激發的含氮物種轟擊鈦層，以將氮帶入鈦層)。在一些實施例中，導通孔阻障層335包含設置於鈦層上方的氮化鈦層，其中鈦層透過進行物理氣相沉積形成，而氮化鈦層透過進行化學氣相沉積形成。在一些實施例中，在物理氣相沉積期間維持於製程腔體中的壓力為約10mTorr至約150mTorr。在一些實施例中，在物理氣相沉積期間維持於製程腔體中的溫度為約400°C至約500°C。在一些實施例中，其中物理氣相沉積為射頻濺鍍製程，物理氣相沉積可使用射頻功率在約3kW至約5kW。在一些實施例中，化學氣相沉積使用含鈦前驅物，例如四(二甲基氨基)鈦(tetrakis(dimethylamino)titanium，TDMAT)。在一些實施例中，在化學氣相沉積期間維持於製程腔體中的壓力為約1Torr至約5Torr。在一些實施例中，在化學氣相沉積期間維持於製程腔體中的溫度為約100°C至約500°C。在一些實施例中，導通孔阻障層335包含透過化學氣相沉積形成的含鎢層，其中化學氣相沉積使用含鎢前驅物，例如六羰基鎢 (W(CO)6 )。在一些實施例中，化學氣相沉積製程使用含鎢前驅物及氫(H2 )、矽烷(SiH4 )及/或硼烷(例如二硼烷(B2 H6 ))的混合物。
請參照第10A-10C圖，導通孔塊狀材料340形成於導通孔阻障層335上方。導通孔塊狀材料340形成並填充互連開口300A的上部310A的剩下部分。在所示的實施例中，導通孔塊狀材料340設置於層間介電層292的頂表面和導通孔塊狀材料330的頂表面332B上方並覆蓋層間介電層292的頂表面和導通孔塊狀材料330的頂表面332B。在一些實施例中，取決於導通孔塊狀材料340的厚度，導通孔塊狀材料340不覆蓋或僅部分覆蓋頂表面332B。導通孔塊狀材料340包含鎢、鎢合金、釕、釕合金、鈷、鈷合金、銅、銅合金、鋁、鋁合金、銥、銥合金、鈀、鈀合金、鉑、鉑合金、鎳、鎳合金、其他低電阻金屬成分及/或前述之合金或前述之組合。在所示的實施例中，導通孔塊狀材料340和導通孔塊狀材料330包含相同金屬。舉例來說，導通孔塊狀材料340和導通孔塊狀材料330包含鎢。在一些實施例中，導通孔塊狀材料340和導通孔塊狀材料330包含不同金屬。在所示的實施例中，導通孔塊狀材料340和導通孔塊狀材料330透過不同製程形成。舉例來說，進行毯覆式沉積製程(例如毯覆式化學氣相沉積)，以在導通孔阻障層335上方沉積導通孔塊狀材料340。毯覆式沉積製程在積體電路裝置200的暴露表面的整體上方沉積導通孔塊狀材料340。在一些實施例中，毯覆式化學氣相沉積包含使含鎢前驅物(例如WF6 或WCl5 及反應物前驅物(例如H2 、其他合適的反應物氣體或前述之組合))進入製程腔體。在一些實施例中，使用載氣來將含鎢前驅物及/或反應物氣體傳遞至製程腔體。載氣可為惰性氣體，例如含氬氣體、含氦氣體、含氙氣體、其他合適的惰性氣體或前述之組合。在一些實施例中，在毯覆式化學氣相沉積期間維持於製程腔體中的壓力為約1Torr至約500Torr。在一些實施例中，在毯覆式化學氣相沉積期間維持於製程腔體中的溫度為約200°C至約400°C。在一些實施例中，毯覆式沉積製程為物理氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或前述之組合。
請參照第11A-11C圖，進行化學機械研磨製程及/或其他平坦化製程，以移除(例如設置於層間介電層292的頂表面上方的)多餘的導通孔塊狀材料340、導通孔阻障層335和導通孔塊狀材料330，以形成多層互連部件250的導通孔350A和導通孔350B。導通孔350A將源極/汲極接點282A電性耦接及/或物理耦接至多層互連部件250的導電部件，例如多層互連部件250的金屬層的第一導線(例如第一金屬層(M1))，且導通孔350B將源極/汲極接點282B電性耦接及/或物理耦接至多層互連部件250的導電部件，例如多層互連部件250的金屬層的第二導線(例如第一金屬層(M1))。因此，導通孔350A和導通孔350B可被稱為導通孔至接點。化學機械研磨製程可將導通孔350A和導通孔350B的頂表面平坦化，使得層間介電層292的頂表面及導通孔350A和導通孔350B的頂表面為大致平坦表面。導通孔350A和導通孔350B包含在平坦化製程之後保留在互連開口300A和300B中的導通孔塊狀材料340、導通孔阻障層335及/或導通孔塊狀材料330，這些部件可分別被稱為導通孔塊狀層340’、導通孔阻障層335’及/或導通孔塊狀層330’。導通孔350A具有導通孔下部AL和導通孔上部AU，且導通孔350B具有導通孔下部BL和導通孔上部BU。導通孔下部AL和BL分別延伸至源極/汲極接點282A和282B中。特別來說，導通孔下部AL和BL從層間介電層254的頂表面分別延伸至源極/汲極接點282A和282B的接觸塊狀層286的頂表面。導通孔下部AL和BL沿x方向具有寬度x2，沿y方向具有寬度y2，沿z方向具有厚度t5。在所示的實施例中，厚度t5約等於深度d2(例如厚度t5小於或等於約10nm)。導通孔上部AU和BU延伸通過層間介電層292和接觸蝕刻停止層294，例如從層間介電層292的頂表面延伸至層間介電層254的頂表面。導通孔上部AU和BU沿x方向具有寬度x1，沿y方向具有寬度y1，沿z方向具有厚度t6。在所示的實施例中，厚度t6約等於深度d1(例如厚度t6在約20nm至約80nm)。在所示的實施例中，在XZ平面中，導通孔下部AL和BL的寬度小於導通孔上部AU和BU的寬度(即寬度x2小於寬度x1)，且在YZ平面中，導通孔下部AL和BL的寬度大於導通孔上部AU和BU的寬度(即寬度y2大於寬度y1)。在一些實施例中，在XZ平面中，導通孔下部AL和BL的寬度大於或約等於導通孔上部AU和BU的寬度。在一些實施例中，在YZ平面中，導通孔下部AL和BL的寬度小於或約等於導通孔上部AU和BU的寬度。
導通孔下部AL和導通孔下部BL大致相同。舉例來說，導通孔下部AL和BL的每一者包含導通孔塊狀層330’的下部，導通孔塊狀層330’的下部分別物理接觸了源極/汲極接點282A和282B的接觸阻障層284和接觸塊狀層286。在XZ平面中，導通孔塊狀層330’的下部具有漸縮的且分別與源極/汲極接點282A和282B的接觸阻障層284相接的大致平坦側表面以及分別與源極/汲極接點282A和282B的接觸塊狀層286相接的大致平坦底表面。接觸阻障層284將導通孔塊狀層330’的下部的大致平坦側表面與層間介電層254隔開。在YZ平面中，導通孔塊狀層330’的下部具有分別與源極/汲極接點282A和282B的接觸塊狀層286相接的大致曲面。接觸塊狀層286和接觸阻障層284將導通孔塊狀層330’的下部的大致曲面與層間介電層254隔開。導通孔下部AL和BL增加導通孔350A和350B與源極/汲極接點282A和282B之間的接觸面積，進而縮小導通孔350A和350B與源極/汲極接點282A和282B之間的電阻，進而改善積體電路裝置200的整體效能。舉例來說，取代導通孔350A和350B例如分別在導通孔350A和350B的底表面與源極/汲極接點282A和282B的頂表面之間具有單一界面，源極/汲極接點282A和282B分別圍繞導通孔下部AL和BL，且分別與源極/汲極接點282A和282B具有多個界面(例如底部界面和側壁界面)。導通孔下部AL和BL所提供的增加接觸面積也改善了機械強度，且進而改善導通孔350A和350B的結構穩定性。再者，在YZ平面中，導通孔塊狀層330’分別延伸至接觸蝕刻停止層表面320A和320B下方並占據接觸蝕刻停止層表面320A和320B的部分將導通孔350A和350B固定至源極/汲極接點282A和282B，進而更改善導通孔350A和350B的機械強度和結構穩定性。
由於導通孔塊狀材料330的成長(進而得到的高度)在積體電路裝置200的互連開口中變異，因此導通孔塊狀層330’隨機地位於積體電路裝置200的導通孔中，導致具有不同配置的導通孔至源極/汲極接點橫跨積體電路裝置200。舉例來說，在第11A-11C圖中，由於導通孔塊狀材料330部分填充互連開口300A且完全填充互連開口300B，因此導通孔350A的導通孔上部AU包含導通孔塊狀層330’、導通孔阻障層335’和導通孔塊狀層340’，而導通孔上部BU僅包含導通孔塊狀層330’。導通孔上部AU可分隔為導通孔上部AU-1和導通孔上部AU-2。導通孔上部AU-1相似於導通孔上部BU，除了導通孔上部AU-1的厚度小於導通孔上部BU。舉例來說，導通孔上部AU-1和BU的每一者包含導通孔塊狀層330’的上部。導通孔塊狀層330’的上部在導通孔350B中具有厚度t6，而導通孔塊狀層330’的上部在導通孔350A中具有小於厚度t6的厚度t7。在XZ平面和YZ平面中，導通孔塊狀層330’的上部具有漸縮且物理接觸並與層間介電層292和接觸蝕刻停止層294相接的大致平坦側表面。因此，沒有阻障層(或襯墊)存在於導通孔上部AU-1和BU與多層互連部件250的介電層(例如層間介電層292和接觸蝕刻停止層294)之間。在所示的實施例中，導通孔350B可被稱為無阻障層導通孔，因為沒有阻障層設置於導通孔塊狀層330’與層間介電層292或接觸蝕刻停止層294之間。相較之下，由於導通孔上部AU-1不具有設置於導通孔塊狀層330’與層間介電層292或接觸蝕刻停止層294之間的阻障層，但是導通孔上部AU-2包含設置於導通孔塊狀層340’與層間介電層292之間的導通孔阻障層335’，因此導通孔350A可被稱為部分無阻障層導通孔。在第11A-11C圖中，導通孔阻障層335’更設置於導通孔塊狀層340’與導通孔塊狀層330’之間，使得導通孔阻障層335’浮置於導通孔350A中且不物理接觸源極/汲極接點282A。導通孔上部AU-2沿z方向具有厚度t8。在所示的實施例中，厚度t8約等於深度d1’(例如厚度t8在約1nm至約50nm)。在一些實施例中，導通孔上部AU-2的厚度t8與寬度x1的比值(例如t8/x1)小於約5，且在一些實施例中，小於約3。取決於導通孔塊狀材料330的成長，厚度t8可大於或小於厚度t7。
在另一範例中，如第17A-17C圖所示，由於導通孔塊狀材料330的成長(進而得到的高度)在積體電路裝置200的互連開口中變異，因此取代導通孔塊狀材料330部分填充互連開口300A及完全填充互連開口300B，在積體電路裝置300中，導通孔塊狀材料330皆部分填充互連開口300A和互連開口300B，但是具有不同厚度。在這些實施例中，導通孔350A的導通孔上部AU和導通孔350B的導通孔上部BU各包含導通孔塊狀層330’、導通孔阻障層335’和導通孔塊狀層340’。導通孔上部AU可分隔為導通孔上部AU-1和導通孔上部AU-2，且導通孔上部BU可分隔為導通孔上部BU-1和導通孔上部BU-2。導通孔上部AU-1相似於導通孔上部BU-1，除了導通孔上部AU-1的厚度小於導通孔上部BU-1的厚度。舉例來說，導通孔上部AU-1和BU-1各包含導通孔塊狀層330’的上分，但是導通孔塊狀層330’的上部在導通孔350B中具有厚度t9，且導通孔塊狀層330’的上部在導通孔350A中具有小於厚度t9的厚度t7。厚度t7和厚度t9小於導通孔上部AU和BU的厚度t6。在XZ平面和YZ平面中，導通孔塊狀層330’的上部具有漸縮且與層間介電層292和接觸蝕刻停止層294物理接觸並相接的大致平坦側表面。沒有阻障層(襯墊)存在於導通孔上部AU-1和BU-1與多層互連部件250的介電層(例如層間介電層292和接觸蝕刻停止層294)之間。在所示的實施例中，由於導通孔上部AU-1和BU-1不具有設置於導通孔塊狀層330’與層間介電層292或接觸蝕刻停止層294之間的阻障層，但是導通孔上部AU-2和BU-2包含設置於導通孔塊狀層340’與層間介電層292之間的導通孔阻障層335’，因此導通孔350A和350B可被稱為部分無阻障層導通孔。在第17A-17C圖中，導通孔阻障層335’更設置於導通孔塊狀層340’與導通孔塊狀層330’之間，使得導通孔阻障層335’浮置於導通孔350A和350B中且不物理接觸源極/汲極接點282A和282B。導通孔上部BU-2具有厚度t10小於導通孔上部AU-2的厚度t8，使得在導通孔350A中的導通孔阻障層335’的位置不同於在導通孔350B中的導通孔阻障層335’的位置。舉例來說，在所示的實施例中，基底210的頂表面與導通孔350A的導通孔阻障層335’(特別來說，導通孔阻障層335’的底表面)之間的距離小於基底210的頂表面與導通孔350B的導通孔阻障層335’(特別來說，導通孔阻障層335’的底表面)之間的距離。在一些實施例中，在第17A-17C圖中，導通孔上部AU-2的厚度t8與寬度x1的比值(例如t8/x1)及導通孔上部BU-2的厚度t10與寬度x1的比值(例如t10/x1)小於約5，且在一些實施例中，小於約3。在所示的實施例中，厚度t8與寬度x1的比值大於厚度t10與寬度x1的比值。
請參照第12-15圖，對積體電路裝置200的一個或多個閘極結構(例如閘極結構230B)形成導通孔。請參照第12圖，互連開口360透過例如本文描述的圖案化製程形成於介電層中。互連開口360垂直延伸通過層間介電層292、接觸蝕刻停止層294、層間介電層254和接觸蝕刻停止層264以到達閘極結構230B的金屬閘極堆疊物232。互連開口360可被稱為閘極接觸(插塞)開口。互連開口360包含側壁362(透過層間介電層292、接觸蝕刻停止層294、層間介電層254和接觸蝕刻停止層264定義)、側壁364(透過層間介電層292、接觸蝕刻停止層294、層間介電層254和接觸蝕刻停止層264定義)及延伸於側壁362與側壁364之間的底部366(透過金屬閘極堆疊物232定義)。在第12圖中，互連開口360具有梯形形狀，但是本發明實施例考慮了具有其他形狀的互連開口360，例如矩形。側壁362和364為漸縮的，使得暴露出閘極結構230B的金屬閘極堆疊物232的互連開口360的底部寬度小於互連開口360在層間介電層292的頂表面的頂部寬度。因此，互連開口360的寬度沿z方向從互連開口360的頂部至互連開口360的底部縮小。在一些實施例中，互連開口360的寬度沿z方向增加。在一些實施例中，互連開口360的寬度沿z方向大致相同。
在一些實施例中，圖案化製程包含進行微影製程，以形成具有開口367(大致對齊閘極結構230B的金屬閘極堆疊物232)的圖案化遮罩層365，並進行蝕刻製程，以將圖案化遮罩層365中定義的圖案轉移至下方介電層(此處為層間介電層292、接觸蝕刻停止層294、層間介電層254和接觸蝕刻停止層264)。用於形成圖案化遮罩層365和互連開口360的圖案化製程相似於上述用於形成圖案化遮罩層278及互連開口300A和300B的圖案化製程。在一些實施例中，圖案化遮罩層365為圖案化光阻層。在這些實施例中，將圖案化光阻層用作蝕刻遮罩，以移除下方介電層透過開口367暴露的部分。在一些實施例中，圖案化光阻層形成於遮罩層上方，遮罩層在形成光阻層之前形成於下方介電層上方，且將圖案化光阻層用作蝕刻遮罩，以移除遮罩層形成於下方介電層上方的部分，進而形成圖案化遮罩層365。在這些實施例中，將圖案化遮罩層用作蝕刻遮罩，以移除下方介電層透過開口367暴露的部分。可進行各種選擇性蝕刻製程，以形成互連開口360。舉例來說，蝕刻製程可包含相對於圖案化遮罩層365和接觸蝕刻停止層294選擇性蝕刻層間介電層292的第一蝕刻，使得第一蝕刻到達接觸蝕刻停止層294時停止；相對於層間介電層294和254選擇性蝕刻接觸蝕刻停止層294的第二蝕刻，使得第二蝕刻到達層間介電層254時停止；相對於接觸蝕刻停止層294和264選擇性蝕刻層間介電層254的第三蝕刻，使得第三蝕刻到達接觸蝕刻停止層264時停止；相對於層間介電層294和254及閘極結構230B的金屬閘極堆疊物232選擇性蝕刻接觸蝕刻停止層264的第四蝕刻，使得第四蝕刻到達金屬閘極堆疊物232時停止。在一些實施例中，第一蝕刻、第二蝕刻、第三蝕刻和第四蝕刻可被配置為如本文描述的輕微過蝕刻。在一些實施例中，蝕刻製程可包含用於蝕刻接觸蝕刻停止層294和264的多個步驟。在一些實施例中，蝕刻製程使用有著在層間介電層294和254與接觸蝕刻停止層294和264之間低蝕刻選擇性的蝕刻劑，使得互連開口360在例如基於時間的單一蝕刻步驟中形成。在一些實施例中，在蝕刻製程之後，(在一些實施例中，透過光阻剝離製程)從層間介電層292移除圖案化遮罩層365。在一些實施例中，在蝕刻層間介電層292、接觸蝕刻停止層294、層間介電層254及/或接觸蝕刻停止層264期間，移除圖案化遮罩層365。
請參照第13圖，導通孔阻障層370(也被稱為導通孔襯墊層)形成於積體電路裝置200上方。舉例來說，導通孔阻障層370形成於層間介電層292的頂表面、導通孔350A和350B的頂表面、互連開口360的側壁362和364及互連開口360的底部366上方。導通孔阻障層370形成於互連開口360中，且部分填充互連開口360。在所示的實施例中，導通孔阻障層370在層間介電層292的頂表面及導通孔350A和350B的頂表面上方具有厚度t12，且在互連開口360的側壁362和364上方具有厚度t13。在所示的實施例中，厚度t12大於厚度t13。舉例來說，厚度t12在約4nm至約8nm，且厚度t13在約1nm至約3nm。在一些實施例中，導通孔阻障層370順應性沉積於積體電路裝置200上方，使得厚度t12大致等於厚度t13。在一些實施例中，取決於製程條件，厚度t12小於厚度t13。導通孔阻障層370包含促進介電材料(此處為層間介電層292、接觸蝕刻停止層294、層間介電層254和接觸蝕刻停止層264)與後續形成用於填充互連開口360的剩下部分的金屬材料之間的黏著性的材料。舉例來說，導通孔阻障層370包含鈦、鈦合金、鉭、鉭合金、鈷、鈷合金、釕、釕合金、鉬、鉬合金、鎢、鎢合金、其他合適配置以促進及/或增強金屬材料與介電材料之間的黏著性的成分或前述之組合。在所示的實施例中，導通孔阻障層370包含鉭和氮(例如氮化鉭)、鈦和氮(例如氮化鈦)、鎢和氮(例如氮化鎢)或鎢。在一些實施例中，導通孔阻障層370包含多層。舉例來說，導通孔阻障層370包含第一子層和設置於第一子層上方的第二子層，第一子層包含鈦，且第二子層包含氮化鈦。在另一範例中，導通孔阻障層370可包含第一子層和第二子層，第一子層包含鉭，且第二子層包含氮化鉭。導通孔阻障層370透過物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或前述之組合沉積。在一些實施例中，導通孔阻障層370相似於導通孔阻障層335，且透過相似於上述用於形成導通孔阻障層335的製程形成。
請參照第14圖，導通孔塊狀層375形成於導通孔阻障層370上方。導通孔塊狀層375形成並填充互連開口360的剩下部分。在所示的實施例中，導通孔塊狀層375設置於層間介電層292的頂表面和導通孔350A和350B的頂表面上方並覆蓋層間介電層292的頂表面和導通孔350A和350B的頂表面。導通孔塊狀層375包含鎢、鎢合金、釕、釕合金、鈷、鈷合金、銅、銅合金、鋁、鋁合金、銥、銥合金、鈀、鈀合金、鉑、鉑合金、鎳、鎳合金、其他低電阻金屬成分及/或前述之合金或前述之組合。在所示的實施例中，導通孔塊狀層375包含鎢。導通孔塊狀層375物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電電鍍、其他合適的沉積製程或前述之組合沉積。在一些實施例中，導通孔塊狀層375相似於導通孔塊狀材料340，且透過相似於上述用於形成導通孔塊狀材料340的製程形成。舉例來說，進行毯覆式沉積製程(例如毯覆式化學氣相沉積)，以在導通孔阻障層370上方沉積導通孔塊狀層375。
請參照第15圖，進行化學機械研磨製程及/或其他平坦化製程，以移除(例如設置於層間介電層292的頂表面和導通孔350A和350B的頂表面上方的)多餘的導通孔塊狀層375和導通孔阻障層370，以形成多層互連部件250的導通孔380。導通孔380包含在平坦化製程之後保留在互連開口360中的導通孔塊狀層375和導通孔阻障層370，這些部件可分別被稱為導通孔塊狀層375’和導通孔阻障層370’。導通孔380將閘極結構230B的金屬閘極堆疊物232電性耦接及/或物理耦接至多層互連部件250的導電部件，例如多層互連部件250的金屬層的第三導線(例如第一金屬層(M1))。因此，導通孔380可被稱為導通孔至閘極。導通孔380延伸通過層間介電層292、接觸蝕刻停止層294、層間介電層254和接觸蝕刻停止層264。導通孔380沿x方向具有寬度x4，且沿z方向具有厚度t11。在所示的實施例中，厚度t11大於導通孔350A和350B的厚度t6，且寬度x4小於小於導通孔350A和350B的寬度x1。化學機械研磨製程可將導通孔380的頂表面平坦化，使得層間介電層292的頂表面、導通孔350A和導通孔350B的頂表面及導通孔380的頂表面為大致平坦表面。
請參照第16圖，例如透過形成多層互連部件250的額外的介電層和金屬層，可繼續多層互連部件250的製造。舉例來說，接觸蝕刻停止層390(相似於接觸蝕刻停止層262、264和294)形成於層間介電層292、導通孔350A、350B和380上方，且層間介電層392(相似於層間介電層252、254和292)形成於接觸蝕刻停止層390上方，且一個或多個導線(例如導線394A、394B和394C)形成於層間介電層392和接觸蝕刻停止層390中。導線394A-394C包含鎢、釕、鈷、銅、鋁、銥、鈀、鉑、鎳、低電阻金屬成分、前述之合金或前述之組合。在一些實施例中，形成導線394A-394C的步驟包含進行微影和蝕刻製程，以形成層間介電層392和接觸蝕刻停止層390中的三個互連開口(此處暴露出導通孔350A、350B和380)，以導電材料填充互連開口，並進行平坦化製程移除多餘的導電材料，使得導電材料和層間介電層392具有大致平坦表面。互連開口具有透過層間介電層392(和接觸蝕刻停止層390)定義的側壁和透過個別導通孔定義的底部。導電材料透過沉積製程(例如物理氣相沉積、化學氣相沉積、原子層沉積及/或其他合適的沉積製程)及/或退火製程形成。在一些實施例中，導線394A-394C包含塊狀層(也被稱為導電插塞)。在一些實施例中，導線394A-394C包含阻障層、黏著層及/或其他合適設置於塊狀層與層間介電層392(和接觸蝕刻停止層390)之間的層。在這些實施例中，阻障層及/或黏著層順應於互連開口，使得阻障層及/或黏著層設置於層間介電層392(和接觸蝕刻停止層390)上，且塊狀層設置於阻障層及/或黏著層上。在一些實施例中，阻障層、黏著層及/或其他合適層包含鈦、鈦合金(例如TiN)、鉭、鉭合金(例如TaN)、其他合適的成分或前述之組合。在所示的實施例中，導線394A-394C具有矩形剖面。舉例來說，導線394A-394C具有大致平坦底表面、大致平坦頂表面和大致平坦側壁。在一些實施例中，導線394A-394C的側壁為漸縮的，使得導線394A-394C的厚度從層間介電層390的頂表面至層間介電層292的頂表面縮小。再者，在所示的實施例中，導線394A物理接觸導通孔350A，導線394B物理接觸導通孔350B，且導線394C物理接觸導通孔380。在一些實施例中，導線394A和導線394B分別將磊晶源極/汲極部件240B和240C電性耦接至第一電壓，而導線394C將金屬閘極堆疊物232電性耦接至第二電壓。
在第16圖中，多層互連部件250包含金屬層(M0)(其包含源極/汲極接點282A和282B)、金屬層(M1)(鰭包含導線394A-394C)和物理及電性連接金屬層(M0)和金屬層(M1)的導通孔層(V0)(其包含導通孔350A、350B和380)。金屬層(M0)為最低、多層互連部件250的最底部接觸/金屬層，且物理接觸基底層級的裝置部件(例如源極/汲極部件及/或閘極結構)，導通孔層(V0)為最低、多層互連部件250的最底部導通孔層，且金屬層(M1)為第二低、多層互連部件250的第二最底部接觸/金屬層。金屬層(M0)也可被稱為接觸層、區域互連層或裝置層級接觸層。在所示的實施例中，導通孔380直接且物理接觸閘極結構230B。在一些實施例中，金屬層(M0)更包含設置於導通孔380與閘極結構230B之間的閘極接點，其中導通孔380物理接觸閘極接點，且閘極接點物理接觸閘極結構230B。在這些實施例中，閘極接點可被配置為相似於源極/汲極接點282A和282B。舉例來說，閘極接點可包含設置於接觸阻障層(例如接觸阻障層284)上方的接觸塊狀層(例如接觸塊狀層286)。在這些實施例中，相較於源極/汲極接點282A和282B的接觸塊狀層286，在形成導通孔380時，不將閘極接點的接觸塊狀層凹陷，使得閘極接點的接觸阻障層不沿導通孔380的側壁的一部分設置。在一些實施例中，相似於導通孔350A和350B，本發明實施例考慮了在形成導通孔380之前，將閘極接點的接觸塊狀層凹陷，使得導通孔380延伸至閘極接點中。雖然並未圖示，可以理解的是，多層互連部件250可包含形成於金屬層(M1)上方的額外金屬層及/或導通孔層，例如設置於金屬層(M1)上方的導通孔層(V2)、設置於導通孔層(V2)上方的金屬層(M2)，以此類推，以提供所期望用於積體電路裝置200的電性連接。接著，可繼續製造多層互連部件250。舉例來說，可在金屬層(M1)上方形成多層互連部件250的額外層級，例如金屬層(M2)至金屬層(Mn)，其中n代表多層互連部件250中的金屬層的數量，且金屬層(M2)至金屬層(Mn)各包含設置於介電材料中的導線，例如導線394A-394C。可製造導通孔(相似於導通孔350A和350B)以直接連接至相鄰金屬層，例如金屬層(M2)至金屬層(M3)。在一些實施例中，導通孔可連接非相鄰金屬層。
從以上描述，可以看出本發明實施例描述的導通孔提供勝於重統導通孔的許多優點。然而，可以理解的是，其他實施例可提供額外的優點，且本文並不需要揭露所有優點，且所有實施例並不需要特定優點。優點之一為提供有不同配置(特別來說，不同的界面配置)的導通孔至接點和導通孔至閘極，以最佳化縮小接觸電阻。舉例來說，導通孔至接點為至少部分無阻障層，以增加導通孔至接點開口的尺寸，進而改善了導通孔至接點開口的金屬填充(在一些實施例中，減少或消除導通孔至接點中的空隙)，並縮小導通孔至接點電阻，而導通孔至閘極具有導通孔阻障層，以確保最小的導通孔至閘極電阻。本發明實施例注意到，當在導通孔至接點和導通孔至閘極中使用導通孔阻障層時，導通孔至接點中的界面(例如導通孔阻障層與源極/汲極接點之間)無法像導通孔至閘極中的界面(例如導通孔阻障層與金屬閘極之間)達到相同的縮小電阻，且當導通孔阻障層結合至導通孔至接點時，導通孔至接點中的導通孔阻障層提供的任何電阻縮小都不會顯著超過在導通孔至接點中形成空隙的風險。從導通孔至接點移除導通孔阻障層進而降低任何形成空隙的風險，且進而將導通孔至接點的電阻以及(甚至更多)具有導通孔阻障層的導通孔至接點的電阻最小化。舉例來說，本文具有導通孔阻障層的導通孔至接點可具有空隙，導致導通孔至接點的增加電阻大於將導通孔阻障層加入後所提供的任何電阻降低。在另一範例中，如本文所揭露，導通孔至接點的導通孔塊狀材料透過由下而上沉積製程形成，表現低電阻特性。在另一範例中，在由下而上沉積製程之後，形成導通孔阻障層和額外的導通孔塊狀層確保導通孔至接點開口的完全填充(考慮了由下而上沉積製程導致的成長變異)及/或將導通孔塊狀層的內部應力最小化，且進而減少或消除在平坦化及/或其他後續加工期間的導通孔塊狀層的破裂。因此，本發明實施例的導通孔製造方法考慮了各種導通孔界面需求及/或考量因素。
本揭露提供許多不同的實施例。一例示性的互連結構包含設置於介電層中的第一源極/汲極接點和第二源極/汲極接點。第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件。具有第一導通孔層配置的第一導通孔、有第二導通孔層配置的第二導通孔和具有第三導通孔層配置的第三導通孔設置於介電層中。第一導通孔和第二導通孔分別延伸至第一源極/汲極接點和第二源極/汲極接點中並物理接觸第一源極/汲極接點和第二源極/汲極接點。第一導通孔的第一厚度相同於第二導通孔的第二厚度。第三導通孔物理接觸閘極結構，閘極結構設置於第一源極/汲極接點與第二源極/汲極接點之間。在一些實施例中，第一導通孔包含設置於第一下部上方的第一上部，且第二導通孔包含設置於第二下部上方的第二上部。在這些實施例中，介電層物理接觸第一上部的側壁，且第一源極/汲極接點物理接觸第一下部的側壁，以及介電層物理接觸第二上部的側壁，且第二源極/汲極接點物理接觸第二下部的側壁。在一些實施例中，第一導通孔和第二導通孔各具有沿第一方向的第一剖面輪廓及沿第二方向的第二剖面輪廓。第一方向不同於第二方向，且第一剖面輪廓不同於第二剖面輪廓。在一些實施例中，第一導通孔和第二導通孔沿第一方向分別與第一源極/汲極接點和第二源極/汲極接點各具有第一底部界面輪廓，且沿第二方向分別與第一源極/汲極接點和第二源極/汲極接點各具有第二底部界面輪廓。第一方向不同於第二方向，第一底部界面輪廓透過大致平坦表面定義，且第二底部界面輪廓透過大致曲面定義。
在一些實施例中，介電層包含第一層間介電層、設置於第一層間介電層上方的第二層間介電層及設置於第一層間介電層與第二層間介電層之間的接觸蝕刻停止層。第一源極/汲極接點和第二源極/汲極接點設置於第一層間介電層中且延伸通過第一層間介電層。第一導通孔和第二導通孔設置於第二層間介電層和接觸蝕刻停止層中並延伸通過第二層間介電層和接觸蝕刻停止層。在一些實施例中，第一導通孔的第一部分延伸至第一源極/汲極接點中物理接觸接觸蝕刻停止層的底表面，且第二導通孔的第二部分延伸至第二源極/汲極接點物理接觸接觸蝕刻停止層的底表面。
在一些實施例中，具有第一導通孔層配置的第一導通孔包含第一導通孔塊狀層、設置於第一導通孔塊狀層上方的第二導通孔塊狀層及設置於第一導通孔塊狀層與第二導通孔塊狀層之間的導通孔阻障層。第一導通孔塊狀層物理接觸介電層，且導通孔阻障層更設置於第二導通孔塊狀層與介電層之間。再者，在這些實施例中，具有第二導通孔層配置的第二導通孔包含物理接觸介電層的第三導通孔塊狀層。第一導通孔塊狀層和第三導通孔塊狀層包含相同材料，第三導通孔塊狀層具有第二厚度，且第一導通孔塊狀層具有小於第一厚度的第三厚度。在一些實施例中，第一源極/汲極接點包含第一接觸阻障層和第一接觸塊狀層，且第二源極/汲極接點包含第二接觸阻障層和第二接觸塊狀層。在一些實施例中，第一接觸阻障層的第一部分設置於第一接觸塊狀層與介電層之間，且第一接觸阻障層的第二部分設置於第一導通孔塊狀層與介電層之間。在一些實施例中，第二接觸阻障層的第一部分設置於第二接觸塊狀層與介電層之間，且第二接觸阻障層的第二部分設置於第三導通孔塊狀層與介電層之間。
在一些實施例中，具有第一導通孔層配置的第一導通孔包含第一導通孔塊狀層、設置於第一導通孔塊狀層上方的第二導通孔塊狀層及設置於第一導通孔塊狀層與第二導通孔塊狀層之間的第一導通孔阻障層。一導通孔塊狀層物理接觸介電層，且第一導通孔阻障層更設置於第二導通孔塊狀層與介電層之間。再者，在這些實施例中，具有第二導通孔層配置的第二導通孔包含第三導通孔塊狀層、設置於第三導通孔塊狀層上方的第四導通孔塊狀層及設置於第三導通孔塊狀層與第四導通孔塊狀層之間的第二導通孔阻障層。第三導通孔塊狀層物理接觸介電層，且第二導通孔阻障層更設置於第四導通孔塊狀層與介電層之間。在一些實施例中，第一導通孔塊狀層和第三導通孔塊狀層包含第一材料，第二導通孔塊狀層和第四導通孔塊狀層包含第二材料，且第一導通孔阻障層和第二導通孔阻障層包含第三材料。在一些實施例中，第一導通孔阻障層與基底之間的第一距離不同於第二導通孔阻障層與基底之間的第二距離。在一些實施例中，第一源極/汲極接點包含第一接觸阻障層和第一接觸塊狀層，且第二源極/汲極接點包含第二接觸阻障層和第二接觸塊狀層。第一接觸阻障層的第一部分設置於第一接觸塊狀層與介電層之間，且第一接觸阻障層的第二部分設置於第一導通孔塊狀層與介電層之間。第二源極/汲極接點包含第二接觸阻障層和第二接觸塊狀層，其中第二接觸阻障層的第一部分設置於第二接觸塊狀層與介電層之間，且第二接觸阻障層的第二部分設置於第三導通孔塊狀層與介電層之間。
一例示性的裝置包含設置於基底上方的閘極結構。閘極結構設置於第一源極/汲極部件與第二源極/汲極部件之間。此裝置更包含設置於介電層中的第一源極/汲極接點和第二源極/汲極接點。第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件。此裝置更包含設置於介電層中的第一導通孔、第二導通孔和第三導通孔。第一導通孔物理接觸第一源極/汲極接點，第二導通孔物理接觸第二源極/汲極接點，且第三導通孔物理接觸閘極結構。第一導通孔包含第一金屬填充層，第一金屬填充層具有物理接觸介電層的第一側壁。第二導通孔包含第二金屬填充層，第二金屬填充層具有物理接觸介電層的第二側壁。第三導通孔包含設置於金屬阻障層上方的第三金屬填充層。金屬阻障層設置於第三金屬填充層與介電層之間，使得第三金屬填充層的第三側壁不物理接觸介電層。在一些實施例中，第一導通孔和第二導通孔具有沿第一方向的第一剖面輪廓及沿第二方向的第二剖面輪廓。第一方向不同於第二方向。第一導通孔的第一底部和第二導通孔的第二底部在第一剖面輪廓中具有大致平坦表面以及在第二剖面輪廓中具有大致曲面。
在一些實施例中，金屬阻障層為第一金屬阻障層。在這些實施例中，第一導通孔具有包含第一金屬填充層的第一部分和設置於第一部分上方的第二部分。第二部分包含設置於第二金屬阻障層上方的第四金屬填充層，第二金屬阻障層設置於第四金屬填充層與介電層之間，使得第四金屬填充層的第四側壁不物理接觸介電層，且第二金屬阻障層設置於第一金屬填充層與第四金屬填充層之間。在一些實施例中，第一導通孔和第二導通孔具有第一厚度，第一金屬填充層具有小於第一厚度的第二厚度，且第二金屬填充層具有等於第一厚度的第三厚度。在一些實施例中，第二導通孔具有包含第二金屬填充層的第三部分和設置於第三部分上方的第四部分。第四部分包含設置於第三金屬阻障層上方的第五金屬填充層，第三金屬阻障層設置於第五金屬填充層與介電層之間，使得第五金屬填充層的第五側壁不物理接觸介電層，且第三金屬阻障層設置於第二金屬填充層與第五金屬填充層之間。在一些實施例中，第一導通孔和第二導通孔具有第一厚度，第一金屬填充層具有小於第一厚度的第二厚度，第二金屬填充層具有小於第一厚度的第三厚度，且第三厚度不同於第二厚度。
在一些實施例中，第一源極/汲極接點包含設置於第一接觸阻障層上方的第一接觸塊狀層，且第二源極/汲極接點包含設置於第二接觸阻障層上方的第二接觸塊狀層。第一金屬填充層的第一側壁的第一部分物理接觸介電層，且第一金屬填充層的第一側壁的第二部分物理接觸第一接觸阻障層，使得第一接觸阻障層設置於第一金屬填充層的第一側壁的第二部分與介電層之間。第二金屬填充層的第二側壁的第三部分物理接觸介電層，且第二金屬填充層的第二側壁的第四部分物理接觸第二接觸阻障層，使得第二接觸阻障層設置於第二金屬填充層的第二側壁的第四部分與介電層之間。
一例示性的方法包含在介電層中形成第一源極/汲極接點和第二源極/汲極接點。第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件。此方法更包含在介電層中形成第一通孔開口和第二通孔開口。第一通孔開口暴露出第一源極/汲極接點，且第二通孔開口暴露出第二源極/汲極接點。此方法更包含將第一源極/汲極接點和第二源極/汲極接點凹陷，以延伸第一通孔開口和第二通孔開口，並進行由下而上沉積製程，以在第一通孔開口中形成第一導通孔塊狀層及在第二通孔開口中形成第二導通孔塊狀層。第一導通孔塊狀層的第一厚度不同於第二導通孔塊狀層的第二厚度。此方法更包含在第一導通孔塊狀層和第二導通孔塊狀層上方形成第一導通孔阻障層，在第一導通孔阻障層上方形成第三導通孔塊狀層，以及進行平坦化製程，以移除任何設置於介電層的頂表面上方的第三導通孔塊狀層、第一導通孔阻障層、第二導通孔塊狀層和第一導通孔塊狀層，進而形成具有第三厚度和第一導通孔層配置的第一導通孔及具有第三厚度和第二導通孔層配置的第二導通孔，第二導通孔層配置不同於第一導通孔層配置。此方法更包含在介電層中形成暴露閘極結構的第三通孔開口，形成第二導通孔阻障層部分填充第三通孔開口，在第二導通孔阻障層上方形成第四導通孔塊狀層。第四導通孔塊狀層填充第三通孔開口的剩下部分。此方法更包含進行平坦化製程，以移除任何設置於介電層的頂表面上方的第四導通孔塊狀層和第二導通孔阻障層，進而形成具有第三導通孔層配置的第三導通孔，第三導通孔層配置不同於第一導通孔層配置和第二導通孔層配置。在一些實施例中，在介電層中形成第一通孔開口和第二通孔開口的步驟包含進行乾蝕刻製程；以及將第一源極/汲極接點和第二源極/汲極接點凹陷的步驟包含進行濕蝕刻製程。在一些實施例中，第一源極/汲極接點和第二源極/汲極接點各包含設置於接觸阻障層上方的接觸塊狀層；以及將第一源極/汲極接點和第二源極/汲極接點凹陷的步驟包含蝕刻接觸塊狀層而大致不蝕刻接觸阻障層。在一些實施例中，形成第三導通孔塊狀層及形成第四導通孔塊狀層的步驟各包含進行毯覆式沉積製程。
另一例示性方法包含在第一介電層中形成連接至源極/汲極部件的源極/汲極接點，形成連接至源極/汲極接點的第一導通孔以及形成連接至閘極結構的第二導通孔。形成第一導通孔的步驟包含在第一介電層上方形成第二介電層，以及在第二介電層中形成第一通孔開口。第一通孔開口暴露出源極/汲極接點。形成第一導通孔的步驟包含將源極/汲極接點凹陷，以延伸第一通孔開口，進行由下而上沉積製程，使第一金屬層填充延伸的第一通孔開口，在第一金屬層和第二介電層上方形成第二金屬層，在第二金屬層上方形成第三金屬層，以及進行平坦化製程以移除任何設置於第二介電層的頂表面上方的第一金屬層、第二金屬層和第三金屬層。形成第二導通孔的步驟包含在第二介電層和第一介電層中形成第二通孔開口。第二通孔開口暴露出閘極結構。形成第二導通孔的步驟更包含形成第四金屬層，以部分填充第二通孔開口，以及在第四金屬層上方形成第五金屬層，以填充第二通孔開口的剩下部分。在一些實施例中，形成第一金屬層的步驟包含形成第一含鎢層，且形成第三金屬層的步驟包含形成第二含鎢層。在一些實施例中，形成第二金屬層的步驟包含形成含鈦層。
在一些實施例中，延伸的第一通孔開口具有沿第一方向的第一剖面輪廓及沿第二方向的第二剖面輪廓。第一方向不同於第二方向。在這些實施例中，延伸的第一通孔開口的底部在第一剖面輪廓中透過大致平坦表面定義以及在第二剖面輪廓中透過大致曲線表面定義。在一些實施例中，形成第二金屬層的步驟包含沉積第一黏著層，以及在第一黏著層上方沉積第二黏著層。在這些實施例中，第一黏著層可包含鈦，且第二黏著層可包含鈦和氮。在一些實施例中，第一金屬層完全填充第一通孔開口，使得第一導通孔包含第一金屬層。在一些實施例中，形成第一金屬層的步驟包含以第一金屬層填充第一通孔開口的底部，使得第一通孔開口的上部在形成第一金屬層之後維持不變。在這些實施例中，形成第二金屬層的步驟包含以第二金屬層部分填充第一通孔開口的上部，且形成第三金屬層的步驟包含以第三金屬層填充第一通孔開口的上部的剩下部分。
在一些實施例中，形成第一通孔開口的步驟包含進行乾蝕刻製程，以及將第一源極/汲極接點凹陷的步驟包含進行濕蝕刻製程。在一些實施例中，源極/汲極接點包含設置於金屬黏著層上方的金屬填充層，且將源極/汲極接點凹陷的步驟包含蝕刻金屬填充層而大致不蝕刻金屬黏著層。在一些實施例中，閘極結構沿第一方向具有第一尺寸，且沿大致垂直於第一方向的第二方向具有第二尺寸。在這些實施例中，將源極/汲極接點凹陷以延伸第一通孔開口的步驟使第二介電層下方的第一通孔開口沿第二方向延伸，而不使第二介電層下方的第一通孔開口沿第一方向延伸。在一些實施例中，第一尺寸為閘極長度，且第二尺寸為閘極寬度。
在一些實施例中，源極/汲極接點為第一源極/汲極接點，且源極/汲極部件為第一源極/汲極部件。在這些實施例中，此方法可更包含形成第二源極/汲極接點連接至在第一介電層中的第二源極/汲極部件。閘極結構設置於第一源極/汲極部件與第二源極/汲極部件之間。在這些實施例中，此方法可更包含在第二介電層中形成連接至第二源極/汲極接點的第三導通孔，同時形成連接至第一源極/汲極接點的第一導通孔。形成第三導通孔的步驟包含在第二介電層中形成第三通孔開口。第三通孔開口暴露出第二源極/汲極接點。形成第三導通孔的步驟更包含將第二源極/汲極接點凹陷，以延伸第三通孔開口，進行由下而上沉積製程，使第一金屬層填充延伸的第三通孔開口，在第一金屬層和第二介電層上方形成第二金屬層，在第二金屬層上方形成第三金屬層，以及進行平坦化製程以移除任何設置於第二介電層的頂表面上方的第一金屬層、第二金屬層和第三金屬層。在一些實施例中，第一金屬層部分填充第一通孔開口且完全填充第三通孔開口，並延伸於第二介電層上方，進而形成設置於第一通孔開口中的第一金屬層的第一部分和設置於第三通孔開口中的第一金屬層的第二部分。在一些實施例中，第二金屬層部分填充第一通孔開口且設置於第一金屬層設置於第一通孔開口中的第一部分上方，且第二金屬層設置於第一金屬層設置於第三通孔開口中的第二部分上方。在一些實施例中，第三金屬層部分填充第一通孔開口的剩下部分，且設置於第二金屬層上方。
另一例示性裝置包含設置於基底上方的閘極結構。閘極結構設置於第一源極/汲極部件與第二源極/汲極部件之間。此裝置更包含設置於介電層中的第一源極/汲極接點和第二源極/汲極接點。第一源極/汲極接點物理接觸第一源極/汲極部件，且第二源極/汲極接點物理接觸第二源極/汲極部件。此裝置更包含設置於介電層中的第一導通孔、第二導通孔和第三導通孔。第一導通孔物理接觸第一源極/汲極接點，第二導通孔物理接觸第二源極/汲極接點，且第三導通孔物理接觸閘極結構。第一導通孔和第二導通孔各包含第一金屬填充層，第一金屬填充層物理接觸介電層。第三導通孔具有金屬填充層和金屬黏著層。金屬黏著層設置於第二金屬填充層與介電層之間。在一些實施例中，金屬黏著層為第一金屬黏著層，第一導通孔具有第一金屬填充層物理接觸介電層的第一部分，且第一導通孔具有設置於第一金屬填充層與介電層之間的第二金屬黏著層的第二部分。在一些實施例中，第一源極/汲極接點和第二源極/汲極接點各包含設置於第三金屬填充層與介電層之間的第三金屬黏著層。在這些實施例中，第一導通孔更包含設置於第一金屬填充層與介電層之間的第三金屬黏著層的第三部分，且第二導通孔包含設置於第一金屬填充層與介電層之間的第三金屬黏著層的一部分。在一些實施例中，第一導通孔和第二導通孔具有沿第一方向的第一剖面輪廓及沿第二方向的第二剖面輪廓。第一方向不同於第二方向。在這些實施例中，第一導通孔的底部和第二導通孔的底部在第一剖面輪廓中透過大致平坦表面定義以及在第二剖面輪廓中透過大致曲線表面定義。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:方法 20,30,40,50,60,70,80,90,100,110,120:方塊 200,300:積體電路裝置 210:基底 230A,230B,230C:閘極結構 232:金屬閘極堆疊物 236:閘極間隙壁 240A,240B,240C,240D:磊晶源極/汲極部件 250:多層互連部件 252,254,292,392:層間介電層 262,264,294,390:接觸蝕刻停止層 270A,270B,300A,300B,360:互連開口 272A,272B,274A,274B,302A,302B,304A,304B,312A,312B,313A,313B,314A,314B,315A,315B,362,364:側壁 276A,276B,306A,306B,316A,316B,366:底部 278,308,365:圖案化遮罩層 279A,279B,309A,309B,367:開口 280:矽化物層 282A,282B:源極/汲極接點 284:接觸阻障層 286:接觸塊狀層 310A,310B:上部 311A,311B:下部 318A,318B:曲面側壁 320A,320B:接觸蝕刻停止層表面 330,340:導通孔塊狀材料 330’,340’,375,375’:導通孔塊狀層 332A,332B:頂表面 335,335’,370,370’:導通孔阻障層 350A,350B,380:導通孔 394A,394B,394C:導線 AL,BL:導通孔下部 AU-1,AU-2,BU,BU-1,BU-2:導通孔上部 d1,d2,d1’:深度 h1,h2,h3:高度 t1,t2,t3,t4,t5,t6,t7,t8,t9,t10,t11,t12,t13:厚度 x1,x2,x3,x4,y1,y2,y3,y4:寬度 Δh:高度變異
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A和1B圖為依據本發明實施例的各方面之製造多層互連結構的一部分的方法的流程圖。 第2-6、7A-11A、7B-11B、7C-11C和12-16圖為依據本發明一些實施例，例如透過用於製造第1A和1B圖的積體電路裝置的多層互連結構的方法，在製造多層互連結構的各個階段時，一部分或整體的積體電路裝置的局部概略視圖。 第17A-17C圖為依據本發明其他實施例，可透過第1A和1B圖的方法製造之具有多層互連結構的一部分或整體的積體電路裝置的局部概略視圖。
200:積體電路裝置
210:基底
230A,230B,230C:閘極結構
232:金屬閘極堆疊物
236:閘極間隙壁
240A,240B,240C,240D:磊晶源極/汲極部件
250:多層互連部件
252,254,292,392:層間介電層
262,264,294,390:接觸蝕刻停止層
280:矽化物層
282A,282B:源極/汲極接點
284:接觸阻障層
286:接觸塊狀層
330,340:導通孔塊狀材料
335:導通孔阻障層
350A,350B,380:導通孔
394A,394B,394C:導線

Claims (20)

  1. 一種半導體裝置，包括: 一第一源極/汲極接點，設置於一介電層中，其中該第一源極/汲極接點物理接觸一第一源極/汲極部件； 一第二源極/汲極接點，設置於該介電層中，其中該第二源極/汲極接點物理接觸一第二源極/汲極部件； 一第一導通孔，設置於該介電層中，且具有一第一導通孔層配置，其中該第一導通孔延伸至該第一源極/汲極接點中並物理接觸該第一源極/汲極接點；以及 一第二導通孔，設置於該介電層中，且具有一第二導通孔層配置，其中該第二導通孔延伸至該第二源極/汲極接點中並物理接觸該第二源極/汲極接點，該第一導通孔層配置不同於該第二導通孔層配置，且該第一導通孔的一第一厚度相同於該第二導通孔的一第二厚度。
  2. 如請求項1之半導體裝置，其中: 該第一導通孔包含設置於一第一下部上方的一第一上部，其中該介電層物理接觸該第一上部的側壁，且該第一源極/汲極接點物理接觸該第一下部的側壁；以及 該第二導通孔包含設置於一第二下部上方的一第二上部，其中該介電層物理接觸該第二上部的側壁，且該第二源極/汲極接點物理接觸該第二下部的側壁。
  3. 如請求項1之半導體裝置，其中該第一導通孔和該第二導通孔各具有沿一第一方向的一第一剖面輪廓及沿一第二方向的一第二剖面輪廓，其中該第一方向不同於該第二方向，且該第一剖面輪廓不同於該第二剖面輪廓。
  4. 如請求項1之半導體裝置，其中: 該第一導通孔和該第二導通孔沿一第一方向分別與該第一源極/汲極接點和該第二源極/汲極接點各具有一第一底部界面輪廓，且沿一第二方向分別與該第一源極/汲極接點和該第二源極/汲極接點各具有一第二底部界面輪廓；以及 該第一方向不同於該第二方向，該第一底部界面輪廓透過一大致平坦表面定義，且該第二底部界面輪廓透過一大致曲面定義。
  5. 如請求項1之半導體裝置，其中: 該介電層包含一第一層間介電層、設置於該第一層間介電層上方的一第二層間介電層及設置於該第一層間介電層與該第二層間介電層之間的一接觸蝕刻停止層； 該第一源極/汲極接點和該第二源極/汲極接點設置於該第一層間介電層中且延伸通過該第一層間介電層；以及 該第一導通孔和該第二導通孔設置於該第二層間介電層和該接觸蝕刻停止層中並延伸通過該第二層間介電層和該接觸蝕刻停止層，其中該第一導通孔的一第一部分延伸至該第一源極/汲極接點中物理接觸該接觸蝕刻停止層的底表面，且該第二導通孔的一第二部分延伸至該第二源極/汲極接點物理接觸該接觸蝕刻停止層的底表面。
  6. 如請求項1之半導體裝置，其中: 具有該第一導通孔層配置的該第一導通孔包含: 一第一導通孔塊狀層； 一第二導通孔塊狀層，設置於該第一導通孔塊狀層上方；及 一導通孔阻障層，設置於該第一導通孔塊狀層與該第二導通孔塊狀層之間，其中該第一導通孔塊狀層物理接觸該介電層，且該導通孔阻障層更設置於該第二導通孔塊狀層與該介電層之間；以及 具有該第二導通孔層配置的該第二導通孔包含: 一第三導通孔塊狀層，物理接觸該介電層，其中該第一導通孔塊狀層和該第三導通孔塊狀層包含相同材料，該第三導通孔塊狀層具有該第二厚度，且該第一導通孔塊狀層具有小於該第一厚度的一第三厚度。
  7. 如請求項6之半導體裝置，其中: 該第一源極/汲極接點包含一第一接觸阻障層和一第一接觸塊狀層，其中該第一接觸阻障層的一第一部分設置於該第一接觸塊狀層與該介電層之間，且該第一接觸阻障層的一第二部分設置於該第一導通孔塊狀層與該介電層之間；以及 該第二源極/汲極接點包含一第二接觸阻障層和一第二接觸塊狀層，其中該第二接觸阻障層的一第一部分設置於該第二接觸塊狀層與該介電層之間，且該第二接觸阻障層的一第二部分設置於該第三導通孔塊狀層與該介電層之間。
  8. 如請求項1之半導體裝置，其中: 具有該第一導通孔層配置的該第一導通孔包含: 一第一導通孔塊狀層； 一第二導通孔塊狀層，設置於該第一導通孔塊狀層上方；及 一第一導通孔阻障層，設置於該第一導通孔塊狀層與該第二導通孔塊狀層之間，其中該第一導通孔塊狀層物理接觸該介電層，且該第一導通孔阻障層更設置於該第二導通孔塊狀層與該介電層之間；以及 具有該第二導通孔層配置的該第二導通孔包含: 一第三導通孔塊狀層； 一第四導通孔塊狀層，設置於該第三導通孔塊狀層上方；及 一第二導通孔阻障層，設置於該第三導通孔塊狀層與該第四導通孔塊狀層之間，其中該第三導通孔塊狀層物理接觸該介電層，且該第二導通孔阻障層更設置於該第四導通孔塊狀層與該介電層之間； 其中該第一導通孔塊狀層和該第三導通孔塊狀層包含一第一材料，該第二導通孔塊狀層和該第四導通孔塊狀層包含一第二材料，且該第一導通孔阻障層和該第二導通孔阻障層包含一第三材料；且 其中該第一導通孔阻障層與一基底之間的一第一距離不同於該第二導通孔阻障層與該基底之間的一第二距離。
  9. 如請求項8之半導體裝置，其中: 該第一源極/汲極接點包含一第一接觸阻障層和一第一接觸塊狀層，其中該第一接觸阻障層的一第一部分設置於該第一接觸塊狀層與該介電層之間，且該第一接觸阻障層的一第二部分設置於該第一導通孔塊狀層與該介電層之間；以及 該第二源極/汲極接點包含一第二接觸阻障層和一第二接觸塊狀層，其中該第二接觸阻障層的一第一部分設置於該第二接觸塊狀層與該介電層之間，且該第二接觸阻障層的一第二部分設置於該第三導通孔塊狀層與該介電層之間。
  10. 一種半導體裝置，包括: 一閘極結構，設置於一基底上方，其中該閘極結構設置於一第一源極/汲極部件與一第二源極/汲極部件之間； 一第一源極/汲極接點和一第二源極/汲極接點，設置於一介電層中，其中該第一源極/汲極接點物理接觸該第一源極/汲極部件，且該第二源極/汲極接點物理接觸該第二源極/汲極部件；以及 一第一導通孔、一第二導通孔和一第三導通孔，設置於該介電層中，其中: 該第一導通孔物理接觸該第一源極/汲極接點，該第二導通孔物理接觸該第二源極/汲極接點，且該第三導通孔物理接觸該閘極結構， 該第一導通孔包含一第一金屬填充層，該第一金屬填充層具有物理接觸該介電層的一第一側壁， 該第二導通孔包含一第二金屬填充層，該第二金屬填充層具有物理接觸該介電層的一第二側壁，以及 該第三導通孔包含設置於一金屬阻障層上方的一第三金屬填充層，其中該金屬阻障層設置於該第三金屬填充層與該介電層之間，使得該第三金屬填充層的一第三側壁不物理接觸該介電層。
  11. 如請求項10之半導體裝置，其中: 該金屬阻障層為一第一金屬阻障層；以及 該第一導通孔具有包含該第一金屬填充層的一第一部分和設置於該第一部分上方的一第二部分，其中該第二部分包含設置於一第二金屬阻障層上方的一第四金屬填充層，該第二金屬阻障層設置於該第四金屬填充層與該介電層之間，使得該第四金屬填充層的一第四側壁不物理接觸該介電層，且該第二金屬阻障層設置於該第一金屬填充層與該第四金屬填充層之間。
  12. 如請求項11之半導體裝置，其中該第一導通孔和該第二導通孔具有一第一厚度，該第一金屬填充層具有小於該第一厚度的一第二厚度，且該第二金屬填充層具有等於該第一厚度的一第三厚度。
  13. 如請求項11之半導體裝置，其中: 該第二導通孔具有包含該第二金屬填充層的一第三部分和設置於該第三部分上方的一第四部分，其中該第四部分包含設置於一第三金屬阻障層上方的一第五金屬填充層，該第三金屬阻障層設置於該第五金屬填充層與該介電層之間，使得該第五金屬填充層的一第五側壁不物理接觸該介電層，且該第三金屬阻障層設置於該第二金屬填充層與該第五金屬填充層之間。
  14. 如請求項13之半導體裝置，其中該第一導通孔和該第二導通孔具有一第一厚度，該第一金屬填充層具有小於該第一厚度的一第二厚度，該第二金屬填充層具有小於該第一厚度的一第三厚度，且該第三厚度不同於該第二厚度。
  15. 如請求項10之半導體裝置，其中: 該第一導通孔和該第二導通孔具有沿一第一方向的一第一剖面輪廓及沿一第二方向的一第二剖面輪廓，其中該第一方向不同於該第二方向；以及 該第一導通孔的一第一底部和該第二導通孔的一第二底部在該第一剖面輪廓中具有一大致平坦表面以及在該第二剖面輪廓中具有一大致曲面。
  16. 如請求項10之半導體裝置，其中: 該第一源極/汲極接點包含設置於一第一接觸阻障層上方的一第一接觸塊狀層，且該第二源極/汲極接點包含設置於一第二接觸阻障層上方的一第二接觸塊狀層； 該第一金屬填充層的該第一側壁的一第一部分物理接觸該介電層，且該第一金屬填充層的該第一側壁的一第二部分物理接觸該第一接觸阻障層，使得該第一接觸阻障層設置於該第一金屬填充層的該第一側壁的該第二部分與該介電層之間；以及 該第二金屬填充層的該第二側壁的一第三部分物理接觸該介電層，且該第二金屬填充層的該第二側壁的一第四部分物理接觸該第二接觸阻障層，使得該第二接觸阻障層設置於該第二金屬填充層的該第二側壁的該第四部分與該介電層之間。
  17. 一種半導體裝置的製造方法，包括: 在一介電層中形成一第一源極/汲極接點和一第二源極/汲極接點，其中該第一源極/汲極接點物理接觸一第一源極/汲極部件，且該第二源極/汲極接點物理接觸一第二源極/汲極部件； 在該介電層中形成一第一通孔開口和一第二通孔開口，其中該第一通孔開口暴露出該第一源極/汲極接點，且該第二通孔開口暴露出該第二源極/汲極接點； 將該第一源極/汲極接點和該第二源極/汲極接點凹陷，以延伸該第一通孔開口和該第二通孔開口； 進行一由下而上沉積製程，以在該第一通孔開口中形成一第一導通孔塊狀層及在該第二通孔開口中形成一第二導通孔塊狀層，其中該第一導通孔塊狀層的一第一厚度不同於該第二導通孔塊狀層的一第二厚度； 在該第一導通孔塊狀層和該第二導通孔塊狀層上方形成一第一導通孔阻障層； 在該第一導通孔阻障層上方形成一第三導通孔塊狀層； 進行一平坦化製程，以移除任何設置於該介電層的頂表面上方的該第三導通孔塊狀層、該第一導通孔阻障層、該第二導通孔塊狀層和該第一導通孔塊狀層，進而形成具有一第三厚度和一第一導通孔層配置的一第一導通孔及具有該第三厚度和一第二導通孔層配置的一第二導通孔，該第二導通孔層配置不同於該第一導通孔層配置； 在該介電層中形成暴露一閘極結構的一第三通孔開口； 形成一第二導通孔阻障層部分填充該第三通孔開口； 在該第二導通孔阻障層上方形成一第四導通孔塊狀層，其中該第四導通孔塊狀層填充該第三通孔開口的剩下部分；以及 進行一平坦化製程，以移除任何設置於該介電層的頂表面上方的該第四導通孔塊狀層和該第二導通孔阻障層，進而形成具有一第三導通孔層配置的一第三導通孔，該第三導通孔層配置不同於該第一導通孔層配置和該第二導通孔層配置。
  18. 如請求項17之半導體裝置的製造方法，其中: 在介電層中形成該第一通孔開口和該第二通孔開口的步驟包含進行一乾蝕刻製程；以及 將該第一源極/汲極接點和該第二源極/汲極接點凹陷的步驟包含進行一濕蝕刻製程。
  19. 如請求項17之半導體裝置的製造方法，其中: 該第一源極/汲極接點和該第二源極/汲極接點各包含設置於一接觸阻障層上方的一接觸塊狀層；以及 將該第一源極/汲極接點和該第二源極/汲極接點凹陷的步驟包含蝕刻該接觸塊狀層而大致不蝕刻該接觸阻障層。
  20. 如請求項17之半導體裝置的製造方法，其中形成該第三導通孔塊狀層及形成該第四導通孔塊狀層的步驟各包含進行一毯覆式沉積製程。
TW109133752A 2019-09-30 2020-09-29 半導體裝置及其製造方法 TWI752657B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962907823P 2019-09-30 2019-09-30
US62/907,823 2019-09-30
US16/984,884 2020-08-04
US16/984,884 US11532561B2 (en) 2019-09-30 2020-08-04 Different via configurations for different via interface requirements

Publications (2)

Publication Number Publication Date
TW202121590A true TW202121590A (zh) 2021-06-01
TWI752657B TWI752657B (zh) 2022-01-11

Family

ID=75161401

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109133752A TWI752657B (zh) 2019-09-30 2020-09-29 半導體裝置及其製造方法

Country Status (3)

Country Link
US (3) US11532561B2 (zh)
KR (1) KR102477800B1 (zh)
TW (1) TWI752657B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799913B (zh) * 2021-07-09 2023-04-21 華邦電子股份有限公司 半導體結構及其形成方法
TWI820775B (zh) * 2021-07-16 2023-11-01 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
US11211471B1 (en) * 2020-09-10 2021-12-28 United Microelectronics Corp. Method of manufacturing a semiconductor device
US11308257B1 (en) * 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots
US20220399233A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Stent and wrap contact
US20230069567A1 (en) * 2021-09-01 2023-03-02 Intel Corporation Interconnect structures with different metal materials

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056871B4 (de) 2000-11-16 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
KR100642648B1 (ko) * 2005-09-13 2006-11-10 삼성전자주식회사 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들
CN102024744B (zh) * 2009-09-16 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
US8749067B2 (en) 2010-08-18 2014-06-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for forming the same
US8637930B2 (en) 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
FR3001831B1 (fr) 2013-02-04 2016-11-04 St Microelectronics Sa Transistor mos a espaceurs d'air
US9252233B2 (en) 2014-03-12 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in FinFET structure
US10998228B2 (en) 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer
US9685340B2 (en) * 2015-06-29 2017-06-20 International Business Machines Corporation Stable contact on one-sided gate tie-down structure
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
US10153203B2 (en) 2016-11-29 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming metal layers in openings and apparatus for forming same
DE102017118475B4 (de) 2016-11-29 2022-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Selbstjustierte abstandshalter und verfahren zu deren herstellung
US10269621B2 (en) 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10083863B1 (en) 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US10157790B1 (en) 2017-09-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10361120B2 (en) 2017-11-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799913B (zh) * 2021-07-09 2023-04-21 華邦電子股份有限公司 半導體結構及其形成方法
TWI820775B (zh) * 2021-07-16 2023-11-01 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Also Published As

Publication number Publication date
KR20210038836A (ko) 2021-04-08
KR102477800B1 (ko) 2022-12-14
US11532561B2 (en) 2022-12-20
US20210098376A1 (en) 2021-04-01
TWI752657B (zh) 2022-01-11
US20220359399A1 (en) 2022-11-10
US20230343712A1 (en) 2023-10-26

Similar Documents

Publication Publication Date Title
TWI752657B (zh) 半導體裝置及其製造方法
TWI659480B (zh) 積體電路裝置及其製造方法
CN112151502A (zh) 半导体装置
TWI762301B (zh) 積體電路裝置及其製造方法
US20230260849A1 (en) Self-Aligned Metal Gate for Multigate Device
TW202215547A (zh) 半導體裝置及其形成方法
CN113284951B (zh) 晶体管及其形成方法
TW202236414A (zh) 半導體結構及其製造方法
TW202213443A (zh) 半導體結構及其形成方法
CN220439613U (zh) 半导体装置
TW202103260A (zh) 半導體裝置
TW201911474A (zh) 半導體裝置及其製造方法
CN113284876A (zh) 互连结构及其制造方法
CN112582405A (zh) 半导体器件及其形成方法
US11764281B2 (en) Gate air spacer for fin-like field effect transistor
TWI835174B (zh) 半導體結構及其製造方法
TWI837803B (zh) 半導體結構及其製造方法
TWI835315B (zh) 半導體裝置的製造方法
US20220320307A1 (en) Source and Drain Enginering Process for Multigate Devices
TW202236424A (zh) 半導體裝置的製造方法
TW202306037A (zh) 半導體結構及其製造方法
TW202338914A (zh) 半導體裝置的製造方法
TW202331940A (zh) 半導體結構及其製造方法
TW202306158A (zh) 半導體裝置結構及其形成方法
TW202410467A (zh) 半導體結構及其製造方法