TW202118363A - 自導電膠微影界定之電子互連件 - Google Patents

自導電膠微影界定之電子互連件 Download PDF

Info

Publication number
TW202118363A
TW202118363A TW109130971A TW109130971A TW202118363A TW 202118363 A TW202118363 A TW 202118363A TW 109130971 A TW109130971 A TW 109130971A TW 109130971 A TW109130971 A TW 109130971A TW 202118363 A TW202118363 A TW 202118363A
Authority
TW
Taiwan
Prior art keywords
conductive
polymer coating
electronic
substrate
polymer
Prior art date
Application number
TW109130971A
Other languages
English (en)
Inventor
凱瑟琳 A 席爾樂
炳宏 盧
春偉 陳
Original Assignee
美商歐爾麥特電路有限公司
德商馬克專利公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商歐爾麥特電路有限公司, 德商馬克專利公司 filed Critical 美商歐爾麥特電路有限公司
Publication of TW202118363A publication Critical patent/TW202118363A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本發明係關於結合導電膠自微影界定之聚合物塗層形成之電子互連件結構，及用於形成電子互連件之方法。

Description

自導電膠微影界定之電子互連件
本發明係關於電子模組內之裝置之電子互連。更具體而言，本發明係關於離散電子裝置之間的電子互連，該等離散電子裝置係單一的或作為模組之部分，在附接至印刷電路板之前係經封裝或未經封裝。甚至更具體而言，本發明係關於自導電膠形成之精細特徵電子互連及微影界定之模具。
行動電子產業正在迅速發展。新產品代次之市場驅動者係不斷朝向具有較長電池壽命之較便宜、較輕產品之較快效能及較高功能性，。電子產業之所有環節正在改變以滿足此等需求。此包含離散電子裝置及封裝方案以及用於互連該等離散電子裝置之架構。
傳統上，主動半導體裝置已經個別封裝且然後連同產品發揮功能所必需之所有裝置一起組裝至電路板之表面上。行動電子裝置之較早代次中之大小減小之多數係歸因於每單位面積之主動半導體晶粒及功能性之效能之增加。個別晶粒封裝小至約晶粒之大小之縮減係對第二波小型化之產品縮減之顯著貢獻。當前波次之行動電子產品演變之重點係多個裝置-主動及被動兩者-至單個封裝中之整合，及藉由在組裝至電路板上之前形成增強速度及功能性之封裝之組合。
此新一波之封裝整合已鞭策對多種新封裝策略及架構之探索。封裝整合趨勢之一項主要態樣係自二維架構至三維架構之轉變。存在需要慮及之眾多電子效能、機械效能及可靠性考量以支援三維整合封裝架構。在每單位面積信號互連點不斷增加之情況下，此在高效能半導體裝置之封裝中係特別緊迫的。針對此等裝置，三維架構係與二維陣列中之經增加電子互連件密度同時演變。
封裝之間的垂直軸中之電子互連係特別有效之開發區域。用於堆疊電子互連之兩個或多於兩個半導體封裝之產業術語係「封裝上封裝」或「POP」 POP架構中之封裝之間的電子互連稱為z軸互連。
電子效能、機械效能及可靠性係POP架構中之z軸互連之生產中之所有顯著挑戰。Z軸互連通常在橫截面積上必須係小的且經常被緊密地放置在一起，但待橫跨之z軸距離可明顯變化。通常較佳的係使互連之z軸高度高於係寬的電子導體。另外，z軸導體儘管通常在橫截面積上係小的，但亦必須提供自一個封裝電子終端至另一個之強健機械及電子連接。z軸互連亦必須能夠經受因所結合封裝之熱膨脹差而強加之機械應變以及由將互連與封裝機械耦接在一起之周圍材料強加之彼等機械應變。z軸互連件亦必須能夠經受多個焊料回流循環以確保至電路板之組裝，且可適應任何可能重加工。最後，在任何z軸互連策略之設計中，成本亦係在POP之製造、良率及可靠性中顯現之因素。
已提出數個策略來在POP架構中形成z軸互連。周邊上之焊料球、包覆模製焊料球、由模製化合物包裹之電鍍凸塊(又名，銅柱)及填充至製備於模製化合物中之孔中之焊料球已全部提出橫貫自下伏封裝基板互連墊至上覆封裝上之彼等互連墊的z軸距離。亦已提出且研究各種中介層結構。所有此等解決方案具有限制性且開發之領域係非常活躍的。
現有經提出解決方案遭受多種缺陷。擴大下部封裝基板之佔用面積以容納在沈積於主動裝置上方之模製化合物之周界之外面的周邊焊料球係不期望的，此乃因其消極地影響總體產品之小型化可能性且形成不均勻翹曲效應。包裹模製化合物之周界內之焊料球達成某一封裝縮減且減少翹曲影響，但焊料球互連件之高度及接近度受球之形狀限制。在包覆模製之前使電鍍凸塊生長至下部基板上之互連件墊上允許在剖面上係小的，可能係相當高的且可放置成彼此緊密接近之互連件特徵，但凸塊係耗時的且電鍍上係昂貴的，且上部互連件表面具有太小以影響機械強健互連之可能性。在模製化合物中形成孔以接受多個焊料球產生大多數所期望幾何形狀，但至上部封裝之連接係由至焊料球之頸部支撐，該焊料球不能很好地由模製化合物支撐且焊料球在後續焊料組裝循環期間易受再熔化影響。中介層通常係外側模具周界解決方案，有時係由業界不擅長處置(例如，玻璃)且可係昂貴的材料製成。
在其最簡單術語中，本發明結構係基板上之微影界定之聚合物模具，其中界定於該模具內之特徵填充有導電組合物，該導電組合物形成與該基板之電子連接且經熱處理為熱固性形式使得其在後續加熱循環期間不熔化或改變形式。
該微影界定之聚合物經施加至該基板作為塗層，經曝露於輻射以建立該模具之圖案，且經化學顯影以界定該模具。其黏黏至該基板，不與該導電組合物化學反應，可經受熱處理以影響該導電組合物中之熱固性狀態而不降解、前進或變形；且可在熱處理以影響該導電組合物中之該熱固性狀態之後化學移除。
該導電組合物係以膠形式提供，可安裝至該微影界定之模具中之凹陷部中使得該模具大體上充滿膠。在熱處理期間，導電膠形成至基板上之導電特徵之電子互連且變成穿過該膠之塊體之電子互連元件，其在後續加熱循環期間將不熔化或改變形式。一旦經熱處理，該膠獲得固定形狀且可經電鍍或熔接以影響至覆蓋於上之電子互連件(諸如上覆POP基板上之墊)之電子互連。
一旦導電z軸互連件特徵已被微影界定至聚合物模具中，填充有導電膠，且經熱處理以影響至下伏基板且穿過熱固性組合物之剩餘部分之電子互連，微影界定之聚合物可保持為最終產品之一部分，或可經化學移除以使熱固性導電膠沈積物作為獨立特徵。
雖然本發明特別適合於POP架構中之z軸互連件之應用，但考慮其中精細幾何形狀、互連件圖案係建立於微影界定之聚合物模具中之多種實施方案。此等替代實施方案中之某些替代實施方案包含，但不限於，x-y平面中之再分佈電路、電鍍凸塊之終端處之接觸墊、用於半導體晶片測試卡之接觸指、個別半導體晶粒或封裝之區域陣列互連件、中介層、用於焊料互連之高度延伸部、直接位於半導體晶粒之間的互連、熱傳遞陣列及諸如此類。
本發明係一種電子互連件結構，其包括： •  基板，其在其至少一個表面上承載導電元件； •  聚合物塗層，其位於該基板上，其中該聚合物塗層已經微影界定於以下各項特徵之圖案中： ○  在垂直於該表面之軸中橫貫該聚合物塗層， ○  曝露該表面上之該等導電元件， ○  其中特徵之該圖案在不與該基板接觸之該塗層之表面處係開放的；及 •  導電膠，其安裝於該等特徵中使得： ○  該導電膠大體上填充該等特徵， ○  該導電膠與該等導電元件實體及電子接觸，且 ○  該導電膠已經熱處理以影響熱固性電子互連件。
本發明之電子互連件結構可或可不隨後經處理以選擇性地移除聚合物塗層。
本發明結構可有利地部署於各種電子互連件應用中，包含但不限於離散電子裝置之間的電子互連，該等離散電子裝置係單一的或作為模組之部分，在附接至印刷電路板之前經封裝或未經封裝。特定而言，本發明結構可有利地部署於各種電子互連件應用中，包含但不限於POP架構中之z軸互連、xy平面中之再分佈電路、電鍍凸塊之終端處之接觸墊、用於半導體晶片測試卡之接觸指、個別半導體晶粒或封裝之區域陣列互連件、中介層、用於焊料互連之高度延伸部、直接位於半導體晶粒之間的互連、熱傳遞陣列及諸如此類。目前較佳的係以POP架構中之z軸互連件之實施方案。
取決於特定實施方案，基板可係通常存在於電子模組中之各種結構中之任一者。經考慮作為基板之結構包含但不限於半導體晶粒、被動電子組件、引線框架、經封裝半導體組件、印刷電路板、電子基板、經堆疊晶粒、撓性電路、太陽能面板、電子模組及電子子系統。目前較佳的係用於半導體晶粒之封裝中之基板。通常，此等基板承載半導體晶粒，該半導體晶粒機械附接至一個表面且電子互連至位於兩個相對主表面上且橫貫基板之厚度之電路。典型基板材料係聚合物、聚合物疊片、陶瓷、聚合物塗佈之金屬片、玻璃及諸如此類。
本發明結構中之基板之表面上之導電元件同樣可係取決於特定實施方案之各種材料。供在本發明之實踐中使用之所考慮導電元件包含銅墊、承載金屬表面飾層(例如，金-鎳、銀、金-鈀-鎳)之銅墊，具有有機表面處理之銅墊、鋁墊、導電膠沈積物、金凸塊、焊料沈積物、焊料球、銅柱、銅凸塊、燒結金屬、厚膜導體及諸如此類。最典型地，本發明結構之導電元件係可或可不承載金屬塗層之銅墊。
本發明結構之聚合物塗層可係可經微影圖案化以形成所期望幾何形狀之特徵，曝露下伏導電元件，且在導電膠之安裝及熱處理整個期間大體上維持經界定特徵幾何形狀之任一者。
本發明結構之聚合物塗層可藉由熟習此項技術者通常已知的任何方法施加至基板。可採用之塗佈技術包含但不限於旋轉塗佈、擠出、狹縫式塗佈、簾幕式塗佈、刮刀塗佈(doctor blading)、噴塗、絲網印刷及諸如此類。
本發明結構中所考慮之聚合物塗層包含光阻劑材料。正型(例如 ，聚合物主鏈內的鍵在輻照期間斷裂)及負型(例如 ，在輻照期間在聚合物分子之間形成交聯)抗蝕劑兩者均考慮用於本發明中。考慮化學增強之抗蝕劑來促進穿過厚塗層(例如 ，50微米至500微米)精細特徵幾何形狀之形成。在其中期望隨後自本發明電子互連件結構選擇性地移除聚合物塗層之實施方案中，在影響熱固性電子互連件之形成所必需之熱處理之後自基板化學剝離聚合物塗層之能力亦係重要選擇因素。透過導電膠之熱處理之聚合物塗層之熱穩定性係決定性因素。例如，在處理導電膠所必需之熱曝露期間熔化、炭化或具有顯著尺寸改變之聚合物塗層材料將不適合於本發明。另外，透過厚塗層準確成像以形成良好界定、熱穩定、高深寬比模具之能力在本發明之應用中係有利特徵。在某些實施例中，可期望具有適合於保留於最終構造中之聚合物塗層化學性質。因此，將容易降解、導致翹曲、阻礙至其他封裝元件之黏附及諸如此類之聚合物塗層可不適合於此等實施例。最後，作為液體施加之聚合物塗層之使用對於本發明之某些實施例可係有利的，以整平不均勻形貌或提供塗佈厚度之變通性。特別適合之聚合物塗層係化學增強之負型厚膜抗蝕劑，諸如由EMD Performance Materials Corp提供之AZ 200nXT系列。
界定於聚合物塗層中之特徵之圖案可藉由熟習此項技術者已知之任何微影程序來形成。用於影響圖案之遮罩之性質將取決於所選擇聚合物塗層之性質。同樣地，特定塗層施加、烘烤、曝光及顯影程序將特定於針對使用所選擇之特定聚合物塗層。
任何導電膠可用於本發明結構中，只要其係用於填充特徵之適合稠度，形成至導電元件之電子連接，且可經熱處理以形成係熱固性且將在後續熱偏差中不經歷形狀上的顯著改變之電子互連件。在本發明之此說明中，術語熱固性意指導電膠之某一部分必須在熱處理期間經歷不可逆反應，使得所得電子互連件特徵在隨後熱曝露中維持其形式，即使界定特徵之周圍聚合物塗層已被移除。金屬填充之熱固性聚合物膠、具有經歷燒結之奈米粒子之膠，其中有機物分解以產生熔融金屬之有機金屬膠及暫態液相燒結膠全部皆考慮在內。目前，暫態液相燒結膠(諸如由Ormet Circuits, Inc.提供之Ormet系列產品)係較佳的。適合導電膠係闡述於(舉例而言)專利公開案第WO2014/082100號、第WO2016/174584號、第WO2018/231612號及第WO2019/113208號中，該等公開案中之每一者之全文以引用的方式併入本文中。
暫態液相燒結(TLPS)導電膠提供熱固性金屬系統而非熱固性聚合物系統。在TLPS導電膠中，相對低熔點合金及相對高熔點金屬係以粒子形式混合。在溫度上升至合金之熔點時，合金粒子變成熔化的。相對低熔點合金內之反應性元素然後與接受性高熔點金屬反應以形成新合金組合物及/或介金屬。TLPS組合物因此在膠之塊體內及在與可焊接材料之任何介面處兩者經歷熱固性反應以形成介金屬與合金產物之混合物，該等合金產物全部具有比初始焊接合金粉末熔化溫度大體上高的熔化溫度。出於此緣由，TLPS組合物提供良好導電性，幾乎不具有由於氧化、腐蝕或熱膨脹及收縮而導致的導電性退化之機會。TLPS反應係不可逆的且所形成之可電鍍及可焊接互連件特徵將在任何後續高溫曝光中不經歷形狀上的顯著熔化或改變。
可藉由熟習此項技術者已知的任何手段將導電膠安裝於本發明結構中。刮刀片、塗刷器、壓力輔助塗刷器、壓力頭、施配工具及真空室之使用全部被明確地考慮作為在橫貫聚合物塗層將導電膠安裝至特徵中之可能有用工具。導電膠可經安裝以大體上填充特徵之圖案。術語「大體上填充」意欲係指多於50%填充、多於75%填充、多於85%填充、多於90%填充或多於95%填充之特徵。特定而言，特徵之圖案應經填充使得導電膠與該等導電元件實體、電子及/或熱接觸。
導電膠之熱處理可藉由熟習此項技術者已知的任何手段來達成。特定處理型態將取決於所選擇之特定材料及待形成之電子互連件結構之性質。
若需要，則可選擇性地移除聚合物塗層。聚合物塗層之移除可藉由熟習此項技術者已知的任何手段來達成。特定處理型態將取決於所選擇之特定材料及待形成之電子互連件結構之性質。通常，聚合物塗層之移除將在導電膠之熱處理之後執行。
熟習此項技術者將瞭解，可以歸屬於本發明之實務範疇內之各種組態及排列來實踐此申請案之發明。
可藉由以下非限制性實例來更好地理解本發明。實例
現在將參考本發明之更多特定實施例及為此等實施例提供支援之實驗結果。然而，申請者注意以下揭示內容係僅出於說明性目的且並非意欲以任何方式限制所主張標的物之範疇。
本發明結構之可行性論證係以以下方式準備。
用AZ 200nXT厚膜抗蝕劑塗佈承載3500埃之銅的矽晶圓。在兩次旋轉塗佈施加中施加塗層以達成180微米之總塗層厚度。該塗層在140攝氏度下經受960秒軟性烘烤且然後透過遮罩以1800 mJ/cm2 之劑量來輻照。所使用曝光單元係具有40微米接近度間隙之Suss MA200 CC 遮罩對準器。
使用化學顯影溶液AZ 300 MIF來顯影矽晶圓上之塗層中之圖案以自圖案選擇性地移除聚合物塗層，使得形成橫貫聚合物塗層之厚度且終止於銅層之裸表面處之所期望幾何形狀之開口。
使用Mass VHF 300 V填孔機，用Ormet 710導電膠來填充橫貫聚合物塗層之開口。填充操作係藉助壓力輔助塗刷器頭在真空室中進行。
一旦填充，便在100攝氏度下乾燥聚合物塗層中之開口中之Ormet 710以使溶劑蒸發且然後將該膠在200 psi及200攝氏度下在層壓機(lamination press)中燒結達10分鐘。在燒結程序中，Ormet 710導電膠中之金屬反應以形成熱固性金屬基質。
在燒結反應完成之後，使矽晶圓形成剖面且在高放大倍數下拍照。
如可在圖3中看到，Ormet 710完全填充橫貫聚合物塗層之厚度的開口且與銅表面接觸。Ormet 710已在色彩上自生膠之棕色改變為銀色，此指示燒結操作在形成及導電特徵中係成功的，且聚合物塗層之化學性質不干擾燒結程序。所期望特徵形狀已透過填充及燒結操作維持。當自晶圓剝掉聚合物塗層時，經燒結導電膠之一部分保持附加至銅之表面且顯現為已冶金接合至該表面。
此實驗證明可成功生產本發明結構。
1:下部封裝 2:焊料球 3:封裝上之封裝架構 A:下部封裝 B:上部封裝
圖1繪示POP架構3之常見先前技術實施方案。注意，下部封裝1之基板延伸超出包裹半導體晶粒之模製化合物之周界，使得焊料球2之周邊陣列可經添加以用於上部封裝與下部封裝(分別係B與A)之間的互連。在一項實施例中，本發明結構代替焊料球之此周邊環。在另一實施例中，本發明結構允許周邊陣列在模製化合物之周界中之區域內移動，因此使得能夠形成具有較小佔用面積之POP架構。可結合多種特定半導體封裝類型及多種POP架構有利地採用本發明結構。
圖2係承載聚合物塗層之半導體晶圓之剖面，該聚合物塗層已經微影界定而以矩形形狀孔陣列之圖案形成模具。注意孔之良好界定形狀，且其等橫貫聚合物塗層之整個厚度以曝露下伏晶圓。此特徵係本發明結構之關鍵以促進導電膠之安裝以形成可實體接觸且電子互連至孔之經曝露底部之一致形狀互連。亦注意孔之形狀之特殊性，且特定而言矩形之z軸高度明顯長於寬度以及輕微梯形構形。可在本發明之實踐中操縱用於模具之形成中之微影敏感聚合物及微影程序兩者以形成具有多種幾何特殊性之模具特徵而作為最佳適合實施方案。例如，可使z軸高度尺寸相當大以在POP模組中容納相對厚的下部封裝，同時在小區域佔用面積內維持高密度之垂直互連。在另一實例中，倒梯形形狀可經擴大以在z軸互連件之頂部處形成較大終端墊以促進至上覆封裝之強健機械及電子互連。本發明結構之一關鍵因素係所選擇微影敏感聚合物能夠在用於形成導電互連件之導電膠之安裝及熱處理整個過程期間維持微影界定之特徵之形狀。
圖3係發明結構之剖面，其中微影界定之聚合物模具已經填充有導電膠且經熱處理以影響熱固性電子互連件特徵。注意，模具經良好填充，不存在如由模具界定之特徵之形狀之規則性之明顯退化，且導電膠互連件在形狀上係高度規則的且橫貫模具之z軸厚度以與下伏基板直接接觸。亦注意，沿著聚合物模具與導電膠互連件之間的邊界存在明顯區別，此暗示在兩種材料之間不存在可能有害地影響導電膠互連件特徵之電子特性之化學干擾。進一步注意具有經量測為大約180微米之z軸高度及大約80微米之z軸互連之寬度之電子互連件之精細尺寸。
圖4係本發明結構之光學影像，其中微影界定之聚合物模具已由選擇性程序移除，使導電膠互連特徵作為獨立元件。

Claims (4)

  1. 一種電子互連件結構，其包括： a.基板，其在其至少一個表面上承載導電元件； b. 聚合物塗層，其位於該基板上，其中該聚合物塗層已經微影界定於以下各項特徵之圖案中： i)  在垂直於該表面之軸中橫貫該聚合物塗層， ii) 曝露該表面上之該等導電元件，且 iii) 其中特徵之該圖案在不與該基板接觸之該聚合物塗層之該表面處係敞開的；及 c. 導電膠，其安裝於特徵之該圖案中使得： i)  該導電膠大體上填充該等特徵， ii) 該導電膠與該等導電元件實體及電子接觸，及 iii) 該導電膠已經熱處理以影響熱固性電子互連件。
  2. 一種用於形成電子互連件結構之程序，其包括以下各項之步驟： a. 用聚合物塗佈基板以在該基板上形成聚合物塗層，其中該基板在其至少一個表面上承載導電元件； b. 微影處理該聚合物塗層以界定以下各項特徵之圖案： i)  在垂直於該表面之軸中橫貫該聚合物塗層， ii) 曝露該表面上之導電元件，且 iii) 其中特徵之該圖案在不與該基板接觸之該聚合物塗層之該表面處係敞開的；及 c. 將導電膠安裝於特徵之該圖案中使得： i)  該導電膠大體上填充該等特徵，及 ii) 該導電膠與該等導電元件實體及電子接觸。
  3. 如請求項2之程序，其進一步包括熱處理該導電膠以影響熱固性電子互連件之步驟。
  4. 如請求項3之程序，其進一步包括在熱處理該導電膠之該步驟之後選擇性地移除該聚合物塗層之步驟。
TW109130971A 2019-09-12 2020-09-09 自導電膠微影界定之電子互連件 TW202118363A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962899303P 2019-09-12 2019-09-12
US62/899,303 2019-09-12

Publications (1)

Publication Number Publication Date
TW202118363A true TW202118363A (zh) 2021-05-01

Family

ID=72614007

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109130971A TW202118363A (zh) 2019-09-12 2020-09-09 自導電膠微影界定之電子互連件

Country Status (6)

Country Link
US (1) US20220336341A1 (zh)
EP (1) EP4029052A1 (zh)
KR (1) KR20220061960A (zh)
CN (1) CN114375496A (zh)
TW (1) TW202118363A (zh)
WO (1) WO2021050453A1 (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
US5948533A (en) * 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US6190940B1 (en) * 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips
JP3835352B2 (ja) * 2002-06-03 2006-10-18 株式会社デンソー バンプの形成方法及びバンプを有する基板と他の基板との接合方法
US9461008B2 (en) * 2012-08-16 2016-10-04 Qualcomm Incorporated Solder on trace technology for interconnect attachment
US11440142B2 (en) 2012-11-16 2022-09-13 Ormet Circuits, Inc. Alternative compositions for high temperature soldering applications
JP6273362B2 (ja) * 2013-12-23 2018-01-31 インテル コーポレイション パッケージ構造上のパッケージ及びこれを製造するための方法
EP3939740A1 (en) 2015-04-28 2022-01-19 Ormet Circuits, Inc. Sintering pastes with high metal loading for semiconductor die attach applications
US10115692B2 (en) * 2016-09-14 2018-10-30 International Business Machines Corporation Method of forming solder bumps
KR102604506B1 (ko) 2017-06-12 2023-11-21 오르멧 서키츠 인코퍼레이티드 양호한 사용가능 시간 및 열전도성을 갖는 금속성 접착제 조성물, 이의 제조 방법 및 이의 용도
US20200306894A1 (en) 2017-12-07 2020-10-01 Ormet Circuits, Inc. Metallurgical compositions with thermally stable microstructures for assembly in electronic packaging

Also Published As

Publication number Publication date
EP4029052A1 (en) 2022-07-20
US20220336341A1 (en) 2022-10-20
KR20220061960A (ko) 2022-05-13
WO2021050453A1 (en) 2021-03-18
CN114375496A (zh) 2022-04-19

Similar Documents

Publication Publication Date Title
JP5605222B2 (ja) ３次元実装半導体装置及びその製造方法
US9013037B2 (en) Semiconductor package with improved pillar bump process and structure
US6338985B1 (en) Making chip size semiconductor packages
JP4402717B2 (ja) 導電性粒子を用いたフリップチップ実装方法およびバンプ形成方法
JP6911982B2 (ja) 半導体装置及びその製造方法
CN103403864B (zh) 具有凝聚端子的半导体封装体
US7517788B2 (en) System, apparatus, and method for advanced solder bumping
US9704842B2 (en) Interposer, manufacturing method thereof, semiconductor package using the same, and method for fabricating the semiconductor package
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造
US20110133137A1 (en) Metal particles-dispersed composition and flip chip mounting process and bump-forming process using the same
KR20040022202A (ko) 범프레스 적층식 상호 연결 층을 갖는 초소형 전자 패키지
TW201041105A (en) Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
TWI495026B (zh) 晶片封裝基板和結構及其製作方法
KR101208028B1 (ko) 반도체 패키지의 제조 방법 및 이에 의해 제조된 반도체 패키지
US11545455B2 (en) Semiconductor packaging substrate fine pitch metal bump and reinforcement structures
TW201123326A (en) Method of manufacturing substrate for flip chip and substrate for flip chip manufactured using the same
JP2002043467A (ja) 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法
JP6802314B2 (ja) 半導体パッケージ及びその製造方法
TW202118363A (zh) 自導電膠微影界定之電子互連件
TWI228785B (en) Substrate, wiring board, substrate for semiconductor package, semiconductor device, semiconductor package and its manufacturing method
TW201115662A (en) Flip-chip underfill
JP3698223B2 (ja) 半導体装置の製造方法
TW591782B (en) Formation method for conductive bump
JP4440494B2 (ja) 半導体装置の製造方法
CN102263082A (zh) 封装基板结构及其制造方法