TW202114354A - 電子電路 - Google Patents

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Abstract

一種電子電路包括：驅動器，藉由對並列接收的訊號中的第一訊號進行驅動而輸出被驅動第一訊號；選擇器電路，選擇並列接收的訊號中的第一訊號及第二訊號中的一個訊號；以及補償器電路，因應於由選擇器電路選擇的第一訊號或第二訊號而產生用於補償被驅動第一訊號的第一補償訊號，其中，當選擇器電路選擇第一訊號時，補償器電路產生第一補償訊號以補償被驅動第一訊號的符碼間干擾，且其中，當選擇器電路選擇第二訊號時，補償器電路產生第一補償訊號以補償由自第二訊號驅動的被驅動第二訊號造成的被驅動第一訊號的串擾雜訊。

Description

能選擇性補償串擾雜訊以及符碼間干擾之電子電路
本發明概念是有關於一種電子電路，且更具體而言，是有關於一種用於傳輸資料訊號的電子電路的配置及操作。 [相關申請案的交叉參考]
本申請案基於35 U.S.C. § 119主張在2019年1月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2019-0010550號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
一般而言，電子裝置根據電子裝置中所包括的各種電子電路的操作來實行獨特的功能。電子裝置及電子電路可獨立地運作，或者可在與另一電子裝置或另一電子電路進行通訊的同時運作。
隨著在電子裝置之間交換的資料量的增加，使用了能以高速傳輸及接收訊號的電子電路（例如，通訊電路）。電子裝置藉由通訊通道進行連接，且在電子裝置之間傳輸及接收的訊號藉由通訊通道傳輸。當使用多個通訊通道時，訊號可藉由所述多個通訊通道並列傳輸及接收。因此，通訊的效能可得到進一步提高。
然而，可能會由於各種物理因素而出現雜訊。舉例而言，由於通訊通道的物理特性，藉由一個通訊通道傳送的訊號可能會畸變成具有非預期波形。另外，訊號可能由於另一通訊通道的影響而畸變。當此種情況發生時，以高速傳送的訊號的品質可能會降低，且可能導致通訊錯誤。
在本發明概念的示例性實施例中，一種電子電路包括：第一驅動器，藉由對並列接收的訊號中的第一訊號進行驅動而輸出被驅動第一訊號；第一選擇器電路，選擇並列接收的所述訊號中的所述第一訊號及第二訊號中的一個訊號；以及第一補償器電路，因應於由所述第一選擇器電路選擇的所述第一訊號或所述第二訊號而產生用於補償所述被驅動第一訊號的第一補償訊號，其中，當所述第一選擇器電路選擇所述第一訊號時，所述第一補償器電路產生所述第一補償訊號以補償所述被驅動第一訊號的符碼間干擾，且其中，當所述第一選擇器電路選擇所述第二訊號時，所述第一補償器電路產生所述第一補償訊號以補償由自所述第二訊號驅動的被驅動第二訊號造成的所述被驅動第一訊號的串擾雜訊。
在本發明概念的示例性實施例中，一種傳輸輸出訊號的電子電路包括：驅動器，接收第一訊號並輸出被驅動第一訊號；以及補償器電路，接收自所述第一訊號及與所述第一訊號並列地接收的第二訊號中選擇的一者，並因應於所述第一訊號而輸出第一補償訊號以補償所述被驅動第一訊號的符碼間干擾或者因應於所述第二訊號而輸出第二補償訊號以補償所述被驅動第一訊號的串擾雜訊。
在本發明概念的示例性實施例中，一種電子電路包括：驅動器，驅動並列接收的訊號中的第一訊號；選擇器電路，選擇並列接收的所述訊號中的所述第一訊號及第二訊號中的一者；以及補償器電路，因應於由所述選擇器電路選擇的所述第一訊號而補償在所述被驅動第一訊號中出現的第一雜訊，或因應於由所述選擇器電路選擇的所述第二訊號而補償關於所述第二訊號造成的所述被驅動第一訊號的第二雜訊。
在本發明概念的示例性實施例中，一種電子電路包括：驅動器，驅動第一訊號並輸出被驅動第一訊號；選擇器電路，選擇所述第一訊號及與所述第一訊號並列地接收的第二訊號中的一者；以及補償器電路，根據所述選擇器電路的選擇而產生第一補償訊號以補償基於所述第一訊號的所述被驅動第一訊號的符碼間干擾，或者產生第二補償訊號以補償由基於所述第二訊號的自所述第二訊號驅動的被驅動第二訊號造成的所述被驅動第一訊號的串擾雜訊，其中，當所述被驅動第一訊號的所述符碼間干擾或所述串擾雜訊的影響改變時，所述第一補償訊號或所述第二補償訊號的波形發生改變。
在本發明概念的示例性實施例中，一種電子電路包括：驅動器，驅動第一訊號並輸出被驅動第一訊號；選擇器電路，各自選擇所述第一訊號及與所述第一訊號並列地接收的第二訊號中的一者；以及補償器電路，分別與所述選擇器電路進行連接且各自根據連接至所述補償器電路的所述選擇器電路中的一者的選擇而產生第一補償訊號以補償基於所述第一訊號的所述被驅動第一訊號的符碼間干擾，或者產生第二補償訊號以補償由基於所述第二訊號的自所述第二訊號驅動的被驅動第二訊號造成的所述被驅動第一訊號的串擾雜訊。
在本發明概念的示例性實施例中，一種電子電路包括：驅動器，接收第一訊號並輸出被驅動第一訊號；選擇器電路，接收所述第一訊號及第二訊號並選擇所述第一訊號及所述第二訊號中的一者；以及補償器電路，因應於由所述第一選擇器電路選擇的所述第一訊號或所述第二訊號而產生補償訊號以補償所述被驅動第一訊號，其中，當所述選擇器電路選擇所述第一訊號時，所述補償器電路產生所述補償訊號以補償影響所述被驅動第一訊號的第一畸變，且其中，當所述選擇器電路選擇所述第二訊號時，所述補償器電路產生所述補償訊號以補償影響所述被驅動第一訊號的第二畸變。
圖1是示出根據本發明概念示例性實施例的包括電子電路的電子系統1000的配置的方塊圖。
電子系統1000可包括電子裝置1100及1300。在本發明概念的示例性實施例中，電子裝置1100及1300中的每一者可為各種電子裝置（例如，桌上型電腦、膝上型電腦、平板電腦、智慧型電話、可穿戴裝置、視訊遊戲機、電動車輛、家用電器及醫療裝置）中的一者。
然而，本發明概念可並非僅限於此。在本發明概念的其他示例性實施例中，電子系統1000可為單個電子裝置。在該些實施例中，電子裝置1100及1300中的每一者可為單個電子裝置中所包括的組件或智慧財產（intellectual property，IP），且可為電路、模組、晶片及/或封裝級的實體。
電子裝置1100與電子裝置1300可彼此進行通訊，換言之，電子裝置1100與電子裝置1300可藉由通訊路徑P1及P2交換資料訊號。通訊路徑P1及P2可包括用於並列地傳送資料訊號的多個通訊通道，此將參照圖2進行闡述。
電子裝置1100可包括功能電路1110、串列器/解串列器（serializer/deserializer，SER/DES）1130、傳輸電路1150及接收電路1170。電子裝置1300可包括功能電路1310、SER/DES 1330、傳輸電路1350及接收電路1370。
功能電路1110及1310可提供電子裝置1100及1300的獨特的功能。舉例而言，功能電路1110及1310可構成各種組件或IP（例如處理器（例如，中央處理單元（central processing unit，CPU）及應用處理器（application processor，AP））、記憶體、影像感測器及顯示器）。功能電路1110及1310可以各種方式對訊號進行處理以提供獨特的功能。就此而言，功能電路1110及1310中的每一者可被稱為「處理電路」或「處理器」。
SER/DES 1130可對根據功能電路1110的操作產生的資料進行串列化。傳輸電路1150可輸出對應於由SER/DES 1130串列化的資料的訊號。輸出訊號可藉由通訊路徑P1自電子裝置1100傳輸至電子裝置1300。
接收電路1370可藉由通訊路徑P1接收訊號。SER/DES 1330可對由接收電路1370接收的訊號的資料進行解串列化。經解串列化的資料可對應於由功能電路1110產生的資料。SER/DES 1330可將經解串列化的資料提供至功能電路1310。功能電路1310可基於所提供的資料運作。
SER/DES 1330可對根據功能電路1310的操作產生的資料進行串列化。傳輸電路1350可輸出對應於由SER/DES 1330串列化的資料的訊號。輸出訊號可藉由通訊路徑P2自電子裝置1300傳輸至電子裝置1100。
接收電路1170可藉由通訊路徑P2接收訊號。SER/DES 1130可對由接收電路1170接收的訊號的資料進行解串列化。經解串列化的資料可對應於由功能電路1310產生的資料。SER/DES 1130可將經解串列化的資料提供至功能電路1110。功能電路1110可基於所提供的資料運作。
藉由使用上述技術，電子裝置1100與電子裝置1300可藉由通訊路徑P1及P2彼此交換資料訊號。當電子裝置1100與電子裝置1300之間的通訊速度提高時（例如，當傳輸電路1150及1350以及接收電路1170及1370以更高的頻率或頻寬運作時），電子裝置1100及1300可在單位時間期間交換較大量的資料。換言之，通訊的效能可得到提高。
另外，當資料訊號藉由多個通訊通道並列地輸送時，在單位時間期間可傳輸及接收較大量的資料。將參照圖2闡述實施此結果的配置。
圖2是示出圖1所示傳輸電路1150及1350與接收電路1170及1370之間的連接的方塊圖。
通訊路徑P1及P2可包括用於並列地傳送資料訊號的多個通訊通道。舉例而言，通訊路徑P1可包括通訊通道CH11至CH19，且通訊路徑P2可包括通訊通道CH21至CH29。
通訊通道CH11至CH19及CH21至CH29中的每一者可包含導電材料以傳送訊號。舉例而言，通訊通道CH11至CH19及CH21至CH29中的每一者可為印刷電路板（printed circuit board，PCB）上的跡線圖案、電纜的導線或連接件的金屬引腳/焊盤。
傳輸電路1150的發射機Tx11至Tx19可藉由通訊通道CH11至CH19連接至接收電路1370的接收機Rx11至Rx19。通訊通道CH11至CH19可在發射機Tx11至Tx19及接收機Rx11至Rx19之間並列地傳送訊號。舉例而言，由發射機Tx11至Tx19驅動的訊號可藉由通訊通道CH11至CH19並列地傳輸至接收機Rx11至Rx19。
傳輸電路1350的發射機Tx21至Tx29可藉由通訊通道CH21至CH29連接至接收電路1170的接收機Rx21至Rx29。通訊通道CH21至CH29可在發射機Tx21至Tx29與接收機Rx21至Rx29之間並列地傳送訊號。舉例而言，由發射機Tx21至Tx29驅動的訊號可藉由通訊通道CH21至CH29並列地傳輸至接收機Rx21至Rx29。
通訊通道CH11至CH19可並聯連接於傳輸電路1150與接收電路1370之間。另外，通訊通道CH21至CH29可並聯連接於傳輸電路1350與接收電路1170之間。就此而言，通訊通道CH1至CH19及CH21至CH29可被稱為「並列通道」。
與使用單個通訊通道的情形相較，所述多個通訊通道CH11至CH19及CH21至CH29可容許輸送較大量的資料。因此，通訊通道CH11至CH19及CH21至CH29在快速輸送大量資料的環境中可能是有用的。
發射機Tx11至Tx19可並列地接收由SER/DES 1130串列化的資料，且可並列地輸出訊號。接收機Rx11至Rx19可並列地接收訊號，且可將所接收的訊號並列地提供至SER/DES 1330。發射機Tx21至Tx29可並列地接收由SER/DES 1330串列化的資料，且可並列地輸出訊號。接收機Rx21至Rx29可並列地接收訊號，且可將所接收的訊號並列地提供至SER/DES 1130。
圖3是闡述在圖2所示通訊通道CH11至CH19與通訊通道CH21至CH29之間出現的串擾雜訊的圖。圖4及圖5是闡述在圖3所示通訊通道CH11與通訊通道CH12之間出現的遠端串擾雜訊的曲線圖。圖6是闡述如何補償圖5所示遠端串擾雜訊的曲線圖。
圖3示出通訊通道CH11至CH19及CH21至CH29的所述兩個通訊通道CH11及CH12以及藉由通訊通道CH11及CH12進行連接的發射機Tx11及Tx12與接收機Rx11及Rx12。可理解，以下說明可應用於圖2所示其餘的通訊通道CH13至CH19及CH21至CH29。
參照圖3，發射機Tx11可將由發射機Tx11驅動的訊號S1(t)傳送至通訊通道CH11。在訊號S1(t)藉由通訊通道CH11傳輸至接收機Rx11的同時，可能會出現時間延遲TD。接收機Rx11可接收延遲與時間延遲TD一樣長的訊號S1(t-TD)。
發射機Tx12可將由發射機Tx12驅動的訊號S2(t)傳送至通訊通道CH12。在訊號S2(t)藉由通訊通道CH12傳輸至接收機Rx12的同時，可能會出現時間延遲TD。由於通訊通道CH12的特性而引起的時間延遲TD可不同於由於通訊通道CH11的特性而引起的時間延遲TD。然而，為易於說明，假設通訊通道CH11的時間延遲TD與通訊通道CH12的時間延遲TD相同。接收機Rx12可預期接收延遲與時間延遲TD一樣長的訊號S2(t-TD)。
舉例而言，通訊通道CH11及CH12可在空間上彼此相鄰或者可在距離上彼此靠近。在此種情形中，由於通訊通道CH11與通訊通道CH12之間的電容耦合及電感耦合，藉由通訊通道CH11進行的訊號S1(t)的傳送可對藉由通訊通道CH12進行的訊號S2(t)的傳送具有影響。另外，藉由通訊通道CH12進行的訊號S2(t)的傳送可對藉由通訊通道CH11進行的訊號S1(t)的傳送具有影響。該些影響可能會造成串擾雜訊。
為易於說明，將闡述其中藉由通訊通道CH11進行的訊號S1(t)的傳送對藉由通訊通道CH12進行的訊號S2(t)的傳輸具有影響的情形。在此實例中，訊號S1(t)可為入侵者訊號，且訊號S2(t)可為被入侵者訊號。
由於入侵者訊號S1(t)而在通訊通道CH12的傳輸端處可能出現近端串擾，且在通訊通道CH12的接收端處可能出現遠端串擾。舉例而言，遠端串擾可造成與訊號S2(t-TD)相關聯的串擾雜訊FE(t-TD)。因此，接收機Rx12可接收畸變訊號「S2(t-TD) +FE(t-TD)」，而不是訊號S2(t-TD)。
串擾雜訊FE(t-TD)的影響將自圖4及圖5中理解。參照圖4，舉例而言，訊號S1(t)的位準可在時間T0自位準L11躍遷至位準L12。在經過時間延遲TD之後的時間T0+TD處，接收機Rx11可接收延遲訊號S1(t-TD)。
由於遠端串擾的影響，在時間T0+TD處，在通道CH12上可能會出現串擾雜訊FE(t-TD)。在訊號S1(t)藉由通道CH11傳送的同時，通道CH12持續受到影響，串擾雜訊FE(t-TD)可包括脈波。
由於與通道CH11的耦合，串擾雜訊FE(t-TD)的脈波的振幅可與訊號S1(t-TD)的斜率成比例。另外，串擾雜訊FE(t-TD)的脈波的符碼可與訊號S1(t-TD)的斜率的符碼相反。舉例而言，串擾雜訊FE(t-TD)的脈波在時間T0+TD處可具有位準-L13。
參照圖5，舉例而言，訊號S2(t)的位準可在時間T0處自位準L11躍遷至位準L12。在經過時間延遲TD之後的時間T0+TD處，接收機Rx12可預期接收延遲訊號S2(t-TD)。然而，由於串擾雜訊FE(t-TD)，接收機Rx12可在時間T0+TD處接收畸變訊號「S2(t-TD) + FE(t-TD)」。畸變訊號「S2(t-TD) + FE(t-TD)」可具有非預期的波形，所述非預期的波形隨著串擾雜訊FE(t-TD)的脈波的變化而變化。換言之，畸變訊號「S2(t-TD) + FE(t-TD)」的波形可隨著串擾雜訊FE(t-TD)的脈波的變化而變化。
藉此，在接收機Rx12接收畸變訊號「S2(t-TD) + FE(t-TD)」而不是訊號S2(t-TD)的情形中，訊號的品質可能會降低，且在通訊中可能會出現錯誤。因此，本發明概念的實施例可補償串擾雜訊FE(t-TD)以使得防止或最小化訊號畸變。在本發明概念的示例性實施例中，串擾雜訊FE(t-TD)可藉由將具有與雜訊分量的特性相反的特性的訊號分量施加至預期訊號以完全地或部分地抵消訊號畸變來進行補償。
參照圖6，本發明概念的實施例可使用補償訊號-FE(t)來補償訊號S2(t)。補償訊號-FE(t)可具有用於防止訊號S2(t-TD)的波形由於串擾雜訊FE(t-TD)而畸變的波形。為達成此結果，可產生補償訊號-FE(t)以使得補償訊號-FE(t)的特性與串擾雜訊FE(t-TD)的特性相反。
舉例而言，補償訊號-FE(t)可包括具有與串擾雜訊FE(t-TD)的脈波的特性相反的特性的脈波。補償訊號-FE(t)的脈波的振幅可與串擾雜訊FE(t-TD)的脈波的振幅實質上相同。另外，補償訊號-FE(t)的脈波的符碼可與串擾雜訊FE(t-TD)的脈波的符碼相反。舉例而言，補償訊號-FE(t)的脈波可被產生為在時間T0處具有位準-L13。另外，補償訊號-FE(t)的脈波可被產生為在時間T0處具有各種其他位準（例如，-L12、-L11.5或-L11）。
舉例而言，補償訊號-FE(t)的脈波的振幅可與訊號S1(t-TD)的斜率成比例。另外，補償訊號-FE(t)的脈波的符碼可與訊號S1(t-TD)的斜率的符碼相同。就此而言，在本發明概念的一些實施例中，補償訊號-FE(t)可被產生為包括與藉由對時間T0處的訊號S1(t)的波形進行微分而獲得的波形對應的脈波。
當在時間T0處將補償訊號-FE(t)施加至訊號S2(t)時，可產生補償訊號「S2(t) + (-FE(t))」。補償訊號-FE(t)的脈波對訊號S2(t)的波形進行補償的方向可與訊號S2(t-TD)的波形由於串擾雜訊FE(t)而畸變的方向相反。當補償訊號「S2(t) + (-FE(t))」具有串擾雜訊FE(t-TD)的影響，而補償訊號「S2(t) + (-FE(t))」藉由通訊通道CH12傳送時，接收機Rx12可在時間T0+TD處接收訊號「S2(t-TD) + (-FE(t-TD)) + FE(t-TD)」。
訊號「S2(t-TD) + (-FE(t-TD)) + FE(t-TD)」的波形可與預期訊號S2(t-TD)的波形實質上相同或幾乎相似。藉此，補償訊號-FE(t)可補償與訊號S2(t-TD)相關聯的串擾雜訊FE(t-TD)。因此，訊號的品質可提高，且可防止通訊中的錯誤。
圖7是闡述圖2所示通訊通道CH11至CH19及CH21至CH29的特性的曲線圖。圖8及圖9是闡述藉由圖3所示通訊通道CH12傳送的訊號S2(t)的符碼間干擾的圖。圖10是闡述如何補償圖9所示符碼間干擾的曲線圖。
將相對於圖3所示訊號S2(t)及通訊通道CH12來闡述圖7至圖10。然而，提供所述說明是為了易於理解。因此，應理解，以下說明可應用於圖2所示其餘的通訊通道CH11、CH13至CH19及CH21至CH29。
參照圖7，發射機Tx12可將訊號S2(t)傳送至通訊通道CH12。舉例而言，訊號S2(t)的位準可在時間T0處自位準L11躍遷至位準L12。在經過時間延遲TD之後的時間T0+TD處，接收機Rx12可預期接收延遲訊號S2(t-TD)。
然而，由於例如集膚效應（skin effect）及介電損耗等各種因素，通訊通道CH12可具有低通頻率因應特性。由於通訊通道CH12的此種物理特性，接收機Rx12可在時間T0+TD處接收畸變訊號S2'(t-TD)。畸變訊號S2'(t-TD)的高頻分量的強度可較預期訊號S2(t-TD)的高頻分量的強度弱。
通訊通道CH12的低通頻率因應特性將自圖8及圖9中理解。參照圖8，舉例而言，訊號S2(t)可被產生為依序具有與邏輯「0」、邏輯「1」及邏輯「0」對應的訊號位準。在圖8所示訊號S2(t)藉由通訊通道CH12自發射機Tx12傳送至接收機Rx12的同時，訊號S2(t)可能由於通訊通道CH12的特性而畸變。因此，接收機Rx12接收到的訊號S2'(t-TD)的波形可不同於訊號S2(t-TD)的波形。
參照圖9，舉例而言，訊號S2(t)可被產生為依序具有與邏輯「0」、邏輯「1」、邏輯「1」及邏輯「0」對應的訊號位準。在圖9所示訊號S2(t)藉由通訊通道CH12自發射機Tx12傳送至接收機Rx12時，由於通訊通道CH12的特性，與邏輯「1」對應的符碼可利用波形S2A及S2B傳輸。
波形S2A與波形S2B可在時域上彼此影響（例如，符碼間干擾），且訊號S2(t)可能畸變。因此，接收機Rx12接收的訊號S2'(t-TD)的波形可不同於訊號S2(t-TD)的波形。藉此，在訊號S2(t)藉由通訊通道CH12傳送的同時，訊號S2(t)的波形可能畸變成不同於預期波形。
此可使藉由通訊通道CH12傳送的訊號的高頻分量變弱，且因此，通訊通道CH12的頻寬可能受到限制。具體而言，隨著傳送訊號的速度提高，訊號可能變得更畸變，且此種訊號的品質可能降低。在一些情形中，電子裝置1100與電子裝置1300之間可能交換不正確的資料，且在通訊中可出現錯誤。因此，本發明概念的示例性實施例可補償符碼間干擾以使得防止或最小化訊號畸變。
參照圖10，本發明概念的實施例可使用補償訊號PM(t)來補償訊號S2(t)。補償訊號PM(t)可具有用於防止訊號S2(t-TD)的波形由於符碼間干擾而畸變的波形。為達成此結果，可產生補償訊號PM(t)以使得補償訊號PM(t)的特性與通道CH12的低通頻率因應特性相反。舉例而言，補償訊號PM(t)可包括用於預強調訊號S2(t)的脈波。
用語「預強調」可意味著在發射機Tx12將訊號S2(t)傳送至通訊通道CH12之前，預先將與通訊通道CH12的特性相反的效果施加至訊號S2(t)。在此種情形中，在訊號S2(t)藉由通訊通道CH12傳送的同時，訊號S2(t)的波形改變為預期波形（或與預期波形相似的波形）。
舉例而言，補償訊號PM(t)的脈波的振幅可與訊號S2(t-TD)的斜率成比例。另外，補償訊號PM(t)的脈波的符碼可與訊號S2(t)的斜率的符碼相同。舉例而言，補償訊號PM(t)的脈波可被產生為在時間T0處具有位準L14。就此而言，在本發明概念的一些實施例中，補償訊號PM(t)可被產生為包括與藉由對時間T0處的訊號S2(t)的波形進行微分而獲得的波形對應的脈波。
當在時間T0處將補償訊號PM(t)施加至訊號S2(t)時，可產生補償訊號「S2(t) + PM(t)」。如圖7所示，訊號S2'(t-TD)可能畸變以使得訊號S2'(t-TD)的位準低於時間T0+TD處的預期訊號S2(t-TD)的位準。因此，可產生補償訊號PM(t)來使訊號S2(t)預畸變，進而使得補償訊號「S2(t) + PM(t)」的位準高於時間T0處的預期訊號S2(t)的位準。
換言之，補償訊號PM(t)的脈波對訊號S2(t)的波形進行補償的方向可與訊號S2(t-TD)的波形由於符碼間干擾而畸變的方向相反。當補償訊號「S2(t) + PM(t)」具有符碼間干擾的影響，而補償訊號「S2(t) + PM(t)」藉由通訊通道CH12傳送時，接收機Rx12可在時間T0+TD處接收訊號「S2'(t-TD) + PM'(t-TD)」。
訊號「S2(t-TD) + PM(t-TD)」的波形可與預期訊號S2(t-TD)的波形實質上相同或幾乎相似。藉此，補償訊號PM(t)可補償與訊號S2(t-TD)相關聯的符碼間干擾。因此，訊號的品質可得到提高，且可防止通訊中的錯誤。
儘管參照圖3至圖10闡述了遠端串擾雜訊及符碼間干擾的減少，但是本發明概念並非僅限於此。舉例而言，藉由通訊通道CH11至CH19及CH21至CH29傳送的訊號可能受到各種類型的雜訊的影響。
舉例而言，對訊號具有影響的雜訊可包括在訊號內出現的雜訊（例如，像符碼間干擾）。參照圖7至圖10闡述的實例可相似地應用於補償在訊號內出現的雜訊。
舉例而言，對訊號具有影響的雜訊可包括關於任何其他訊號造成的雜訊（例如，類似於串擾雜訊）。參照圖3至圖6闡述的實例可相似地應用於補償由於任何其他訊號的影響而出現的雜訊。
為易於說明，本發明概念的以下實施例將被闡述為補償遠端串擾雜訊及符碼間干擾。然而，應理解，可對以下實施例作出各種改變或修改以補償不同類型的雜訊。
圖11是示出圖1所示電子系統1000中所包括的電子電路2000的配置的方塊圖。
參照圖11，在本發明概念的示例性實施例中，電子電路2000可包括主驅動器2100、選擇器電路2300及補償器電路2400。電子電路2000可包括於圖1所示傳輸電路1150或1350中。
當傳輸電路1150包括電子電路2000時，可為每一發射機及每一通訊通道提供一個電子電路2000。在本發明概念的示例性實施例中，電子電路2000的組件可包括於圖2所示發射機Tx11至Tx19中的每一者中。作為另一選擇，主驅動器2100可包括於發射機Tx11至Tx19中的每一者中。另外，選擇器電路2300及補償器電路2400可設置於發射機Tx11至Tx19的外部以對應於發射機Tx11至Tx19中的每一者。
為易於說明，將闡述傳輸電路1150包括電子電路2000的情形。應理解，該些說明可相似地應用於傳輸電路1350包括電子電路2000的情形。
主驅動器2100可接收自SER/DES 1130並列地接收的訊號中的訊號IN1。主驅動器2100可驅動訊號IN1，且可輸出被驅動訊號IN1。
選擇器電路2300可接收訊號IN1及IN2。訊號IN2可與訊號IN1並列地接收，且可為自SER/DES 1130並列地接收的訊號中的一者。選擇器電路2300可選擇訊號IN1及IN2中的一者。舉例而言，選擇器電路2300可因應於控制訊號CTL而選擇訊號IN1或訊號IN2。
選擇器電路2300可輸出自訊號IN1及IN2中選擇的一個訊號。舉例而言，選擇器電路2300可基於控制訊號CTL而輸出訊號IN1或訊號IN2。將參照圖14至圖16闡述控制訊號CTL。
補償器電路2400可接收由選擇器電路2300選擇的一個訊號。當選擇器電路2300因應於控制訊號CTL而選擇訊號IN1時，補償器電路2400可接收訊號IN1。當選擇器電路2300因應於控制訊號CTL而選擇訊號IN2時，補償器電路2400可接收訊號IN2。
補償器電路2400可基於由選擇器電路2300選擇的一個訊號而輸出補償訊號CSG。補償訊號CSG可基於訊號IN1或訊號IN2而產生以補償被驅動訊號IN1。補償訊號CSG可具有用於補償與被驅動訊號IN1相關聯的雜訊的波形。舉例而言，補償訊號CSG可對應於參照圖6闡述的補償訊號-FE(t)或參照圖10闡述的補償訊號PM(t)。
如參照圖3至圖10所述，補償訊號CSG可具有基於訊號IN1或訊號IN2的波形而獲得的波形。因此，補償器電路2400可為被配置以處理訊號IN1或訊號IN2以提供補償訊號CSG的適當波形的硬體電路。
當將補償訊號CSG施加至被驅動訊號IN1時，被驅動訊號IN1可基於補償訊號CSG得到補償。輸出訊號OUT可對應於基於補償訊號CSG得到補償的被驅動訊號IN1。舉例而言，輸出訊號OUT可對應於參照圖6闡述的補償訊號「S2(t-TD) + (-FE(t-TD)) + FE(t-TD)」或參照圖10闡述的補償訊號「S2'(t-TD) + PM'(t-TD)」。電子電路2000可輸出輸出訊號OUT，且可藉由通訊通道將輸出訊號OUT傳輸至接收機。
如參照圖3至圖6所述，當被驅動訊號IN1藉由通訊通道傳送時，由於自訊號IN2驅動的訊號而在被驅動訊號IN1中可出現串擾雜訊。在此種情形中，訊號IN1可為被入侵者訊號，且訊號IN2可為入侵者訊號。
圖12是闡述圖11所示電子電路2000的操作的流程圖。
舉例而言，電子電路2000可接收被入侵者訊號IN1及入侵者訊號IN2（S110）。選擇器電路2300可將基於控制訊號CTL而自被入侵者訊號IN1及入侵者訊號IN2中選擇的一個訊號提供至補償器電路2400（S120）。
當選擇器電路2300選擇入侵者訊號IN2時，補償器電路2400可基於入侵者訊號IN2而補償關於入侵者訊號IN2造成的被入侵者訊號IN1的雜訊（例如，遠端串擾雜訊）（S130）。舉例而言，當選擇器電路2300選擇入侵者訊號IN2時，補償器電路2400可基於入侵者訊號IN2而輸出補償訊號CSG。
舉例而言，基於入侵者訊號IN2產生的補償訊號CSG可對應於參照圖6闡述的補償訊號-FE(t)。基於對應於補償訊號-FE(t)的補償訊號CSG，可針對由自入侵者訊號IN2驅動的訊號造成的串擾雜訊對被入侵者訊號IN1進行補償。
當選擇器電路2300選擇被入侵者訊號IN1時，補償器電路2400可基於被入侵者訊號IN1而補償在被入侵者訊號IN1中出現的雜訊（例如，符碼間干擾）（S140）。舉例而言，當選擇器電路2300選擇被入侵者訊號IN1時，補償器電路2400可基於被入侵者訊號IN1而輸出補償訊號CSG。
舉例而言，基於被入侵者訊號IN1而產生的補償訊號CSG可對應於參照圖10闡述的補償訊號PM(t)。基於對應於補償訊號PM(t)的補償訊號CSG，可針對符碼間干擾對被入侵者訊號IN1進行補償。
電子電路2000可輸出輸出訊號OUT（S150）。輸出訊號OUT可基於被驅動訊號IN1及補償訊號CSG而產生。舉例而言，輸出訊號OUT可藉由基於補償訊號CSG而補償驅動訊號IN1來產生。舉例而言，電子電路2000可輸出被驅動訊號IN1作為輸出訊號OUT，被驅動訊號IN1基於補償訊號-FE(t)或補償訊號PM(t)而得到補償。由於雜訊（例如，串擾雜訊或符碼間干擾）而引起的訊號IN1的畸變可基於輸出訊號OUT而減小。
返回至圖11，為實行上述操作，主驅動器2100及補償器電路2400可並聯連接於用於接收訊號IN1的端子與用於輸出輸出訊號OUT的端子之間。在此種配置中，補償器電路2400可根據由選擇器電路2300作出的選擇而選擇性地補償不同類型的雜訊（例如，串擾雜訊及符碼間干擾）。
換言之，補償器電路2400可被共享以補償不同類型的雜訊。因此，與提供單獨的補償器電路的情形相較，可減小電路面積。
可使用特性相同的補償訊號來補償一些類型的雜訊。舉例而言，可使用具有與訊號S1(t)的斜率成比例的脈波振幅的補償訊號-FE(t)來補償圖4所示串擾雜訊。另外，可使用具有與訊號S2(t)的斜率成比例的脈波振幅的補償訊號PM(t)來補償圖9所示符碼間干擾。在此實例中，補償訊號-FE(t)的脈波對訊號S2(t)的波形進行補償的方向可與補償訊號PM(t)的脈波對訊號S2(t)的波形進行補償的方向相同。
藉此，補償器電路2400可被共享以產生特性相同的補償訊號。舉例而言，相對於圖3至圖10所示實例，補償器電路2400可產生補償訊號CSG，補償訊號CSG具有與輸入至補償器電路2400的訊號的斜率成比例的振幅。然而，輸入至補償器電路2400的訊號可根據補償訊號CSG補償的雜訊類型而發生改變，且可取決於選擇器電路2300的選擇。
圖13是示出與圖11所示電子電路2000相關聯的配置的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可利用圖13所示電子電路2000a來實施。電子電路2000a可包括電壓模式主驅動器2100a、多工器（multiplexer，MUX）2300a及微分器電路2400a。
電壓模式主驅動器2100a可對應於主驅動器2100。電壓模式主驅動器2100a可包括驅動器DV1及電阻組件R1。電壓模式主驅動器2100a可接收訊號IN1且可藉由使用驅動器DV1來驅動訊號IN1通過電阻組件R1。然而，本發明概念並非僅限於此。舉例而言，主驅動器2100的配置可被不同地改變或修改成當前模式的驅動器或任何其他實施方式。
多工器2300a可對應於選擇器電路2300。多工器2300a可接收訊號IN1及IN2，且可因應於控制訊號CTL而選擇性地輸出訊號IN1或訊號IN2。然而，本發明概念並非僅限於此。舉例而言，選擇器電路2300的配置可被不同地改變或修改成開關電路、閘電路或可選擇訊號IN1及IN2中的一者的任何其他實施方式。
微分器電路2400a可對應於補償器電路2400。微分器電路2400a可處理由選擇器電路2300選擇的訊號以產生補償訊號CSG。舉例而言，相對於圖6所示實例，在多工器2300a輸出訊號IN2的情形中，微分器電路2400a可處理訊號IN2以使得補償訊號-FE(t)具有藉由對訊號IN2的波形進行微分而獲得的波形。
舉例而言，相對於圖10所示實例，在多工器2300a輸出訊號IN1的情形中，微分器電路2400a可處理訊號IN1以使得補償訊號PM(t)具有藉由對訊號IN1的波形進行微分而獲得的波形。藉此，微分器電路2400a可被共享以處理訊號IN1及訊號IN2。
舉例而言，微分器電路2400a可為包括反相器INV1及電容元件C1的帽峰型驅動器（cap-peaking type driver）。舉例而言，電容元件C1的電容可為固定的或可變的。
當電容元件C1的電容為可變的時，由微分器電路2400a產生的補償訊號CSG的波形可為可調整的。在此種情形中，微分器電路2400a對雜訊（例如，串擾雜訊或符碼間干擾）進行補償的程度可為可變的。舉例而言，當雜訊對訊號IN1的影響發生改變（例如，增加或減少）時，可調整電容元件C1的可變電容以使得微分器電路2400a對雜訊進行補償的程度發生改變（例如，增加或減少）。
然而，圖13所示微分器電路2400a僅為各種可能的實施例中的一者而不旨在限制本發明概念。在本發明概念的示例性實施例中，微分器電路2400a可包括分段電路，此將參照圖17至圖20進行闡述。作為另一選擇，微分器電路2400a可被不同地改變或修改成不同於帽峰型驅動器的任何其他實施方式。在本發明概念的示例性實施例中，補償器電路2400可被不同地改變或修改成不同於微分器電路2400a的任何其他實施方式以產生適當的補償訊號CSG。
圖14是闡述如何對圖11所示電子電路2000處的遠端串擾雜訊或符碼間干擾進行補償的圖。
舉例而言，在通訊環境CTN中，隨著訊號頻率降低，由於符碼間干擾而引起的訊號畸變或損耗可能變得嚴重。相反，隨著訊號頻率增大，串擾雜訊可能變得嚴重。
在此通訊環境CTN中，當訊號頻率低於頻率F0時，符碼間干擾（圖14中的ISI）可較串擾雜訊更顯著。相反，當訊號頻率高於頻率F0時，串擾雜訊可較符碼間干擾更顯著。
舉例而言，當訊號以低於頻率F0的頻率F1藉由通訊通道傳送時，符碼間干擾的影響可大於串擾雜訊的影響。在此種情形中，補償符碼間干擾可更有利。當提供控制訊號CTL以使選擇器電路2300選擇訊號IN1時，補償器電路2400可接收訊號IN1。補償器電路2400可基於訊號IN1而產生用於補償符碼間干擾的補償訊號CSG。
相反，當訊號以高於頻率F0的頻率F2藉由通訊通道傳送時，串擾雜訊的影響可大於符碼間干擾的影響。在此種情形中，補償串擾雜訊可更有利。當提供控制訊號CTL以使選擇器電路2300選擇訊號IN2時，補償器電路2400可接收訊號IN2。補償器電路2400可基於訊號IN2而產生用於補償串擾雜訊的補償訊號CSG。
可基於通訊環境CTN而提供控制訊號CTL，例如，可基於符碼間干擾的影響及串擾雜訊的影響來提供控制訊號CTL。然而，圖14所示通訊環境CTN僅為一個實例，且因此並不旨在限制本發明概念。符碼間干擾的影響及串擾雜訊的影響可根據例如電路設計及實際操作環境等各種因素而改變成不同於圖14所示的影響。
圖15是示出與圖11所示電子電路2000相關聯的配置的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可包括圖15所示電子電路2000b。電子電路2000b可包括主驅動器2100、選擇器電路2300、補償器電路2400及暫存器2600。
舉例而言，在運輸包括電子電路2000b的電子系統1000之前，可測試電子系統1000以判斷電子系統1000是否正常運作。同樣在測試期間，可判斷訊號是否藉由通訊通道CH11至CH19及CH21至CH29正常地傳送。在測試中，可針對每一通訊通道來衡量符碼間干擾的影響及串擾雜訊的影響。
基於衡量結果，可將對應於控制訊號CTL的值儲存於暫存器2600中。對應於控制訊號CTL的值可基於符碼間干擾是顯著的還是串擾雜訊是顯著的來確定。選擇器電路2300可基於具有自測試獲得的值的控制訊號CTL來選擇訊號IN1及IN2中的一者。
圖16是示出與圖11所示電子電路2000相關聯的配置的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可包括圖16所示電子電路2000c。電子電路2000c可包括主驅動器2100、選擇器電路2300、補償器電路2400、模式控制器2700及記憶體2800。
舉例而言，在包括電子電路2000c的電子系統1000運作的同時，模式控制器2700可監測訊號流以衡量符碼間干擾及串擾雜訊的影響。在一些情形中，接收訊號的接收方裝置可提供與訊號的雜訊相關聯的資訊，且模式控制器2700可獲得自接收方裝置提供的資訊。
記憶體2800可儲存關於通訊環境CTN的資訊。舉例而言，可在電子系統1000的測試或實際操作期間收集關於通訊環境CTN的資訊。
模式控制器2700可基於儲存於記憶體2800中的通訊環境CTN的資訊、所監測的訊號流及自接收方裝置提供的資訊將控制訊號CTL提供至選擇器電路2300。控制訊號CTL可基於符碼間干擾在當前通訊環境中是顯著的還是串擾雜訊在當前通訊環境中是顯著的來產生。選擇器電路2300可基於補償符碼間干擾更佳還是補償串擾雜訊更佳來選擇訊號IN1及IN2中的一者。
圖17是示出與圖11所示電子電路2000相關聯的配置的方塊圖。圖18是用於闡述圖17所示電子電路2000d的操作的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可包括圖17所示電子電路2000d。參照圖17，電子電路2000d可包括主驅動器2100、選擇器電路2300及補償器電路2400d。參照圖18，補償器電路2400d可包括「K」個分段補償器電路2401d至2409d。
參照圖17及圖18，補償器電路2401d至2409d可根據選擇器電路2300的選擇而接收訊號IN1或訊號IN2。補償器電路2401d至2409d中的每一者的配置及操作可與補償器電路2400的配置及操作實質上相同。
舉例而言，補償器電路2401d至2409d中的每一者可基於訊號IN1而產生用於補償符碼間干擾的補償訊號，或者可基於訊號IN2而產生用於補償串擾雜訊的補償訊號。補償器電路2400d可基於由補償器電路2401d至2409d產生的補償訊號而輸出最終補償訊號CSG。
補償器電路2401d至2409d可基於控制訊號COEF[1:K]來控制。舉例而言，控制訊號COEF[1:K]可包括「K」個控制值，且控制值可分別控制補償器電路2401d至2409d的操作。
補償器電路2401d至2409d可基於控制訊號COEF[1:K]而被控制成運作或不運作。運作的補償器電路（例如，圖18所示補償器電路2401d及2402d）可基於訊號IN1或訊號IN2而輸出補償訊號。最終補償訊號CSG可自運作的補償器電路輸出。
相反，不運作的補償器電路（例如，圖18所示補償器電路2403d及2409d）可不輸出補償訊號。舉例而言，當包括於補償器電路中的元件（例如，開關或電晶體）基於控制值而被關斷時，或者當來自補償器電路的訊號輸出路徑基於控制值而被斷開連接時，補償器電路可被視為不運作。
無論任何其他補償器電路是否運作，補償器電路2401d至2409d中的每一者均可基於控制訊號COEF[1:K]而被獨立地控制，以運作或不運作。舉例而言，補償器電路2401d可被控制成因應於控制訊號COEF[1:K]中具有「1」的控制值而運作，此與補償器電路2403d不運作的情形無關。補償器電路2403d可基於控制訊號COEF[1:K]中具有「0」的控制值而被控制成不運作，此與補償器電路2401d運作的情形無關。
舉例而言，控制訊號COEF[1:K]可基於雜訊（例如，串擾雜訊或符碼間干擾）的影響是大還是小而被提供至補償器電路。與參照圖15及圖16闡述的控制訊號CTL類似，控制訊號COEF[1:K]可基於測試結果或監測結果而確定或發生改變。
當雜訊影響發生改變時，補償器電路2401d至2409d中為產生補償訊號CSG而運作的補償器電路的數目可發生改變。舉例而言，當雜訊影響大時，運作的補償器電路的數目可增大，且當雜訊影響小時，運作的補償器電路的數目可減少。
由於當雜訊影響發生改變時，運作的補償器電路的數目發生改變，因此補償訊號CSG的波形可發生改變。舉例而言，當運作的補償器電路的數目增加時，補償訊號CSG的波形可發生改變以使得基於補償訊號CSG而對訊號IN1進行補償的程度增大。相反，當運作的補償器電路的數目減少時，補償訊號CSG的波形可發生改變以使得基於補償訊號CSG而對訊號IN1進行補償的程度減小。
藉此，根據通訊環境，補償訊號CSG的波形可基於控制訊號COEF[1:K]而發生改變。當補償訊號CSG的波形發生改變時，對雜訊進行補償的程度可發生改變。因此，電子電路2000d可主動應對通訊環境中的變化。
圖19是示出與圖11所示電子電路2000相關聯的配置的方塊圖。圖20是闡述圖19所示電子電路2000e的操作的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可包括圖19所示電子電路2000e。參照圖19，電子電路2000e可包括主驅動器2100、選擇器電路2300e及補償器電路2400e。參照圖20，選擇器電路2300e可包括「K」個選擇器電路2301e至2309e，且補償器電路2400e可包括「K」個補償器電路2401e至2409e。
參照圖19及圖20，選擇器電路2301e至2309e可基於控制訊號CTL[1:K]而進行控制。舉例而言，控制訊號CTL[1:K]可包括「K」個控制值，且控制值可分別被提供至選擇器電路2301e至2309e。
選擇器電路2301e至2309e中的每一者可因應於控制訊號CTL[1:K]的控制值而選擇訊號IN1或訊號IN2，且可將所選擇的訊號提供至補償器電路2401e至2409e。選擇器電路2301e至2309e中的每一者的配置及操作可與圖11所示選擇器電路2300的配置及操作實質上相同。
無論任何其他選擇器電路選擇訊號IN1還是訊號IN2，選擇器電路2301e至2309e中的每一者均可獨立地選擇訊號IN1或訊號IN2。舉例而言，選擇器電路2301e可獨立於選擇訊號IN2的選擇器電路2304e來基於控制訊號CTL[1:K]的控制值而選擇訊號IN1。選擇器電路2303e可獨立於選擇訊號IN1的選擇器電路2302e來基於控制訊號CTL[1:K]的控制值選擇訊號IN2。
補償器電路2401e至2409e可分別與選擇器電路2301e至2309e進行連接。補償器電路2401e至2409e中的每一者可根據與補償器電路2401e至2409e中的每一者連接的選擇器電路的操作、基於訊號IN1或訊號IN2而產生補償訊號。
補償器電路2401e至2409e的操作可與圖18所示補償器電路2401d至2409d的操作相似。無論任何其他補償器電路是否運作，補償器電路2401e至2409e中的每一者均可基於控制訊號COEF[1:K]而被獨立地控制，以運作或不運作。舉例而言，在補償器電路2401e至2405e運作的同時，補償器電路2406e至2409e可不運作。舉例而言，補償器電路2401e至2405e可因應於具有值「1」的控制訊號COEF[1:K]而運作，且補償器電路2406e至2409e可因應於具有值「2」的控制訊號COEF[1:K]而不運作。
另外，運作的補償器電路可產生補償訊號，且最終補償訊號CSG可自運作的補償器電路輸出。控制訊號COEF[1:K]及最終補償訊號CSG可相對於雜訊的影響而發生改變。
當連接各個選擇器電路2301e至2309e時，補償器電路2401e至2409e可接收不同的訊號。在此種情形中，無論任何其他補償器電路是產生用於補償符碼間干擾的補償訊號還是用於補償串擾雜訊的補償訊號，補償器電路2401e至2409e均可獨立地產生補償訊號。
舉例而言，當連接至補償器電路2401e的選擇器電路2301e選擇訊號IN1時，補償器電路2401e可基於訊號IN1而產生補償訊號來補償符碼間干擾。相反，當連接至補償器電路2405e的選擇器電路2305e選擇訊號IN2時，補償器電路2405e可基於訊號IN2而產生補償訊號來補償串擾雜訊。
藉此，舉例而言，補償器電路2401e至2402e中的每一者可基於訊號IN1而產生補償訊號來補償符碼間干擾，且補償器電路2403e至2405e中的每一者可同時產生補償訊號以基於訊號IN2補償串擾雜訊。在此種情形中，可同時補償符碼間干擾與串擾雜訊。
基於補償訊號CSG對符碼間干擾進行補償的程度可隨著接收訊號IN1的補償器電路的數目而變化。基於補償訊號CSG對串擾雜訊進行補償的程度可隨著接收訊號IN2的補償器電路的數目而變化。根據由選擇器電路2301e至2309e選擇的訊號，對符碼間干擾進行補償的程度可與對串擾雜訊進行補償的程度相同或不同。
由選擇器電路2301e至2309e選擇的訊號可基於控制訊號CTL[1:K]來確定。因此，對符碼間干擾進行補償的程度及對串擾雜訊進行補償的程度可基於控制訊號[1:K]而發生改變。與參照圖15及圖16闡述的控制訊號CTL類似，控制訊號CTL[1:K]可基於測試結果或監測結果來確定或發生改變。
在一些情形中，補償器電路2401e至2409e可接收相同的訊號，且可輸出補償訊號以對相同的雜訊進行補償。在此種情形中，補償器電路2401e至2409e的操作可與圖17及圖18所示補償器電路2401d至2409d的操作相似。
圖21是示出與圖11所示電子電路2000相關聯的配置的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可包括圖21所示電子電路2000f。電子電路2000f可包括主驅動器2100及2100f、選擇器電路2300及2300f以及補償器電路2400及2400f。
圖3至圖20所示實施例闡述了訊號IN1具有關於訊號IN2造成的串擾雜訊的影響。訊號IN2可能受到關於訊號IN1造成的串擾雜訊的影響。電子電路2000f可補償訊號IN1與訊號IN2之間的相互串擾雜訊。
選擇器電路2300可因應於控制訊號CTL11而選擇訊號IN1或訊號IN2，且補償器電路2400可基於由選擇器電路2300選擇的訊號而產生補償訊號CSG11。可藉由將補償訊號CSG11施加至由主驅動器2100驅動的訊號IN1來產生輸出訊號OUT1。輸出訊號OUT1可對應於預期由訊號IN1傳送的資料。
主驅動器2100f可驅動訊號IN2來輸出被驅動訊號IN2。選擇器電路2300f可因應於控制訊號CTL12而選擇訊號IN1或訊號IN2。無論選擇器電路2300選擇訊號IN1還是訊號IN2，選擇器電路2300f均可獨立於選擇器電路2300選擇訊號IN1或訊號IN2。控制訊號CTL12及選擇器電路2300f的選擇可基於與訊號IN2相關聯的雜訊的類型及影響。
補償器電路2400f可基於由選擇器電路2300f選擇的訊號而產生用於補償被驅動訊號IN2的補償訊號CSG12。在選擇器電路2300f選擇訊號IN1的情形中，補償器電路2400f可基於訊號IN1而產生補償訊號CSG12以補償由被驅動訊號IN1對被驅動訊號IN2造成的串擾雜訊。
在選擇器電路2300f選擇訊號IN2的情形中，補償器電路2400f可基於訊號IN2而產生補償訊號CSG12以補償被驅動訊號IN2的符碼間干擾。可藉由將補償訊號CSG12施加至被驅動訊號IN2來產生輸出訊號OUT2。輸出訊號OUT2可對應於預期由訊號IN2傳送的資料。
圖22是示出與圖11所示電子電路2000相關聯的配置的方塊圖。
在本發明概念的示例性實施例中，圖11所示電子電路2000可包括圖22所示電子電路2000g。電子電路2000g可包括主驅動器2100、選擇器電路2300、2302g及2303g以及補償器電路2400、2402g及2403g。
圖3至圖21所示實施例闡述了訊號IN1具有僅關於訊號IN2造成的串擾雜訊的影響。在實際操作中，訊號IN1的串擾雜訊可能是關於多個訊號（例如，訊號IN2、IN3及IN4）造成的。
訊號IN2、IN3及IN4可自SER/DES並列地接收。舉例而言，訊號IN1、IN2、IN3及IN4可對應於欲藉由空間上彼此相鄰或距離上彼此靠近的通訊通道傳送的訊號。電子電路2000g可補償由訊號IN2、IN3及IN4對訊號IN1造成的串擾雜訊。就此而言，訊號IN1可為被入侵者訊號，且訊號IN2、IN3及IN4可為入侵者訊號。
選擇器電路2300可因應於控制訊號CTL21而選擇訊號IN1或訊號IN2。補償器電路2400可基於由選擇器電路2300選擇的訊號而產生補償訊號CSG21。
選擇器電路2302g可因應於控制訊號CTL22而選擇訊號IN1或訊號IN3。補償器電路2402g可基於由選擇器電路2302g選擇的訊號而產生用於補償被驅動訊號IN1的補償訊號CSG22。
當選擇器電路2302g選擇訊號IN1時，補償器電路2402g可基於訊號IN1而產生補償訊號CSG22以補償被驅動訊號IN1的符碼間干擾。當選擇器電路2302g選擇訊號IN3時，補償器電路2402g可基於訊號IN3而產生補償訊號CSG22以補償由自訊號IN3驅動的訊號對被驅動訊號IN1造成的串擾雜訊。
選擇器電路2303g可因應於控制訊號CTL23而選擇訊號IN1或訊號IN4。補償器電路2403g可基於由選擇器電路2303g選擇的訊號而產生補償訊號CSG23以補償被驅動訊號IN1的符碼間干擾或訊號IN4的串擾雜訊。
無論選擇器電路2300選擇訊號IN1還是訊號IN2，選擇器電路2302g均可獨立於選擇器電路2300選擇訊號IN1或訊號IN3。無論選擇器電路2300及2302g選擇訊號IN1還是訊號IN2或訊號IN3，選擇器電路2303g均可獨立於選擇器電路2300及2302g選擇訊號IN1或訊號IN4。
如自圖21及圖22理解，用於選擇性地補償雜訊的電子電路2000可設置於通訊通道CH11至CH19及CH21至CH29之間。另外，參照圖11至圖22闡述的實施例彼此獨立地闡述，但應理解，可對實施例中的兩者或更多者進行組合。
圖23是示出包括圖11所示電子電路2000的記憶體系統3000的配置的方塊圖。
記憶體系統3000可包括記憶體裝置（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）裝置3100）及記憶體控制器（例如，控制器3300）。DRAM裝置3100可儲存資料或者可輸出所儲存的資料。控制器3300可控制DRAM裝置3100以使得DRAM裝置3100儲存或輸出資料。
記憶體系統3000可包括物理層（physical layer，PHY）3500。PHY 3500可包括用於在DRAM裝置3100與控制器3300之間傳送資料訊號的物理電路。物理電路可包括數位電路3510及類比電路3530。
由數位電路3510處理的資料可被提供至類比電路3530中的每一者的SER。由類比電路3530中的每一者的DES處理的資料可被提供至數位電路3510。
在類比電路3530中的每一者中，SER可對資料進行串列化且可將經串列化的資料提供至發射機Tx，且發射機Tx可將與經串列化的資料對應的訊號傳輸至DRAM裝置3100。接收機Rx可將自DRAM裝置3100接收的訊號提供至DES，且DES可對所接收的訊號的資料進行解串列化。
DQ訊號DQ[1]至DQ[N]可在類比電路3530與DRAM裝置3100之間輸送。相對於將DQ訊號DQ[1]至DQ[N]傳輸至DRAM裝置3100而言，類比電路3530中的每一者可使用電子電路2000來選擇性地補償不同類型的雜訊（例如，串擾雜訊及符碼間干擾）。
舉例而言，當記憶體系統3000包括於處理器裝置（包括圖形處理單元（graphic processing unit，GPU））中時，DQ訊號DQ[1]至DQ[N]可以圖形雙倍資料速率（graphic double data rate，GDDR）技術並列地輸送。然而，本發明概念並非僅限於此。應理解，電子電路2000可被不同地改變或修改，以使得電子電路2000被應用於不同類型的通訊技術及不同類型的電子系統。
根據本發明概念的示例性實施例，由於串擾雜訊或符碼間干擾而引起的訊號畸變可減小。舉例而言，本發明概念的示例性實施例提供一種用於補償在資料傳輸期間在通訊通道中出現的雜訊的電子電路。在本發明概念的示例性實施例中，電子電路可選擇性地補償串擾雜訊及符碼間干擾。在本發明概念的示例性實施例中，由於補償器電路被共享以提供串擾雜訊的補償及符碼間干擾的補償，因此電路面積可減小。
儘管已參照本發明概念的示例性實施例闡述了本發明概念，但是對於此項技術中具有通常知識者而言將顯而易見的是可在不背離如以下申請專利範圍中所述的本發明概念的精神及範圍的條件下對本發明概念作出各種改變及修改。
1000:電子系統 1100、1300:電子裝置 1110、1310:功能電路 1130、1330:串列器/解串列器（SER/DES） 1150、1350:傳輸電路 1170、1370:接收電路 2000、2000a、2000b、2000c、2000d、2000e、2000f、2000g:電子電路 2100、2100f:主驅動器 2100a:電壓模式主驅動器 2300、2300e、2300f、2301e~2309e、2302g、2303g:選擇器電路 2300a:多工器（MUX） 2400、2400d、2400e、2400f、2401e~2409e、2402g、2403g:補償器電路 2400a:微分器電路 2401d~2409d:分段補償器電路/補償器電路 2600:暫存器 2700:模式控制器 2800:記憶體 3000:記憶體系統 3100:動態隨機存取記憶體（DRAM）裝置 3300:控制器 3500:物理層（PHY） 3510:數位電路 3530:類比電路 C1:電容元件 CH11、CH12:通訊通道/通道 CH13~CH19、CH21~CH29:通訊通道 COEF[1:K]、CTL、CTL[1:K]、CTL11、CTL12、CTL21、CTL22、CTL23:控制訊號 CSG:補償訊號/最終補償訊號 CSG11、CSG12、CSG21、CSG22、CSG23、-FE(t)、PM(t)、S2(t) + PM(t)、S2(t) + (-FE(t)):補償訊號 CTN:通訊環境 DQ[1]~DQ[N]:DQ訊號 DV1:驅動器 F0、F1、F2:頻率 FE(t-TD):串擾雜訊 IN1:訊號/被驅動訊號/被入侵者訊號 IN2:訊號/被驅動訊號/入侵者訊號 IN3、IN4:訊號/入侵者訊號 INV1:反相器 ISI:符碼間干擾 L11、L12、L13、L14、-L13:位準 OUT、OUT1、OUT2:輸出訊號 P1、P2:通訊路徑 R1:電阻組件 Rx、Rx11~Rx19、Rx21~Rx29:接收機 S1(t):訊號/入侵者訊號 S1(t-TD):訊號/延遲訊號 S110、S120、S130、S140、S150:操作 S2A、S2B:波形 S2(t):訊號/被入侵者訊號 S2(t-TD):訊號/延遲訊號/預期訊號 S2(t-TD) + FE(t-TD):畸變訊號 S2(t-TD) + (-FE(t-TD)) + FE(t-TD):訊號/補償訊號 S2'(t-TD):畸變訊號/訊號 S2'(t-TD) + PM'(t-TD):訊號 T0、T0+TD:時間 TD:時間延遲 Tx、Tx11~Tx19、Tx21~Tx29:發射機
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他特徵將變得顯而易見。 圖1是示出根據本發明概念示例性實施例的包括電子電路的電子系統的配置的方塊圖。 圖2是示出圖1所示傳輸電路與接收電路之間的連接的方塊圖。 圖3是闡述在圖2所示通訊通道之間出現的串擾雜訊的圖。 圖4及圖5是闡述在圖3所示通訊通道之間出現的遠端串擾雜訊的曲線圖。 圖6是闡述如何補償圖5所示遠端串擾雜訊的曲線圖。 圖7是闡述圖2所示通訊通道的特性的曲線圖。 圖8及圖9是闡述藉由圖3所示通訊通道傳送的訊號的符碼間干擾的圖。 圖10是闡述如何補償圖9所示符碼間干擾的曲線圖。 圖11是示出圖1所示電子系統中所包括的電子電路的配置的方塊圖。 圖12是闡述圖11所示電子電路的操作的流程圖。 圖13是示出與圖11所示電子電路相關聯的配置的方塊圖。 圖14是闡述如何對圖11所示電子電路處的遠端串擾雜訊或符碼間干擾進行補償的圖。 圖15、圖16及圖17是示出與圖11所示電子電路相關聯的配置的方塊圖。 圖18是闡述圖17所示電子電路的操作的方塊圖。 圖19是示出與圖11所示電子電路相關聯的配置的方塊圖。 圖20是闡述圖19所示電子電路的操作的方塊圖。 圖21及圖22是示出與圖11所示電子電路相關聯的配置的方塊圖。 圖23是示出包括圖11所示電子電路的記憶體系統的配置的方塊圖。
1000:電子系統
1100、1300:電子裝置
1110、1310:功能電路
1130、1330:串列器/解串列器(SER/DES)
1150、1350:傳輸電路
1170、1370:接收電路
P1、P2:通訊路徑

Claims (20)

  1. 一種電子電路，包括： 第一驅動器，藉由對並列接收的訊號中的第一訊號進行驅動而輸出被驅動第一訊號； 第一選擇器電路，選擇所述訊號中的所述第一訊號及第二訊號中的一個訊號；以及 第一補償器電路，因應於由所述第一選擇器電路選擇的所述一個訊號而產生用於補償所述被驅動第一訊號的第一補償訊號， 其中，當所述第一選擇器電路選擇所述第一訊號時，所述第一補償器電路產生所述第一補償訊號以補償所述被驅動第一訊號的符碼間干擾，且 其中，當所述第一選擇器電路選擇所述第二訊號時，所述第一補償器電路產生所述第一補償訊號以補償由自所述第二訊號驅動的被驅動第二訊號造成的所述被驅動第一訊號的串擾雜訊。
  2. 如申請專利範圍第1項所述的電子電路，其中所述被驅動第一訊號及所述被驅動第二訊號被傳送至相鄰的並列通道。
  3. 如申請專利範圍第1項所述的電子電路，更包括： 第二驅動器，藉由對所述第二訊號進行驅動而輸出所述被驅動第二訊號； 第二選擇器電路，選擇所述第一訊號及所述第二訊號中的一者；以及 第二補償器電路，基於由所述第二選擇器電路選擇的所述第一訊號或所述第二訊號而產生用於補償所述被驅動第二訊號的第二補償訊號。
  4. 如申請專利範圍第3項所述的電子電路，其中，當所述第二選擇器電路選擇所述第二訊號時，所述第二補償器電路產生所述第二補償訊號以補償所述被驅動第二訊號的符碼間干擾，且 其中，當所述第二選擇器電路選擇所述第一訊號時，所述第二補償器電路產生所述第二補償訊號以補償由所述被驅動第一訊號造成的所述被驅動第一訊號的串擾雜訊。
  5. 如申請專利範圍第3項所述的電子電路，其中無論所述第一選擇器電路選擇所述第一訊號還是所述第二訊號，所述第二選擇器電路皆獨立於所述第一選擇器電路來選擇所述第一訊號或所述第二訊號。
  6. 如申請專利範圍第1項所述的電子電路，更包括： 第三選擇器電路，選擇所述訊號中的所述第一訊號及第三訊號中的一個訊號；以及 第三補償器電路，基於由所述第三選擇器電路選擇的所述一個訊號而產生用於補償所述被驅動第一訊號的第三補償訊號。
  7. 如申請專利範圍第6項所述的電子電路，其中，當所述第三選擇器電路選擇所述第一訊號時，所述第三補償器電路產生所述第三補償訊號以補償所述被驅動第一訊號的所述符碼間干擾，且 其中，當所述第三選擇器電路選擇所述第三訊號時，所述第三補償器電路產生所述第三補償訊號以補償由自所述第三訊號驅動的被驅動第三訊號造成的所述被驅動第一訊號的串擾雜訊。
  8. 如申請專利範圍第6項所述的電子電路，其中無論所述第一選擇器電路選擇所述第一訊號還是所述第二訊號，所述第三選擇器電路皆獨立於所述第一選擇器電路來選擇所述第一訊號或所述第三訊號。
  9. 如申請專利範圍第1項所述的電子電路，其中所述第一選擇器電路因應於控制訊號而選擇所述第一訊號及所述第二訊號，且 其中所述控制訊號是基於所述被驅動第一訊號的所述符碼間干擾的影響或所述被驅動第一訊號的所述串擾雜訊的影響。
  10. 一種傳輸輸出訊號的電子電路，包括： 驅動器，接收第一訊號並輸出被驅動第一訊號；以及 補償器電路，接收自所述第一訊號及與所述第一訊號並列地接收的第二訊號中選擇的一者，並因應於所述第一訊號而輸出第一補償訊號以補償所述被驅動第一訊號的符碼間干擾或者因應於所述第二訊號而輸出第二補償訊號以補償所述被驅動第一訊號的串擾雜訊。
  11. 如申請專利範圍第10項所述的電子電路，其中所述串擾雜訊是由自所述第二訊號驅動的被驅動第二訊號造成的， 其中所述第一補償訊號具有用於補償由於所述符碼間干擾而造成的所述被驅動第一訊號的波形的畸變的波形，且 其中所述第二補償訊號具有用於補償由於所述串擾雜訊造成的所述被驅動第一訊號的所述波形的畸變的波形。
  12. 如申請專利範圍第10項所述的電子電路，其中所述補償器電路包括： 微分器電路，用於處理所述第一訊號或所述第二訊號以使所述第一補償訊號或所述第二補償訊號具有藉由對所述第一訊號的波形或所述第二訊號的波形進行微分而獲得的波形，且 其中所述微分器電路被配置以處理所述第一訊號及所述第二訊號。
  13. 如申請專利範圍第10項所述的電子電路，其中所述第一補償訊號包括第一脈波，所述第一脈波對應於藉由對所述第一訊號的波形進行微分而獲得的波形，且 其中所述第一脈波對所述被驅動第一訊號的波形進行補償的方向與所述被驅動第一訊號的所述波形由於所述符碼間干擾而畸變的方向相反。
  14. 如申請專利範圍第10項所述的電子電路，其中所述第二補償訊號包括第二脈波，所述第二脈波對應於藉由對所述第二訊號的波形進行微分而獲得的波形，且 其中所述第二脈波對所述被驅動第一訊號的波形進行補償的方向與所述被驅動第一訊號的所述波形由於所述串擾雜訊而畸變的方向相反。
  15. 如申請專利範圍第10項所述的電子電路，其中所述第一補償訊號包括第一脈波，所述第一脈波對應於藉由對所述第一訊號的波形進行微分而獲得的波形， 所述第二補償訊號包括第二脈波，所述第二脈波對應於藉由對所述第二訊號的波形進行微分而獲得的波形，且 其中所述第一脈波對所述被驅動第一訊號的波形進行補償的方向與所述第二脈波對所述被驅動第一訊號的所述波形進行補償的方向相同。
  16. 如申請專利範圍第10項所述的電子電路，其中所述補償器電路當所述符碼間干擾的影響大於所述串擾雜訊的影響時接收所述第一訊號且當所述被驅動第一訊號的所述串擾雜訊的所述影響大於所述符碼間干擾的所述影響時接收所述第二訊號。
  17. 如申請專利範圍第10項所述的電子電路，其中所述電子電路參考基於所述第一補償訊號或所述第二補償訊號而得到補償的所述被驅動第一訊號來輸出所述輸出訊號，且 其中所述驅動器與所述補償器電路並聯連接於用於接收所述第一訊號的端子與用於輸出所述輸出訊號的端子之間。
  18. 一種電子電路，包括： 驅動器，驅動並列接收的訊號中的第一訊號； 選擇器電路，選擇所述訊號中的所述第一訊號及第二訊號中的一者；以及 補償器電路，因應於由所述選擇器電路選擇的所述第一訊號而補償在所述被驅動第一訊號中出現的第一雜訊，或因應於由所述選擇器電路選擇的所述第二訊號而補償關於所述第二訊號造成的所述被驅動第一訊號的第二雜訊。
  19. 如申請專利範圍第18項所述的電子電路，其中，當所述被驅動第一訊號的所述第一雜訊或所述第二雜訊的影響發生改變時，所述補償器電路對所述第一雜訊或所述第二雜訊進行補償的程度發生改變。
  20. 如申請專利範圍第18項所述的電子電路，其中所述第一訊號及所述第二訊號與圖形雙倍資料速率技術中欲被傳輸至記憶體裝置的DQ訊號相關聯。
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