KR20140080902A

KR20140080902A - 신호 전달 회로

Info

Publication number: KR20140080902A
Application number: KR1020120149955A
Authority: KR
Inventors: 정춘석; 김영훈; 유창식
Original assignee: 에스케이하이닉스 주식회사; 한양대학교 산학협력단
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2014-07-01
Also published as: KR102032854B1; US8941411B2; US20140176260A1

Abstract

다수의 신호 전송 라인을 통해 여러 가지 신호를 전달하는 신호 전달 회로에 관한 것으로, 입력 신호를 드라이빙하여 출력하는 메인 드라이빙부, 상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부, 및 상기 엠파시스 구동부의 출력 신호에 이퀄라이징 동작을 수행하는 크로스토크 제어부를 구비하는 신호 전달 회로가 제공된다.

Description

신호 전달 회로{SIGNAL TRANSFER CIRCUIT}

본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 다수의 신호 전송 라인을 통해 여러 가지 신호를 전달하는 신호 전달 회로에 관한 것이다.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부 컨트롤러로부터 다양한 신호들을 입력받아 원하는 회로 동작을 수행하고, 또 이러한 회로 동작을 통해 얻어진 결과를 다시 외부로 출력한다. 따라서, 외부 컨트롤러뿐 아니라 반도체 장치 내에는 이러한 신호들을 전달하기 위한 신호 전달 회로가 구비되어야 한다. 예정된 신호를 원하는 시작 지점에서 원하는 목표 지점까지 신호 전송 라인을 통해 전달하는 것이 바로 신호 전달 회로의 궁극적인 목적인 것이다.

한편, 공정 기술이 발달함에 따라 신호 전송 라인의 선폭은 점점 작아지고 있으며, 이와 함께 신호 전송 라인과 신호 전송 라인의 사이 간격 역시 점점 좁아지고 있다. 이러한 공정 기술의 발달은 신호 전송 라인이 배치되는 면적을 획기적으로 줄여줄 수 있는 기반을 마련해 주었지만, 반대로 기존에 문제시되지 않았던 부분에 대한 새로운 문제점을 가져다주었다.

요즈음 신호 전송 라인과 신호 전송 라인의 사이 간격이 좁아짐에 따라 발생하는 가장 큰 문제점 중 하나는 크로스토크(crosstalk)에 의한 신호 왜곡 현상이다.

도 1 은 기존의 신호 전달 회로를 설명하기 위한 회로도이다.

도 1 을 참조하면, 신호 전달 회로는 메인 드라이빙부(110)와, 크로스토크 이퀄라이징 드라이빙부(120)를 구비한다.

메인 드라이빙부(110)는 제1 입력 신호(DQ1)에 응답하여 제1 신호 전송 라인(DQ1_OUT)을 예정된 전압 레벨로 구동한다. 그리고, 크로스토크 이퀄라이징 드라이빙부(120)는 제1 신호 전송 라인(DQ1_OUT)과 인접하게 배치된 제2 내지 제4 신호 전송 라인을 통해 전달되는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)에 응답하여 제1 신호 전송 라인(DQ1_OUT)을 보상한다.

도 1 의 회로 구성에서 볼 수 있듯이, 기존에는 제1 신호 전송 라인(DQ1_OUT)의 신호 왜곡을 보상하기 위하여 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)를 이용한다. 즉, 크로스토크 이퀄라이징 드라이빙부(120)는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)에 대응하는 보상 값을 제1 신호 전송 라인(DQ1_OUT)에 반영한다.

이하, 입력 신호에 대한 신호 왜곡에 대하여 알아보기 위하여 제1 및 제2 입력 신호(DQ1, DQ2)를 일례로 하여 설명하기로 한다.

제1 입력 신호(DQ1)와 제2 입력 신호(DQ2)가 서로 인접한 신호 전달 라인을 통해 전달되는 상황에서, 제2 입력 신호(DQ2)가 논리'로우'에서 논리'하이'로 천이하면 제1 및 제2 입력 신호(DQ1, DQ2)를 전달받는 수신 회로 측의 제1 입력 신호(DQ1)에는 논리'하이'에서 논리'로우'의 신호 왜곡이 발생한다. 반대로, 제2 입력 신호(DQ2)가 논리'하이'에서 논리'로우'로 천이하면 수신 회로의 제1 입력 신호(DQ1)에는 논리'로우'에서 논리'하이'의 신호 왜곡이 발생한다.

따라서, 송신 회로에는 이러한 신호 왜곡을 보상하기 위한 회로가 구비되어야 하며, 크로스토크 이퀄라이징 드라이빙부(120)가 이에 해당한다. 즉, 크로스토크 이퀄라이징 드라이빙부(120)는 제2 내지 제4 입력 신호(DQ2, DQ3, DQ4)와 이를 각각 반전 지연한 제2 내지 제4 입력 신호(DQ2B, DQ3B, DQ4B)에 대응하는 보상 값을 제1 입력 신호(DQ1)에 추가하여 제1 신호 전달 라인(DQ1_OUT)을 통해 전달된다. 다시 말하면, 수신 회로 측에서 제1 입력 신호(DQ1)와 동일한 신호를 전달받기 위해서는 송신 회로 측에서 제1 입력 신호(DQ1)에 보상 값이 추가된 신호를 제1 신호 전달 라인(DQ1_OUT)를 통해 전달해야만 한다.

한편, 도 1 과 같은 구조의 경우 더 큰 신호 왜곡을 보상하기 위하여 크로스토크 이퀄라이징 드라이빙부(120)의 구동력을 더 크게 조절해야만 한다. 하지만 이를 조절하는 경우 송신 회로의 임피던스가 달라진다. 즉, 크로스토크 이퀄라이징 드라이빙부(120)의 구동력과 송신 회로의 임피던스는 서로 연동되어 제어되기 때문에 크로스토크 이퀄라이징 드라이빙부(120)의 구동력과 송신 회로의 임피던스 중 어느 하나를 조절하는 것은 불가능하다. 이는 크로스토크 이퀄라이징 드라이빙부(120)의 구동력과 송신 회로의 임피던스는 매우 제한적으로 조절될 수밖에 없음을 의미한다.

보다 자세히 말하면, 예컨대 메인 드라이빙부(110)가 예정된 구동력을 가지는 상황에서 보상 값을 크게 하기 위하여 크로스토크 이퀄라이징 드라이빙부(120)의 구동력을 크게 설정하면 송신 회로의 임피던스가 달라진다. 따라서, 임피던스 매칭을 위하여 메인 드라이빙부(110)의 구동력을 작게 설정해야 하는데, 이렇게 되면 메인 드라이빙부(110)에서 보내지는 입력 신호의 크기가 작아지기 때문에 수신 회로에서 이 입력 신호를 판단하기 어렵게 된다.

한편, 요즈음에는 신호를 보다 명확하고 빠르게 전달하기 위하여 여러 가지 기술들이 개발되고 있으며, 그 중에는 전달하고자 하는 신호의 특정 부분을 강조하는 프리-엠파시스(pre-emphasis) 기술과 디-엠파시스(de-emphasis) 기술이 있다. 하지만, 위에서 설명한 바와같이 구동력과 임피던스를 매우 제한적으로 조절할 수밖에 없는 상황에서 예컨대, 디-엠파시스 동작을 수행하는 회로를 새로이 추가하는 것은 불가능하다.

본 발명의 실시예는 엠파시스 동작과 이퀄라이징 동작을 모두 수행할 수 있는 신호 전달 회로를 제공하고자 한다.

본 발명의 실시예에 따른 신호 전달 회로는, 입력 신호를 드라이빙하여 출력하는 메인 드라이빙부; 상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부; 및 상기 엠파시스 구동부의 출력 신호에 이퀄라이징 동작을 수행하는 크로스토크 제어부를 구비할 수 있다.

바람직하게, 상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 할 수 있다.

본 발명의 다른 실시예에 따른 신호 전달 회로는, 입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부; 상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부; 제2 신호 전송 라인을 통해 전달되는 신호를 입력받는 서브 드라이빙부; 및 상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비할 수 있다.

바람직하게, 상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 할 수 있고, 상기 제어 신호는 데이터 트래이닝 동작을 통해 정의되는 것을 특징으로 할 수 있다.

본 발명의 또 다른 실시예에 따른 신호 전송 회로는, 입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부; 상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부; 및 예정된 단위 시간마다 제2 신호 전송 라인을 통해 전달되는 신호의 일부 정보를 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부를 구비할 수 있다.

바람직하게, 상기 크로스토크 제어부는, 상기 제2 신호 전송 라인을 통해 전달되는 신호를 예정된 구동력으로 구동하기 위한 서브 드라이빙부; 및 상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비할 수 있고, 상기 예정된 단위 시간은 상기 서브 드라이빙부의 구동력에 따라 가변하는 것을 특징으로 할 수 있다.

본 발명의 실시예에 따른 신호 전달 회로는 엠파시스 동작과 이퀄라이징 동작을 모두 수행함으로써, 신호 전달 특성을 개선하는 것이 가능하다.

엠파시스 동작과 이퀄라이징 동작을 통해 신호 전달 특성을 개선하여 양질의 신호를 보다 빠르게 전달할 수 있는 효과를 얻을 수 있다.

도 1 은 기존의 신호 전달 회로를 설명하기 위한 회로도이다.
도 2 는 본 발명의 실시예에 따른 신호 전달 회로를 설명하기 위한 블록도이다.
도 3 은 도 2 의 크로스토크 제어부(230)를 설명하기 위한 도면이다.
도 4 는 도 2 의 각 구성 요소를 보다 상세히 설명하기 위한 회로도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2 는 본 발명의 실시예에 따른 신호 전달 회로를 설명하기 위한 블록도이다.

도 2 를 참조하면, 신호 전달 회로는 메인 드라이빙부(210)와, 엠파시스 구동부(220), 및 크로스토크 제어부(230)를 구비한다.

메인 드라이빙부(210)는 입력 신호(DQ1)를 드라이빙하여 출력하고, 엠파시스 구동부(220)는 메인 드라이빙부(210)의 출력 신호에 프리-엠파시스와 디-엠파시스 같은 엠파시스 동작을 수행하여 출력한다. 마지막으로, 크로스토크 제어부(230)는 엠파시스 구동부(220)의 출력 신호에 이퀄라이징 동작을 수행하여 출력한다. 이후, 설명하겠지만, 크로스토크 제어부(230)는 커패시턴스를 이용하여 신호를 보상하는 것이 가능하며, 이러한 크로스토크 제어부(230)의 구조로 인하여 엠파시스 구동부(220)를 추가적으로 배치하는 것이 가능하다.

본 발명의 실시예에 따른 신호 전달 회로는 메인 드라이빙부(210) 이후 엠파시스 구동부(220)가 배치되고, 엠파시스 구동부(220) 이후 크로스토크 제어부(230)가 배치되는 것을 특징으로 한다. 즉, 입력 신호(DQ1)는 우선 메인 드라이빙부(210)에 입력되어 구동되고, 엠파시스 구동부(220)에서 엠파시스 동작이 반영된 다음, 마지막으로 크로스토크 제어부(230)에서 이퀄라이징 동작이 반영된 이후 비로소 수신단으로 송신된다.

도 3 은 도 2 의 크로스토크 제어부(230)를 설명하기 위한 도면이다.

도 3 을 참조하면, 크로스토크 제어부(230)는 제2 입력 신호(DQ2)를 미분하여 제1 신호 전송 라인(DQ1_OUT)에 반영하기 위한 것으로, 서브 드라이빙부(310)와, 커패시터(C), 및 저항(R)을 구비한다. 여기서, 제2 입력 신호(DQ2)는 제1 신호 전송 라인(DQ1_OUT)과 인접하게 배치되는 제2 신호 전송 라인(도시되지 않음)을 통해 전달되는 신호이다.

서브 드라이빙부(310)는 제2 입력 신호(DQ2)를 입력받아 출력하며, 커패시터(C)는 서브 드라이빙부(310)의 출력 신호에 예정된 커패시턴스를 반영하여 제1 신호 전송 라인(DQ1_OUT)에 추가한다. 그리고, 제1 신호 전송 라인(DQ1_OUT) 상에는 저항(R)이 삽입된다.

본 발명의 실시예에 따른 신호 전달 회로는 제1 신호 전송 라인(DQ1_OUT)에 발생하는 신호 왜곡을 보상해 주기 위하여 크로스토크 제어부(230)를 구비하며, 제2 입력 신호(DQ2)를 미분하여 제1 신호 전송 라인(DQ1_OUT)에 반영하기 위한 크로스토크 제어부(230)를 하이패스 필터 구조로 구성하는 것을 일례로 하였다. 여기서, 커패시터(C)는 예정된 커패시턴스를 가지며, 예컨대 데이터 트래이닝 동작을 통해 커패시턴스를 조절하는 것이 가능하다. 그리고, 이렇게 설정된 커패시턴스는 크로스토크에 대한 보상 동작에 반영된다.

한편, 위에서 언급한 미분이란 예정된 단위 시간마다 제2 입력 신호(DQ2)의 일부 정보를 제1 신호 전송 라인(DQ1_OUT)에 반영하는 것을 의미하며, 서브 드라이빙부(310)의 구동력을 가변하여 이 예정된 단위 시간을 가변하는 것 역시 가능하다.

본 발명의 실시예에 따른 신호 전달 회로는 이퀄라이징 동작을 수행하는데 있어서 커패시턴스를 조절한다. 따라서, 제1 신호 전송 라인(DQ1_OUT)에 추가적인 회로가 배치되더라도 이 추가적인 회로가 임피던스에 미치는 영향은 적으며, 이를 통해 추가적인 회로가 배치될 수 있는 환경이 제공된다.

도 4 는 도 2 의 각 구성 요소를 보다 상세히 설명하기 위한 회로도이다. 설명의 편의를 위하여 도 2 와 동일한 구성에 대해서는 동일한 도면 부호를 부여하였다.

도 4 를 참조하면, 신호 전달 회로는 메인 드라이빙부(210)와, 엠파시스 구동부(220), 및 크로스토크 제어부(230)를 구비한다. 여기서, 엠파시스 구동부(220)는 디-엠파시스 동작을 수행하는 구성을 일례로 한다.

메인 드라이빙부(210)는 입력 신호(DQ1)를 드라이빙하여 출력하고, 엠파시스 구동부(220)는 메인 드라이빙부(210)의 출력 신호에 디-엠파시스 동작을 수행하여 출력한다. 마지막으로, 크로스토크 제어부(230)는 엠파시스 구동부(220)의 출력 신호에 이퀄라이징 동작을 수행하여 출력한다.

본 발명의 실시예에 따른 신호 전달 회로는 크로스토크 제어부(230)가 커패시턴스를 조절하여 이퀄라이징 동작을 수행한다. 따라서, 도 3 과 같이 디-엠파시스 동작을 수행하는 엠파시스 구동부(220)를 추가적으로 구성하는 것이 가능하다.

전술한 바와 같이, 본 발명의 실시예에 따른 신호 전달 회로는 이퀄라이징 동작뿐 아니라 엠파시스 동작 역시 수행하는 것이 가능하다. 그리고 이는 신호를 전달하는데 있어서 인접한 신호 전송 라인을 통한 신호 왜곡 현상을 이퀄라이징 동작을 통해 막아주는 것이 가능하고, 또한 고주파수의 신호 전달시 발생하는 손실을 엠파시스 동작을 통해 막아주는 것이 가능하다는 것을 의미한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

210 : 메인 드라이빙부
220 : 엠파시스 구동부
230 : 크로스토크 제어부

Claims

입력 신호를 드라이빙하여 출력하는 메인 드라이빙부;
상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부; 및
상기 엠파시스 구동부의 출력 신호에 이퀄라이징 동작을 수행하는 크로스토크 제어부
를 구비하는 신호 전달 회로.
제1항에 있어서,
상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 하는 신호 전달 회로.
제1항에 있어서,
상기 메인 드라이빙부는 제1 신호 전송 라인을 구동하고,
상기 크로스토크 제어부는 제2 신호 전송 라인을 통해 전달되는 신호를 미분하여 상기 제1 신호 전송 라인에 반영하는 것을 특징으로 하는 신호 전달 회로.
제1항에 있어서,
상기 크로스토크 제어부는 필터 구조를 가지는 것을 특징으로 하는 신호 전송 회로.
제1항에 있어서,
상기 크로스토크 제어부는 하이 패스 필터 구조를 가지는 것을 특징으로 하는 신호 전송 회로.
제2항에 있어서,
상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로.
입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부;
상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부;
제2 신호 전송 라인을 통해 전달되는 신호를 입력받는 서브 드라이빙부; 및
상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터
를 구비하는 신호 전송 회로.
제7항에 있어서,
상기 제1 신호 전송 라인 상에 삽입된 저항을 더 구비하는 신호 전송 회로.
제7항에 있어서,
상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로.
제9항에 있어서,
상기 제어 신호는 데이터 트래이닝 동작을 통해 정의되는 것을 특징으로 하는 신호 전송 회로.
제7항에 있어서,
상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로.
제7항에 있어서,
상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 하는 신호 전달 회로.
입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부;
상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부; 및
예정된 단위 시간마다 제2 신호 전송 라인을 통해 전달되는 신호의 일부 정보를 상기 제1 신호 전송 라인에 반영하기 위한 크로스토크 제어부
를 구비하는 신호 전송 회로.
제13항에 있어서,
상기 크로스토크 제어부는,
상기 제2 신호 전송 라인을 통해 전달되는 신호를 예정된 구동력으로 구동하기 위한 서브 드라이빙부; 및
상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비하는 것을 특징으로 하는 신호 전송 회로.
제13항에 있어서,
상기 예정된 단위 시간은 상기 서브 드라이빙부의 구동력에 따라 가변하는 것을 특징으로 하는 신호 전송 회로.
제14항에 있어서,
상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로.
제16항에 있어서,
상기 제어 신호는 데이터 트래이닝 동작을 통해 정의되는 것을 특징으로 하는 신호 전송 회로.
제13항에 있어서,
상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로.
제13항에 있어서,
상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 하는 신호 전달 회로.