TW202108776A - 鈀被覆銅接合線、鈀被覆銅接合線的製造方法、使用該接合線的半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之鈀被覆銅接合線,具有以銅作為主成分之芯材與芯材上的鈀層,相對於線整體而言鈀濃度為1.0質量%、以上4.0質量%以下,線的伸長率2%以上且最大伸長率ε max%以下的變化量中的加工硬化係數為0.20以下。

Description

鈀被覆銅接合線、鈀被覆銅接合線的製造方法、使用該接合線的半導體裝置及其製造方法
本發明係關於適用於半導體元件之電極與外部電極之球體接合的鈀被覆銅接合線、其製造方法、使用該接合線的半導體裝置及其製造方法。
一般而言,半導體元件的電極與半導體用電路配線基板上的外部電極,係藉由打線接合來連接。該打線接合中,係藉由稱為球體接合的方式將半導體元件的電極與接合線的一端接合(第一接合),並藉由稱為楔形接合的方式將接合線的另一端與外部電極接合(第二接合)。球體接合中,接合線的前端形成熔融球體,透過該熔融球體,將接合線連接於例如半導體元件上的鋁電極表面。
熔融球體的形成中,首先將接合線的前端保持在鉛直方向上,藉由放電結球(EFO)方式,在線前端與放電炬之間形成電弧放電,藉由該放電電流對於線前端輸入熱能。而接合線的前端因為該熱能的輸入而被加熱進而熔融。熔融金屬因為其表面張力而在線中向上傳遞,進而在線前端形成正球狀的熔融球體,再藉由凝固而形成焊球(FAB)。然後,在一邊將半導體元件的電極加熱至140~300℃左右一邊施加超音波的狀態下,將焊球壓接於電極上,藉此將接合線的一端接合至鋁電極上。
打線接合中,雖使用線徑10~30μm左右的金線,但因為金非常昂貴,因此在部分可替代之處使用銅線。然而,銅線具有容易氧化這樣的問題,因此為了解決氧化的問題,而使用在表面被覆有鈀的鈀被覆銅線。
鈀被覆銅線雖具有銅本身所具有的線及焊球氧化的問題,以及因為被覆而經常受損的特性改良的問題,但因為比金低價,因此在個人電腦及其周邊設備、通訊用設備等民生設備等較寬鬆條件下的使用之中快速普及。再者,近年來鈀被覆銅線逐漸改良,針對在車載用裝置等嚴苛條件下使用的接合線,亦開始轉移至鈀被覆銅線。
因此,為了適用於車載用裝置,開始要求鈀被覆銅線能夠承受極嚴苛且變化劇烈的條件。具體而言,要求其可承受從熱帶地區或砂漠等的高溫、高濕地區到寒冷地區、或是從山岳地區到臨海地區的廣泛自然環境及其變化,更要求其可承受因道路事件或交通事件所產生的衝擊或振動。進一步,近年來不只是汽車的引擎室內,亦開始研究將其應用在搭載於飛機的半導體產品。因此,要求一種鈀被覆銅接合線,其接合可靠度必須承受從民用之較寬鬆的條件到嚴苛條件下的使用,而滿足比以往更高等級的可靠度要求。
在開發滿足這種高可靠度之要求的鈀被覆銅線的過程中,有人嘗試將0.2%耐力、最大耐力及每單位剖面積的伸長率值調整至既定範圍,以提升被覆銅線的接合性(例如,參照專利文獻1)。又,亦有人以提升在170℃以上之高溫環境的球體接合部之接合可靠度為目的,提出一種鈀被覆銅線,其係使線含有既定量的Ni、Zn、Rh、In、Ir、Pt等的元素,並調整了以最大耐力/0.2%耐力所表示的耐力比(例如,參照專利文獻2)。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2009-140953號公報 [專利文獻2] 日本特開2017-5240號公報
[發明所欲解決之課題]
於此,近年來明顯正在進行半導體元件的高積體化、高密度化,伴隨於此,對於打線接合的間距狹窄化、細線化、多腳化、長線化等的要求越來越嚴格。其中,間距狹窄化急遽加速,在現行的量產等級中,已實現60μm間距,而正在開發50μm間距。進一步期待45μm或40μm等極窄間距的實用化。
方形扁平封裝(QFP,Quad Flat Packaging)、球柵陣列封裝(BGA,Ball Grid Array)、方形平面無引腳封裝(QFN,Quad For Non-Lead Packaging)等的半導體封裝之中,例如BGA中以往一個積體電路(IC,Integrated Circuit)上接合有許多的線。伴隨打線接合的間距狹窄化,QFP及QFN中,亦製造一個IC上接合有500條以上的線的產品。如此,若與一個IC接合的線數增加,則具有鄰接的線與線接觸的風險變高這樣的問題。
作為該接觸的問題,大致分成橫向相鄰的線彼此接觸的問題與在高度方向上相鄰的線彼此接觸的問題。作為這種相鄰的線彼此接觸的問題,具有球體接合附近的線直立部倒下而與鄰接之線的間隔變近的傾倒現象。如上述的狹窄間距接合中,為了避免鄰接的線彼此接觸,而要求進一步提升抗傾倒性。
本發明係為了藉決上述課題而完成者,目的在於提供一種可提升抗傾倒性並且在高溫、高濕的環境中亦可穩定維持球體接合之接合可靠度的鈀被覆銅接合線及其製造方法。另外,「抗傾倒性」在使用上係抑制傾倒的性質之意。 又,本發明之目的係提供一種半導體裝置及其製造方法,該半導體裝置提升了抗傾倒性而且即使在高溫、高濕的環境中亦可穩定維持接合可靠度,尤其適用於QFP(Quad  Flat  Packaging),BGA(Ball Grid Array),QFN(Quad For Non-Lead Packaging)的封裝而可使用於車載用途。 [解決課題之手段]
本發明的鈀被覆銅接合線,係具有以銅作為主成分之芯材與在該芯材上之鈀層的鈀被覆銅接合線,其特徵為:相對於線整體而言鈀濃度為1.0質量%以上、4.0質量%以下,在線的伸長率2%以上、最大伸長率ε max%以下的變化量中的加工硬化係數為0.20以下。
本發明的鈀被覆銅接合線中,包含至少一種硫族元素,該硫族元素相對於線整體而言的總濃度扣除源自該以銅作為主成分之芯材的硫族元素後所得到的濃度較佳係在50質量ppm以下。
本發明的鈀被覆銅接合線,包含至少一種硫族元素,作為從該硫族元素相對於線整體而言的濃度扣除源自該以銅作為主成分之芯材的硫族元素所得到的濃度,較佳係硫濃度為5.0質量ppm以上、12.0質量ppm以下,或是硒濃度為5.0質量ppm以上、20.0質量ppm以下,或是碲濃度為15.0質量ppm以上、50.0質量ppm以下。
本發明的鈀被覆銅接合線,較佳係相對於線整體而言,以合計1質量ppm以上、3質量%以下包含選自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl之中的一種以上的微量元素。
本發明的鈀被覆銅接合線,包含選自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl之中的一種以上的微量元素,且包含選自Au、Pd、Pt、Rh及Ni的一種以上作為該微量元素的情況,此等的含量相對於線整體而言較佳為合計0.05質量%以上、3質量%以下,包含In與Ga之中一種以上的情況,此等的含量相對於線整體而言較佳為合計0.01質量%以上、0.7質量%以下,包含P的情況,其含量相對於線整體而言較佳為5質量ppm以上、500質量ppm以下,包含Ag、Fe及Tl之中一種以上的情況,此等的含量相對於線整體而言較佳為合計1質量ppm以上、100質量ppm以下。
本發明的鈀被覆銅接合線中,較佳係在鈀層上具有金層。又,鈀被覆銅接合線的線徑較佳為10μm以上、25μm以下。
本發明的鈀被覆銅接合線的製造方法,係下述鈀被覆銅接合線的製造方法:該鈀被覆銅接合線,具有以銅作為主成分之芯材與該芯材上之鈀層,相對於線整體而言鈀濃度為1.0~4.0質量%,在伸長率2%以上、最大伸長率εmax%以下的加工硬化係數為0.20以下。此鈀被覆銅接合線的製造方法中,準備以銅作為主成分的銅線材,在該銅線材的表面上形成鈀層,將形成有該鈀層的銅線材進行伸線,較佳係在形成鈀層後的加工率為60%以上、90%以下之間,進行中間熱處理。或是,在鈀被覆銅接合線的製造方法中,準備以銅作為主成分並相對於線整體而言,以合計1質量ppm以上、3質量%以下的量包含選自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl中的一種以上之微量元素的銅線材,較佳係在該銅線材的表面上形成鈀層,並對於形成有該鈀層的銅線材進行伸線。
本發明的半導體裝置,具有半導體晶片;含鋁之鋁電極,設於半導體晶片上;外部電極,設於半導體晶片外部,具有金被覆或銀被覆;本發明之鈀被覆銅接合線,將該鋁電極與該外部電極表面連接。
此半導體製造裝置的製造方法中,在該鈀被覆銅接合線前端形成焊球,透過該焊球將該鈀被覆銅接合線在該鋁電極上進行球體接合,之後,將以該接合線之長度離開該鈀被覆銅接合線之該焊球之處在該外部電極表面進行第二接合。
本發明的半導體裝置,較佳係構成QFP(Quad Flat Packaging),BGA(Ball Grid Array)或QFN(Quad For Non-Lead Packaging)。又,本發明的半導體裝置較佳為車載用途。
本說明書中「~」的符號,表示包含其左右數值的數值範圍。又,硫族元素係硫(S)、硒(Se)及碲(Te)。 [發明之效果]
根據本發明之鈀被覆銅接合線及其製造方法,用於球體接合的情況,可提升抗傾倒性而且在高溫、高濕的環境中亦可長期穩定維持優良的接合可靠度。根據本發明的半導體裝置及其製造方法,因為可改善抗傾倒性,因此例如可抑制狹窄間距接合發生短路不良,並且可在高溫、高濕的環境中長期穩定維持優良的接合可靠度。
以下詳細說明本發明的實施型態。
本實施型態的鈀(Pd)被覆銅接合線,具有以銅作為主成分之芯材與該芯材上的鈀層。接著,相對於線整體而言鈀濃度為1.0~4.0質量%,在鈀被覆銅接合線的伸長率2%以上、最大伸長率εmax%以下的變化量中的加工硬化係數為0.20以下。本說明書中,若未特別說明,則「加工硬化係數」係指從伸長率2%至最大伸長率ε max%的變化量中的加工硬化係數。最大伸長率,係在拉伸試驗中,斷線時線從線之初始長度(拉伸試驗前)起算的伸長量(長度)相對於線初始長度的比例,在線徑為10~25μm的鈀被覆銅接合線中,通常可為2~20%之範圍的值。
本案發明人詳細研究的結果,發現鈀被覆銅接合線其加工硬化係數在0.20以下即可實現極佳的抗傾倒性。加工硬化係數更佳為0.18以下。又,加工硬化係數越小越好,但從線之加工性的觀點來看,較佳為0.05以上。
加工硬化係數,係表示在拉伸試驗中對於既定材料施加應力而使其變形時塑性變形區域之加工硬化特性的值,加工硬化係數越小的線,則呈現對於各種大小的應力不易變形的傾向。本案發明人發現藉由使此加工硬化係數在0.20以下,具有防止靠近的線彼此接觸而造成短路故障的效果。
此處針對加工硬化係數進行說明。在進行測量線之機械特性的試驗之一的拉伸試驗時,隨著拉線力量增加而線發生變形。在拉伸試驗中,拉線的力一般稱為「Stress」、「σ」、「載重」、「耐力」、「應力」等。又,上述線的變形量一般稱為「Strain」、「ε」、「應變」、「伸長率」等。本說明書中,將拉伸試驗中拉線的力量稱為「應力」,以符號σ表示,又將線的變形稱為「伸長率」,以符號ε表示。使縱軸為應力σ(MPa)、橫軸為伸長率ε(%)而表示此拉伸試驗中應力與伸長率之關係的圖表為SS曲線(Stress-Strain曲線)。圖5的圖表,係顯示SS曲線之圖表的一例。本實施型態中的線之加工硬化係數,可使用此SS曲線的圖表算出。具體而言,加工硬化係數係作為應力的自然對數之變化量相對於伸長率的自然對數之變化量,可以下式(1)求得。
加工硬化係數=((應力的自然對數的變化量(Δlnσ)/(伸長率的自然對數的變化量(Δlnε))・・・(1)
打線接合時重複進行的第一接合部(球體接合部)至第二接合(楔形接合)的打線線弧(wire looping),一般係藉由與預期的線弧(looping)形狀對應的控制程式自動地控制裝置而進行。此控制程式,根據參數決定送出線的焊管動作與夾頭開閉的時機的組合,而對於打線(lopping)中的線施加對應該參數的應力。此等以外,打線中的線,亦受到與已打線之線接觸所造成的應力以及與將打線中的線送出的焊管接觸所造成的應力等。
近年來因為積體電路的多段化,線弧形狀日益複雜,對於在實施打線中的線而言,連續地受到用以賦予複雜之線弧形狀的高應力。為了連續且高精度地形成預期的打線形狀,藉由上述的參數控制而極穩定地保持用以賦予該線弧形狀的高應力。另一方面,打線中的線因為與打線後的線或是與焊管(capillary)接觸而承受的應力,其大小不定而且未預期地產生,因而不穩定。
就加工硬化係數小的線而言,以些微的應力難以使其變形,因此雖然不易發生因為這種未預期的不穩定應力所導致的變形,但對於蓄意強加的應力則穩定變形。因此,藉由加工硬化係數小的線,可在打線中避開線中未預期變形的部分,而抑制線弧形狀的微小變形,而能夠實現整齊劃一的線弧結構配置。
又,採用由伸長率2%以上、最大伸長率ε max%的變化量所得的值作為加工硬化係數的理由大致如下。本案發明人認為因為打線而產生的變形為塑性變形,因此線之塑性變形的難度與抑制靠近的線彼此接觸所導致的短路不良有所關連。接著,作為反映此塑性變形之難度的條件,著眼於拉伸試驗中的SS曲線圖表之塑性變形區域中的SS曲線的斜率,推定SS曲線的斜率越小越平坦則越可抑制因應力差所造成的變形。
以構成接合線的Cu或Ag等作為主成分的非鐵金屬中,塑性變形區域的起點一般係接近0.2%耐力(應力)的點。然而,在0.2%耐力附近,彈性變形區域與塑性變形區域的交界未必明確,0.2%耐力的點的伸長率可能不存在於塑性變形區域內。由此看來,為了綜合考量與線的塑性變形相關的特徵,作為塑性變形區域內的範圍,係採用大於0.2%耐力點之伸長率的伸長率2%作為用以算出加工硬化係數的變化量之起點。接著,採用線經過拉伸時的值、亦即斷線時的伸長率(最大伸長率ε max%)作為變化量的終點。
本實施型態中的「在伸長率2%以上、最大伸長率εmax%以下的加工硬化係數」係以下述方式求得。上述式(1)的分母「伸長率的自然對數之變化量(Δlnε)」係以(ln最大伸長率εmax-ln2)表示。接著,作為上述式(1)的分子「應力的自然對數之變化量(Δlnσ)」,係使用從SS曲線圖分別表讀取伸長率2%與最大伸長率εmax%中的應力的值,若代入上述式中,則可得到(ln(最大伸長率εmax%時的應力)-ln(伸長率2%時的應力))。使用此等參數,加工硬化係數即為以(ln(最大伸長率εmax%的時的應力)-ln(伸長率2%的時的應力))/(ln最大伸長率εmax-ln2)所算出的值。又,如圖6所示,亦可從Δlnε與Δlnσ的作圖求出近似式,再從其斜率算出。
接著,針對本實施型態的鈀被覆銅接合線的構成進行說明。本實施型態的鈀被覆銅接合線的線徑通常為10~30μm,較佳為10~25μm。鈀被覆銅接合線的線徑較細者,較適合狹窄間距接合。
本實施型態的鈀被覆銅接合線中,相對於線整體而言鈀濃度為1.0~4.0質量%。本實施型態的鈀(Pd)被覆銅接合線,藉由使鈀的濃度為1.0質量%以上,可提高球體接合的可靠度,因此即使在高溫、高濕下亦可長期維持優良的球體接合性。據認為藉由使鈀的濃度為4.0質量%以下,可抑制焊球(FAB)的縮孔的發生,因此可提升長期接合可靠度。
此處,「縮孔」係在焊球表面上觀察到的皺褶狀的溝。圖1係顯示縮孔之一例的影像。圖1(a)係顯示不會成為問題的小縮孔的影像,圖1(b)係顯示成為問題的大縮孔的影像。焊球表面具有大縮孔的情況,據認為在半導體晶片上之電極中進行球體接合的接合面上,會在與上述溝對應之處產生空隙。因此認為,根據空隙的尺寸,以此空隙作為起點,接合面的接合強度會隨著時間變弱而容易發生腐蝕,導致接合可靠度降低。
鈀被覆銅接合線中,源自鈀層的鈀濃度,相對於線整體而言較佳為1.0~2.5質量%。藉此可進一步提高接合的高可靠度。本實施型態的鈀被覆銅接合線,亦可在鈀層上具有其他層。鈀被覆銅接合線,在鈀層上不具有其他層的情況,作為線整體的鈀濃度,係源自鈀層的鈀濃度與源自銅芯材的鈀濃度的總和。本實施型態的鈀被覆銅接合線,在鈀層上具有其他層的情況,亦可將因為從鈀層擴散等而滲出至其他層內的鈀以及其他層所含有的鈀視為源自鈀層的鈀而求出鈀濃度。
從得到球體接合之高可靠度的觀點來看,源自鈀層的鈀濃度較佳為1.3質量%以上,更佳為2.3質量%以下。
源自鈀層的鈀濃度,可分別測量線整體之鈀濃度與銅芯材中的鈀濃度,並使用此等來算出。具體而言,可藉由二次離子質譜分析(SIMS)並以下述方式分析。首先,對於測量對象的線加壓而使其平坦化。使用SIMS分析裝置(例如,CAMECA製IMS-7f二次離子質譜分析裝置),對其測量銅(Cu)芯材中的鈀濃度。在上述分析裝置內藉由濺射去除上述經過平坦化的線表面之鈀層,使銅露出。為了使銅(Cu)露出,例如在線徑10μm~30μm的線中,在鈀(Pd)換算下,從表面濺射至少0.5μm以上而去除鈀層後,開始SIMS分析,在深度方向分析至2.0μm。從分析起始點至分析結束點(深度2.0μm),進行例如100點以上的測量,算出這100點的平均濃度。分析條件,例如,作為SIMS裝置的設定條件,係一次離子種Cs+ ,一次離子加速電壓15.0keV,一次離子照射區域約30μm×30μm,分析區域約12μm×12μm。SIMS分析係使用Cs+ 等的一次離子,藉由質量分析計檢測因濺射而釋放出來的二次離子並進行元素分析,但鈀濃度可使用測得的鈀(Pd)之二次離子強度,以鈀(Pd)濃度已知的銅(Cu)線作為標準試料,進行濃度換算而求得。 (銅芯材)
本實施型態的鈀被覆銅接合線中的芯材,係以銅作為主成分之芯材,其係由銅或銅合金所構成。此處的主成分,係指在量或特性之中為主要者,若為含量則至少為50.0質量%。作為主成分的特性,係其構成所要求的特性,例如就銅芯材而言,即為線的破斷力及伸長率等的機械性質。主成分例如可說是主要影響這種特性的成分。
銅芯材中,除了銅(Cu)以外,亦可包含不可避雜質以及一般以提升鈀被覆銅接合線的抗氧化性(接合可靠度)、球體形成性(正圓性)等的性質等作為目的而微量添加的添加元素等的微量元素。這樣的微量元素,例如為金(Au)、鈀(Pd)、鉑(Pt)、銠(Rh)、鎳(Ni)、銦(In)、鎵(Ga)、磷(P)、銀(Ag)、鐵(Fe)、及鉈(Tl)等。
銅芯材,在上述微量元素之中,尤其是包含選自Au、Pd、Pt、Rh、Ni、In及Ga的一種以上,藉此可更提升第一接合的接合可靠度。上述微量元素之中,尤其是藉由包含選自P、Ag、Fe及Tl中的一種以上,可更提升第一接合之球體接合部的正圓性。藉由提升球體接合部的正圓性,可抑制狹窄間距接合的短路不良。銅芯材包含微量元素的情況,其總量相對於芯材整體而言,較佳為1質量ppm以上。微量元素的比例,較佳為3.0質量%以下,更佳為2.0質量%以下,再佳為1.5質量%以下。藉此,除了得到第一接合的高接合可靠度,亦可抑制成本增加,更可維持良好的線之伸線加工性。況且,球體接合時就變得不易產生晶片損傷。微量元素的比例更佳為2.0質量%以下,再佳為1.5質量%以下。
具體而言,包含選自Au、Pd、Pt、Rh及Ni的一種以上作為微量元素的情況,其含有比例相對於線整體而言,合計較佳為0.05質量%以上、3.0質量%以下,更佳為0.1質量%以上、2.0質量%以下,再佳為0.2質量%以上1.0質量%以下。其中,包含 Ni作為微量元素的情況,其含有比例相對於線整體而言較佳為0.1質量%以上、2.0質量%以下,更佳為0.3質量%以上、1.0質量%以下。
包含In與Ga之中的一種以上作為微量元素的情況,其量作為與線整體相對的量,合計較佳為0.01質量%以上、0.7質量%以下,更佳為0.05質量%以上、0.6質量%以下,再佳為0.1質量%以上、0.5質量%以下。包含P作為微量元素的情況,相對於線整體而言,較佳為5質量ppm以上、500質量ppm以下,更佳為20質量ppm以上、400質量ppm以下,再佳為50質量ppm以上、250質量ppm以下。包含Ag、Fe及Tl之中的一種以上作為微量元素的情況,其量相對於線整體而言,合計較佳為1質量ppm以上、100質量ppm以下,更佳為3質量ppm以上、60質量ppm以下,再佳為5質量ppm以上、30質量ppm以下。
線中的微量元素及含有比例,一般係以感應偶合電漿(ICP)光譜分析(AES)或感應偶合電漿(ICP)質譜分析(MS)等的化學分析進行測量,但不限於此。
另外,本實施型態的鈀被覆銅接合線,亦可在銅芯材中包含硫族元素。此情況中,銅芯材中的硫族元素的量,考量線的加工性,相對於線整體而言較佳為0.1質量%以下。
銅芯材中的硫族元素的含量,可與上述銅芯材中之鈀濃度的分析方法相同地進行分析。亦即,藉由二次離子質譜分析(SIMS),首先對於測量對象的線加壓而使其平坦化。使用SIMS分析裝置(例如,CAMECA製IMS-7f二次離子質譜分析裝置),對其進行銅(Cu)芯材中的硫族元素之濃度測量。在上述分析裝置內藉由濺射去除上述經過平坦化的線表面的鈀層,使銅露出。為了使銅(Cu)露出,例如在線徑10μm~30μm的線中,在鈀(Pd)換算下,從表面開始濺射至少0.5μm以上,去除鈀層後,開始SIMS分析,分析至深度方向2.0μm為止。從分析起始點到分析結束點(深度2.0μm),例如進行100點以上的測量,算出這100點的平均濃度。分析條件,例如,作為SIMS裝置的設定條件,係一次離子種Cs+ ,一次離子加速電壓15.0keV,一次離子照射區域約30μm×30μm,分析區域約12μm×12μm。SIMS分析,係使用Cs+ 等的一次離子,藉由質量分析計檢測由濺射所釋放出來的二次離子而進行元素分析,但硫族元素濃度,可使用測得的硫族元素之二次離子強度,以硫族元素濃度已知的銅(Cu)線作為標準試料,進行濃度換算而求得。如此,以ICP-MS分析線整體的硫族元素的含量,藉由以SIMS分析銅芯材的硫族元素含量,可測量源自銅芯材的硫族元素的量。此情況中,雖無法以完全相同的試樣進行分析,但認為在同條一線的長邊方向上,無論對於哪個部分進行採樣,視為相同組成而進行分析皆沒有問題。 (鈀層)
本實施型態的鈀被覆銅接合線,在銅芯材上具有鈀層。鈀被覆銅接合線中,只要不損及本發明的效果,亦可在銅芯材與鈀層之間具有以銅與鈀以外的其他金屬作為主成分的其他層,但較佳係不具有該其他層。不存在該其他層的情況,本實施型態的鈀被覆銅接合線中的鈀層定義如下:在歐傑(AES)分析中,使用從線的表面往深度方向的縱深剖面(depth profile)分析(SiO2 換算),將表面附近的鈀濃度的最大值設為100%的情況,將鈀濃度為其一半、亦即相當於50%之處定義為鈀與銅的交界部分。因此,從該交界部分至表面的區域即為鈀層。
鈀層的厚度,雖亦與鈀被覆銅接合線的線徑相關,但在線徑為10μm~30μm的情況,較佳為0.020μm以上、0.150μm以下,更佳為0.030μm以上、0.130μm以下。這是因為鈀層的厚度在上述範圍內均勻的情況,在將接合線進行接合時,抗傾倒性及線弧高度的穩定性等線弧特性的品質提升。作為鈀層厚度的測量方法,可使用上述AES分析。
本實施型態的鈀被覆銅接合線中,相對於線整體而言,較佳係包含合計50.0質量ppm以下的源自鈀層(及因應需求鈀層上的其他層)的硫族元素(硫、硒及碲的一種以上)。藉由使鈀被覆銅接合線包含硫族元素,容易得到球體接合的高可靠度。
本實施型態的鈀被覆銅接合線,若在鈀層(及因應需求鈀層上的其他層)中含有既定量之硫族元素,形成焊球(FAB)並分析其前端部分時,在FAB之前端部分的表面附近,可觀測到比球體內部更富含鈀的區域。此富含鈀的區域,在從FAB之前端部分表面往深度方向5.0nm以上、100.0nm以下的範圍內,可觀測到相對於銅與鈀的總和而言包含6.5~30.0原子%之鈀的區域。以下針對鈀層中含有硫族元素的情況進行說明,除此之外,在鈀層上的其他層含有硫族元素的情況亦相同。亦即,以下的「源自鈀層」的硫族元素濃度,係指從相對於線整體的硫族元素濃度之中扣除源自銅芯材之硫族元素濃度的濃度。
若使用鈀層中含有硫族元素的實施型態之鈀被覆銅接合線形成焊球,則球體熔融時,大部分的鈀未被擴散吸收至球體內部,而殘留在表面附近。該殘留在表面附近的鈀,在凝固後的球體表面形成鈀濃化區域。因此,鈀濃化區域,具有上述組成而作為殘留於凝固前之焊球表面附近的鈀的痕跡。若在焊球前端部表面觀測到鈀濃化區域,則可推定成為富含鈀之狀態的鈀濃化區域在球體表面附近整體或包含前端部分的部分範圍內形成層狀。在與鋁電極接合時,因為在焊球中與電極之接合處具有鈀濃化區域,而可提高球體接合(第一接合)的接合可靠度。
鈀被覆銅接合線在鈀層中含有硫族元素的情況,源自鈀層的硫族元素相對於線整體的濃度,即從線整體中的硫族元素扣除源自銅芯材之硫族元素的量、作為相對於線整體之濃度計算出來而相對於線整體的硫族元素濃度,合計50.0質量ppm以下,藉此不易在伸線加工中發生鈀層的破裂或是以該破裂為起點的斷線,而容易得到良好的伸線加工性。鈀被覆銅接合線包含硫族元素的情況,就容易得到球體接合之高可靠度的點而言,硫族元素占線整體的比例較佳為5.0質量ppm以上,更佳為6.0質量ppm以上。又,為了提升伸線加工性,硫族元素濃度較佳為45.0質量ppm以下,更佳為41.0質量ppm以下。
實施型態的鈀被覆銅接合線包含源自鈀層之硫族元素的情況,源自鈀層的硫(S)濃度較佳為為線整體的5.0質量ppm以上,更佳為6.0質量ppm以上。藉由使源自鈀層的硫(S)濃度為5.0質量ppm以上,可提高球體接合的可靠度。另一方面,源自鈀層的硫(S)濃度,較佳為線整體的12.0質量ppm以下,藉此鈀層不易變脆而容易提升伸線加工性。源自鈀層的硫(S)濃度更佳係在線整體的10.0質量ppm以下。
又,源自鈀層的硒(Se)濃度較佳為線整體的5.0質量ppm以上,更佳為6.0質量ppm以上,再佳為8.0質量ppm以上。藉由使源自鈀層的硒(Se)濃度為5.0質量ppm以上,可提高球體接合的可靠度。另一方面,源自鈀層的硒(Se)濃度較佳為線整體的20.0質量ppm以下,藉此鈀層不易變脆而容易提升伸線加工性。源自鈀層的硒(Se)濃度更佳為線整體的15.0質量ppm以下。
又,源自鈀層的碲(Te)濃度較佳為線整體的15.0質量ppm以上,更佳為16.0質量ppm以上。藉由使源自鈀層的碲(Te)濃度為15.0質量ppm以上,可提高球體接合的可靠度。另一方面,源自鈀層的碲(Te)濃度較佳為線整體的50.0質量ppm以下,若超過50.0質量ppm則鈀層變脆,因此藉由使其在50.0質量ppm以下,容易提升伸線加工性。源自鈀層的碲(Te)濃度更佳為線整體的45.0質量ppm以下,再佳為41.0質量ppm以下。
本實施型態中使用的鈀被覆銅接合線中,只要在源自鈀層的硫族元素濃度合計為50質量ppm以下的範圍內,硫、硒、碲任一者滿足上述濃度範圍即可,可僅含有一種硫族元素,亦可含有兩種以上。如此,鈀被覆銅接合線中,藉由以上述濃度使鈀層含有各硫族元素,而具有在焊球之前端部表面形成鈀濃化區域這樣的特性,不論球體形成條件而容易在球體接合部穩定形成上述的鈀濃化接合區域,而能夠顯著提升接合可靠度。
此處,硫族元素主要含有於鈀層內。然而,因為硫族元素極微量,尤其是鈀層極薄的構成中,目前藉由各種分析方法皆無法正確測量硫族元素的存在之處與其濃度。另一方面,源自銅芯材的硫族元素的量,可由上述方法進行測量。因此,硫族元素的量並非是鈀層中的含量,而是作為從相對於鈀被覆銅接合線整體的硫族元素濃度之中扣除源自銅芯材之硫族元濃度的濃度,而使其在上述範圍。
鈀被覆銅接合線中的源自鈀層的硫族元素,對於上述焊球表面附近的鈀分布區域的形成有所貢獻。硫族元素因為與銅的反應性高,因此認為源自鈀層的硫族元素,主要在線的金屬熔融的初期階段集中於銅與鈀接觸的區域。據認為該集中於銅與鈀之接觸區域的硫族元素與銅的反應生成物阻擋了鈀溶入熔融銅之中。以這樣的觀點而決定了硫族元素量。
本實施型態的鈀被覆銅接合線,亦可在鈀層上具有鈀以外之金屬所構成的第二層以作為其他層。第二層的金屬可為純金屬,亦可為兩種以上之金屬的合金。鈀被覆銅接合線在鈀層上具有第二層的情況,鈀層與第二層的交界,可作為第二層的主成分金屬濃度相對於最大濃度成為50.0%的部分而進行測量。第二層表面上具有第三層、第四層的情況,可依照上述方法進行分析。 (金層)
本實施型態的鈀被覆銅接合線中,作為鈀層以外的其他層,較佳係在最外層具有金層。本實施型態的鈀被覆銅線,藉由具有金層可提升第二接合的接合性,並且降低伸線加工時的模具磨耗。金層係以金作為主成分而形成的層。金層只要形成於鈀層的整個表面,其一部分亦可中斷,金層中含有鈀亦無妨。金層中含有鈀的情況,鈀濃度可在厚度方向上均勻,亦可具有往表面遞減的濃度梯度。
又,金層由兩種以上的金屬合金所構成的情況,只要金層不損及本發明之效果,則除了鈀與金以外,亦可含有銀、銅等。此情況的金層中的鈀以外之金屬元素的量,例如,相對於金層整體而言小於50.0質量%。
本實施型態的鈀被覆銅接合線具有金層的情況,源自該金層的金占線整體的濃度較佳為0.01質量%以上,更佳為0.05質量%以上。源自金層的金濃度若為0.01質量%以上,則第二接合性變得良好,容易減少伸線加工時的模具磨耗。源自金層的金占線整體的濃度較佳為0.20質量%以下,更佳為0.15質量%以下。源自金層的金濃度若在0.20質量%以下,則不易對於線的性能有不良影響,又不易損及焊球的正球性。另外,銅芯材包含金的情況,作為線整體的金濃度,係上述源自金層之金濃度與銅芯材中之金濃度的總和。因此,對於源自金層之金濃度進行測量的情況,可分別測量線整體的金濃度與銅芯材中的金濃度,再使用此等算出源自金層的金濃度。源自金層的金濃度,具體而言可與上述源自鈀層之鈀濃度相同地藉由SIMS分析進行測量。
金層的厚度,雖亦與鈀被覆銅接合線的線徑相關,但較佳為8nm以下,更佳為5nm以下。金層的厚度若在8nm以下,則具有金層的情況亦不會損及焊球的正球性,容易維持球體接合的高可靠度。金層厚度的下限並未特別限定,後述濃度換算的平均膜厚只要在1nm以上即為充分。作為金層厚度的測量方法,可與鈀層相同地使用AES分析。
另外,若金占線整體的濃度在上述較佳的範圍,則金層的厚度明顯變薄。如此,金層厚度明顯變薄的情況,目前難以一般測量方法正確測量金層厚度。因此,金層厚度明顯變薄的情況,可以使用金占線整體之濃度與線徑算出的濃度換算平均膜厚來評價金層的厚度。此濃度換算平均膜厚可由下述方法求出:從金濃度與金的比重算出每單位長度的金的質量,並假設線剖面為正圓且金均勻存在最表面而求得其膜厚的方法,或是使用鍍覆線徑中的金被覆之厚度(可為設計值)與最終線徑進行比例計算的方法。 <鈀被覆銅接合線的製造方法>
接著,針對本實施型態的鈀被覆銅接合線的製造方法進行說明。本實施型態的鈀被覆銅接合線,可藉由使鈀被覆於以成為芯材的銅作為主成分的銅線材表面上,並進行伸線加工及因應需求的熱處理而得。亦可在被覆鈀後再被覆金,又,亦可在被覆鈀或金後,階段性實施伸線或熱處理。
使用銅作為芯材的情況,使既定純度的銅熔解,又,使用銅合金的情況,使既定純度的銅與所添加之微量元素一起熔解,藉此得到銅芯材的材料或銅合金芯材的材料。熔解可使用電弧加熱爐、高頻加熱爐、電阻加熱爐、連續鑄造爐等的加熱爐。以防止來自大氣中的氧及氫混入為目的,在加熱爐中,銅熔解時的環境較佳係保持於真空或氬、氮等的非活性氣體環境。經熔解的芯材之材料,由加熱爐以成為既定線徑的方式使其鑄造凝固,或是在鑄模中對於經熔融的芯材之材料進行鑄造而製作鑄錠,再對於該鑄錠反覆進行滾筒壓延後,伸線至既定線徑,而得到銅線材。
作為在銅線材表面被覆鈀或金的方法,具有鍍覆法(濕式法)與蒸鍍法(乾式法)。鍍覆法可為電鍍法與無電解鍍覆法的任一方法。衝擊電鍍或閃鍍等的電鍍,其鍍覆速度快,若用於鈀鍍覆則鈀層對於芯材的密合性良好,因而較佳。作為藉由鍍覆法使鈀層內含有硫族元素的方法,具有下述方法:在上述電鍍中,使用含有包含硫、硒或碲之鍍覆添加劑的鍍覆液作為鈀鍍覆液,並調整鍍覆添加劑之種類及量的方法。藉此亦可調整源自鈀層的硫族元素的濃度。
作為蒸鍍法,可利用濺射法、離子植入法、真空蒸鍍等的物理吸附與電漿CVD等的化學吸附。根據此等的方法,不需要對於形成後的鈀被覆及金被覆進行洗淨,而不會有洗淨時的表面汙染等疑慮。作為藉由蒸鍍法使鈀層內含有硫族元素的方法,具有使用含硫族元素的鈀靶材並藉由磁控濺射等形成鈀層的方法。
如此,實施了鈀被覆與因應需求的金等其他被覆的銅線,接著伸線至最終線徑,並進行熱處理。此伸線加工與熱處理亦可階段性進行。又,上述雖針對將實施了鈀被覆與金被覆的銅線材伸線至最終線徑的方法進行說明,但係已將被覆了鈀的銅線材伸線至既定線徑。
銅線材的伸線步驟中形成加工集合組織,在熱處理步驟中進行回復、再結晶,形成再結晶集合組織,此等的集合組織相互關連,而影響加工硬化係數。在形成鈀被覆與因應需求所形成的其他被覆後,將熱處理條件最佳化,藉此可調整鈀被覆銅接合線的加工硬化係數。通常可藉由被覆形成後的中間熱處理時機與次數來調整加工硬化係數。具體而言,形成被覆後,在被覆線徑的加工率為60%~90%之間實施多次熱處理,藉此容易將在伸長率2%以上、最大伸長率εmax%以下的加工硬化係數調整至0.2以下。例如,中間熱處理的溫度300℃~600℃,在該溫度為線表面溫度的情況,1次熱處理的時間在1秒以上即充分。中間熱處理的溫度,在其他條件相同的情況,較高或次數較多者,呈現加工硬化係數變小的傾向。
再者,即使熱處理溫度相同,也可能因為熱處理裝置的結構及速度而影響線的特性。又,即使以相同的裝置且熱處理條件相同,亦會根據芯材中的微量元素的種類及量而影響線的特性。此點,在本實施型態的鈀被覆銅接合線的製造步驟中,除了上述中間熱處理條件以外,藉由調整每1次的模具縮面率,可輕易將在伸長率2%以上、最大伸長率εmax%以下的加工硬化係數調整至0.2以下。
伸線加工,較佳係使用多個鑽石模階段性進行。每一個鑽石模的縮面率(加工率),考量到生產性與加工性,通常係以5.0~15.0%進行。然而,為了將加工硬化係數調整至0.2以下的範圍,較佳係使每一個鑽石模的縮面率在7.5%以下而進行伸線。藉此,生產性雖稍微降低,但容易將加工硬化係數調整至0.2以下。
最終熱處理,係在最終線徑時執行去除應變之熱處理,以將殘留於線內部之金屬組織的應變去除。去除應變熱處理(調質熱處理),較佳係考量線剖面的結晶方位與線特性來決定溫度及時間。伸長率係由接合線的拉伸試驗所得到的值。最大伸長率,例如係藉由拉伸實驗裝置(例如,TSE股份有限公司製AUTO COM),以速度20mm/min持續拉伸長度100mm的接合線,直到斷裂時,算出試樣從原長度(100mm)伸長多少的比例。假設在長度100mm之試樣的拉伸試驗中,斷裂時的試樣長度為120mm,算出最大伸長率ε max為20%。應力係施加於以上述速度拉伸之線的力,通常係藉由測力器將拉伸力轉換為電訊號而自動算出。考量測量結果的不平均,伸長率期望係求得5個數值的平均值。
熱處理的方法中,較佳為容易調整熱處理條件的移動式熱處理,其係使線通過加熱至既定溫度的加熱用容器環境來進行熱處理。移動式熱處理的情況,熱處理時間可藉由線的通過速度與線在加熱用容器內的通過距離來算出。作為加熱用容器,係使用管狀電爐等。
根據以上說明的本實施型態之鈀被覆銅接合線,在高溫高濕下球體接合可靠度優良,而且可提升抗傾倒性。因此,因為可形成長期可靠度極高的線接合結構,而適用於QFP(Quad Flat Packaging)、BGA(Ball Grid Array)、QFN(Quad For Non-Lead Packaging)。又,因為可形成可靠度高的線接合結構,而適合在車載用裝置等高溫、高濕的環境中使用。再者,因為提升了抗傾倒性,因此亦適合小型半導體裝置等的狹窄間距接合結構。 <半導體裝置及其製造方法>
接著,針對使用上述實施型態的鈀被覆銅接合線的半導體裝置進行說明。如圖2所示,本實施型態的半導體裝置1具有:半導體晶片2;含鋁之鋁電極3,設於半導體晶片2上;含有金被覆之外部電極4,設於半導體晶片2的外部;及接合線5,將鋁電極3與外部電極4表面連接。另外,圖2中雖以在外部電極上具有金被覆的情況為例進行說明,但具有銀被覆來代替金被覆,或是同時具有銀被覆與金被覆亦相同。
半導體裝置1中,接合線5係由上述實施型態的鈀被覆銅接合線所構成。
半導體晶片2,係具備矽(Si)半導體或化合物半導體等所構成之積體電路(IC)而成。鋁電極,例如,係在矽(Si)母材的表面上被覆Al、AlSiCu、AlCu等的電極材料而形成。外部電極4,設於半導體晶片2的附近,其係用以從外部對於半導體晶片2供給電力的電極。來自外部電極4的電力,透過接合線5供給至半導體晶片2。
本實施型態的半導體裝置1的製造中,例如,係以下述方式藉由接合線5將鋁電極3與外部電極4連接。使用接合裝置以及接合線通過其內部而用於連接的焊管(capillary)工具等,藉由電弧放電對於例如以焊管所載持之線前端輸入熱能,將線前端加熱熔融。藉此,在線前端形成焊球。之後,例如,在140~200℃的範圍內將半導體晶片2加熱的狀態,將該焊球壓接於鋁電極3上而使其接合,形成球體接合(第一接合)。之後,藉由超音波壓接將與接合線5之第一接合隔著既定間隔的相反側之一端直接在外部電極4上進行楔形接合(第二接合)。
本實施型態的半導體裝置的製造方法中,焊球的形成條件,係使用接合裝置,在接合線5的線徑為10~30μm,較佳為15~25μm,更佳為18~20μm的情況,使電弧放電電流值為30~90mA。一般在接合中,係以焊球徑超過線徑之1.7倍且在2.3倍以下的方式設定電弧放電條件。狹窄間距接合時,雖亦與電極間隔的寬度相關,但例如在接合線5的線徑為18μm的情況,係以使焊球徑成為線徑之1.5~1.7倍的方式設定電弧放電條件。接合裝置,例如可使用K&S公司製的接合裝置(全自動Cu線接合機;IConn ProCu PLUS)等的市售品。使用該接合裝置的情況,作為裝置的設定,較佳係放電時間為50~1000μs,EFO-Gap為25~45mil(約635~1143μm)、尾端長度為6~12mil(約152~305μm)。使用該接合裝置以外的其他接合裝置的情況,只要是與上述相同的條件,例如焊球徑成為與上述相同之尺寸的條件即可。又,為了使線前端部為氮與氫的混合氣體環境或氮氣環境,而以氣體流量0.2~0.8L/分鐘,較佳為0.3~0.6L/分鐘吹附上述氣體。焊球形成時的氣體較佳為氮95.0體積%與氫5.0體積%的混合氣體,焊球徑的目標值而只要在上述範圍內即可。
圖3係顯示本實施型態之線接合結構10之一例的剖面示意圖。圖3所示的線接合結構10,係將鈀被覆銅接合線在矽(Si)基板51上的含鋁電極52表面上進行球體接合而形成。圖3係顯示在通過鈀被覆銅接合線之線長邊方向的中心線L而在與中心線L平行的面上將該線接合結構10切斷所得到的剖面。線接合結構10,具有球體接合部20、接合面21、以及上述鈀被覆銅接合線所構成之線部22。線部22的線徑φ與鈀被覆銅接合線的線徑相等。
球體接合部20,係由其上側的第1球體壓縮部20a與其下側的第2球體壓縮部20b所構成。在進行球體接合時,形成於鈀被覆銅接合線前端的焊球壓接於電極52上時,第1球體壓縮部20a係較能維持球體接合前之焊球形狀的部位,第2球體壓縮部20b係焊球壓扁而變形所形成的部位。又,表面23係第2球體壓縮部20b的表面。圖中的X0 ,係第2球體壓縮部20b的接合面21中,於平行方向(與線之中心線L垂直的方向)上的最大寬度,Y為第2球體壓縮部20b相對於接合面21的最大高度。另外,難以特定接合面21的情況,以第2球體壓縮部20b中與線之中心線L垂直之方向上的最大寬度來測量X0 亦為同等的值,因而無妨。Y亦可藉由以焊球與電極52之接觸點為基準的最大高度算出。另外,球體接合部20之中各部分的尺寸及方向等,當然可允許測量等的誤差範圍。
又,球體接合及楔形接合的條件,可根據半導體裝置的結構及用途適當調整,例如,針對線徑φ為18μm並形成球體徑為32μm的焊球者,作為接合裝置的設定,係球體壓接力為7.5gf,超音波施加輸出為70mA,球體壓接時間為15ms,壓接溫度為150℃。藉此,可以第2球體壓縮部20b的高度Y約為10μm、第2球體壓縮部20b中與接合面21約略平行之方向上的最大寬度X0 約為40μm而形成球體接合。楔形接合,可在洗滌模式中,以壓接力70gf、壓接時間20ms、壓接溫度150℃、頻率200kHz、振幅3.0μm、循環2次的條件,作為打線長度2mm而進行楔形接合。
整理以上所述,實施型態的半導體裝置的製造方法,係具有半導體晶片;含鋁之鋁電極,設於半導體晶片上;外部電極,設於半導體晶片外部,具有金被覆或銀被覆;及接合線,將該鋁電極與該外部電極表面連接的半導體裝置的製造方法,其中,該接合線係由下述鈀被覆銅接合線索構成:該鈀被覆銅接合線,係具有以銅作為主成分的芯材與該芯材上的鈀層且含有硫族元素的鈀被覆銅接合線,相對於該鈀被覆銅接合線的銅、鈀與硫族元素的總和而言,鈀的濃度為1.0質量%以上、4.0質量%以下,在伸長率2%以上、最大伸長率εmax%以下的加工硬化係數為0.20以下。接著,該鈀被覆銅接合線前端形成焊球,透過該焊球將該鈀被覆銅接合線接合於該鋁電極,將從該鈀被覆銅接合線之該焊球距離約該接合線長度之處在該外部電極表面上進行第二接合。
實施型態的半導體裝置,適用於例如印刷配線板等中所使用的QFP(Quad Flat Packaging)、BGA(Ball Grid Array)、QFN(Quad For Non-Lead Packaging)。
根據以上說明之本實施型態的半導體裝置,在打線接合中,可提升抗傾倒性,並且即使在高溫高濕下球體接合可靠度亦優良。因此,因為可形成長期可靠度極高的接合結構,而適用於車載用裝置等的高溫高濕環境。又,根據本實施型態的半導體裝置的製造方法,因為形成抗傾倒性提升而且長期可靠度高的接合結構,而可得到適用於車載用裝置等高溫高濕環境的半導體裝置。 實施例
接著說明實施例。本發明不限於以下的實施例。例1~33為實施例,例34~36為比較例。
芯材係使用純度99.99質量%以上的銅(Cu),對其進行連續鑄造,一邊進行前熱處理一邊進行壓延,之後進行伸線,得到線徑400μm~600μm的銅線材。針對銅芯材中包含微量元素或硫族元素的線,使用以成為各表所記載之既定濃度的方式添加了各微量元素與硫族元素的銅合金,與上述相同地得到銅合金線材。微量元素及硫族元素,分別係使用純度99.99質量%以上的原料。以下,針對製造使用銅線材之鈀被覆銅接合線的情況進行說明,但使用包含微量元素及硫族元素之銅合金線材的情況亦相同。
鈀被覆層係以下述方式形成。使用市售的鈀電鍍浴,或以既定量在其中添加包含硫、硒、碲之添加劑而成的鍍覆浴。關於添加了硫族元素的例子,係以相對於線整體(銅、鈀及硫族元素的總和)而言源自鈀層之硫族元素濃度成為下述各表所記載之濃度的方式,控制鍍覆浴中的硫、硒、碲的濃度,以分別製作鍍覆浴。在銅線材浸漬於鍍覆浴中的狀態下,形成鈀被覆。形成包含硫、硒及碲之中兩種以上的鈀被覆時,係使用添加了兩種以上的上述添加劑的鍍覆浴。
然後,藉由鑽石模,以鈀被覆形成後的、進一步於鈀被覆表面被覆金的情況則為金被覆形成後的合計60~90%之加工率進行伸線之後,以300℃~600℃實施熱處理0.3~5秒。視試樣反覆進行多次伸線與熱處理的組合。之後伸線至最終線徑,以300℃~600℃進行最終調質熱處理,得到線徑18μm的鈀被覆銅接合線。另外,從被覆後的線至最終線徑的、以線剖面的縮面率所算出之加工率在99.0%以上的範圍,伸線加工中的線速為100~1000m/分鐘。
更具體而言,在例1中,藉由縮面率12%的鑽石模將線徑500μm的鈀被覆銅線材連續伸線至加工率75%。接著,以500℃進行熱處理3秒,之後以縮面率4.8%的鑽石模連續伸線至最終線徑。之後,以500℃進行3秒的調質熱處理,得到鈀被覆銅接合線。其他例中,分別調整被覆時的線徑、鑽石模的縮面率、熱處理條件、伸線加工時的線速等,得到各例的鈀被覆銅接合線。另外,此製造條件為1例,即使以此之外的條件,只要適當調整亦可實現本件發明的加工硬化係數。
具有金層的鈀被覆銅接合線係以下述方式製作。上述鈀被覆銅接合線的製造過程中,係在被覆鈀後,再使用市售的金鍍覆浴實施金鍍覆。
銅芯材中未添加鈀的鈀被覆銅接合線中的鈀濃度係以下述方法測量。以王水溶解所製造的線,藉由高頻感應偶合電漿發射光譜分析法(島津製作所股份有限公司的ICPS-8100)求出該溶液中的鈀(Pd)的濃度。藉此求出源自鈀層的鈀濃度,結果顯示於下表中的「Pd(源自Pd層)」的欄位。銅芯材中包含鈀(Pd)作為微量元素的例中,源自鈀層的鈀濃度及硫族元素濃度,如上所述,係藉由二次離子質譜分析(SIMS)測量銅芯材中的鈀濃度,使用線整體的鈀濃度及硫族元素濃度與銅芯材中的鈀濃度及硫族元素濃度而算出。另外,下述表中,「mass」的簡稱係表示質量。
鈀被覆銅接合線中的其他微量元素的濃度係以下述方式進行測量。以王水溶解所製造之線約100m,藉由感應偶合電漿質譜分析計(Agilent Technology股份有限公司製,Agilent8800)求出該溶液中的硫(S)、硒(Se)、碲(Te)鉑(Pt)等微量元素的濃度。
上述所得之實施例及比較例的鈀被覆銅接合線的組成顯示於下表。金層的厚度,係從金濃度與金的比重算出每單位長度的金的質量,針對單位長度的線,假設線剖面為正圓且金均勻地存在於最表面而求得的值。接著,針對上述所得之鈀被覆銅接合線,進行下述特性評價。 (線表面破裂的觀察)
針對鈀鍍覆後(具有金層者則為金被覆後)的銅線材進行捻轉試驗,觀察線表面破裂。線表面有無破裂,係以光學實體顯微鏡(OLYMPUS公司製,產品名稱:SZX16)觀察捻轉試驗後的線材表面的外觀,評價鈀的龜裂是否到達芯材的銅。使用10個試樣,10條中皆無龜裂者因為線表面無破裂而評價為非常良好(A),有1條以上雖具有龜裂但未到達銅者,其以外未到達銅者因為沒有線表面破裂的問題而評價為良好(B),只要1條具有龜裂到達銅的情況,則具有線表面破裂的問題而評價為不良(×)。捻轉試驗方法,係使用前川試驗機製作所製的裝置(裝置名:TO-202),從線採樣約20cm的試樣線,並固定其兩端,將其反覆進行5次順時鐘旋轉180度、逆時鐘旋轉180度,觀察外觀。結果顯示於下表。 (加工硬化係數)
關於加工硬化係數,係以上述要領從拉伸試驗的SS曲線圖所算出。拉伸試驗裝置係使用與上述相同者,測量斷線時的伸長率(最大伸長率)與此時的應力。此處亦針對10個試樣進行試驗,求出平均值並顯示於表1。 (焊球形成)
藉由K&S公司製的裝置(全自動Cu線接合機;IConn ProCu PLUS)型超音波裝置,使電弧放電電流值(放電結球(EFO)電流值)為65mA,在50~1000μs的範圍調整放電時間,使以上述製造方法所得之線徑18μm的鈀被覆銅接合線形成球體徑(FAB徑)約32μm(線徑的約1.8倍)的焊球。焊球形成環境,係以氮氣95.0體積%與氫氣5.0體積%的混合氣體,以氣體流量5.0L/分鐘對於線前端吹附氣體。 (縮孔)
以下述方式進行上述所得之焊球的縮孔評價。焊球表面具有縮孔的情況,以SEM等對其進行觀察,縮孔的最大長度若為線直徑的3分之2以下的長度則無問題而視為A,超過3分之2的情況則有問題而視為X。例如,線直徑為18μm的情況,將縮孔最大長度超過12μm之長度的縮孔視為成為問題的大縮孔,而在此尺寸以下的縮孔則推定為幾乎不影響接合可靠度。另外,縮孔評價為X的試樣則不進行後續的評價,因此在表2中記載為未評價。 (第一接合)
以上述條件形成焊球,之後的第一接合(球體接合)係以下述方式行。以使第2球體壓縮部20b的高度Y約為10μm、第2球體壓縮部20b的接合面21中於平行方向上的最大寬度X0 約為40μm(球體徑約1.2~1.3倍)的方式,藉由接合裝置調整球體接合的條件(球體壓接力7.5gf,超音波施加輸出70mA,球體壓接時間15ms,壓接溫度150℃),在晶片的鋁電極上形成球體接合。 (第二接合)
又,第二接合係在洗滌模式下,以壓接力70gf、壓接時間20ms、壓接溫度150℃、頻率200kHz、振幅3.0μm、循環2次的條件進行楔形接合,並以線弧長度2mm進行。 (正圓性)
上述接合中的球體部之正圓性的評價,係針對100條的第一接合,從上方觀察接合後的球體,測量壓接球體的最大寬度及與其正交的寬度,求出最大寬度及與其正交之寬度的比(最大寬度/正交之寬度)。此比值中,上述100條的平均值若在1.00以上且小於1.10則為非常良好(A),若在1.10以上且小於1.15則為良好(B),若在1.15以上則有問題而為不良(X)。 (抗傾倒性)
圖4係說明實施例中的抗傾倒性之評價方法的圖。抗傾倒性的評價,如圖4所示,各例中接合後的線弧結構44從將第一接合41與第二接合42之接合處連結的直線(表示完全未傾倒之理想狀態的線)43傾斜所造成的偏離,亦即線弧結構44的線弧頂點P從表示理想狀態的線43偏離的幅度來進行評價。具體而言,從表示理想狀態的線43的正上方(相對於半導體晶片46之平面的上方)以光學顯微鏡(OLYMPUS製測量顯微鏡,STM6)觀察線弧結構44。接著,測量從正上方將線弧頂點P投影在與理想直線43相同之平面上時的位置P1與理想直線43的距離(偏離幅度)L。觀察100條的試樣,求出其偏離幅度L的平均值及標準差(σ)。標準差係以((100條接合線的偏離幅度之平均值)-(各線之偏離幅度))之平方和平均的平方根所求得。標準差越小表示偏離平均值的程度越小。抗傾倒性係「偏離幅度L的平均值+其標準差」的值。將其值小於3μm者判定為抗傾倒性非常良好(A),將3μm以上且小於7μm者判定為抗傾倒性良好(B),將7μm以上者判定為傾倒不良(X)。另外,偏離幅度的測量不限於光學顯微鏡觀察,亦可以影像處理裝置進行測量。 (晶片損傷)
晶片損傷評價,係以與上述相同的條件進行球體接合,並以光學顯微鏡觀察球體接合部正下方的基板而進行。觀察球體接合部100處中,所有基板完全未產生龜裂者評價為非常良好(A),具有1處以上在使用上不會特別成為問題之龜裂的情況評價為良好(B)。又,只要1處具有使用上會成為問題之大龜裂者則判定為不良(X)。 (製作HAST及HTS用的試樣)
針對各例所得之鈀被覆銅接合線,以與上述相同的全自動Cu打線接合裝置,在BGA(Ball Grid Array)基板上的厚度400μm之Si晶片上的厚度2μm的Al-1.0質量%Si-0.5質量%Cu合金電極上,分別針對焊球、球體接合及第二接合,以與上述相同的條件進行1,000條打線接合。
此時,晶片上的Al-1.0質量%Si-0.5質量%Cu合金電極僅有相鄰的接合部為電性連接,相鄰的2條線彼此電性地形成一個電路,而形成共500個電路。之後,使用市售的轉印模具機(第一精工製股份有限公司,GPGP-PRO-LAB80)對於該BGA基板上的Si晶片進行樹脂密封而得到試樣。另外,密封的樹脂係使用市售的非無鹵素之樹脂。 <HAST(Highly Accelerated Temperature and Humidity Stress Test)(高溫高濕環境暴露試驗)>
針對該試樣,使用HAST裝置(平山製作所股份有限公司,PCR8D),以130℃×85.0%RH(相對濕度)保持400個小時。又,使設定溫度上升5℃,而在135℃×85.0%RH(相對濕度)保持600個小時的嚴苛規格的試驗亦實施500個電路。測量在各時間中保持前與保持後的上述500個電路的電阻值。所有電路中,在嚴苛規格的135℃保持600個小時後的電阻值若小於保持前之電阻值的1.1倍則為非常良好(A),雖具有在嚴苛規格中電阻上升率在1.1以上的電路,但在一般規格的130℃保持600個小時後電阻上升率小於1.1的情況則為很好(B),雖具有在一般規格保持600個小時後電阻上升率在1.1以上的電路,但其以外的電路在保持500個小時後電阻上升率小於1.1則為良好(C),雖具有在一般規格500個小時後的電阻上升率在1.1以上的電路,但其以外的電路在400個小時內電阻上升率小於1.1的情況則為合格(D),在保持400個小時後只要有一個以上的電路電阻上升率在1.1以上則未保證高可靠度,因此為不良(X)。 <HTS(High Temperature Storage Test)(高溫放置試驗)>
又,針對以與上述相同之條件製作的試樣,使用HTS裝置(Advantech公司製,DRS420DA),於220℃保持2000小時。保持前後與上述相同地測量500個電路的電阻值,保持後的電阻值在所有電路中皆小於保持前之電阻值的1.1倍則為非常良好(A),電阻上升率在所有電路中皆未在1.2以上,只要有一個在1.1以上且小於1.2則為良好(B),電阻上升率只要有一個在1.2以上的情況則為不良(X)。
[表1]
鈀被覆銅接合線(各值係相對於全部接合線整體的值)
源自Pd層 源自芯材
Pd (mass%) S (massppm) Se (massppm) Te (massppm) 硫族元素 (massppm) 微量元素 (massppm) 添加元素 (mass%)
實施例 1 1.1            
2 2.2            
3 3.9            
4 1.2 6          
5 2.3 11          
6 3.1   7        
7 3.8   19   Te 40    
8 1.5     18      
9 2.8     48      
10 2.0 10 10 25      
11 1.8 10 15 28      
12 3.3   25        
13 3.6 8 8 20     Pt 2.90%
14 1.3       Se 20   Pt 0.15%
15 2.1           Ni 0.11%
16 3.6           Pd 0.10%
17 1.4 5       P 100ppm Ga 0.13%
18 2.1   13       In 0.05%
19 3.2     35     Au 0.06%
20 1.9         P 550ppm  
21 2.1         Fe 2ppm  
22 3.3         Ag 3ppm  
23 3.5 7   27   P 5ppm Rh 0.50%
24 1.3 9       Fe 80ppm  
25 3.8   6     Ag 90ppm  
26 3.6     40 S 12 P 450ppm  
27 1.3 6       Tl 5ppm  
28 2.4 11         Rh 2.40%
29 3.0   7       Ni 1.90%
30 1.1   19       Pd 2.80%
31 1.6     18     Ga 0.70%
32 2.9     48     In 0.60%
33 3.4 8 8 20   Tl 75ppm Au 2.20%
比較例 34 0.8            
35 4.2   12        
36 2.3 10          
[表2]
特性 評價
加工硬化係數 線表面破裂 縮孔 晶片 損傷 正圓性 抗傾 倒性 HAST HTS
實施例 1 0.18 A A A B A D D
2 0.14 A A A B B D D
3 0.08 A A A B A D D
4 0.15 A A A B A B B
5 0.10 A A A B B B B
6 0.11 A A A B A B B
7 0.13 A A A B A B B
8 0.14 A A A B B B B
9 0.12 A A A B A B B
10 0.17 A A A B A B B
11 0.09 B A A B A B B
12 0.16 B A A B A B B
13 0.15 A A B B A B B
14 0.08 A A A B A C C
15 0.09 A A A B A C C
16 0.08 A A A B A C C
17 0.19 A A B A A A A
18 0.17 A A A B A A A
19 0.14 A A A B A A A
20 0.13 A A A B A D D
21 0.08 A A A A A D D
22 0.11 A A A A A D D
23 0.02 A A A A A A A
24 0.04 A A A A A B B
25 0.05 A A A A A B B
26 0.09 A A A A A B B
27 0.10 A A A A A B B
28 0.08 A A A B A A A
29 0.09 A A A B A A A
30 0.08 A A A B A A A
31 0.11 A A A B A A A
32 0.08 A A A B A A A
33 0.10 A A A A A A A
比較例 34 0.15 A A A B A X X
35 0.14 A X 未評價 未評價 未評價 未評價 未評價
36 0.23 A A A B X 未評價 未評價
由上表可知,根據線整體中鈀所占的濃度為1.0~4.0質量%、在伸長率2%以上、最大伸長率ε max%以下的加工硬化係數為0.20以下的鈀被覆銅接合線,其抗傾倒性良好,由HAST及HTS所測得之可靠度優良。
例如,上述車載用裝置中,尤其是將焊球與電極接合的球體接合部(第一接合)的接合壽命成為最大的問題。車載用裝置中要求適合下述條件:將與鋁電極球體接合並經過樹脂密封的半導體裝置長時間暴露於HAST後,其電阻值的上升必須抑制在暴露前的1.1倍以下。對於接合壽命、亦即電阻值的上升有不良影響的是在球體接合後所實施之密封樹脂所含有的氯等鹵素元素及水分。此等的氯及水分腐蝕在球體接合部產生的金屬間化合物,而導致接合部的電阻值上升。電阻值的上升阻礙通電不良或電訊號的傳遞,若為車載用則具有導致汽車事故的疑慮而成為嚴重的問題。又,可知上述實施例的鈀被覆銅接合線其抗傾倒性良好,因此在一個IC中接合數增加所造成的線間距狹窄化導致線接觸(尤其是傾倒)而發生短路不良的情況驟減,而HAST試驗的結果在暴露400個小時後亦皆為良好,因此其接合可靠度高,用於車載用裝置的情況,亦不會產生如上述嚴重的問題。
如上表所示,具有金層的鈀被覆銅接合線中,抗傾倒性、HAST、HTS的評價,與不具有金層的鈀被覆銅接合線相同地良好。這被認為是源自金層的金,並不像是在第二接合時附著的金為局部,而是金均勻地覆蓋線整體,因此不會有局部性熔點下降,而未產生縮孔。
1:半導體裝置 2:半導體晶片 3:鋁電極 4:外部電極 5:接合線 10:線接合結構 20:球體接合部 20a:第1球體壓縮部 20b:第2球體壓縮部 21:接合面 22:線部 23:表面 41:第一接合 42:第二接合 43:理想直線 44:線弧 46:半導體晶片 P:線弧頂點 P1:從正上方將線弧頂點P投影在與理想直線43相同之平面上時的位置 51:矽(Si)基板 52:電極 X0:第2球體壓縮部20b的接合面21中於平行方向(與線之中心線L垂直的方向)上的最大寬度 Y:第2球體壓縮部20b相對於接合面21的最大高度 L:中心線 φ:線徑
圖1係顯示縮孔之一例的影像,圖1(a)係不會成為問題的小縮孔,圖1(b)係成為問題的大縮孔。 圖2係顯示實施型態之半導體裝置的示意圖。 圖3 係顯示實施型態之半導體裝置中的球體接合部剖面的圖。 圖4係用以說明實施例之抗傾倒性評價方法的圖,圖4(a)係打線(looping)的側面圖,圖4(b)為其俯視圖。 圖5係顯示SS曲線之一例的圖表。 圖6係顯示描繪伸長率之自然對數的變化量(Δlnε)與應力之自然對數的變化量(Δlnσ)之一例的圖表。
1:半導體裝置
2:半導體晶片
3:鋁電極
4:外部電極
5:接合線

Claims (15)

  1. 一種鈀被覆銅接合線,其係具有以銅作為主成分之芯材與該芯材上之鈀層的鈀被覆銅接合線,其特徵為:相對於線整體而言鈀濃度為1.0質量%以上、4.0質量%以下,在伸長率2%以上、最大伸長率ε max%以下的加工硬化係數為0.20以下。
  2. 如請求項1之鈀被覆銅接合線,其包含至少一種硫族元素,該硫族元素相對於線整體而言的總濃度扣除源自該以銅作為主成分之芯材的硫族元素後所得到的濃度為50質量ppm以下。
  3. 如請求項1或2之鈀被覆銅接合線,其包含至少一種硫族元素,作為從該硫族元素相對於線整體而言的濃度扣除源自該以銅作為主成分之芯材之硫族元素後的濃度,硫濃度為5.0質量ppm以上、12.0質量ppm以下,或硒濃度為5.0質量ppm以上、20.0質量ppm以下,或碲濃度為15.0質量ppm以上、50.0質量ppm以下。
  4. 如請求項1至3中任一項之鈀被覆銅接合線,其中相對於線整體而言,以合計1質量ppm以上、3質量%以下包含選自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl之中的一種以上的微量元素。
  5. 如請求項1至4中任一項之鈀被覆銅接合線,其中該鈀被覆銅接合線,包含選自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl之中的一種以上的微量元素,且在包含選自Au、Pd、Pt、Rh及Ni之中的一種以上作為該微量元素的情況,此等的含量相對於線整體而言合計為0.05質量%以上、3質量%以下,在包含In與Ga之中的一種以上作為該微量元素的情況,此等的含量相對於線整體而言合計為0.01質量%以上、0.7質量%以下,在包含P作為該微量元素的情況,其含量相對於線整體而言為5質量ppm以上、500質量ppm以下,在包含Ag、Fe及Tl之中的一種以上作為該微量元素的情況,此等的含量為相對於線整體而言合計為1質量ppm以上、100質量ppm以下。
  6. 如請求項1至5中任一項之鈀被覆銅接合線,其中相對於該鈀被覆銅接合線的整體而言,該源自鈀層的鈀濃度為1.0質量%以上、2.5質量%以下。
  7. 如請求項1至6中任一項之鈀被覆銅接合線,其中在該鈀層上具有金層。
  8. 如請求項1至7中任一項之鈀被覆銅接合線,其中該鈀被覆銅接合線的線徑在10μm以上、25μm以下。
  9. 一種鈀被覆銅接合線的製造方法,該鈀被覆銅接合線具有以銅作為主成分之芯材與該芯材上的鈀層,相對於線整體而言鈀濃度為1.0~4.0質量%,在伸長率2%以上、最大伸長率ε max%以下的加工硬化係數為0.20以下。
  10. 如請求項9之製造方法,其中準備以銅作為主成分的銅線材,在該銅線材的表面上形成鈀層,對於形成有該鈀層的銅線材進行伸線,在形成鈀層後的加工率為60%以上、90%以下之間進行中間熱處理。
  11. 如請求項9或10之製造方法,其中準備以銅作為主成分並以相對於線整體而言合計為1質量ppm以上、3質量%以下的量,包含選自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl之中一種以上之微量元素的銅線材,在該銅線材的表面上形成鈀層,對於形成有該鈀層的銅線材進行伸線。
  12. 一種半導體裝置,具有:半導體晶片;含鋁之鋁電極,設於該半導體晶片上;外部電極,設於該半導體晶片的外部,具有金被覆或銀被覆;及如申請專利範圍第1至8項中任一項之鈀被覆銅接合線,將該鋁電極與該外部電極表面連接。
  13. 如請求項12之半導體裝置,其構成方形扁平封裝(QFP,Quad Flat Packaging)、球柵陣列封裝(BGA,Ball Grid Array)、方形平面無引腳封裝(QFN,Quad For Non-Lead Packaging)。
  14. 如請求項12或13之半導體裝置,其為車載用途。
  15. 一種半導體裝置的製造方法,該半導體裝置具有:半導體晶片;含鋁之鋁電極,設於該半導體晶片上;外部電極,設於該半導體晶片的外部,具有金被覆或銀被覆;及接合線,將該鋁電極與該外部電極表面連接的半導體裝置的製造方法,其特徵為:準備具有以銅作為主成分之芯材與該芯材上的鈀層、相對於線整體而言鈀濃度為1.0質量%以上、4.0質量%以下且在伸長率2%以上、最大伸長率ε max%以下的加工硬化係數為0.20以下的鈀被覆銅接合線,在該鈀被覆銅接合線前端形成焊球,透過該焊球將該鈀被覆銅接合線球體接合於該鋁電極上,然後將從該鈀被覆銅接合線之該焊球以距離該接合線的長度之處在該外部電極表面上進行第二接合。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809783B (zh) * 2021-06-25 2023-07-21 日商日鐵新材料股份有限公司 半導體裝置用接合線
US11721660B2 (en) 2021-06-25 2023-08-08 Nippon Micrometal Corporation Bonding wire for semiconductor devices
US11929343B2 (en) 2021-06-25 2024-03-12 Nippon Micrometal Corporation Bonding wire for semiconductor devices

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022270049A1 (zh) * 2021-06-25 2022-12-29
US20240290744A1 (en) * 2021-06-25 2024-08-29 Nippon Micrometal Corporation Bonding wire for semiconductor devices
EP4361299A1 (en) * 2021-06-25 2024-05-01 Nippon Micrometal Corporation Bonding wire for semiconductor device
CN113725188A (zh) * 2021-11-04 2021-11-30 北京达博有色金属焊料有限责任公司 一种用于存储器芯片封装的键合丝及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5849716A (ja) * 1981-09-18 1983-03-24 Mitsubishi Chem Ind Ltd プロピレン−エチレンブロツク共重合体の連続製造方法
JPH0290639A (ja) * 1988-09-28 1990-03-30 Nec Corp 半導体装置の製造方法
WO2002023618A1 (fr) * 2000-09-18 2002-03-21 Nippon Steel Corporation Fil de connexion de semi-conducteur et son procede de fabrication
JP4904252B2 (ja) 2007-12-03 2012-03-28 新日鉄マテリアルズ株式会社 半導体装置用ボンディングワイヤ
JP5912005B1 (ja) 2015-02-26 2016-04-27 日鉄住金マイクロメタル株式会社 半導体装置用ボンディングワイヤ
WO2016189752A1 (ja) * 2015-05-26 2016-12-01 日鉄住金マイクロメタル株式会社 半導体装置用ボンディングワイヤ
WO2016203659A1 (ja) 2015-06-15 2016-12-22 日鉄住金マイクロメタル株式会社 半導体装置用ボンディングワイヤ
WO2017013796A1 (ja) 2015-07-23 2017-01-26 日鉄住金マイクロメタル株式会社 半導体装置用ボンディングワイヤ
EP3147938B1 (en) * 2015-07-23 2024-06-12 Nippon Micrometal Corporation Bonding wire for semiconductor device
JP6047214B1 (ja) * 2015-11-02 2016-12-21 田中電子工業株式会社 ボールボンディング用貴金属被覆銅ワイヤ
JP6487108B1 (ja) 2018-11-26 2019-03-20 田中電子工業株式会社 パラジウム被覆銅ボンディングワイヤ及びその製造方法
JP6507329B1 (ja) * 2019-02-08 2019-04-24 田中電子工業株式会社 パラジウム被覆銅ボンディングワイヤ、ワイヤ接合構造、半導体装置及び半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809783B (zh) * 2021-06-25 2023-07-21 日商日鐵新材料股份有限公司 半導體裝置用接合線
US11721660B2 (en) 2021-06-25 2023-08-08 Nippon Micrometal Corporation Bonding wire for semiconductor devices
US11929343B2 (en) 2021-06-25 2024-03-12 Nippon Micrometal Corporation Bonding wire for semiconductor devices

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