CN113825849B - 钯覆盖铜接合线、钯覆盖铜接合线的制造方法、使用了其的半导体装置及半导体装置的制造方法 - Google Patents

钯覆盖铜接合线、钯覆盖铜接合线的制造方法、使用了其的半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN113825849B
CN113825849B CN202080032952.5A CN202080032952A CN113825849B CN 113825849 B CN113825849 B CN 113825849B CN 202080032952 A CN202080032952 A CN 202080032952A CN 113825849 B CN113825849 B CN 113825849B
Authority
CN
China
Prior art keywords
palladium
wire
copper
bonding wire
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080032952.5A
Other languages
English (en)
Other versions
CN113825849A (zh
Inventor
高田满生
前田菜那子
松泽修
石川良
小林卓也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tanaka Denshi Kogyo KK
Original Assignee
Tanaka Denshi Kogyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tanaka Denshi Kogyo KK filed Critical Tanaka Denshi Kogyo KK
Publication of CN113825849A publication Critical patent/CN113825849A/zh
Application granted granted Critical
Publication of CN113825849B publication Critical patent/CN113825849B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C9/00—Alloys based on copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22F—CHANGING THE PHYSICAL STRUCTURE OF NON-FERROUS METALS AND NON-FERROUS ALLOYS
    • C22F1/00—Changing the physical structure of non-ferrous metals or alloys by heat treatment or by hot or cold working
    • C22F1/08—Changing the physical structure of non-ferrous metals or alloys by heat treatment or by hot or cold working of copper or alloys based thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C2204/00—End product comprising different layers, coatings or parts of cermet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/43—Manufacturing methods
    • H01L2224/432—Mechanical processes
    • H01L2224/4321—Pulling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/43—Manufacturing methods
    • H01L2224/438—Post-treatment of the connector
    • H01L2224/4382—Applying permanent coating, e.g. in-situ coating
    • H01L2224/43825—Plating, e.g. electroplating, electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/43—Manufacturing methods
    • H01L2224/438—Post-treatment of the connector
    • H01L2224/43848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/4557—Plural coating layers
    • H01L2224/45572—Two-layer stack coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
    • H01L2224/48011—Length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

本发明提供一种钯覆盖铜接合线，其具有以铜作为主要成分的芯材、和芯材上的钯层，钯相对于引线整体的浓度为1.0质量％～4.0质量％，引线的伸长率为2％以上最大伸长率εmax％以下的变化量时的加工硬化系数为0.20以下。

Description

钯覆盖铜接合线、钯覆盖铜接合线的制造方法、使用了其的半 导体装置及半导体装置的制造方法
技术领域
本发明涉及适于半导体元件的电极与外部电极的球焊的钯覆盖铜接合线、其制造方法、使用了其的半导体装置及半导体装置的制造方法。
背景技术
一般而言，半导体元件的电极与半导体用电路布线基板上的外部电极通过引线接合来连接。在该引线接合中，通过被称为球接合的方式使半导体元件的电极与接合线的一端被接合(第一接合)，通过被称为楔形接合的方式，使接合线的另一端与外部电极接合(第二接合)。在球接合中，在接合线的前端形成熔融球，通过该熔融球将接合线连接于例如半导体元件上的铝电极表面。
在熔融球的形成中，首先，将接合线的前端设定为铅直方向并保持，通过放电结球(EFO)方式在引线前端与放电焊枪之间形成电弧放电，通过该放电电流对引线前端给予热量输入。通过该热量输入，接合线的前端被加热而熔融。熔融金属通过其表面张力在引线中上升，在引线前端形成真球状的熔融球，通过凝固而形成无空气球(FAB)。然后，通过在一边将半导体元件的电极加热至140～300℃左右一边施加超声波的状态下在电极上压接无空气球，从而将接合线的一端接合于铝电极上。
在引线接合中，使用了线径为10～30μm左右的金线，但由于金非常高价，因此在一部分可代替的部位使用了铜线。但是，由于铜线存在容易氧化的问题，因此为了消除氧化的问题，变得使用在表面覆盖有钯的钯覆盖铜引线。
钯覆盖铜引线虽然存在铜自身所具有的引线或无空气球的氧化的问题、和容易因覆盖而受损的特性改良的问题，但由于比金廉价，因此在个人计算机和其周边设备、通信用设备等民生设备等在比较温和的条件下的使用中急速地普及。进而，近年来，钯覆盖铜引线的改良取得进展，关于车载用设备等在严酷的条件下使用的接合线，向钯覆盖铜引线的过渡也取得进展。
因此，对于钯覆盖铜引线，为了适于车载用设备，变得要求可耐受极其严酷并且变化剧烈的条件。具体而言，要求可耐受从热带地方或沙漠等高温、高湿的地域至寒冷地、另外从山岳地域至临海地域的宽幅的自然环境或其变化，进而可耐受因道路事件或交通事件而产生的冲击或振动。进而，近年来，不仅研究了搭载于汽车的发动机室内而且还研究了在搭载于飞机中的半导体制品中的应用。因此，关于接合可靠性，达到要求满足可耐受从民生用途的比较温和的条件至严酷的条件下的使用为止的比以往高的水平的可靠性的要求的钯覆盖铜接合线。
在满足这样的高可靠性的要求的钯覆盖铜引线的开发的过程中，进行了将0.2％屈服强度、最大屈服强度及每单位截面积的伸长值调节为规定的范围而提高覆盖铜引线的接合性的尝试(例如参照专利文献1)。此外，出于提高170℃以上的高温环境下的球接合部的接合可靠性的目的，还提出了使引线中含有规定量的Ni、Zn、Rh、In、Ir、Pt等元素而调节了以最大屈服强度/0.2％屈服强度表示的屈服强度比的钯覆盖铜引线(例如参照专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2009-140953号公报
专利文献2：日本特开2017-5240号公报
发明内容
发明所要解决的课题
这里，近年来半导体元件的高集成化、高密度化显著进行，伴随于此，对引线接合的窄间距化、细线化、多管脚·长引线化等的要求变得严格。其中，窄间距化急剧加速，就现行的量产水平而言，实现了60μm间距，正在进行50μm间距的开发。进而，期待45μm、40μm等极窄间距的实用化。
在QFP(Quad Flat Packaging，四方扁平式封装)、BGA(Ball Grid Array，球栅阵列)、QFN(Quad For Non-Lead Packaging，四方扁平无引脚封装)等半导体封装中，例如就BGA而言以往在1个集成电路(IC：Integrated Circuit)上接合有许多的引线。伴随着引线接合的窄间距化，就QFP、QFN而言，也制造了在1个IC上接合500根以上的引线的制品。像这样，若1个IC上接合的引线的根数增大，则存在邻接的引线与引线接触的风险变高的问题。
作为该接触的问题，大致分类存在横向上相邻的引线彼此的接触的问题和在高度方向上相邻的引线彼此的接触的问题。作为这样的相邻的引线彼此的接触的问题，有球接合附近的引线直立部倒塌而与邻接引线的间隔接近的倾斜现象。在上述那样的窄间距接合中，为了避免邻接的引线彼此的接触，要求进一步的倾斜性的提高。
本发明是为了解决上述的课题而进行的，目的是提供能够提高倾斜性、并且即使在高温、高湿的环境中也能够稳定地维持球焊的接合可靠性的钯覆盖铜接合线及其制造方法。需要说明的是，“倾斜性”以抑制倾斜的性质的含义使用。
此外，本发明的目的是提供能够提高倾斜性、并且即使是在高温、高湿的环境中也能够稳定地维持接合可靠性的半导体装置、特别是适于QFP(Quad Flat Packaging，四方扁平式封装)、BGA(Ball Grid Array，球栅阵列)、QFN(Quad For Non-Lead Packaging，四方扁平无引脚封装)的封装、能够在车载用途中使用的半导体装置及其制造方法。
用于解决课题的手段
本发明的钯覆盖铜接合线的特征在于，其是具有以铜作为主要成分的芯材和上述芯材上的钯层的钯覆盖铜接合线，其中，钯相对于引线整体的浓度为1.0质量％～4.0质量％，引线的伸长率为2％以上且最大伸长率εmax％以下的变化量时的加工硬化系数为0.20以下。
本发明的钯覆盖铜接合线包含至少1种硫族元素，上述硫族元素相对于引线整体的合计的浓度以除上述以铜作为主要成分的芯材来源的硫族元素以外的浓度计优选为50质量ppm以下。
本发明的钯覆盖铜接合线包含至少1种硫族元素，以从上述硫族元素相对于引线整体的浓度除去上述以铜作为主要成分的芯材来源的硫族元素的浓度计，优选硫浓度为5.0质量ppm～12.0质量ppm、或硒浓度为5.0质量ppm～20.0质量ppm或碲浓度为15.0质量ppm～50.0质量ppm。
本发明的钯覆盖铜接合线优选相对于引线整体合计包含1质量ppm～3质量％的选自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl中的1种以上的微量元素。
本发明的钯覆盖铜接合线优选包含选自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl中的1种以上的微量元素，并且，作为上述微量元素，在包含选自Au、Pd、Pt、Rh及Ni中的1种以上的情况下，它们的含量相对于引线整体合计为0.05质量％～3质量％，在包含In和Ga中的1种以上的情况下，它们的含量相对于引线整体合计为0.01质量％～0.7质量％，在包含P的情况下，其含量相对于引线整体为5质量ppm～500质量ppm，在包含Ag、Fe及Tl中的1种以上的情况下，它们的含量相对于引线整体合计为1质量ppm～100质量ppm。
本发明的钯覆盖铜接合线优选在钯层上具有金的层。此外，钯覆盖铜接合线的线径优选为10μm～25μm。
本发明的钯覆盖铜接合线的制造方法是具有以铜作为主要成分的芯材和上述芯材上的钯层、钯相对于引线整体的浓度为1.0～4.0质量％、伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数为0.20以下的钯覆盖铜接合线的制造方法。在该钯覆盖铜接合线的制造方法中，优选准备以铜作为主要成分的铜线材，在上述铜线材的表面形成钯层，将形成有上述钯层的铜线材进行拉丝，在自形成钯层后起的加工率为60％～90％之间进行中间热处理。或者，在钯覆盖铜接合线的制造方法中，优选准备以铜作为主要成分且以相对于引线整体合计成为1质量ppm～3质量％的量包含选自Au、Pd、Pt、Rh、Ni、In、Ga、P、Ag、Fe及Tl中的1种以上的微量元素的铜线材，在上述铜线材的表面形成钯层，将形成有上述钯层的铜线材进行拉丝。
本发明的半导体装置具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将上述铝电极与上述外部电极表面连接的本发明的钯覆盖铜接合线。
在该半导体制造装置的制造方法中，在上述钯覆盖铜接合线前端形成无空气球，通过上述无空气球将上述钯覆盖铜接合线与上述铝电极进行球接合，之后，将上述钯覆盖铜接合线的与上述无空气球相隔上述接合线的长度的部位与上述外部电极表面进行第二接合。
本发明的半导体装置优选构成QFP(Quad Flat Packaging，四方扁平式封装)、BGA(Ball Grid Array，球栅阵列)或QFN(Quad For Non-Lead Packaging，四方扁平无引脚封装)。此外，本发明的半导体装置优选为车载用途。
本说明书中“～”的符号表示包含其左右的数值的数值范围。此外，所谓硫族元素是硫(S)、硒(Se)及碲(Te)。
发明效果
根据本发明的钯覆盖铜接合线及其制造方法，在用于球焊的情况下，能够提高倾斜性，并且即使是在高温、高湿的环境中也能够稳定地长时间维持优异的接合可靠性。
根据本发明的半导体装置及其制造方法，由于能够提高倾斜性，因此例如能够抑制窄间距接合的短路不良的产生，并且即使是在高温、高湿的环境中也能够稳定地长时间维持优异的接合可靠性。
附图说明
图1是表示缩孔的一个例子的照片，图1(a)是不成问题的小的缩孔，图1(b)是成为问题的大的缩孔。
图2是表示实施方式的半导体装置的示意图。
图3是示意性表示实施方式的半导体装置中的球接合部的截面的图。
图4是用于说明实施例的倾斜性评价方法的图，图4(a)是成环接合的侧面图，图4(b)是其俯视图。
图5是表示SS曲线的一个例子的图表。
图6是表示伸长率的自然对数的变化量(Δlnε)和应力的自然对数的变化量(Δlnσ)的标绘的一个例子的图表。
具体实施方式
以下，对本发明的实施方式进行详细说明。
本实施方式的钯(Pd)覆盖铜接合线具有以铜作为主要成分的芯材和上述芯材上的钯层。而且，钯相对于引线整体的浓度为1.0～4.0质量％，钯覆盖铜接合线的伸长率为2％以上且最大伸长率εmax％以下的变化量时的加工硬化系数为0.20以下。本说明书中，只要没有特别说明，“加工硬化系数”是指从伸长率2％至最大伸长率εmax％为止的变化量时的加工硬化系数。最大伸长率是拉伸试验中的引线断裂时的从引线初始(拉伸试验前)的长度起的引线的伸长(长度)相对于引线初始的长度的比例，就线径为10～25μm的钯覆盖铜接合线而言，通常可为2～20％的范围的值。
本发明人等深入研究的结果发现，钯覆盖铜接合线通过加工硬化系数为0.20以下，能够实现极为良好的倾斜性。加工硬化系数更优选为0.18以下。此外，加工硬化系数越小越优选，为0.05以上从引线的加工性的方面考虑优选。
所谓加工硬化系数是表示在拉伸试验中对规定的材料施加应力使其变形时的塑性变形区域的加工硬化特性的值，越是加工硬化系数小的引线，越显示出相对于大小各种应力不易变形的倾向。发现通过将该加工硬化系数设定为0.20以下，具有防止因挨近的引线彼此的接触而引起的短路不良情况的效果。
这里，对加工硬化系数进行说明。在进行测量引线的机械特性的试验之一即拉伸试验时，若使拉伸引线的力增大则引线发生变形。在拉伸试验中拉伸引线的力一般被称为“Stress”、“σ”、“载荷”、“耐力”、“应力”等。此外，上述引线的变形量一般被称为“Strain”、“ε”、“应变”、“伸长率”等。本说明书中，将拉伸试验中拉伸引线的力称为“应力”，以符号σ表示，此外，将引线的变形称为“伸长率”，以符号ε表示。对该拉伸试验中的应力与伸长率的关系将纵轴设定为应力σ(MPa)、将横轴设定为伸长率ε(％)而表示的图表为SS曲线(Stress-Strain曲线)。图5的图表表示SS曲线的图表的一个例子。本实施方式中的引线的加工硬化系数可以使用该SS曲线的图表来算出。具体而言，加工硬化系数可以作为应力的自然对数的变化量相对于伸长率的自然对数的变化量并通过下式(1)来求出。
加工硬化系数＝((应力的自然对数的变化量(Δlnσ)/(伸长率的自然对数的变化量(Δlnε))(1)
在引线接合时反复进行的从第一接合部(球接合部)至第二接合(楔形接合)为止的引线成环一般通过与所期望的成环形状相应的控制程序自动控制装置来进行。该控制程序通过参数来决定抽出引线的毛细管的动作和钳位电路开闭的时机的组合，对成环中的引线施加与该参数相应的应力。除了这些以外，还对成环中的引线施加由与已经被环路接合的引线的接触产生的应力、和由与抽出成环中的引线的毛细管的接触产生的应力等。
通过近年来的集成电路的多段化，环路形状日益变得复杂，对于成环执行中的引线，连续地施加用于赋予复杂的环路形状的大的应力。由于连续地并且以高精度形成所期望的成环形状，因此用于赋予该环路形状的大的应力通过上述的参数控制被极稳定地保持。另一方面，成环中的引线从与成环接合后的引线或毛细管的接触受到的应力大小各样，此外，未预期地产生，不稳定。
就加工硬化系数小的引线而言，由于不易因很小的应力而发生变形，因此不易因这样的未预期的不稳定的应力而引起变形，但相对于有意图地强力给予的应力稳定地发生变形。因此，根据加工硬化系数小的引线，由于能够避免成环中的引线的未意图的部分的变形，因此可抑制环路形状的微小的变形，能够实现整齐的环接合排列。
此外，作为加工硬化系数采用基于伸长率为2％以上且最大伸长率εmax％的变化量的值的理由大概如下。本发明人等认为：由于成环中产生的变形为塑性变形，因此引线的难以塑性变形性与由挨近的引线彼此的接触产生的短路不良情况的抑制有关。而且，作为反映该难以塑性变形性的条件，着眼于拉伸试验中的SS曲线图表的塑性变形区域中的SS曲线的斜率，推定SS曲线的斜率越小越平坦则越可抑制由应力差引起的变形。
关于构成接合线的以Cu、Ag等作为主要成分的非铁金属，一般将塑性变形区域的起点以0.2％屈服(应力)点近似。但是，0.2％屈服附近处的弹性变形区域与塑性变形区域的边界未必清晰，有时0.2％屈服点的伸长率不存在于塑性变形区域内。由此，为了综合地考虑关于引线的塑性变形的特征，作为塑性变形区域内的范围，采用比0.2％屈服点的伸长率大的伸长率2％作为用于算出加工硬化系数的变化量的起点。而且，采用引线完全伸长时的值、即引线断裂时的伸长率(最大伸长率εmax％)作为变化量的终点。
本实施方式中的“伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数”如下那样求出。上述式(1)的分母“伸长率的自然对数的变化量(Δlnε)”表示为(ln最大伸长率εmax-ln2)。而且，作为上述式(1)的分子“应力的自然对数的变化量(Δlnσ)”，使用从SS曲线图表分别读取伸长率2％和最大伸长率εmax％的应力而得到的值，若代入上述式中，则得到(ln(最大伸长率εmax％时的应力)-ln(伸长率2％时的应力))。使用这些，加工硬化系数成为以(ln(最大伸长率εmax％时的应力)-ln(伸长率2％时的应力))/(ln最大伸长率εmax-ln2)算出的值。
此外，也可以如图6中所示的那样，由Δlnε和Δlnσ的标绘求出近似式，由其斜率算出。
接着，对本实施方式的钯覆盖铜接合线的构成进行说明。本实施方式的钯覆盖铜接合线的线径通常为10～30μm，优选为10～25μm。钯覆盖铜接合线的线径细时适于窄间距接合。
本实施方式的钯覆盖铜接合线中，钯相对于引线整体的浓度为1.0～4.0质量％。本实施方式的钯(Pd)覆盖铜接合线通过钯的浓度为1.0质量％以上，能够提高球接合的可靠性，因此即使是在高温、高湿下也长时间维持优异的球接合性。认为通过钯的浓度为4.0质量％以下，能够抑制无空气球(FAB)的缩孔的产生，因此，能够提高长期接合可靠性。
这里，“缩孔”是在无空气球表面观察到的皱褶状的槽。图1中示出缩孔的一个例子的照片。图1(a)中示出不成问题的小的缩孔的照片，图1(b)中示出成为问题的大的缩孔的照片。认为在无空气球表面存在大的缩孔的情况下，在半导体芯片上的电极中的球接合的接合面的与上述槽对应的部位产生空隙。因此，认为根据空隙的大小，以该空隙作为起点而接合面的接合强度经时地变弱、或者变得容易产生腐蚀，使接合可靠性降低。
在钯覆盖铜接合线中，钯层来源的钯的浓度相对于引线整体优选为1.0～2.5质量％。由此，能够进一步提高接合的高可靠性。本实施方式的钯覆盖铜接合线也可以在钯层上具有其他的层。钯覆盖铜接合线在钯层上不具有其他的层的情况下，作为引线整体的钯的浓度为钯层来源的钯浓度和铜的芯材来源的钯浓度的合计。本实施方式的钯覆盖铜接合线在钯层上具有其他的层的情况下，从钯层通过扩散等渗出到其他的层内的钯或其他的层中含有的钯也可以视为钯层来源的钯而求出钯浓度。
从得到球接合的高可靠性的观点出发，钯层来源的钯的浓度优选为1.3质量％以上，优选为2.3质量％以下。
钯层来源的钯浓度可以分别测定引线整体的钯浓度和铜的芯材中的钯浓度，利用它们来算出。具体而言，可以通过二次离子质量分析(SIMS)如下那样进行分析。首先，将测定对象的引线进行压制而使其平坦化。对其使用SIMS分析装置(例如CAMECA制IMS-7f二次离子质量分析装置)，进行铜(Cu)芯材中的钯的浓度测定。在上述分析装置内将上述平坦化后的引线的表面的钯层通过溅射而除去，使铜露出。为了使铜(Cu)露出，例如就线径为10μm～30μm的引线而言，以钯(Pd)换算计从表面起至少进行0.5μm以上溅射，除去钯层后，开始SIMS分析，沿深度方向分析至2.0μm。从分析开始点至分析结束点(深度2.0μm)为止，例如进行100点以上测定，算出该100点的平均浓度。关于分析条件，例如作为SIMS装置的设定条件，一次离子种为Cs+、一次离子加速电压为15.0keV、一次离子照射区域约30μm×30μm、分析区域约为12μm×12μm。SIMS分析是利用质量分析计来检测使用Cs+等一次离子通过溅射而放出的二次离子并进行元素分析，但钯浓度可以使用所测定的钯(Pd)的二次离子强度，以钯(Pd)浓度已知的铜(Cu)引线作为标准试样进行浓度换算而求出。
(铜的芯材)
本实施方式的钯覆盖铜接合线中的芯材是以铜作为主要成分的芯材，由铜或铜合金构成。这里的主要成分是指在量或特性方面为中心，如果为含量则至少为50.0质量％。作为主要成分的特性是对其构成所要求的特性，例如就铜的芯材而言是引线的断裂力或伸长率等机械性质。主要成分例如可以称为对这样的特性中心地给予影响的成分。
铜的芯材除了包含铜(Cu)以外，还可以包含不可避免的杂质、一般以提高钯覆盖铜接合线的耐氧化性(接合可靠性)、球形成性(真圆性)等性质等为目的而微量地添加的添加元素等微量元素。这样的微量元素例如为金(Au)、钯(Pd)、铂(Pt)、铑(Rh)、镍(Ni)、铟(In)、镓(Ga)、磷(P)、银(Ag)、铁(Fe)及铊(Tl)等。
铜的芯材通过包含上述微量元素中特别是选自Au、Pd、Pt、Rh、Ni、In及Ga中的1种以上，能够进一步提高第一接合的接合可靠性。通过包含上述微量元素中特别是选自P、Ag、Fe及Tl中的1种以上，第一接合的球接合部的真圆性能够进一步提高。通过球接合部的真圆性提高，能够抑制窄间距接合的短路不良。在铜的芯材包含微量元素的情况下，其合计的量相对于芯材的整体优选为1质量ppm以上。微量元素的比例优选为3.0质量％以下，更优选为2.0质量％以下，进一步优选为1.5质量％以下。由此，得到第一接合的高的接合可靠性，而且能够抑制成本的增大，进而，可维持良好的引线的拉丝加工性。此外，在球接合时变得不易产生芯片损伤。微量元素的比例更优选为2.0质量％以下，进一步优选为1.5质量％以下。
具体而言，作为微量元素，在包含选自Au、Pd、Pt、Rh及Ni中的1种以上的情况下，其含有比例相对于引线整体合计优选为0.05质量％～3.0质量％，更优选为0.1质量％～2.0质量％，进一步优选为0.2质量％～1.0质量％。其中，在作为微量元素包含Ni的情况下，其含有比例相对于引线整体优选为0.1质量％～2.0质量％，更优选为0.3质量％～1.0质量％。
作为微量元素，在包含In和Ga中的1种以上的情况下，其量以相对于引线整体的量计合计优选为0.01质量％～0.7质量％，更优选为0.05质量％～0.6质量％，进一步优选为0.1质量％～0.5质量％。作为微量元素，在包含P的情况下，相对于引线整体优选为5质量ppm～500质量ppm，更优选为20质量ppm～400质量ppm，进一步优选为50质量ppm～250质量ppm。作为微量元素，在包含Ag、Fe及Tl中的1种以上的情况下，其量相对于引线整体合计优选为1质量ppm～100质量ppm，更优选为3质量ppm～60质量ppm，进一步优选为5质量ppm～30质量ppm。
引线中的微量元素或含有比例一般通过电感耦合等离子体(ICP)发光分光分析(AES)或电感耦合等离子体(ICP)质量分析(MS)等化学分析来测定，但并不限定于此。
需要说明的是，本实施方式的钯覆盖铜接合线也可以在铜的芯材中包含硫族元素。考虑引线的加工性，此时的铜的芯材中的硫族元素的量相对于引线整体优选为0.1质量％以下。
铜的芯材中的硫族元素的含量可以与上述的铜的芯材中的钯浓度的分析方法同样地分析。即，通过二次离子质量分析(SIMS)，首先，将测定对象的引线进行压制而使其平坦化。对其使用SIMS分析装置(例如CAMECA制IMS-7f二次离子质量分析装置)，进行铜(Cu)芯材中的硫族元素的浓度测定。在上述分析装置内将上述平坦化后的引线的表面的钯层通过溅射而除去，使铜露出。为了使铜(Cu)露出，例如就线径为10μm～30μm的引线而言，以钯(Pd)换算计从表面起至少进行0.5μm以上溅射，除去钯层后，开始SIMS分析，沿深度方向分析至2.0μm。从分析开始点至分析结束点(深度2.0μm)为止，例如进行100点以上测定，算出该100点的平均浓度。关于分析条件，例如作为SIMS装置的设定条件，一次离子种为Cs+、一次离子加速电压为15.0keV、一次离子照射区域约为30μm×30μm、分析区域约为12μm×12μm。SIMS分析是利用质量分析计来检测使用Cs+等一次离子通过溅射而放出的二次离子并进行元素分析，但硫族元素浓度可以使用所测定的硫族元素的二次离子强度，以硫族元素浓度已知的铜(Cu)引线作为标准试样进行浓度换算而求出。这样操作，通过用ICP-MS分析引线整体的硫族元素的含量，用SIMS分析铜的芯材的硫族元素含量，可以测定铜的芯材来源的硫族元素的量。这种情况下，无法以完全同一样品进行分析，但认为在同一引线的长度方向上不管对哪个部分进行采样，都视为相同组成而进行分析也没有问题。
(钯层)
本实施方式的钯覆盖铜接合线在铜的芯材上具有钯层。钯覆盖铜接合线只要不损害本发明的效果，也可以在铜的芯材与钯层之间具有以铜和钯以外的其他金属作为主要成分的其他的层，但优选不具有该其他的层。在不存在该其他的层的情况下，所谓本实施方式的钯覆盖铜接合线中的钯层，在俄歇(AES)分析中，从引线的表面起使用深度方向的深度剖面分析(SiO2换算)，将表面附近的钯的浓度的最大值设定为100％的情况下钯浓度相当于其一半、即50％的地点定义为钯与铜的边界部。因而，从该边界部至表面为止的区域成为钯层。
钯层的厚度也因钯覆盖铜接合线的线径而异，但就线径为10μm～30μm而言，优选为0.020μm～0.150μm，更优选为0.030μm～0.130μm。这是由于，钯层的厚度在上述范围内均匀时，将接合线接合时的倾斜性和环路高度的稳定性等环路特性的品质提高。作为钯层的厚度的测定方法，可以使用上述的AES分析。
本实施方式的钯覆盖铜接合线优选合计相对于引线整体包含50.0质量ppm以下的来源于钯层(及根据需要钯层上的其他的层)的硫族元素(硫、硒及碲中的1种以上)。通过钯覆盖铜接合线包含硫族元素，变得容易得到球接合的高可靠性。
本实施方式的钯覆盖铜接合线若在钯层(及根据需要钯层上的其他的层)中含有规定量的硫族元素，则在形成无空气球(FAB)并对其前端部分进行分析时，在FAB的前端部分的表面附近，可以观测到与球内部相比钯富集的区域。该钯富集的区域可以在距离FAB的前端部分的表面为5.0nm～100.0nm的深度方向的范围内，作为相对于铜与钯的合计包含6.5～30.0原子％的钯的区域进行观测。以下，对在钯层中含有硫族元素的情况进行说明，但除此以外在钯层上的其他的层中含有硫族元素的情况也同样。即，以下的“钯层来源的”硫族元素族浓度是指相对于引线整体的硫族元素浓度中除铜的芯材来源的硫族元素浓度以外的浓度。
若使用在钯层中含有硫族元素的实施方式的钯覆盖铜接合线来形成无空气球，则在球熔融时，钯的大部分未被球内部扩散吸收而残留在表面附近。该残留在表面附近的钯在凝固后的球表面形成钯富集区域。因此，钯富集区域作为残留在凝固前的无空气球表面附近的钯的痕迹具有上述组成。只要是在无空气球的前端部表面观测到钯富集区域，就可以推定在球表面附近整体或包含前端部分的部分范围内以层状形成了成为钯富集的状态的钯富集区域。在与铝电极的接合时，通过在无空气球的与电极的接合部位存在钯富集区域，能够提高球接合(第一接合)的接合可靠性。
钯覆盖铜接合线在钯层中包含硫族元素的情况下，通过从钯层来源的硫族元素相对于引线整体的浓度即引线整体中的硫族元素除去铜的芯材来源的硫族元素的量，以相对于引线整体的浓度计算的相对于引线整体的硫族元素浓度合计为50.0质量ppm以下，不易产生拉丝加工中的钯层的开裂、和以该开裂作为起点的引线的断线，容易得到良好的拉丝加工性。在钯铜接合线包含硫族元素的情况下，在变得容易得到球接合的高可靠性的方面，硫族元素在引线整体中所占的比例优选为5.0质量ppm以上，更优选为6.0质量ppm以上。此外，为了提高拉丝加工性，硫族元素浓度优选为45.0质量ppm以下，更优选为41.0质量ppm以下。
实施方式的钯覆盖铜接合线包含钯层来源的硫族元素的情况下，钯层来源的硫(S)浓度优选为引线整体的5.0质量ppm以上，更优选为6.0质量ppm以上。通过钯层来源的硫(S)浓度为5.0质量ppm以上，能够提高球接合的可靠性。另一方面，钯层来源的硫(S)浓度优选为引线整体的12.0质量ppm以下，由此，钯层不易变脆，拉丝加工性变得容易提高。钯层来源的硫(S)浓度更优选为引线整体的10.0质量ppm以下。
此外，钯层来源的硒(Se)浓度优选为引线整体的5.0质量ppm以上，更优选为6.0质量ppm以上，进一步优选为8.0质量ppm以上。通过钯层来源的硒(Se)浓度为5.0质量ppm以上，能够提高球接合的可靠性。另一方面，钯层来源的硒(Se)浓度优选为引线整体的20.0质量ppm以下，由此，钯层不易变脆，拉丝加工性变得容易提高。钯层来源的硒(Se)浓度更优选为引线整体的15.0质量ppm以下。
此外，钯层来源的碲(Te)浓度优选为引线整体的15.0质量ppm以上，更优选为16.0质量ppm以上。通过钯层来源的碲(Te)浓度为15.0质量ppm以上，能够提高球接合的可靠性。另一方面，钯层来源的碲(Te)浓度优选为引线整体的50.0质量ppm以下，由于若超过50.0质量ppm则钯层变脆，因此通过设定为50.0质量ppm以下，拉丝加工性变得容易提高。钯层来源的碲(Te)浓度更优选为引线整体的45.0质量ppm以下，进一步优选为41.0质量ppm以下。
本实施方式中使用的钯覆盖铜接合线只要是钯层来源的硫族元素浓度合计为50质量ppm以下的范围，硫、硒、碲中的任一者满足上述浓度范围，则可以仅含有1种硫族元素，也可以含有2种以上。通过像这样钯覆盖铜接合线以上述的浓度在钯层中含有各硫族元素，具有在无空气球的前端部表面形成钯富集区域的特性，不论球形成条件如何都容易在球接合部稳定地形成上述的钯富集接合区域，接合可靠性可显著提高。
这里，硫族元素主要含有于钯层内。然而，由于硫族元素为极微量，因此特别是在钯层非常薄的构成中，现状是，有时通过各种分析方法无法准确地测定硫族元素的存在部位和其浓度。另一方面，铜的芯材来源的硫族元素的量可以通过上述的方法进行测定。因此，硫族元素的量不是作为钯层中的含量，而是作为硫族元素相对于钯覆盖铜接合线整体的浓度中除铜的芯材来源的硫族元浓度以外的浓度设定为上述范围。
钯覆盖铜接合线中的钯层来源的硫族元素有助于上述的无空气球表面附近的钯分布区域的形成。认为：硫族元素由于与铜的反应性高，因此钯层来源的硫族元素主要在引线的金属熔融的初期的阶段，集中于铜与钯的接触的区域。认为：集中于该铜与钯的接触区域的硫族元素与铜的反应产物将钯向熔融铜中的熔入阻断。从这样的观点考虑来决定硫族元素量。
本实施方式的钯覆盖铜接合线也可以在钯层上具有由钯以外的金属形成的第二层作为其他的层。第二层的金属可以为纯金属，也可以为2种以上的金属的合金。在钯覆盖铜接合线在钯层上具有第二层的情况下，钯层与第二层的边界可以作为第二层的主要成分金属浓度相对于最大浓度成为50.0％的部分来进行测定。在第二层表面上具有第三层、第四层的情况下，也可以依据上述来进行分析。
(金的层)
本实施方式的钯覆盖铜接合线优选在最外层具有金的层作为钯层以外的其他的层。本实施方式的钯覆盖铜引线通过具有金的层，能够提高第二接合的接合性，并且降低拉丝加工时的模磨损。金的层是以金作为主要成分而形成的层。金的层只要遍及钯层表面而形成，则其一部分可以被中断，也可以在金的层中含有钯。在金的层中含有钯的情况下，钯浓度可以在厚度方向上均匀，也可以具有朝向表面衰减的浓度梯度。
此外，在金的层由2种以上的金属合金构成的情况下，金的层只要不损害本发明的效果，则除了钯和金以外还可以包含银、铜等。该情况的金的层中的钯以外的金属元素的量例如相对于金的层的整体低于50.0质量％。
本实施方式的钯覆盖铜接合线在具有金的层的情况下，该金的层来源的金在引线整体中所占的浓度优选为0.01质量％以上，更优选为0.05质量％以上。若金的层来源的金的浓度为0.01质量％以上，则第二接合性容易变得良好，容易降低拉丝加工时的模磨损。金的层来源的金在引线整体中所占的浓度优选为0.20质量％以下，更优选为0.15质量％以下。如果金的层来源的金的浓度为0.20质量％以下，则不易对引线性能造成不良影响，此外，不易损害无空气球的真球性。需要说明的是，在铜的芯材中包含金的情况下，作为引线整体的金的浓度为上述金的层来源的金的浓度与铜的芯材中的金的浓度的合计。因此，在测定金的层来源的金的浓度的情况下，可以分别测定引线整体的金的浓度和铜的芯材中的金的浓度，使用它们来算出金的层来源的金的浓度。金的层来源的金的浓度具体而言可以与上述钯层来源的钯浓度同样地通过SIMS分析来测定。
金的层的厚度也因钯覆盖铜接合线的线径而异，但优选为8nm以下，更优选为5nm以下。若金的层的厚度为8nm以下，则即使是具有金的层的情况下，也不会损害无空气球的真球性，容易维持球接合的高可靠性。金的层的厚度的下限没有特别限定，但只要以后述的浓度换算的平均膜厚计为1nm以上就是充分的。作为金的层的厚度的测定方法，可以与钯层同样地使用AES分析。
需要说明的是，若金在引线整体中所占的浓度为上述的优选的范围，则金的层的厚度显著变薄。在像这样金的层的厚度显著变薄的情况下，现状是，难以通过一般的测定方法准确地测定金的层的厚度。因此，在金的层的厚度显著变薄的情况下，可以以使用金在引线整体中所占的浓度和引线线径而算出的浓度换算平均膜厚来评价金的层的厚度。该浓度换算平均膜厚有下述方法：由金的浓度和金的比重算出每单位长度的金的质量，假定引线截面为真圆、金在最表面均匀地存在而求出其膜厚的方法；或者有下述方法：使用以镀覆线径计的金覆盖的厚度(为设计值即可)和最终线径进行比例计算。
<钯覆盖铜接合线的制造方法>
接着，对本实施方式的钯覆盖铜接合线的制造方法进行说明。本实施方式的钯覆盖铜接合线通过在成为芯材的以铜作为主要成分的铜线材表面覆盖钯并进行拉丝加工及根据需要进行热处理而获得。可以在钯覆盖后覆盖金，另外也可以在覆盖钯或金后，阶段性地实施拉丝、热处理。
在使用铜作为芯材的情况下，通过使规定的纯度的铜熔化，另外在使用铜合金的情况下，通过使规定的纯度的铜与添加的微量元素一起熔化，可得到铜芯材材料或铜合金芯材材料。对于熔化，使用电弧加热炉、高频加热炉、电阻加热炉、连续铸造炉等加热炉。出于防止混入来自大气中的氧或氢的目的，在加热炉中，铜熔化时的气氛优选保持为真空或氩、氮等不活泼气体气氛。熔化后的芯材材料从加热炉按照成为规定的线径的方式铸造凝固，或将熔融的芯材材料在铸型中进行铸造而制作锭，将该锭进行反复辊轧后，拉丝至规定的线径而得到铜线材。
作为在铜线材的表面覆盖钯或金的方法，有镀覆法(湿式法)和蒸镀法(干式法)。镀覆法可以是电解镀覆法和无电解镀覆法中的任一种方法。就触击电镀或薄镀等电解镀覆而言，由于镀覆速度快，若使用于镀钯，则钯层与芯材的密合性良好，因此优选。作为通过镀覆法而使钯层内含有硫族元素的方法，有下述方法：在上述电解镀覆中，使用使镀钯液中含有包含硫、硒或碲的镀覆添加剂而得到的镀覆液，调整镀覆添加剂的种类或量。由此，还能够调整钯层来源的硫族元素的浓度。
作为蒸镀法，可以利用溅射法、离子镀法、真空蒸镀等物理吸附和等离子体CVD等化学吸附。根据这些方法，不需要洗涤形成后的钯覆盖或金覆盖，没有洗涤时的表面污染等担心。作为通过蒸镀法使钯层内含有硫族元素的方法，有使用含有硫族元素的钯靶并且通过磁控溅射等而形成钯层的方法。
像这样操作而实施了钯覆盖和根据需要金等其他的覆盖的铜线接下来被拉丝至最终线径为止，进行热处理。该拉丝加工和热处理也可以阶段性进行。另外，在上文中，对将实施了钯覆盖和金覆盖的铜线材拉丝至最终线径的方法进行了说明，但也可以将钯覆盖的铜线材拉丝至规定的线径。
在铜线材的拉丝的工序中形成加工织构(texture)，在热处理工序中进行恢复、再结晶而形成再结晶织构，这些织构相互关联而对加工硬化系数造成影响。通过在钯覆盖和根据需要形成的其他的覆盖的形成后将热处理条件优化，能够调整钯覆盖铜接合线的加工硬化系数。通常，通过覆盖的形成后的中间热处理的时机和次数，能够调整加工硬化系数。具体而言，在形成覆盖后，通过在从覆盖线径起的加工率为60％～90％之间实施多次的热处理，变得容易将伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数调节为0.2以下。例如，中间热处理的温度为300℃～600℃、1次的热处理时间在上述温度为引线表面温度的情况下为1秒以上就充分。中间热处理的温度在除此以外的条件相同的情况下高时、此外次数多时，显示出加工硬化系数变小的倾向。
进而，即使热处理温度相同，根据热处理装置的结构和速度，有时引线的特性也会受到影响。此外，即使为同一装置且热处理条件相同，根据芯材中的微量元素的种类和量，有时引线的特性也会受到影响。这点，在本实施方式的钯覆盖铜接合线的制造工序中，除了上述中间热处理条件以外，通过调整每1次的模的断面收缩率，变得容易将伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数调节为0.2以下。
拉丝加工优选使用多个金刚石拉丝模阶段性进行。考虑生产率和加工性，每一个金刚石拉丝模的断面收缩率(加工率)通常以5.0～15.0％进行。但是，为了将加工硬化系数设定为0.2以下的范围，优选每一个金刚石拉丝模的断面收缩率以7.5％以下进行拉丝。由此，虽然生产率稍微降低，但变得容易将加工硬化系数调节为0.2以下。
最终热处理在最终线径方面，执行将残留于引线内部的金属组织的应变除去的消除应力热处理。消除应力热处理(调质热处理)优选考虑引线截面的晶体取向和引线特性来决定温度及时间。伸长率是通过接合线的拉伸试验而得到的值。关于最大伸长率，例如利用拉伸实验装置(例如株式会社TSE制AUTO COM)，将长度为100mm的接合线以速度20mm/min持续拉伸，作为在达到断裂时样品从原来的长度(100mm)伸长多少的比例而算出。假如在长度为100mm的样品的拉伸试验中，如果断裂时的样品的长度为120mm，则最大伸长率εmax算出为20％。应力是对以上述速度拉伸的引线施加的力，通常，通过测力传感器，将拉伸力转换成电信号而自动算出。伸长率优选考虑测定结果的不均而求出5根的平均值。
关于热处理的方法，使引线在被加热至规定的温度的加热用容器气氛中通过而进行热处理的移动式热处理由于容易调节热处理条件，因此优选。在移动式热处理的情况下，热处理时间可以通过引线的通过速度和加热用容器内的引线的通过距离来算出。作为加热用容器，使用管状电炉等。
根据以上说明的本实施方式的钯覆盖铜接合线，即使是在高温高湿下球接合可靠性也优异，进而，能够提高倾斜性。因此，由于能够形成长期可靠性极高的引线接合结构，因此适于QFP(Quad Flat Packaging，四方扁平式封装)、BGA(Ball Grid Array，球栅阵列)、QFN(Quad For Non-Lead Packaging，四方扁平无引脚封装)。此外，由于能够形成可靠性高的引线接合结构，因此适于车载用设备等高温、高湿的环境中的使用。进而，由于倾斜性提高，因此也适于小型半导体设备等的窄间距接合结构。
<半导体装置及其制造方法>
接着，对使用了上述实施方式的钯覆盖铜接合线的半导体装置进行说明。如图2中所示的那样，本实施方式的半导体装置1具有半导体芯片2、设置于半导体芯片2上的含有铝的铝电极3、设置于半导体芯片2的外部的具有金覆盖的外部电极4、以及将铝电极3与外部电极4表面连接的接合线5。需要说明的是，图2中，以在外部电极上具有金覆盖的情况为例进行说明，但代替金覆盖、或与金覆盖同时具有银覆盖也是同样的。
在半导体装置1中，接合线5由上述实施方式的钯覆盖铜接合线制成。
半导体芯片2具备包含硅(Si)半导体或化合物半导体等的集成电路(IC)。铝电极例如是在硅(Si)母材的表面覆盖Al、AlSiCu、AlCu等电极材料而形成。外部电极4设置于半导体芯片2的附近，是用于对半导体芯片2从外部供给电力的电极。来自外部电极4的电力经由接合线5被供给至半导体芯片2。
在本实施方式的半导体装置1的制造中，利用接合引线5的铝电极3与外部电极4的连接例如如下那样进行。使用接合装置、或将接合线通过其内部而用于连接的毛细管夹具等，例如对以毛细管把持的引线前端通过电弧放电进行热量输入，使引线前端加热熔融。由此，在引线前端形成无空气球。之后，例如在将半导体芯片2在140～200℃的范围内加热的状态下，在铝电极3上压接接合该无空气球而形成球接合(第一接合)。之后，将接合线5的与第一接合以规定的间隔隔开的相反侧的端直接通过超声波压接与外部电极4进行楔形接合(第二接合)。
在本实施方式的半导体装置的制造方法中，无空气球的形成条件为使用接合器装置，在接合线5的线径为10～30μm、优选为15～25μm、更优选为18～20μm的情况下，电弧放电电流值为30～90mA。在普通接合中，按照无空气球径成为超过引线线径的1.7倍且2.3倍以下的方式设定电弧放电条件。在窄间距接合时，虽然也因电极间隔的宽度而异，但例如在接合线5的线径为18μm的情况下，按照无空气球径成为引线线径的1.5～1.7倍的方式设定电弧放电条件。接合器装置例如可以使用K&S Inc制的接合器装置(全自动Cu线接合器；IConnProCu PLUS)等市售品。在使用该接合器装置的情况下，作为装置的设定，优选放电时间为50～1000μs、EFO-Gap为25～45mil(约635～1143μm)、尾长为6～12mil(约152～305μm)。在使用该接合器装置以外的其他的接合器装置的情况下，只要是与上述同等的条件、例如无空气球径成为与上述同等的大小的条件即可。此外，为了将引线前端部设定为氮与氢的混合气体气氛或氮气气氛，以0.2～0.8L/分钟、优选为0.3～0.6L/分钟的气体流量吹附上述的气体。无空气球形成时的气体优选为氮95.0体积％与氢5.0体积％的混合气体，无空气球径以目标值计为上述的范围即可。
图3是表示本实施方式的引线接合结构10的一个例子的截面示意图。图3中所示的引线接合结构10是将钯覆盖铜接合线与硅(Si)基板51上的包含铝的电极52表面进行球接合而形成。图1表示将该引线接合结构10以通过钯覆盖铜接合线的引线长度方向的中心线L且与中心线L平行的面切断而得到的截面。引线接合结构10具有球接合部20、接合面21和由上述钯覆盖铜接合线制成的引线部22。引线部22的线径φ与钯覆盖铜接合线的线径相等。
球接合部20由其上侧的第1球压缩部20a和其下侧的第2球压缩部20b构成。在球接合时，形成于钯覆盖铜接合线前端的无空气球被压接于电极52上，第1球压缩部20a是比较维持球接合前的无空气球的形状的部位，第2球压缩部20b是无空气球被压碎、变形而形成的部位。此外，表面23为第2球压缩部20b的表面。图中的X0是第2球压缩部20b的与接合面21平行方向(与引线中心线L垂直方向)的最大宽度，Y是第2球压缩部20b的相对于接合面21的最大高度。需要说明的是，在难以特定接合面21的情况下，X0即使以第2球压缩部20b的与引线中心线L垂直方向的最大宽度进行测定，也成为同等的值，因此无妨。Y也可以由以无空气球与电极52的接触点作为基准的最大高度算出。需要说明的是，球接合部20中的各部分的大小或方向等当然容许测定等的误差范围。
此外，球接合及楔形接合的条件可以根据半导体装置的结构、用途而适当调节，例如对于引线线径φ为18μm且形成球径为32μm的无空气球的球接合，作为接合器装置的设定，球压接力为7.5gf、超声波施加输出功率为70mA、球压接时间为15ms、压接温度为150℃。由此，能够以第2球压缩部20b的高度Y为大致10μm、第2球压缩部20b的与接合面21大致平行方向的最大宽度X0大致40μm形成球接合。楔形接合可以利用刮擦模式以压接力为70gf、压接时间为20ms、压接温度为150℃、频率为200kHz、振幅为3.0μm、循环2次的条件将环路长度设定为2mm而进行楔形接合。
综上，实施方式的半导体装置的制造方法是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极以及将上述铝电极与上述外部电极表面连接的接合线的半导体装置的制造方法，上述接合线是具有以铜作为主要成分的芯材和上述芯材上的钯层、且含有硫族元素的钯覆盖铜接合线，由相对于上述钯覆盖铜接合线的铜与钯与硫族元素的合计钯的浓度为1.0质量％～4.0质量％、伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数为0.20以下的钯覆盖铜接合线制成。而且，在上述钯覆盖铜接合线前端形成无空气球，通过上述无空气球将上述钯覆盖铜接合线与上述铝电极进行接合，将上述钯覆盖铜接合线的与上述无空气球相隔大致上述接合线的长度的部位与上述外部电极表面进行第二接合。
实施方式的半导体装置例如适于在印制电路布线板等中使用的QFP(Quad FlatPackaging，四方扁平式封装)、BGA(Ball Grid Array，球栅阵列)、QFN(Quad For Non-LeadPackaging，四方扁平无引脚封装)。
根据以上说明的本实施方式的半导体装置，在引线接合中，能够提高倾斜性，并且即使是在高温高湿下，球接合可靠性也优异。因此，由于能够形成长期可靠性极高的接合结构，因此适于车载用设备等高温、高湿的环境中的使用。此外，根据本实施方式的半导体装置的制造方法，由于倾斜性提高，并且形成长期可靠性高的接合结构，因此能够获得适于车载用设备等高温、高湿的环境中的使用的半导体装置。
实施例
接着，对实施例进行说明。本发明并不限定于以下的实施例。例1～33为实施例，例34～36为比较例。
芯材使用纯度为99.99质量％以上的铜(Cu)，将其进行连续铸造，一边进行前热处理一边进行轧制，之后进行拉丝而得到了线径为400μm～600μm的铜线材。关于在铜的芯材中包含微量元素、硫族元素的引线，使用按照成为各表中记载的规定浓度的方式添加了各微量元素和硫族元素的铜合金与上述同样地得到铜合金线材。微量元素及硫族元素各自使用了纯度为99.99质量％以上的原料。以下，对制造使用了铜线材的钯覆盖铜接合线的情况进行说明，但使用了包含微量元素及硫族元素的铜合金线材的情况也同样。
钯覆盖层如下那样操作而形成。使用了市售的钯电镀浴、或向其中添加规定量的包含硫、硒、碲的添加剂而得到的镀浴。关于添加了硫族元素的例子，按照相对于引线整体(铜、钯及硫族元素的合计)的钯层来源的硫族元素浓度成为下述各表中记载的浓度的方式，控制镀浴中的硫、硒、碲的浓度，分别制作了镀浴。在将铜线材浸渍于镀浴中的状态下，形成钯覆盖。在形成包含硫、硒及碲中的2种以上的钯覆盖的情况下，使用了添加有上述添加剂的2种以上的镀浴。
之后，利用金刚石拉丝模以自钯覆盖形成后的、进而在钯覆盖的表面覆盖金的情况下自金覆盖形成后的合计计以60～90％的加工率进行拉丝后，以0.3～5秒钟、300℃～600℃执行热处理。根据样品，反复进行了多次拉丝和热处理的组合。之后，拉丝至最终线径为止，在300℃～600℃下进行最终的调质热处理，得到线径为18μm的钯覆盖铜接合线。需要说明的是，从覆盖后的引线至最终线径为止的以引线截面的断面收缩率算出的加工率为99.0％以上的范围，拉丝加工中的线速为100～1000m/分钟。
更具体而言，在例1中，将线径为500μm的钯覆盖铜线材通过断面收缩率12％的金刚石拉丝模连续拉丝至加工率75％为止。接着在500℃下进行3秒钟热处理，之后，用断面收缩率为4.8％的金刚石拉丝模连续拉丝至最终线径。之后，在500℃下进行3秒钟的调质热处理而得到钯覆盖铜接合线。在其他的例子中，分别调节覆盖时的线径、金刚石拉丝模的断面收缩率、热处理条件、基于拉丝加工的线速等，得到各例的钯覆盖铜接合线。需要说明的是，该制造条件为1例，即使是除此以外的条件，通过适当调节，也能够实现本件发明的加工硬化系数。
具有金的层的钯覆盖铜接合线如下那样进行了制作。在上述的钯覆盖铜接合线的制造过程中，覆盖钯后，进一步使用市售的金镀浴实施了镀金。
在铜的芯材中未添加钯的钯覆盖铜接合线中的钯浓度如下那样进行了测定。将所制造的引线用王水溶解，通过高频电感耦合等离子体发光分光分析法(株式会社岛津制作所的ICPS-8100)求出该溶液中的钯(Pd)的浓度。由此，求出钯层来源的钯浓度，将结果示于下述的表的“Pd(Pd层来源)”的栏中。作为微量元素在铜的芯材中包含钯(Pd)的例子中，钯层来源的钯浓度及硫族元素浓度如上所述通过二次离子质量分析(SIMS)测定铜的芯材中的钯浓度，使用引线整体的钯浓度及硫族元素浓度和铜的芯材中的钯浓度及硫族元素浓度来算出。需要说明的是，在下述表中，“mass”的简称是指质量。
钯覆盖铜接合线中的其他的微量元素的浓度如下那样进行了测定。将所制造的引线用100m左右王水溶解，通过电感耦合等离子体质量分析计(Agilent Technologies株式会社制、Agilent8800)求出该溶液中的硫(S)、硒(Se)、碲(Te)、铂(Pt)等微量元素的浓度。
将上述中得到的实施例及比较例的钯覆盖铜接合线的组成示于下述表中。金的层的厚度为由金的浓度和金的比重算出每单位长度的金的质量、对于单位长度的引线假定引线截面为真圆、金在最表面均匀地存在而求出的值。接着，对上述中得到的钯覆盖铜接合线进行了下述的特性评价。
(引线表面开裂的观察)
对于镀钯后(具有金的层的线材在金覆盖后)的铜线材进行扭转试验，观察引线表面开裂。关于引线表面开裂的有无，通过光学实体显微镜(Olympus Corporation制、制品名：SZX16)观察扭转试验后的线材表面的外观，通过钯的龟裂是否到达至芯材的铜为止来进行了评价。使用10根试验片，10根全部完全没有龟裂的情况由于无引线表面开裂因此评价为非常良好(A)，有龟裂但未到达至铜的线材有1根以上、除此以外未到达至铜的情况由于没有引线表面开裂的问题因此评价为良(B)，有即使1根龟裂到达至铜的线材的情况下，由于存在引线表面开裂的问题因此评价为不良(×)。扭转试验方法使用前川试验机制作所制的装置(装置名：TO-202)，将从引线以约20cm采样的样品引线的两端固定，使其顺时针旋转180度、逆时针旋转180度，将此进行5个往复后，观察外观。将结果示于下述表中。
(加工硬化系数)
关于加工硬化系数，也按照上述的要领由拉伸试验的SS曲线图表算出。拉伸试验装置使用与上述相同的装置，测定引线断裂时的伸长率(最大伸长率)和此时的应力。这里也对10根样品进行试验，求出平均值而示于表1中。
(无空气球形成)
对于通过上述的制造方法得到的线径为18μm的钯覆盖铜接合线，利用K&S Inc制的装置(全自动Cu线接合器；IConn Pro Cu PLUS)型超声波装置将电弧放电电流值(放电结球(EFO)电流值)设定为65mA，将放电时间在50～1000μs的范围内进行调节，形成球径(FAB径)约为32μm(引线线径的约为1.8倍)的无空气球。无空气球形成气氛为氮气95.0体积％与氢气5.0体积％的混合气体，以气体流量5.0L/分钟对引线前端吹附气体。
(缩孔)
如下进行了上述中得到的无空气球的缩孔评价。在无空气球的表面有缩孔的情况下，对其用SEM等进行观察，如果缩孔的最大长为引线的直径的三分之二以下的长度则没有问题而设定为A，超过三分之二的情况下有问题而设定为X。例如，在引线的直径为18μm的情况下，将缩孔的最大长超过12μm的长度的缩孔设定为成为问题的大的缩孔，就该大小以下的缩孔而言，推定对接合可靠性几乎没有影响。需要说明的是，在缩孔评价中为X的样品由于未进行这以后的评价，因此在表2中记载为未评价。
(第一接合)
以上述的条件形成无空气球，之后的第一接合(球接合)如下那样进行。按照第2球压缩部20b的高度Y成为约10μm、第2球压缩部20b的与接合面21平行方向的最大宽度X0成为约40μm(球径的约1.2～1.3倍)的方式，利用接合器装置调节球焊的条件(球压接力为7.5gf、超声波施加输出功率为70mA、球压接时间为15ms、压接温度为150℃)，在芯片的铝电极上形成球焊。
(第二接合)
此外，第二接合利用刮擦模式以压接力为70gf、压接时间为20ms、压接温度为150℃、频率为200kHz、振幅为3.0μm、循环2次的条件进行楔形接合，以环路长度为2mm进行。
(真圆性)
关于上述接合中的球部的真圆性的评价，对于100根的第一接合，从上部观察所接合的球，测定压接球的最大宽度和与其正交的宽度，求出最大宽度与和其正交的宽度之比(最大宽度/正交的宽度)。如果该比的值的上述100根的平均值为1.00以上且低于1.10则设定为非常良好(A)，如果为1.10以上且低于1.15则设定为良好(B)，如果为1.15以上则有问题而设定为不良(X)。
(倾斜性)
图4是说明实施例中的倾斜性的评价方法的图。倾斜性的评价如图4中所示的那样，通过从连接第一接合41与第二接合42的接合部位的直线(表示完全没有倾斜的理想的状态的线)43的基于各例中接合的环接合44的斜率的偏离、即环接合44的环路顶点P从表示理想的状态的线43的偏离宽度来进行评价。具体而言，从表示理想的状态的线43的正上方(相对于半导体芯片46的平面为上方)通过光学显微镜(Olympus Corporation制测定显微镜、STM6)观察环接合44。而且，测定将环路顶点P从正上方投影到与理想的直线43同平面上时的位置P1与理想的直线43的距离(偏离宽度)L。对100根的样品进行观察，求出其偏离宽度L的平均值及标准偏差(σ)。标准偏差通过((100根的接合线的偏离宽度的平均值)-(各引线的偏离宽度))的2乘方之和的平均的平方根而求出。标准偏差越小，则意味着与平均值的不均小。倾斜性设定为“偏离宽度L的平均值+其标准偏差”的值。该值低于3μm的情况判定为倾斜性非常良好(A)，3μm以上且低于7μm的情况判定为倾斜性良好(B)，7μm以上的情况判定为倾斜不良(X)。需要说明的是，偏离宽度的测定并不限于光学显微镜观察，也可以通过利用图像处理装置的测定来进行。
(芯片损伤)
芯片损伤评价通过以与上述同样的条件进行球接合，用光学显微镜观察球接合部正下方的基板来进行。对球接合部进行100个部位观察，全部在基板中完全未产生龟裂的情况判定为非常良好(A)，特别在使用上不成问题的小的龟裂有1个部位以上的情况判定为良好(B)。此外，即使是1个部位有在使用上成为问题的大的龟裂的情况判定为不良(X)。
(HAST及HTS用的试验片制作)
对于各例中得到的钯覆盖铜接合线，利用上述同样的全自动Cu线接合器装置，在BGA(ball grid array，球栅阵列)基板上的厚度为400μm的Si芯片上的厚度为2μm的Al-1.0质量％Si-0.5质量％Cu合金电极上，分别对于无空气球、球接合及第二接合，以与上述同样的条件进行了1000根的引线接合。
此时，芯片上的Al-1.0质量％Si-0.5质量％Cu合金电极仅相邻的结合部被电连接，由相邻的2根引线彼此以电形成1个电路，形成了合计500个电路。之后，将该BGA基板上的Si芯片使用市售的传递模塑机(第一精工制株式会社、GPGP-PRO-LAB80)进行树脂密封而得到了试验片。需要说明的是，密封的树脂使用了市售的并非无卤素的树脂。
<HAST(Highly Accelerated Temperature and Humidity Stress Test)(高温高湿环境暴露试验)>
对于该试验片，使用HAST装置(株式会社平山制作所、PCR8D)，在130℃×85.0％RH(相对湿度)下保持400小时。此外，还实施了500个电路在使设定温度上升5℃的135℃×85.0％RH(相对湿度)下保持600小时的严酷规格的试验。测定在各个时间中保持之前和保持之后的上述500个电路的电阻值。如果在全部的电路中严酷规格的135℃保持600小时后的电阻值低于保持前的电阻值的1.1倍则设定为非常良好(A)，在严酷规格中有电阻的上升率为1.1以上的电路、但在普通规格的130℃保持600小时后电阻上升率低于1.1的情况设定为非常良好(B)，如果在普通规格中有保持600小时后电阻上升率为1.1以上的电路、但除此以外的电路在保持500小时后电阻上升率低于1.1则设定为良(C)，在普通规格中有500小时后的电阻上升率为1.1以上的电路、但除此以外的电路在400小时时电阻上升率低于1.1的情况设定为合格(D)，在保持400小时后1.1以上的电路有1个电路以上的情况由于未保证高可靠性，因此设定为不良(X)。
<HTS(High Temperature Storage Test)(高温放置试验)>
此外，对于以上述同样的条件制作的试验片，使用HTS装置(Advantech Co.,Ltd.制、DRS420DA)，在220℃下保持2000小时。在保持前后与上述同样地测定500电路的电阻值，如果保持后的电阻值在全部的电路中低于保持前的电阻值的1.1则设定为非常良好(A)，如果电阻上升率在全部的电路中不为1.2以上、即使1个为1.1以上且低于1.2则设定为良好(B)，电阻上升率即使1个为1.2以上的情况设定为不良(X)。
表1
表2
由上述的表，根据钯在引线整体中所占的浓度为1.0～4.0质量％、伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数为0.20以下的钯覆盖铜接合线，倾斜性良好，利用HAST及HTS的可靠性优异。
例如，在上述的车载用设备中，特别是将无空气球与电极接合而成的球接合部(第一接合)的接合寿命成为最大的问题。就车载用设备而言，要求适合于将与铝电极进行球接合且树脂密封后的半导体装置在HAST中长时间暴露后的电阻值必须被抑制至暴露之前的1.1倍以下的上升为止的条件。对接合寿命即电阻值的上升造成不良影响的是在球接合后实施的密封树脂中含有的氯等卤族元素、水分。这些氯、水分通过腐蚀球接合部中产生的金属间化合物，使接合部的电阻值上升。电阻值的上升会导致通电不良、阻碍电信号的传递，一旦成为车载用则还有可能造成汽车事故，成为严重的问题。此外，就上述的实施例的钯覆盖铜接合线而言，由于倾斜性良好，因此1个IC中的接合数的增大所带来的引线间的窄间距化所引起的引线接触(特别是倾斜)所导致的短路不良也锐减，HAST试验的结果是即使在暴露400小时后也全部良好，因此获知接合可靠性高，即使是用于车载用设备的情况下也不会产生上述那样的严重的问题。
如上述的表中所示的那样，在具有金的层的钯覆盖铜接合线中，倾斜性、HAST、HTS的评价与不具有金的层的钯覆盖铜接合线同样良好。认为这是由于：金的层来源的金不像在第二接合时附着的金那样是局部的，金均匀地覆盖引线整体，因此熔点没有局部地降低，因此未引起缩孔。
符号的说明
1…半导体装置、2…半导体芯片、3…铝电极、4…外部电极、5…接合引线。

Claims (13)

1.一种钯覆盖铜接合线，其特征在于，其是具有以铜作为主要成分的芯材和所述芯材上的钯层的钯覆盖铜接合线，其中，钯相对于引线整体的浓度为1.0质量％～4.0质量％，所述钯覆盖铜接合线包含选自P、Ag、Fe及Tl中的1种以上的微量元素，并且，作为所述微量元素，在包含P的情况下其含量相对于引线整体为5质量ppm～500质量ppm，在包含Ag、Fe及Tl中的1种以上的情况下它们的含量相对于引线整体合计为1质量ppm～100质量ppm的同时，伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数为0.20以下。
2.根据权利要求1所述的钯覆盖铜接合线，其中，包含至少1种硫族元素，所述硫族元素相对于引线整体的合计的浓度以除所述以铜作为主要成分的芯材来源的硫族元素以外的浓度计为50质量ppm以下。
3.根据权利要求1或2所述的钯覆盖铜接合线，其中，包含至少1种硫族元素，以从所述硫族元素相对于引线整体的浓度中除去所述以铜作为主要成分的芯材来源的硫族元素的浓度计，硫浓度为5.0质量ppm～12.0质量ppm、或硒浓度为5.0质量ppm～20.0质量ppm或碲浓度为15.0质量ppm～50.0质量ppm。
4.根据权利要求1或2所述的钯覆盖铜接合线，其中，相对于引线整体合计包含1质量ppm～3质量％的选自Au、Pd、Pt、Rh、Ni、In、Ga中的1种以上的微量元素。
5.根据权利要求1或2所述的钯覆盖铜接合线，其中，所述钯覆盖铜接合线包含选自Au、Pd、Pt、Rh、Ni、In、Ga中的1种以上的微量元素，并且，作为所述微量元素，在包含选自Au、Pd、Pt、Rh及Ni中的1种以上的情况下它们的含量相对于引线整体合计为0.05质量％～3质量％，在包含In和Ga中的1种以上的情况下它们的含量相对于引线整体合计为0.01质量％～0.7质量％。
6.根据权利要求1或2所述的钯覆盖铜接合线，其中，相对于所述钯覆盖铜接合线的整体，所述钯层来源的钯浓度为1.0质量％～2.5质量％。
7.根据权利要求1或2所述的钯覆盖铜接合线，其中，在所述钯层上具有金的层。
8.根据权利要求1或2所述的钯覆盖铜接合线，其中，所述钯覆盖铜接合线的线径为10μm～25μm。
9.一种钯覆盖铜接合线的制造方法，其是具有以铜作为主要成分的芯材和所述芯材上的钯层，钯相对于引线整体的浓度为1.0～4.0质量％，所述钯覆盖铜接合线包含选自P、Ag、Fe及Tl中的1种以上的微量元素，并且，作为所述微量元素，在包含P的情况下其含量相对于引线整体为5质量ppm～500质量ppm，在包含Ag、Fe及Tl中的1种以上的情况下它们的含量相对于引线整体合计为1质量ppm～100质量ppm的钯覆盖铜接合线的制造方法，
其中，通过准备以铜作为主要成分的铜线材，
在所述铜线材的表面形成钯层，
将形成有所述钯层的铜线材进行拉丝，
将钯层在自形成后起的加工率为60％～90％之间进行中间热处理的同时，其中间热处理的温度为300℃～600℃，
在所述中间热处理之后的拉丝加工中，以每1次的模的断面收缩率为7.5％以下进行加工，
从而伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数为0.20以下。
10.一种半导体装置，其具有：
半导体芯片，
设置于所述半导体芯片上的含有铝的铝电极，
设置于所述半导体芯片的外部且具有金覆盖或银覆盖的外部电极，以及
将所述铝电极与所述外部电极表面连接的权利要求1至8中任一项所述的钯覆盖铜接合线。
11.根据权利要求10所述的半导体装置，其构成四方扁平式封装、球栅阵列或四方扁平无引脚封装。
12.根据权利要求10或11所述的半导体装置，其为车载用途。
13.一种半导体装置的制造方法，其特征在于，其是具有半导体芯片、设置于半导体芯片上的含有铝的铝电极、设置于半导体芯片的外部且具有金覆盖或银覆盖的外部电极、和将所述铝电极与所述外部电极表面连接的钯覆盖铜接合线的半导体装置的制造方法，其中，
所述钯覆盖铜接合线具有以铜作为主要成分的芯材和所述芯材上的钯层，钯相对于引线整体的浓度为1.0质量％～4.0质量％，
所述钯覆盖铜接合线包含选自P、Ag、Fe及Tl中的1种以上的微量元素，并且，作为所述微量元素，在包含P的情况下其含量相对于引线整体为5质量ppm～500质量ppm，在包含Ag、Fe及Tl中的1种以上的情况下它们的含量相对于引线整体合计为1质量ppm～100质量ppm，
通过准备以铜作为主要成分的铜线材，
在所述铜线材的表面形成钯层，
将形成有所述钯层的铜线材进行拉丝，
将钯层在自形成后起的加工率为60％～90％之间进行中间热处理的同时，其中间热处理的温度为300℃～600℃，
在所述中间热处理之后的拉丝加工中，以每1次的模的断面收缩率为7.5％以下进行加工，
从而准备伸长率为2％以上且最大伸长率εmax％以下的加工硬化系数为0.20以下的所述钯覆盖铜接合线；
在所述钯覆盖铜接合线前端形成无空气球；
通过所述无空气球将所述钯覆盖铜接合线与所述铝电极进行球接合；
之后，将所述钯覆盖铜接合线的与所述无空气球相隔所述接合线的长度的部位与所述外部电极表面进行第二接合。
CN202080032952.5A 2019-06-04 2020-03-09 钯覆盖铜接合线、钯覆盖铜接合线的制造方法、使用了其的半导体装置及半导体装置的制造方法 Active CN113825849B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019-104652 2019-06-04
JP2019104652 2019-06-04
PCT/JP2020/010118 WO2020246094A1 (ja) 2019-06-04 2020-03-09 パラジウム被覆銅ボンディングワイヤ、パラジウム被覆銅ボンディングワイヤの製造方法、これを用いた半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN113825849A CN113825849A (zh) 2021-12-21
CN113825849B true CN113825849B (zh) 2024-02-13

Family

ID=73652422

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080032952.5A Active CN113825849B (zh) 2019-06-04 2020-03-09 钯覆盖铜接合线、钯覆盖铜接合线的制造方法、使用了其的半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US20220122937A1 (zh)
JP (1) JP7168779B2 (zh)
CN (1) CN113825849B (zh)
TW (1) TWI786381B (zh)
WO (1) WO2020246094A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022270077A1 (zh) * 2021-06-25 2022-12-29
WO2022270050A1 (ja) * 2021-06-25 2022-12-29 日鉄マイクロメタル株式会社 半導体装置用ボンディングワイヤ
KR20240026929A (ko) * 2021-06-25 2024-02-29 닛데쓰마이크로메탈가부시키가이샤 반도체 장치용 본딩 와이어
EP4174202A1 (en) * 2021-06-25 2023-05-03 Nippon Micrometal Corporation Bonding wire for semiconductor devices
KR20240026927A (ko) * 2021-06-25 2024-02-29 닛데쓰마이크로메탈가부시키가이샤 반도체 장치용 본딩 와이어
CN115803856B (zh) * 2021-06-25 2023-08-18 日铁新材料股份有限公司 半导体装置用接合线
CN113725188A (zh) * 2021-11-04 2021-11-30 北京达博有色金属焊料有限责任公司 一种用于存储器芯片封装的键合丝及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124611A (ja) * 2000-09-18 2011-06-23 Nippon Steel Materials Co Ltd 半導体用ボンディングワイヤ
CN105981164A (zh) * 2015-07-23 2016-09-28 日铁住金新材料股份有限公司 半导体装置用接合线
CN106415830A (zh) * 2015-05-26 2017-02-15 日铁住金新材料股份有限公司 半导体装置用接合线
EP3147938A1 (en) * 2015-07-23 2017-03-29 Nippon Micrometal Corporation Bonding wire for semiconductor device
CN107041160A (zh) * 2015-02-26 2017-08-11 日铁住金新材料股份有限公司 半导体装置用接合线
CN107039295A (zh) * 2015-11-02 2017-08-11 田中电子工业株式会社 球焊用贵金属被覆铜线
JP6487108B1 (ja) * 2018-11-26 2019-03-20 田中電子工業株式会社 パラジウム被覆銅ボンディングワイヤ及びその製造方法
JP6507329B1 (ja) * 2019-02-08 2019-04-24 田中電子工業株式会社 パラジウム被覆銅ボンディングワイヤ、ワイヤ接合構造、半導体装置及び半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5849716A (ja) * 1981-09-18 1983-03-24 Mitsubishi Chem Ind Ltd プロピレン−エチレンブロツク共重合体の連続製造方法
JPH0290639A (ja) * 1988-09-28 1990-03-30 Nec Corp 半導体装置の製造方法
DE60327652D1 (de) * 2002-11-21 2009-06-25 Neurosearch As Diarylureidoderivate und deren medizinische verwendung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124611A (ja) * 2000-09-18 2011-06-23 Nippon Steel Materials Co Ltd 半導体用ボンディングワイヤ
CN107041160A (zh) * 2015-02-26 2017-08-11 日铁住金新材料股份有限公司 半导体装置用接合线
CN106415830A (zh) * 2015-05-26 2017-02-15 日铁住金新材料股份有限公司 半导体装置用接合线
CN105981164A (zh) * 2015-07-23 2016-09-28 日铁住金新材料股份有限公司 半导体装置用接合线
EP3147938A1 (en) * 2015-07-23 2017-03-29 Nippon Micrometal Corporation Bonding wire for semiconductor device
CN107039295A (zh) * 2015-11-02 2017-08-11 田中电子工业株式会社 球焊用贵金属被覆铜线
JP6487108B1 (ja) * 2018-11-26 2019-03-20 田中電子工業株式会社 パラジウム被覆銅ボンディングワイヤ及びその製造方法
JP6507329B1 (ja) * 2019-02-08 2019-04-24 田中電子工業株式会社 パラジウム被覆銅ボンディングワイヤ、ワイヤ接合構造、半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
CN113825849A (zh) 2021-12-21
JPWO2020246094A1 (zh) 2020-12-10
TW202108776A (zh) 2021-03-01
TWI786381B (zh) 2022-12-11
WO2020246094A1 (ja) 2020-12-10
JP7168779B2 (ja) 2022-11-09
US20220122937A1 (en) 2022-04-21

Similar Documents

Publication Publication Date Title
CN113825849B (zh) 钯覆盖铜接合线、钯覆盖铜接合线的制造方法、使用了其的半导体装置及半导体装置的制造方法
KR101925236B1 (ko) 반도체 장치용 본딩 와이어
EP2239766B1 (en) Bonding wire for semiconductor device
KR102013214B1 (ko) 반도체 장치용 본딩 와이어
KR101707244B1 (ko) 반도체용 본딩 와이어
JP4637256B1 (ja) 半導体用ボンディングワイヤー
CN111719064B (zh) 半导体装置用接合线
CN113646450B (zh) 钯覆盖铜接合线、引线接合结构、半导体装置及半导体装置的制造方法
US11289442B2 (en) Gold-coated silver bonding wire and manufacturing method thereof, and semiconductor device and manufacturing method thereof
US20220005781A1 (en) Palladium-coated copper bonding wire, manufacturing method of palladium-coated copper bonding wire, wire bonding structure using the same, semiconductor device and manufacturing method thereof
US20210280553A1 (en) Palladium-coated copper bonding wire and method for manufacturing same
TWI812853B (zh) 線接合構造、使用於該線接合構造的接合線及半導體裝置
US10950571B2 (en) Bonding wire for semiconductor device
TW202400815A (zh) 半導體裝置用接合線
CN117546279A (zh) 半导体装置用接合线

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant