TW202105730A - 增強型高電子遷移率電晶體元件及其製造方法 - Google Patents

增強型高電子遷移率電晶體元件及其製造方法 Download PDF

Info

Publication number
TW202105730A
TW202105730A TW108126534A TW108126534A TW202105730A TW 202105730 A TW202105730 A TW 202105730A TW 108126534 A TW108126534 A TW 108126534A TW 108126534 A TW108126534 A TW 108126534A TW 202105730 A TW202105730 A TW 202105730A
Authority
TW
Taiwan
Prior art keywords
layer
nitride layer
low
type gallium
gallium nitride
Prior art date
Application number
TW108126534A
Other languages
English (en)
Other versions
TWI701836B (zh
Inventor
陳智偉
溫文瑩
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW108126534A priority Critical patent/TWI701836B/zh
Priority to CN201911004925.2A priority patent/CN112310215B/zh
Application granted granted Critical
Publication of TWI701836B publication Critical patent/TWI701836B/zh
Publication of TW202105730A publication Critical patent/TW202105730A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一種增強型高電子遷移率電晶體元件（HEMT）及其製造方法。所述增強型HEMT包括依序配置於一基板上的一通道層、一阻障層、一反極化層、一低溫氮化鋁層與一P型氮化鎵層以及一閘極、一源極與一汲極。閘極配置於P型氮化鎵層上，源極與汲極則配置於閘極兩側的低溫氮化鋁層上。

Description

增強型高電子遷移率電晶體元件及其製造方法
本發明是有關於一種高電子遷移率電晶體（HEMT）技術，且特別是有關於一種增強型（E-mode）高電子遷移率電晶體元件及其製造方法。
近年來，以III-V族化合物半導體為基礎的HEMT元件因為其低阻值、高崩潰電壓以及快速開關切換頻率等特性，在高功率電子元件領域被廣泛地應用。一般來說，HEMT元件可分為消耗型或常開型電晶體元件，以及增強型或常關型電晶體元件。增強型電晶體元件因為其提供的附加安全性以及其更易於由簡單、低成本的驅動電路來控制，因而在業界獲得相當大的關注。近來，P型GaN增強型HEMT元件已成為各方研究的重點，並預期增加P型GaN內的摻雜濃度，能進一步提升元件的臨界電壓(Vth)。
然而，P型GaN增強型結構的製作通常要經過高溫處理，導致其中的摻質（如鎂）擴散到通道層中，而無法產生二維電子氣（2DEG），從而導致元件特性異常，如Vth偏移、Ron增加和可靠性失效。
本發明提供一種增強型高電子遷移率電晶體元件，能抑制P型氮化鎵層中摻質的再分佈（redistribution），並維持增強型元件特性。
本發明另提供一種增強型高電子遷移率電晶體元件的製造方法，能減少光罩製程，並製作出可抑制摻質再分佈及維持增強型元件特性的HEMT元件。
本發明的增強型高電子遷移率電晶體元件，包括配置於一基板上的一通道層、配置於所述通道層上的一阻障層、配置於所述阻障層上的一反極化層、配置於所述反極化層上的一低溫氮化鋁層、配置於所述低溫氮化鋁層上的一P型氮化鎵層、配置於所述P型氮化鎵層上的一閘極以及，配置於閘極兩側的所述低溫氮化鋁層上的一源極與一汲極。
在本發明的一實施例中，上述低溫氮化鋁層的厚度在1nm~20nm之間。
在本發明的一實施例中，上述反極化層的材料包括InX Ga1-X N，且X=0.15~0.3。
在本發明的一實施例中，上述反極化層包括一梯度銦摻雜濃度，且所述梯度銦摻雜濃度是自鄰接阻障層處朝向低溫氮化鋁層而由低至高變化。
在本發明的一實施例中，上述反極化層的厚度大於10nm且小於80nm。
在本發明的一實施例中，上述P型氮化鎵層的摻質例如鎂。
在本發明的一實施例中，上述增強型高電子遷移率電晶體元件還可包括位於通道層與基板之間的一緩衝層以及位於所述緩衝層與基板之間的一成核層（nucleation layer）。
本發明的增強型高電子遷移率電晶體元件的製造方法，包括利用磊晶製程，於一基板上依序形成一通道層、一阻障層、一反極化層、一低溫氮化鋁層以及一P型氮化鎵層，而後選擇性蝕刻所述P型氮化鎵層直到露出部分所述低溫氮化鋁層，再在所述P型氮化鎵層上形成一閘極，並同時在P型氮化鎵層兩側露出的低溫氮化鋁層上形成一源極與一汲極。
在本發明的另一實施例中，形成上述低溫氮化鋁層的溫度在700°C~800°C之間。
在本發明的另一實施例中，形成上述通道層、阻障層、反極化層以及P型氮化鎵層的溫度在1000°C以上。
在本發明的另一實施例中，形成上述P型氮化鎵層所用的摻質例如鎂。
基於上述，本發明藉由在通道層與P型氮化鎵層之間的特定結構，來抑制P型氮化鎵層中摻質的再分佈，並維持增強型元件特性。而且，由於這種特定結構能抑制P型氮化鎵層中摻質在後續高溫製程擴散出去，因此金屬電極（即閘極、源極與汲極）可在同一道（光罩）製程形成，所以大幅減少製程的時間與成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。
圖1是依照本發明的一實施例的一種增強型高電子遷移率電晶體元件的剖面示意圖。
請參照圖1，增強型高電子遷移率電晶體元件10包括一基板100、一通道層102、一阻障層104、一反極化層106、一低溫氮化鋁層108、一P型氮化鎵（GaN）層110、一閘極112a、一源極112b與一汲極112c。在一實施例中，基板100的材料例如藍寶石、矽（Si）或碳化矽（SiC），但本發明並不限於此。在一實施例中，通道層102的材料例如III族氮化物或III-V族化合物半導體材料，如GaN。通道層102可以是經摻雜或未經摻雜的層。在一實施例中，阻障層104的材料例如 III族氮化物，例如III-V族化合物半導體材料，並可具有單層或多層結構。在一實施例中，阻障層104包括氮化鋁鎵（AlGaN）、氮化鋁銦（AlInN）、氮化鋁（AlN）或氮化鋁鎵銦（AlGaInN）或其組合。在一實施例中，阻障層104可以是經摻雜或未經摻雜的層。P型氮化鎵層110則是用以形成二維電子氣的斷開區或者具有相對低的電子密度的區域，因此P型氮化鎵層110的材料是摻雜有摻質（例如鎂）的氮化鎵。
在圖1中，為了抑制P型氮化鎵層110中摻質的再分佈（redistribution），於P型氮化鎵層110底下設置一低溫氮化鋁層108，其中低溫氮化鋁層108的厚度例如在1nm~20nm之間，且以成膜性來看，低溫氮化鋁層108的厚度較佳在10nm左右。文中的「低溫」氮化鋁層108是指使用比通常用於HEMT元件磊晶製程的溫度（如一千多度C）要低的磊晶溫度形成的氮化鋁層，譬如磊晶溫度在700°C~800°C之間形成的氮化鋁層。而且在本實施例中，於低溫氮化鋁層108與阻障層104之間需設置一反極化層106，用以維持增強型（E-mode）元件特性，其中反極化層106的厚度大於10nm且小於80nm，例如在30nm~60nm之間。在一實施例中，反極化層106的材料例如InX Ga1-X N，且X=0.15~0.3。在另一實施例中，反極化層106具有一梯度銦摻雜濃度，且梯度銦摻雜濃度是自鄰接阻障層104處朝向低溫氮化鋁層108而由高至低變化，但本發明並不限於此。若是從與低溫氮化鋁層108的晶格匹配度較高的觀點來看，上述梯度銦摻雜濃度是自鄰接阻障層104處朝向低溫氮化鋁層108而由低至高變化。
此外，於通道層102與基板100之間還可設置一緩衝層114，用以減少基板100和通道層102之間的晶格常數差異和熱膨脹係數差異。在一實施例中，緩衝層114的材料例如III族氮化物，如III-V族化合物半導體材料，並可具有單層或多層結構。在一實施例中，緩衝層114的材料包括氮化鋁（AlN）、氮化鋁鎵（AlGaN）、氮化銦鎵（InGaN）、氮化鋁銦（AlInN）、氮化鋁鎵銦（AlGaInN）或其組合。另外，在緩衝層114與基板100之間設置一成核層116，還能進一步減少通道層102的缺陷密度，有利於後續膜層的成長。在一實施例中，成核層116的材料例如氮化鋁（AlN）。
請繼續參照圖1，閘極112a配置於P型氮化鎵層110上，源極112b與汲極112c則配置於閘極112a兩側的低溫氮化鋁層108上。閘極112a、源極112b與汲極112c的材料可各自獨立地包括金屬或金屬氮化物（例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其組合）、金屬矽化物（例如WSix）或其他可與III-V族化合物半導體形成蕭特基接觸（Schottky contact）的材料。在一實施例中，閘極112a、源極112b與汲極112c為相同的材料。
為了驗證本發明的效果，針對不同的結構進行下列模擬實驗，但本發明之範圍並不侷限於以下實驗。
〈模擬實驗例1〉
模擬結構如圖1所示，其中模擬P型氮化鎵層110是厚度40nm且Mg摻雜濃度為1E18 cm-3 、低溫氮化鋁層108的厚度為10埃（Å）、反極化層106是厚度60nm的In0.15 Ga0.85 N。
〈模擬對照例1〉
模擬結構與模擬實驗例1相似，除了沒有低溫氮化鋁層與反極化層，只有P型氮化鎵層，其餘條件都相同。
〈模擬實驗例2〉
模擬結構與模擬實驗例1相似，除了沒有低溫氮化鋁層之外，其餘條件都相同。
然後請參照圖1，在Vg=0V時對模擬對照例1~2和模擬實驗例1的主動區（active region）200a，模擬從P型氮化鎵層110到通道層102的能帶構造（band diagram），並將結果顯示於圖2。
從圖2可得到，模擬對照例2的能帶接觸到0eV(即EF )，其元件將為持續導通的狀態，故不能達到E-mode，而模擬實驗例1的能帶不會接觸EF ，所以證實其能維持E-mode元件特性。進一步地說，習知p-GaN之 E-mode能帶圖為模擬對照例1，雖能帶不會碰觸到Ef，但為了防止擴散採用低溫AlN插入在P型氮化鎵層110與阻障層104間，其能帶即會如模擬對照例2接觸0eV(即EF )，而形成通道2DEG，無法維持E-mode元件特性，故必須加入反極化層106在低溫氮化鋁層108與阻障層104之間，其能帶如模擬實驗例1，遠離0eV(即EF )而達到E-mode元件特性。
圖3則是進一步對模擬實驗例1的非主動區200b，模擬從低溫氮化鋁層108到通道層102的能帶構造以及載子濃度分布。從圖3可得到，載子濃度（Ns）會大量聚集在量子井(圖3峰值所在位置)的位置且在垂直方向上自由快速移動，代表該處即產生二維電子氣，而證實本發明的結構能抑制P型氮化鎵層110中摻質的再分佈，但不影響二維電子氣。
〈模擬實驗例2〉
模擬結構與模擬實驗例1相似，除了反極化層的厚度與銦的摻雜濃度如下表1變化之外，其餘條件都相同。
然後，對模擬實驗例2的主動區與非主動區進行模擬測試，以確認其狀態，並將結果記載於表1。
表1
反極化層 (InX Ga1-X N) X=0.05 X=0.15 X=0.3
厚度 10 nm D-mode D-mode D-mode
15 nm D-mode E-mode E-mode
30 nm D-mode E-mode E-mode
60 nm D-mode E-mode E-mode
75 nm D-mode E-mode E-mode
80 nm E-mode (非主動區失效) E-mode (非主動區失效) E-mode (非主動區失效)
E-mode表示模擬的高電子遷移率電晶體元件具有E-mode元件特性。 D-mode表示模擬的高電子遷移率電晶體元件具有空乏型(D-mode) 元件特性。
因此，從表1可得到反極化層的材料InX Ga1-X N中X=0.15~0.3，且厚度大於10nm以及小於80nm的情況，能維持E-mode元件特性，而厚度在30nm~60nm之間能更穩定地維持E-mode元件特性。
圖4是依照本發明的另一實施例的一種增強型高電子遷移率電晶體元件的製造流程圖。
請參照圖4，先進行步驟400，利用磊晶製程，於一基板上依序形成一通道層、一阻障層、一反極化層、一低溫氮化鋁層以及一P型氮化鎵層，其中磊晶製程例如有機金屬氣相沉積法（MOCVD）。所述基板、所述通道層與所述阻障層的材料可參照上一實施例，故不再贅述。在一實施例中，反極化層的材料若是InX Ga1-X N（X=0.15~0.3），則可在沉積期間控制銦在氮化鎵中的摻雜濃度；在一實施例中，銦在氮化鎵中的摻雜濃度是固定值；在另一實施例中，反極化層具有一梯度銦摻雜濃度，例如自鄰接阻障層處朝向低溫氮化鋁層由高至低變化，抑或自鄰接阻障層處朝向低溫氮化鋁層由低至高變化。至於形成低溫氮化鋁層的溫度例如在700°C~800°C之間，其比通常用於HEMT元件磊晶製程的溫度要低。也就是說，形成上述通道層、阻障層、反極化層以及P型氮化鎵層的溫度是高於800°C，例如在1000°C以上。此外，形成P型氮化鎵層所用的摻質例如鎂，且摻雜濃度例如在1E18 cm-3 ~1E20 cm-3 。
接著，在步驟402中，選擇性蝕刻P型氮化鎵層直到露出部分低溫氮化鋁層。舉例來說，在形成P型氮化鎵層之後，可於P型氮化鎵層上形成圖案化罩幕，並露出部分P型氮化鎵層；再以低溫氮化鋁層做為中止層，蝕刻露出的P型氮化鎵層。隨後可將圖案化罩幕去除。
然後，在步驟404中，同時形成一閘極、一源極與一汲極。詳細來說，閘極是形成在P型氮化鎵層上，源極與汲極則是形成在P型氮化鎵層兩側露出的低溫氮化鋁層上，且可利用蝕刻或舉離（Lift Off）方式，形成上述閘極、源極與汲極。閘極、源極與汲極的材料為相同的材料，且材料種類可參照上一實施例，故不再贅述。
綜上所述，本發明在通道層與P型氮化鎵層之間除了有阻障層，還設置了低溫氮化鋁層與反極化層，所以不但能抑制P型氮化鎵層中摻質的再分佈，來能維持增強型元件特性。而且，由於上述低溫氮化鋁層能抑制P型氮化鎵層中摻質在後續高溫製程擴散出去，因此需要高溫製程的金屬電極（即閘極、源極與汲極）可在同一道（光罩）製程形成，可大幅減少製程的時間與成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:增強型HEMT元件 100:基板 102:通道層 104:阻障層 106:反極化層 108:低溫氮化鋁層 110:p型氮化鎵層 112a:閘極 112b:源極 112c:汲極 114:緩衝層 116:成核層 200a:主動區 200b:非主動區 400、402、404:步驟
圖1是依照本發明的一實施例的一種增強型高電子遷移率電晶體元件的剖面示意圖。 圖2是模擬對照例1~2和模擬實驗例1的主動區之能帶構造圖。 圖3是模擬實驗例1的非主動區之能帶構造以及載子濃度分布圖。 圖4是依照本發明的另一實施例的一種增強型高電子遷移率電晶體元件的製造流程圖。
10:增強型HEMT元件
100:基板
102:通道層
104:阻障層
106:反極化層
108:低溫氮化鋁層
110:p型氮化鎵層
112a:閘極
112b:源極
112c:汲極
114:緩衝層
116:成核層
200a:主動區
200b:非主動區

Claims (11)

  1. 一種增強型高電子遷移率電晶體元件，包括： 一通道層，配置於一基板上； 一阻障層，配置於所述通道層上； 一反極化層，配置於所述阻障層上； 一低溫氮化鋁層，配置於所述反極化層上； 一P型氮化鎵層，配置於所述低溫氮化鋁層上； 一閘極，配置於所述P型氮化鎵層上；以及 一源極與一汲極，配置於所述閘極兩側的所述低溫氮化鋁層上。
  2. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，其中所述低溫氮化鋁層的厚度在1nm~20nm之間。
  3. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，其中所述反極化層的材料包括InX Ga1-X N，且X=0.15~0.3。
  4. 如申請專利範圍第3項所述的增強型高電子遷移率電晶體元件，其中所述反極化層包括一梯度銦摻雜濃度，且所述梯度銦摻雜濃度是自鄰接所述阻障層處朝向所述低溫氮化鋁層而由低至高變化。
  5. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，其中所述反極化層的厚度大於10nm且小於80nm。
  6. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，其中所述P型氮化鎵層的摻質為鎂。
  7. 如申請專利範圍第1項所述的增強型高電子遷移率電晶體元件，更包括： 一緩衝層，位於所述通道層與所述基板之間；以及 一成核層，位於所述緩衝層與所述基板之間。
  8. 一種增強型高電子遷移率電晶體元件的製造方法，包括： 利用磊晶製程，於一基板上依序形成一通道層、一阻障層、一反極化層、一低溫氮化鋁層以及一P型氮化鎵層； 選擇性蝕刻所述P型氮化鎵層直到露出部分所述低溫氮化鋁層；以及 在所述P型氮化鎵層上形成一閘極，並同時在所述P型氮化鎵層兩側露出的所述低溫氮化鋁層上形成一源極與一汲極。
  9. 如申請專利範圍第8項所述的增強型高電子遷移率電晶體元件的製造方法，其中形成所述低溫氮化鋁層的溫度在700°C~800°C之間。
  10. 如申請專利範圍第8項所述的增強型高電子遷移率電晶體元件的製造方法，其中形成所述通道層、所述阻障層、所述反極化層以及所述P型氮化鎵層的溫度在1000°C以上。
  11. 如申請專利範圍第8項所述的增強型高電子遷移率電晶體元件的製造方法，其中形成所述P型氮化鎵層所用的摻質為鎂。
TW108126534A 2019-07-26 2019-07-26 增強型高電子遷移率電晶體元件及其製造方法 TWI701836B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108126534A TWI701836B (zh) 2019-07-26 2019-07-26 增強型高電子遷移率電晶體元件及其製造方法
CN201911004925.2A CN112310215B (zh) 2019-07-26 2019-10-22 增强型高电子迁移率晶体管元件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108126534A TWI701836B (zh) 2019-07-26 2019-07-26 增強型高電子遷移率電晶體元件及其製造方法

Publications (2)

Publication Number Publication Date
TWI701836B TWI701836B (zh) 2020-08-11
TW202105730A true TW202105730A (zh) 2021-02-01

Family

ID=73003049

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108126534A TWI701836B (zh) 2019-07-26 2019-07-26 增強型高電子遷移率電晶體元件及其製造方法

Country Status (2)

Country Link
CN (1) CN112310215B (zh)
TW (1) TWI701836B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779612B (zh) * 2021-05-17 2022-10-01 瑞礱科技股份有限公司 良好晶格匹配的增強型iii-v族半導體元件與其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109830A (ja) * 2005-10-12 2007-04-26 Univ Nagoya 電界効果トランジスタ
US8436398B2 (en) * 2009-04-08 2013-05-07 Efficient Power Conversion Corporation Back diffusion suppression structures
WO2012014883A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
US8946771B2 (en) * 2011-11-09 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride semiconductor devices and method making thereof
JP2013235873A (ja) * 2012-05-02 2013-11-21 Renesas Electronics Corp 半導体装置およびその製造方法
JP6174874B2 (ja) * 2013-03-15 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US10283631B2 (en) * 2015-05-12 2019-05-07 Delta Electronics, Inc. Semiconductor device and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779612B (zh) * 2021-05-17 2022-10-01 瑞礱科技股份有限公司 良好晶格匹配的增強型iii-v族半導體元件與其製造方法

Also Published As

Publication number Publication date
CN112310215B (zh) 2023-07-04
TWI701836B (zh) 2020-08-11
CN112310215A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
KR101202497B1 (ko) 보호층 및 저손상 리세스를 갖는 질화물계 트랜지스터 및 그의 제조 방법
US9871130B2 (en) Nitride semiconductor device and manufacturing method thereof
KR101108344B1 (ko) 캡층 및 리세스된 게이트를 가지는 질화물계트랜지스터들의 제조방법들
JP4530171B2 (ja) 半導体装置
JP5653607B2 (ja) ＧａＮ系電界効果トランジスタおよびその製造方法
US10700189B1 (en) Semiconductor devices and methods for forming the same
JP2009283915A (ja) 浅いイオン注入された領域を含む半導体デバイスとその形成方法
KR20120002985A (ko) 갈륨 나이트라이드 완충층에서의 도펀트 확산 변조
JP2011082397A (ja) 半導体装置およびその製造方法
TW201413952A (zh) 化合物半導體裝置及其製造方法
JP2010192633A (ja) ＧａＮ系電界効果トランジスタの製造方法
WO2013011617A1 (ja) 半導体装置及びその製造方法
WO2013005667A1 (ja) ＧａＮ系半導体素子の製造方法
US11335797B2 (en) Semiconductor devices and methods for fabricating the same
US11545567B2 (en) Methods for forming fluorine doped high electron mobility transistor (HEMT) devices
JP2023001273A (ja) 窒化物半導体装置
TW202025258A (zh) 氮化鎵高電子移動率電晶體的閘極結構的製造方法
TW202015241A (zh) 半導體裝置及其製造方法
TWI701836B (zh) 增強型高電子遷移率電晶體元件及其製造方法
CN110875383B (zh) 半导体装置及其制造方法
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
KR101668445B1 (ko) 반도체 소자 및 그의 제조방법
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
TW201911484A (zh) 半導體元件及其製造方法
JP2014110320A (ja) ヘテロ接合電界効果トランジスタ及びその製造方法