TW202034474A - 半導體封裝結構及其製造方法 - Google Patents

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Abstract

一種半導體封裝結構，其包括線路基板、第一晶片、第二晶片、密封體、多個導電連接件以及影像感測封裝件。第一晶片配置於線路基板上且電性連接線路基板。第二晶片堆疊於第一晶片上且電性連接線路基板或第一晶片。密封體包封第一晶片及第二晶片。導電連接件貫穿密封體且電性連接線路基板。影像感測封裝件配置於密封體上且電性連接導電連接件。亦提供一種半導體封裝結構的製造方法。

Description

半導體封裝結構及其製造方法
本發明是有關於一種半導體封裝結構及其製造方法，且特別是有關於一種具有高密度封裝的半導體封裝結構及其製造方法。
為了使得電子產品能達到輕薄短小的設計，半導體封裝技術亦跟著日益進展，以發展出符合小體積、重量輕、高密度以及在市場上具有高競爭力等要求的產品。
本發明提供一種半導體封裝結構及其製造方法，其具有高密度封裝（high density packaging, HDP）的結構。
本發明提供一種半導體封裝結構，其包括線路基板、第一晶片、第二晶片、密封體、多個導電連接件以及影像感測封裝件。第一晶片配置於線路基板上且電性連接線路基板。第二晶片堆疊於第一晶片上且電性連接線路基板或第一晶片。密封體包封第一晶片及第二晶片。導電連接件貫穿密封體且電性連接線路基板。影像感測封裝件配置於密封體上且電性連接導電連接件。
在本發明提供一種半導體封裝結構的製造方法，其包括以下步驟。提供線路基板。配置第一晶片於線路基板上。配置第二晶片於第一晶片上。形成密封體以包封第一晶片及第二晶片。形成多個導電連接件貫穿密封體。配置影像感測封裝件於密封體上。
基於上述，半導體封裝結構可為具有高密度封裝的結構。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。
除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1I是依據本發明第一實施例的半導體封裝結構的製造方法的剖面示意圖。
請參照圖1A，提供線路基板110。線路基板110具有第一表面110a以及相對於第一表面110a的第二表面110b。線路基板110可以具有導電圖案112，而可將位於第一表面110a上的電子元件與位於第二表面110b上的電子元件電性連接。
在本實施例中，線路基板110可以是印刷電路板，但本發明不限於此。只要所述線路基板110能夠承載在其之上所形成的構件且能夠承受後續的製程即可。
請參照圖1B，於線路基板110的第一表面110a上配置第一晶片120。
在本實施例中，第一晶片120是以其背面120b面向線路基板110的第一表面110a的方式配置於線路基板110的第一表面110a上。在一些實施例中，第一晶片120的背面120b與線路基板110的第一表面110a之間可以具有黏著層161，以使第一晶片120可以貼附於線路基板110上。黏著層161例如可以包括晶片黏著膜（Die Attach Film, DAF），但本發明不限於此。
在本實施例中，第一晶片120的第一主動面120a上可以具有重佈線路結構185，但本發明不限於此。重佈線路結構185可以是在第一晶片120的製程中，藉由類似於晶粒尺寸封裝（chip scale package-like, CSP-like）的製程形成於包括多個晶片（如：第一晶片120）的晶圓（wafer）的晶圓主動面上。之後，再將前述的晶圓切割，以形成多個具有重佈線路結構185的第一晶片120。
重佈線路結構185不屬於前段的積體電路製程（IC foundry process），而是在不屬於原積體電路製造廠的外部封裝測試（outsourced assembly and test，OSAT）廠所形成的重佈線路結構，因此可以依據後續的封裝測試需求進行設計變更。也就是說，重佈線路結構185可以不為第一晶片120在初始的線路設計（layout design）中的一部分。換句話說，就結構上而言，重佈線路結構185可以不為第一晶片120的後段製程線路（back-end of line, BEOL）中所形成的線路。因此，可以依據後續電性連接的需求，將重佈線路結構185的線路進行調整或設計，以使第一晶片120在應用上可以具有較多的彈性。另外，重佈線路結構185可以包括藉由一般半導體製程所形成的至少一個導電層及至少一個絕緣層。換句話說，相較於中介板（interposer）、電路板或其他類似的板狀結構，重佈線路結構185的厚度可以較薄。
在本實施例中，重佈線路結構185可以覆蓋第一晶片120的部分第一主動面120a（如：第一主動面120a的第一部分120a1），但本發明不限於此。舉例而言，第一晶片120的第一主動面120a包括第一部分120a1及第二部分120a2，第一部分120a1與重佈線路結構185相重疊第二部分120a2與重佈線路結構185不重疊。在一實施例中，不與重佈線路結構185相重疊的第二部分120a2可作為其他的方式的電性連接。
在一些實施例中，第一晶片120可以是電力管理晶片（power management integrated circuit, PMIC）、微機電系統晶片（micro-electro-mechanical-system, MEMS）、特殊應用積體電路晶片（Application-specific integrated circuit, ASIC）、動態隨機存取記憶體晶片（dynamic random access memory, DRAM）、靜態隨機存取記憶體晶片（static random access memory, SRAM）、系統晶片（system on chip, SoC）或其他類似的高效能運算（High Performance Computing, HPC）晶片。
請參照圖1C，形成多條引線171，以將第一晶片120電性連接至線路基板110。引線171的材料可以包括金、銅、鋁或其他適宜的導電材料。引線171與第一晶片120的連接端點（如：鋁墊或其他適宜的接墊；未直接繪示）可以位於第一主動面120a的第二部分120a2上。如此一來，可以降低以打線接合來形成引線171的過程中，可能對重佈線路結構185所造成的損傷。
請參照圖1D，於第一晶片120上配置第二晶片130。第二晶片130堆疊於第一晶片120上且電性連接第一晶片120或線路基板110。第二晶片130例如是邏輯晶片（logic chip）。在一些實施例中，第一晶片120可用以執行第二晶片130的邏輯應用（logic applications），然而，本發明並不限於此。其他適宜的主動裝置皆可以用作第一晶片120與第二晶片130。
在本實施例中，第二晶片130是以其第二主動面130a面向第一晶片120的第一主動面120a的方式配置於第一晶片120的第一主動面120a上。在一些實施例中，第二晶片130例如是以覆晶接合（flip-chip bonding）的方式配置於第一晶片120的第一主動面120a上，使第二晶片130電性連接第一晶片120。舉例而言，第二晶片130例如是藉由接墊132、導電凸塊124及重佈線路結構185而與第一晶片120電性連接。
在本實施例中，由於第一晶片120的第一主動面120a與第二晶片130的第二主動面130a彼此面對面（face to face），因此可以使第一晶片120與第二晶片130之間的信號路徑（signal path）較為縮短，而可以提升第一晶片120與第二晶片130彼此之間的通訊速率及傳輸品質。並且，由於第一晶片120與第二晶片130之間具有重佈線路結構185。因此，可以藉由重佈線路結構185的線路設計來調整或最佳化（optimized）第一晶片120與第二晶片130之間的信號路徑。舉例而言，可以藉由重佈線路結構185來調整第一晶片120與第二晶片130之間的信號時間延遲（signal time-delay），而不會受限於第一晶片120及/或第二晶片130的初始線路設計，而使第一晶片120及/或第二晶片130在應用上可以具有較多的彈性。另外，可以藉由重佈線路結構185的線路設計（layout design）而使第一晶片120與第二晶片130之間具有適宜的覆晶接合間距（flip chip bonding pitch），且第一晶片120也可以藉由引線171而不需經由重佈線路結構185電性連接至線路基板110。
請參照圖1E，在線路基板110的第一表面110a上形成密封體140，以包封第一晶片120與第二晶片130。密封體140的材料可以包括環氧樹脂、模塑化合物或其他適宜的絕緣材料。可以藉由壓縮成型（compression molding）、轉注成型（transfer molding）或其他適宜的密封製程形成密封體140。
請參照圖1F，在密封體140中形成多個通孔142。通孔142貫穿密封體140。通孔142可以藉由鑽孔（drilling）製程形成。舉例來說，可以依據密封體140的材質，而以雷射鑽孔（laser drilling）、機械鑽孔（mechanical drilling）或蝕刻的方式於密封體140中形成通孔142。
請參照圖1G，在多個通孔142（繪示於圖1F）中填入導電材料以形成多個導電連接件150。導電連接件150貫穿密封體140，且電性連接線路基板110。導電連接件150可以由銅、鋁、鎳、金、銀、錫、上述之組合、銅/鎳/金之複合結構，或其他適宜的導電材料所組成。可以藉由濺鍍、蒸鍍、化學鍍（electro-less plating）或電鍍來形成導電連接件150。
在本實施例中，導電連接件150可以是藉由在通孔142中填入導電材料所形成。換句話說，導電連接件150可以是藉由模塑通孔（through molding via, TMV）的技術所形成。
在本實施例中，用於填入通孔142中的導電材料可以進一步地更覆蓋於密封體140的外表面140a上，以構成導電端子152。導電連接件150藉由對應的導電端子152而與其他電子元件進行電性連接。
在一些可行的實施例中，導電連接件150與導電端子152可以藉由不同的步驟所形成。舉例而言，導電端子152例如可以藉由植球製程（ball placement process）以及/或回焊製程（reflow process）所形成的焊球，但本發明不限於此。
請參照圖1H，可以在線路基板110的第二表面110b上形成多個焊球154。舉例而言，可以將如圖1I中所示的結構上下翻轉（flip upside down）。之後，可以藉由植球製程（ball placement process）以及/或回焊製程（reflow process）以於線路基板110的第二表面110b上形成電性連接於線路基板110的焊球154。然而，本發明並不限制焊球154的形成順序，可視製程需求而定。
請參照圖1I，在形成多個導電連接件150的步驟之後，於線路基板110的第一表面110a上配置影像感測封裝件190。影像感測封裝件190電性連接線路基板110。
在本實施例中，影像感測封裝件190可以配置於中介板180上，且可以藉由中介板180以使位於中介板180相對兩側的影像感測封裝件190與導電連接件150彼此電性連接。
在本實施例中，由於在形成多個導電連接件150的步驟之後才形成影像感測封裝件190，因此可以增強形成影像感測封裝件190時的支撐能力。然而，本發明並不限制影像感測封裝件190的形成順序，可視製程需求而定。
經過上述製程後即可大致上完成本實施例之半導體封裝結構100的製作。半導體封裝結構100包括線路基板110、第一晶片120、第二晶片130、密封體140、多個導電連接件150以及影像感測封裝件190。第一晶片120配置於線路基板110上且電性連接線路基板110。第二晶片130堆疊於第一晶片120上且電性連接線路基板110或第一晶片120。密封體140包封第一晶片120及第二晶片130。導電連接件150貫穿密封體140且電性連接線路基板110。影像感測封裝件190配置於密封體140上且電性連接導電連接件150。
在半導體封裝結構100中，於線路基板110的第一表面110a上配置第一晶片120與第二晶片130，且於密封體140的外表面140a上配置影像感測封裝件190，使半導體封裝結構100可為具有高密度封裝的結構。再者，在第一晶片120及第二晶片130可用於處理影像感測封裝件190的電子訊號，且第一晶片120的第一主動面120a與第二晶片130的第二主動面130a可以是以彼此面對面（face to face）的方式配置，因此第一晶片120與第二晶片130之間的信號路徑（signal path）較為縮短，以提升第一晶片120與第二晶片130彼此之間的通訊速率及傳輸品質，也以可縮短影像感測封裝件190、第一晶片120及/或第二晶片130之間訊號傳遞的距離，進而提升半導體封裝結構100的電性能力及/或效能。
在一些實施例中，影像感測封裝件190包括具有基底192a與感光部192b的晶片192、阻擋結構194以及濾光層196。基底192a可包括多個電子元件（未繪示），其可以形成於基底192a上或是嵌入基底192a中。電子元件可以是電荷耦合元件（Charge-coupled Device，CCD）、互補式金屬氧化物半導體（CMOS）電晶體、光電二極管或其組合。舉例來說，在電子元件為CMOS電晶體的情況下，晶片192可被視為CMOS影像感測器晶片。阻擋結構194環繞感光部192b，且阻擋結構194暴露出感光部192b。阻擋結構194的材料可以是環氧樹脂、聚甲基丙烯酸甲酯、矽氧樹脂、矽氧烷、聚醯亞胺、苯並環丁烯（BCB）或其組合。濾光層196貼合於阻擋結構194上，以覆蓋相對應的阻擋結構194以及感光部192b，使得濾光層196、阻擋結構194與晶片192之間形成一密閉空間。濾光層196可以是紅外線截止濾光片（IR cut filter, IRCF），其可阻擋波長大於700 nm的光線（例如紅外線），而只讓波長小於700 nm的光線（例如藍光）穿過濾光層196，適合應用於一般光線下之影像擷取，例如攝影或錄影。
在本實施例中，影像感測封裝件190、第一晶片120以及第二晶片130於線路基板110上投影相互重疊。舉例而言，第一晶片120於線路基板110上的投影部分重疊於影像感測封裝件190於線路基板110上的投影。第二晶片130於線路基板110上的投影部分重疊於第一晶片120於線路基板110上的投影。第二晶片130於線路基板110上的投影部分重疊於影像感測封裝件190於線路基板110上的投影。換句話說，影像感測封裝件190於線路基板110上的投影重疊於第一晶片120與第二晶片130於線路基板110上的投影。由於影像感測封裝件190、第一晶片120以及第二晶片130於線路基板110上投影相互重疊，也就是說，影像感測封裝件190、第一晶片120以及第二晶片130位於同一垂直區域內，因此可減少半導體封裝結構100的尺寸。
在本實施例中，半導體封裝結構100更包括配置於中介板180上的至少一被動元件198。且被動元件198可以藉由中介板180電性連接至影像感測封裝件190及/或導電連接件150。被動元件198例如是電阻器、電感器或積層陶瓷電容器（Multi-Layer Ceramic Capacitor, MLCC）。因此可進一步提升半導體封裝結構100的元件密度。
圖2是依據本發明的第二實施例的一種半導體封裝結構的剖面示意圖。在本實施例中，半導體封裝結構200與第一實施例的半導體封裝結構100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
在本實施例中，第一晶片120是以其第一主動面120a向線路基板110的第一表面110a的方式配置於線路基板110的第一表面110a上。在一些實施例中，第一晶片120例如是以覆晶接合（flip-chip bonding）的方式配置於線路基板110的第一表面110a上，使第一晶片120電性連接線路基板110。舉例而言，第一晶片120例如是藉由接墊（未繪示）及導電凸塊（未繪示）與線路基板110電性連接。
在本實施例中，第二晶片130可以是以其背面130b面向第一晶片120的背面120b的方式堆疊於第一晶片120上。在一些實施例中，第一晶片120的背面120b與第二晶片130的背面130b之間可以具有黏著層262，以使第二晶片130可以貼附於第一晶片120上。黏著層262例如可以包括晶片黏著膜，但本發明不限於此。
在本實施例中，第二晶片130可以藉由多條引線272以將第二晶片130電性連接至線路基板110。引線272的材料可以包括金、銅、鋁或其他適宜的導電材料。
一般而言，高效能運算晶片在運作時常會產生大量的熱。因此，在本實施例中，由於第一晶片120的第一主動面120a面向線路基板110的第一表面110a，因此可以藉由線路基板110來散熱，以提升第一晶片120運作時的散熱效率，而可以提升第一晶片120的可靠度及性能。
圖3是依據本發明的第三實施例的一種半導體封裝結構的剖面示意圖。在本實施例中，半導體封裝結構300與第二實施例的半導體封裝結構200相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
在本實施例中，線路基板310與前述實施例的線路基板110類似，但線路基板310可以更具有貫穿第一表面310a及第二表面310b的開口310c。並且，第一晶片120可以藉由穿過開口310c的多條引線371以將第一晶片120的第一主動面120a與線路基板310的第二表面310b電性連接。引線371的材料可以包括金、銅、鋁或其他適宜的導電材料。
在本實施例中，半導體封裝結構300可以更包括保護層345。保護層345可以填入線路基板310的開口310c內，且覆蓋第一晶片120的第一主動面120a、線路基板310的第二表面310b與穿過開口310c的多條引線371。保護層345的材質可以相同或相似於密封體140的材質，但本發明不限於此。
圖4是依據本發明的第四實施例的一種半導體封裝結構的剖面示意圖。在本實施例中，半導體封裝結構400與第一實施例的半導體封裝結構100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
在本實施例中，在形成電性連接於第一晶片420的第一主動面420a與線路基板110的多條引線471之後，可以形成包封於多條引線471與第一晶片420的密封體441。接著，在密封體441上配置堆疊於第一晶片420上的第二晶片430，且第二晶片430的第二主動面430a可以藉由多條引線472與線路基板110電性連接。之後，形成密封體442以包封第二晶片430、多條引線472以及包封有第一晶片420與多條引線471的密封體441。密封體441及/或密封體442的材質或形成方式可以類似於前述的密封體140的材質或形成方式，故於此不加以贅述。
在本實施例中，第一晶片420例如是邏輯晶片（logic chip）。第二晶片430可以是電力管理晶片、微機電系統晶片、特殊應用積體電路晶片、動態隨機存取記憶體晶片、靜態隨機存取記憶體晶片、系統晶片或其他類似的高效能運算晶片。在一些實施例中，第二晶片430可用以執行第一晶片420的邏輯應用，然而，本發明並不限於此。
綜上所述，本發明半導體封裝結構可為具有高密度封裝的結構。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400:半導體封裝結構 110、310:線路基板 110a、310a:第一表面 110b、310b:第二表面 310c:開口 112:導電圖案 120、420:第一晶片 120a、420a:第一主動面 120a1:第一部分 120a2:第二部分 120b:背面 124:導電凸塊 130、430:第二晶片 130a、430a:第二主動面 130b:背面 132:接墊 140、345、441、442:密封體 140a:外表面 142:通孔 150:導電連接件 152:導電端子 154:焊球 161、262:黏著層 171、272、371、471、472:引線 180:中介板 185:重佈線路結構 190:影像感測封裝件 192:晶片 192a:基底 192b:感光部 194:阻擋結構 196:濾光層 198:被動元件
圖1A至圖1I是依據本發明第一實施例的半導體封裝結構的製造方法的剖面示意圖。 圖2是依據本發明的第二實施例的一種半導體封裝結構的剖面示意圖。 圖3是依據本發明的第三實施例的一種半導體封裝結構的剖面示意圖。 圖4是依據本發明的第四實施例的一種半導體封裝結構的剖面示意圖。
100:半導體封裝結構
110:線路基板
110a:第一表面
110b:第二表面
120:第一晶片
120a:第一主動面
130:第二晶片
130a:第二主動面
140:密封體
140a:外表面
150:導電連接件
152:導電端子
154:焊球
171:引線
180:中介板
190:影像感測封裝件
192:晶片
192a:基底
192b:感光部
194:阻擋結構
196:濾光層
198:被動元件

Claims (10)

  1. 一種半導體封裝結構，包括： 線路基板； 第一晶片，配置於所述線路基板上且電性連接所述線路基板； 第二晶片，堆疊於所述第一晶片上且電性連接所述線路基板或所述第一晶片； 密封體，包封所述第一晶片及所述第二晶片； 多個導電連接件，貫穿所述密封體且電性連接所述線路基板；以及 影像感測封裝件，配置於所述密封體上且電性連接所述多個導電連接件。
  2. 如申請專利範圍第1項所述的半導體封裝結構，更包括： 多條引線，其中所述第一晶片或所述第二晶片藉由所述多條引線電性連接至所述線路基板。
  3. 如申請專利範圍第1項所述的半導體封裝結構，其中所述影像感測封裝件、所述第一晶片以及所述第二晶片於所述線路基板上投影相互重疊。
  4. 如申請專利範圍第1項所述的半導體封裝結構，其中所述第一晶片的第一主動面面向所述第二晶片。
  5. 如申請專利範圍第4項所述的半導體封裝結構，更包括： 重佈線路結構，位於所述第一晶片的所述第一主動面與所述第二晶片的所述第二主動面之間，且電性連接於所述第一晶片與所述第二晶片。
  6. 如申請專利範圍第5項所述的半導體封裝結構，更包括多條引線，其中： 所述重佈線路結構部分覆蓋所述第一晶片的所述第一主動面；且 所述多條引線的相對兩端分別電性連接於所述線路基板與未被所述重佈線路結構覆蓋的部分所述第一主動面。
  7. 如申請專利範圍第1項所述的半導體封裝結構，其中所述第一晶片的第一主動面面向所述線路基板。
  8. 如申請專利範圍第7項所述的半導體封裝結構，更包括多條引線，其中： 所述線路基板具有第一表面、相對於所述第一表面的第二表面及貫穿所述第一表面及所述第二表面的開口； 所述第一晶片配置於所述線路基板的所述第一表面上； 所述多條引線穿過所述開口； 所述第一晶片至少藉由所述多條引線電性連接至所述線路基板的所述第二表面。
  9. 如申請專利範圍第1項所述的半導體封裝結構，更包括： 中介板，配置於所述影像感測封裝件與所述密封體之間，且所述影像感測封裝件藉由所述中介板電性連接至所述多個導電連接件；以及 至少一被動元件，配置於所述中介板上。
  10. 一種半導體封裝結構的製造方法，包括： 提供線路基板； 配置第一晶片於所述線路基板上； 配置第二晶片於所述第一晶片上； 形成密封體，以包封所述第一晶片及所述第二晶片； 形成多個導電連接件，貫穿所述密封體；以及 配置影像感測封裝件於所述密封體上。
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