TWI733093B - 半導體封裝結構及其製造方法 - Google Patents

Abstract

一種半導體封裝結構，其包括線路基板、第一晶片、第二晶片、密封體、多個導電連接件以及影像感測封裝件。線路基板具有第一表面以及相對於第一表面的第二表面。第一晶片配置於線路基板的第一表面上且電性連接線路基板。第二晶片堆疊於第一晶片上且電性連接線路基板。密封體密封第一晶片與第二晶片。多個導電連接件貫穿密封體且電性連接線路基板。影像感測封裝件配置於線路基板的第二表面上且電性連接線路基板。亦提供一種半導體封裝結構的製造方法。

Description

半導體封裝結構及其製造方法

本發明是有關於一種半導體封裝結構及其製造方法，且特別是有關於一種可有效縮減厚度及較佳散熱效率的半導體封裝結構及其製造方法。

為了使得電子產品能達到輕薄短小的設計，半導體封裝技術亦跟著日益進展，以發展出符合小體積、重量輕、高密度以及在市場上具有高競爭力等要求的產品。

對於多功能半導體封裝而言，已經使用一種用於堆疊晶片的技術，然而，堆疊晶片的技術往往無法有效的縮減封裝結構的厚度，且堆疊晶片於運作時常產生大量的熱。因此，如何有效縮減高密度封裝結構的厚度且提升堆疊晶片的散熱效率，實成為本領域的技術人員的一大挑戰。

本發明提供一種半導體封裝結構及其製造方法，能夠有效縮減高密度封裝結構的厚度且具有較佳散熱效率，並提升其電性能力。

本發明提供一種半導體封裝結構，其包括線路基板、第一晶片、第二晶片、密封體、多個導電連接件以及影像感測封裝件。線路基板具有第一表面以及相對於第一表面的第二表面。第一晶片配置於線路基板的第一表面上且電性連接線路基板。第二晶片堆疊於第一晶片上且電性連接線路基板。密封體包封第一晶片與第二晶片。多個導電連接件貫穿密封體且電性連接線路基板。影像感測封裝件配置於線路基板的第二表面上且電性連接線路基板。

本發明提供一種半導體封裝結構的製造方法，其至少包括以下步驟。提供具有第一表面以及相對於第一表面的第二表面的線路基板。配置第一晶片於線路基板的第一表面上。配置第二晶片於第一晶片上。形成密封體以包封第一晶片與第二晶片。形成多個導電連接件，貫穿密封體。配置影像感測封裝件於線路基板的第二表面上。

基於上述，在本發明的半導體封裝結構中，於線路基板的第一表面上配置第一晶片與第二晶片，且於線路基板的第二表面上配置影像感測封裝件，使本發明的半導體封裝結構可為具有高密度封裝的結構。另外，第一晶片是以其第一主動面面向線路基板的方式配置於線路基板上，且第一晶片的背面面向第二晶片的背面，因此，半導體封裝結構中的第一晶片及第二晶片於運作時所產生的熱不會過度集中，而可進一步提升半導體封裝結構的可靠度及性能。再者，影像感測封裝件、第一晶片以及第二晶片是配置於線路基板上，因此本發明的半導體封裝結構可以不用使用中介層，而縮小了半導體封裝結構的整體厚度。此外，由於縮小了半導體封裝結構的整體厚度，因此可縮短影像感測封裝件、第一晶片及/或第二晶片之間訊號傳遞的距離，進而提升半導體封裝結構的電性能力及/或效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。

除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1G是依據本發明一實施例的半導體封裝結構的製造方法的剖面示意圖。

請參照圖1A，提供線路基板110。線路基板110具有第一表面110a以及相對於第一表面110a的第二表面110b。線路基板110可以具有導電圖案112，而可將位於第一表面110a上的電子元件與位於第二表面110b上的電子元件的電性連接。

在本實施例中，線路基板110可以是印刷電路板，但本發明不限於此。只要所述線路基板110能夠承載在其之上所形成的封裝結構且能夠承受後續的製程即可。

請參照圖1B，於線路基板110的第一表面110a上配置第一晶片120，且第一晶片120電性連接至線路基板110。

在本實施例中，第一晶片120是以其第一主動面120a面向線路基板110的第一表面110a的方式配置於線路基板110的第一表面110a上。在一些實施例中，第一晶片120例如是以覆晶接合（flip-chip bonding）的方式配置於線路基板110的第一表面110a上，使第一晶片120電性連接線路基板110。舉例而言，第一晶片120例如是藉由接墊122及導電凸塊124與線路基板110電性連接。

在一些實施例中，第一晶片120可以是電力管理晶片（power management integrated circuit, PMIC）、微機電系統晶片（micro-electro-mechanical-system, MEMS）、特殊應用積體電路晶片（Application-specific integrated circuit, ASIC）、動態隨機存取記憶體晶片（dynamic random access memory, DRAM）、靜態隨機存取記憶體晶片（static random access memory, SRAM）、系統晶片（system on chip, SoC）或其他類似的高效能運算（High Performance Computing, HPC）晶片。高效能運算晶片在運作時常會產生大量的熱。由於第一晶片120的第一主動面120a面向線路基板110的第一表面110a，因此可以藉由線路基板110來散熱，以提升第一晶片120運作時的散熱效率，而可以提升第一晶片120的可靠度及性能。

請參照圖1C，於第一晶片120上配置第二晶片130。詳細而言，第二晶片130堆疊於第一晶片120上且電性連接線路基板110。第二晶片130例如是邏輯晶片（logic chip）。在一些實施例中，第一晶片120可用以執行第二晶片130的邏輯應用（logic applications），然而，本發明並不限於此。其他適宜的主動裝置皆可以用作第一晶片120與第二晶片130。

在一些實施例中，第一晶片120的背面120b面向第二晶片130的背面130b。也就是說，第二晶片130的第二主動面130a遠離第一晶片120。第一晶片120與第二晶片130之間例如是藉由黏著層140相互接合。黏著層140可以包括晶粒黏著膜（die attach film, DAF）或其他類似的黏著材料。由於第一晶片120的背面120b面向第二晶片130的背面130b，因此第一晶片120與第二晶片130於運作時所產生的熱可以較為發散。也就是說，第一晶片120於運作時所產生的熱會靠近線路基板110的第一表面110a，而第二晶片130於運作時所產生的熱會遠離線路基板110的第一表面110a，而使熱源不會過度集中於同一個區域中，可進一步提升半導體封裝結構100的可靠度及性能。

請繼續參照圖1C，在本實施例中，第二晶片130例如是以打線接合的方式配置並與線路基板110電性連接。舉例而言，在於第一晶片120上堆疊第二晶片130後，可以經由打線接合製程形成多條引線132。多條引線132電性連接於線路基板110與第二晶片130。引線132的材料可以包括金、銅、鋁或其他適宜的導電材料。

請參照圖1D，形成密封體150以包封第一晶片120與第二晶片130。在本實施例中，密封體150可以完全覆蓋第一晶片120與第二晶片130。密封體150的材料可以包括環氧樹脂、模塑化合物或其他適宜的絕緣材料。可以藉由壓縮成型（compression molding）、轉注成型（transfer molding）或其他適宜的密封製程形成密封體150。

在本實施例中，引線132的高度H1可以小於密封體150的高度H2，也就是說，密封體150可以完全包封引線132。然而，本發明並不限於此。

請參照圖1E，在密封體150中形成多個通孔152。通孔152貫穿密封體150。通孔152可以藉由鑽孔（drilling）製程形成。舉例來說，可以依據密封體150的材質，而以雷射鑽孔（laser drilling）、機械鑽孔（mechanical drilling）或蝕刻的方式於密封體150中形成通孔152。

請參照圖1F，在多個通孔152中填入導電材料以形成多個導電連接件160，貫穿密封體150。導電連接件160電性連接線路基板110。導電連接件160可以由銅、鋁、鎳、金、銀、錫、上述之組合、銅/鎳/金之複合結構，或其他適宜的導電材料所組成。可以藉由濺鍍、蒸鍍、化學鍍（electro-less plating）或電鍍來形成導電連接件160。

在本實施例中，導電連接件160可以是藉由在通孔152中填入導電材料所形成。換句話說，導電連接件160可以是藉由模塑通孔（through molding via, TMV）的技術所形成。

在本實施例中，在導電連接件160上形成多個導電端子162，而可以導電連接件160藉由對應的導電端子162而與其他電子元件進行電性連接。導電端子162例如可以藉由植球製程（ball placement process）以及/或回焊製程（reflow process）所形成。舉例而言，導電端子162可以為焊球，但本發明不限於此。

在一些可行的實施例中，導電連接件160與導電端子162可以藉由相同或相似的步驟所形成。舉例而言，用於填入通孔152中的導電材料可以進一步地更覆蓋於密封體150的外表面上，以構成導電端子162。

請參照圖1G，在形成多個導電連接件160的步驟之後，於線路基板110的第二表面110b上配置影像感測封裝件170。影像感測封裝件170電性連接線路基板110。影像感測封裝件170例如是以覆晶接合的方式配置於線路基板110的第二表面110b上。在本實施例中，由於在形成多個導電連接件160的步驟之後才形成影像感測封裝件170，因此可以增強形成影像感測封裝件170時的支撐能力。然而，本發明並不限制影像感測封裝件170的形成順序，可視製程需求而定。

經過上述製程後即可大致上完成本實施例之半導體封裝結構100的製作。半導體封裝結構100包括線路基板110、第一晶片120、第二晶片130、密封體150、多個導電連接件160以及影像感測封裝件170。線路基板110具有第一表面110a以及相對於第一表面110a的第二表面110b。第一晶片120配置於線路基板110的第一表面110a上且電性連接線路基板110。第二晶片130堆疊於第一晶片120上且電性連接線路基板110。密封體150包封第一晶片120與第二晶片130。多個導電連接件160貫穿密封體150且電性連接線路基板110。影像感測封裝件170配置於線路基板110的第二表面110b上且電性連接線路基板110。

在半導體封裝結構100中，於線路基板110的第一表面110a上配置第一晶片120與第二晶片130，且於線路基板110的第二表面110b上配置影像感測封裝件170，使半導體封裝結構100可為具有高密度封裝（high density packaging, HDP）的結構。再者，影像感測封裝件170、第一晶片120以及第二晶片130是配置於線路基板110上，因此半導體封裝結構100可以不用使用中介層（interposer），而縮小了半導體封裝結構100的整體厚度。此外，由於縮小了半導體封裝結構100的整體厚度，因此可縮短影像感測封裝件170、第一晶片120及/或第二晶片130之間訊號傳遞的距離，進而提升半導體封裝結構100的電性能力及/或效能。

在一些實施例中，影像感測封裝件170包括具有基底172a與感光部172b的晶片172、阻檔結構174以及濾光層176。基底172a可包括多個主動元件（未繪示），其可以形成於基底172a上或是嵌入基底172a中。主動元件可以是電荷耦合元件（CCD）、互補式金屬氧化物半導體（CMOS）電晶體、光電二極管或其組合。舉例來說，在主動元件為CMOS電晶體的情況下，晶片172可被視為CMOS影像感測器晶片。阻擋結構174環繞感光部172b，且阻擋結構174暴露出感光部172b。阻擋結構174的材料可以是環氧樹脂、聚甲基丙烯酸甲酯、矽氧樹脂、矽氧烷、聚醯亞胺、苯並環丁烯（BCB）或其組合。濾光層176貼合於阻擋結構174上，以覆蓋相對應的阻擋結構174以及感光部172b，使得濾光層176、阻擋結構174與晶片172之間形成一密閉空間。濾光層176可以是紅外線截止濾光片（IR cut filter, IRCF），其可阻擋波長大於700 nm的光線（例如紅外線），而只讓波長小於700 nm的光線（例如藍光）穿過濾光層176，適合應用於一般光線下之影像擷取，例如攝影或錄影。

在本實施例中，影像感測封裝件170、第一晶片120以及第二晶片130於線路基板110上投影相互重疊。詳細而言，第一晶片120於線路基板110上的投影部分重疊於感測封裝件170於線路基板110上的投影。第二晶片130於線路基板110上的投影部分重疊於第一晶片120於線路基板110上的投影。第二晶片130於線路基板110上的投影部分重疊於感測封裝件170於線路基板110上的投影。換句話說，感測封裝件170於線路基板110上的投影完全重疊於第一晶片120與第二晶片130於線路基板110上的投影。由於影像感測封裝件170、第一晶片120以及第二晶片130於線路基板110上投影相互重疊，也就是說，影像感測封裝件170、第一晶片120以及第二晶片130位於同一垂直區域內，因此可減少半導體封裝結構100的尺寸。

在本實施例中，半導體封裝結構100更包括於線路基板110的第二表面110b配置至少一被動元件180，且被動元件180電性連接線路基板110。被動元件180例如是電阻器、電感器或積層陶瓷電容器（Multi-Layer Ceramic Capacitor, MLCC）。因此可進一步提升半導體封裝結構100的元件密度。

綜上所述，在本發明的半導體封裝結構中，於線路基板的第一表面上配置第一晶片與第二晶片，且於線路基板的第二表面上配置影像感測封裝件，使本發明的半導體封裝結構可為具有高密度封裝的結構。另外，第一晶片是以其第一主動面面向線路基板的方式配置於線路基板上，且第一晶片的背面面向第二晶片的背面，因此，半導體封裝結構中的第一晶片及第二晶片於運作時所產生的熱不會過度集中，而可進一步提升半導體封裝結構的可靠度及性能。再者，影像感測封裝件、第一晶片以及第二晶片是配置於線路基板上，因此本發明的半導體封裝結構可以不用使用中介層，而縮小了半導體封裝結構的整體厚度。此外，由於縮小了半導體封裝結構的整體厚度，因此可縮短影像感測封裝件、第一晶片及/或第二晶片之間訊號傳遞的距離，進而提升半導體封裝結構的電性能力及/或效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:半導體封裝結構 110:線路基板 110a:第一表面 110b:第二表面 112:導電圖案 120:第一晶片 120a:第一主動面 120b:背面 122:接墊 124:導電凸塊 130:第二晶片 130a:第二主動面 130b:背面 132:引線 140:黏著層 150:密封體 152:通孔 160:導電連接件 162:導電端子 170:影像感測封裝件 172:晶片 172a:基底 172b:感光部 174:阻擋結構 176:濾光層 180:被動元件 H1:引線的高度 H2:密封體的高度

圖1A至圖1G是依據本發明一實施例的半導體封裝結構的製造方法的剖面示意圖。

100:半導體封裝結構

110:線路基板

110a:第一表面

110b:第二表面

112:導電圖案

120:第一晶片

120a:第一主動面

120b:背面

130:第二晶片

130a:第二主動面

130b:背面

132:引線

140:黏著層

150:密封體

160:導電連接件

162:導電端子

170:影像感測封裝件

172:晶片

172a:基底

172b:感光部

174:阻擋結構

176:濾光層

180:被動元件

H1:引線的高度

H2:密封體的高度

Claims (10)

1. 一種半導體封裝結構，包括：線路基板，具有第一表面以及相對於所述第一表面的第二表面；第一晶片，配置於所述線路基板的所述第一表面上且電性連接所述線路基板；第二晶片，堆疊於所述第一晶片上且電性連接所述線路基板；密封體，包封所述第一晶片與所述第二晶片；多個導電連接件，貫穿所述密封體且電性連接所述線路基板；影像感測封裝件，配置於所述線路基板的所述第二表面上且電性連接所述線路基板；以及多個導電端子，位於所述多個導電連接件上，且所述多個導電端子進一步地覆蓋於所述密封體的外表面上。
2. 如申請專利範圍第1項所述的半導體封裝結構，其中所述影像感測封裝件、所述第一晶片以及所述第二晶片於所述線路基板上投影相互重疊。
3. 如申請專利範圍第1項所述的半導體封裝結構，其中所述第一晶片的第一主動面面向所述線路基板的所述第一表面。
4. 如申請專利範圍第3項所述的半導體封裝結構，其中所述第一晶片的背面面向所述第二晶片的背面，且所述半導體封裝結構更包括：黏著層，位於所述第一晶片與所述第二晶片之間。
5. 如申請專利範圍第3項所述的半導體封裝結構，更包括：多條引線，電性連接於所述線路基板與所述第二晶片。
6. 如申請專利範圍第1項所述的半導體封裝結構，更包括：至少一被動元件，配置於所述線路基板的所述第二表面上且電性連接所述線路基板。
7. 一種半導體封裝結構的製造方法，包括：提供線路基板，具有第一表面以及相對於所述第一表面的第二表面；配置第一晶片於所述線路基板的所述第一表面上；配置第二晶片於所述第一晶片上；形成密封體，以包封所述第一晶片與所述第二晶片；形成多個導電連接件，貫穿所述密封體；配置影像感測封裝件於所述線路基板的所述第二表面上；以及形成多個導電端子於所述多個導電連接件上，且所述多個導電連接件與所述多個導電端子藉由相同的步驟所形成。
8. 如申請專利範圍第7項所述的半導體封裝結構的製造方法，其中所述第一晶片以覆晶接合的方式配置於所述線路基板的所述第一表面上。
9. 如申請專利範圍第8項所述的半導體封裝結構的製造方法，其中所述第二晶片以打線接合的方式配置並與所述線路基板電性連接。
10. 如申請專利範圍第7項所述的半導體封裝結構的製造方法，其中形成所述影像感測封裝件的步驟在形成所述多個導電連接件的步驟之後。

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