TW202029465A - 記憶體結構 - Google Patents

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Abstract

一種記憶體結構，其包括絕緣層覆矽基底、第一電晶體、第二電晶體、隔離結構以及電容器。絕緣層覆矽基底包括矽基體以及依序設置於矽基體上的介電層與矽層。第一電晶體與第二電晶體設置於矽層上。隔離結構設置於第一電晶體與第二電晶體之間的矽層中。電容器設置於第一電晶體與第二電晶體之間。電容器包括主體部分、第一延伸部分、第二延伸部分以及第三延伸部分。第一延伸部分自主體部分延伸至與第一電晶體的源極/汲極區。第二延伸部分自主體部分延伸至與第二電晶體的源極/汲極區。第三延伸部分自主體部分延伸穿過隔離結構至介電層中。

Description

記憶體結構
本發明是有關於一種半導體結構，且特別是有關於一種記憶體結構。
目前發展出一種包括電晶體與電容器的記憶體結構。在此種記憶體結構中，使用電容器作為儲存元件。在目前提高元件積集度的趨勢下，如何達成不增加記憶胞尺寸且可有效地提升記憶體元件的電性效能為目前業界持續努力的目標。
本發明提供一種記憶體結構，其中電容器的一部分設置於隔離結構以及絕緣層覆矽基底的矽層中。
本發明的記憶體結構包括絕緣層覆矽（silicon on insulator，SOI）基底、第一電晶體、第二電晶體、隔離結構以及電容器。所述絕緣層覆矽基底包括矽基體以及依序設置於所述矽基體上的第一介電層與矽層。所述第一電晶體與所述第二電晶體設置於所述矽層上。所述隔離結構設置於所述第一電晶體與所述第二電晶體之間的所述矽層中。所述電容器設置於所述第一電晶體與所述第二電晶體之間。所述電容器包括主體部分、第一延伸部分、第二延伸部分以及第三延伸部分。所述第一延伸部分自所述主體部分延伸至與所述第一電晶體的源極/汲極區。所述第二延伸部分自所述主體部分延伸至與所述第二電晶體的源極/汲極區。所述第三延伸部分自所述主體部分延伸穿過所述隔離結構至所述第一介電層中。
在本發明的記憶體結構的一實施例中，所述第三延伸部分的寬度例如為實質上均一的。
本發明的記憶體結構包括絕緣層覆矽基底、第一電晶體、第二電晶體、隔離結構、電容器以及襯層。所述絕緣層覆矽基底包括矽基體以及依序設置於所述矽基體上的第一介電層與矽層。所述第一電晶體與所述第二電晶體設置於所述矽層上。所述隔離結構設置於所述第一電晶體與所述第二電晶體之間的所述矽層中。所述電容器設置於所述第一電晶體與所述第二電晶體之間。所述電容器包括主體部分、第一延伸部分、第二延伸部分以及第三延伸部分。所述第一延伸部分自所述主體部分延伸至與所述第一電晶體的源極/汲極區。所述第二延伸部分自所述主體部分延伸至與所述第二電晶體的源極/汲極區。所述第三延伸部分自所述主體部分延伸穿過所述隔離結構至所述第一介電層中，且包括第一部分與第二部分，其中所述第二部分位於所述第一介電層中，且所述第二部分的在所述矽基體上的投影面積大於所述第一部分的在所述矽基體上的投影面積。所述襯層設置於所述第一延伸部分與所述第三延伸部分之間、所述第二延伸部分與所述第三延伸部分之間、所述隔離結構與所述第三延伸部分之間以及所述第一介電層與所述第三延伸部分之間。
在本發明的記憶體結構的一實施例中，所述第一部分的一部分例如位於所述第一介電層中。
在本發明的記憶體結構的一實施例中，所述第一電晶例如為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體例如為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
在本發明的記憶體結構的一實施例中，更包括設置於所述矽層上且覆蓋所述第一電晶體與所述第二電晶體的第二介電層，其中所述主體部分、所述第一延伸部分、第二延伸部分以及所述第三延伸部分的一部分位於所述第二介電層中。
在本發明的記憶體結構的一實施例中，所述隔離結構的厚度與所述矽層的厚度相同。
在本發明的記憶體結構的一實施例中，所述電容器例如由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分、所述第二延伸部分與所述第三延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
在本發明的記憶體結構的一實施例中，所述第一延伸部分的所述下電極例如與所述第一電晶體的源極/汲極區連接。
在本發明的記憶體結構的一實施例中，所述第二延伸部分的所述下電極例如與所述第二電晶體的源極/汲極區連接。
基於上述，在本發明的記憶體結構中，電容器穿過隔離結構向下延伸至絕緣層覆矽基底的介電層中，因此可以在不增加佈局面積以及不增加記憶體結構的厚度的情況下增加下電極與上電極之間的耦合率（coupling ratio），進而能夠提高記憶體結構的效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。
此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。
另外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。
圖1A至圖1F為依照本發明第一實施例的記憶體結構的製造流程剖面示意圖。
首先，請參照圖1A，提供絕緣層覆矽基底100。絕緣層覆矽基底100包括矽基體100a以及依序設置於矽基體100a上的介電層100b與矽層100c。一般來說，矽基體100a例如可摻雜有P型摻質且較佳具有約5000 Å的厚度，介電層100b較佳具有約大於2 μm的厚度，矽層100c例如可摻雜有P型摻質且較佳具有約大於0.5 μm的厚度。介電層100b例如為氧化矽層。接著，於矽層100c中形成隔離結構102，以定義出主動區（active area，AA）。隔離結構例如是淺溝槽隔離（shallow trench isolation，STI）結構。在本實施例中，隔離結構102的厚度與矽層100c的厚度相同，即隔離結構102貫穿矽層100c，使得相鄰的主動區之間能夠有效地隔離開來。隔離結構102的形成方法為本領域技術人員所熟知，於此不另行說明。
接著，請參照圖1B，於矽層100c上形成電晶體104與電晶體106。電晶體104與電晶體106藉由隔離結構102而彼此分隔開。電晶體104與電晶體106具有不同的導電類型。舉例來說，電晶體104為N型金屬氧化物半導體電晶體，則電晶體106為P型金屬氧化物半導體電晶體。反之，電晶體104為P型金屬氧化物半導體電晶體，則電晶體106為N型金屬氧化物半導體電晶體。在本實施例中，電晶體104包括依序設置於矽層100c上的閘介電層104a與閘極104b以及設置於矽層100c中的作為源極/汲極的摻雜區104c，而電晶體106包括依序設置於矽層100c上的閘介電層106a與閘極106b以及設置於矽層100c中的作為源極/汲極的摻雜區106c。電晶體104與電晶體106的形成方法為本領域技術人員所熟知，於此不另行說明。之後，於矽層100c上形成介電層108。介電層108覆蓋電晶體104與電晶體106。介電層108例如為氧化矽層。介電層108一般稱為層間介電層（inter-layer dielectric layer）。
然後，請參照圖1C，於介電層108中形成溝槽110a與溝槽110b，以及於介電層108、隔離結構102與介電層100b中形成溝槽112。溝槽110a暴露出電晶體104的源極/汲極區104c的一部分。溝槽110b暴露出電晶體106的源極/汲極區106c的一部分。溝槽112的底部位於介電層100b中而不暴露出矽基體100a。溝槽110a、溝槽110b與溝槽112的形成方法例如是先進行第一次微影製程與蝕刻製程來形成溝槽110a與溝槽110b，然後再進行第二次微影製程與蝕刻製程來形成溝槽112。或者，也可以先形成溝槽112，再形成溝槽110a與溝槽110b。或者，取決於製程條件，也可以在一道圖案化製程中同時形成溝槽110a、溝槽110b與溝槽112。之後，於介電層108上形成犧牲層114。犧牲層114填滿溝槽110a、溝槽110b與溝槽112。在後續的蝕刻過程中，犧牲層114可具有與介電層108相同或相近的蝕刻速率。在本實施例中，犧牲層114例如為一般常見的有機平坦化層（organic planarizing layer，OPL）。
接著，請參照圖1D，進行平坦化製程，移除部分犧牲層114，直到暴露出介電層108。上述的平坦化製程例如為化學機械研磨（chemical mechanical polishing，CMP）製程。然後，於介電層108上形成圖案化罩幕層116。圖案化罩幕層116暴露出閘極104b與閘極106b之間的區域。之後，以圖案化罩幕層116為蝕刻罩幕，進行非等向性蝕刻製程，移除部分介電層108與部分犧牲層114，以形成溝槽118。在另一實施例中，也可以省略上述的平坦化製程而直接將圖案化罩幕層116形成於犧牲層114上。
然後，請參照圖1E，移除圖案化罩幕層116與犧牲層114。接著，於絕緣層覆矽基底100上共形地形成用以形成電容器的下電極的導電層120。導電層120例如為氮化鈦層。接著，於導電層120上共形地形成用以形成電容器的絕緣層的介電層122。介電層122例如為高介電常數（high-K）層。之後，於介電層122上形成用以形成電容器的上電極的導電層124。導電層124填滿溝槽110a、溝槽110b與溝槽112。導電層124例如是由鎢層與氮化鈦層所構成的複合層。
之後，請參照圖1F，進行平坦化製程，移除部分導電層120、部分介電層122與部分導電層124，直到暴露出介電層108。上述的平坦化製程例如為化學機械研磨製程。在進行平坦化製程之後，形成了電容器126，其包括下電極120a、絕緣層122a與上電極124a，亦即電容器126屬於一般熟知的金屬-絕緣層-金屬（MIM）電容器。如此一來，完成了本實施例的記憶體結構10。此外，後續還可形成與電晶體104連接的接觸窗、與電晶體106連接的接觸窗、與電容器126的上電極124a連接的接觸窗等，其為本領域技術人員所熟知，於此不另行說明。
在本實施例中，記憶體結構10包括絕緣層覆矽基底100、隔離結構102、電晶體104、電晶體106以及電容器126。電容器126設置於電晶體104與電晶體106之間。電容器126由下電極120a、絕緣層122a與上電極124a構成，其中絕緣層122a位於下電極120a與上電極124a之間。此外，電容器126包括主體部分126a、延伸部分126b、延伸部分126c以及延伸部分126d，且主體部分126a、延伸部分126b、延伸部分126c以及延伸部分126d各自包括下電極120a、絕緣層122a與上電極124a。如圖1F所示，主體部分126a實質上水平地位於閘極104b與閘極106b之間，延伸部分126b自主體部分126a延伸至與電晶體104的源極/汲極區（摻雜區104c）且經由下電極120a而與電晶體104的源極/汲極區連接，延伸部分126c自主體部分126a延伸至與電晶體106的源極/汲極區（摻雜區106c）且經由下電極120a而與電晶體106的源極/汲極區連接，延伸部分126d自主體部分126a延伸穿過隔離結構102至介電層100b中。如此一來，電容器126即可同時與電晶體104以及電晶體106電性連接。此外，在本實施例中，延伸部分126d具有實質上均一的寬度。
在記憶體結構10中，電容器126的延伸部分126d向下穿過隔離結構102而延伸至介電層100b中，因此可以在不增加佈局面積以及不增加記憶體結構的厚度的情況下增加下電極120a與上電極124a之間的耦合率，進而提高記憶體結構的效能。
圖2A至圖2E為依照本發明第二實施例的記憶體結構的製造流程剖面示意圖。在本實施例中，與第一實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。
首先，請參照圖2A，在形成圖1B所示的結構之後，於介電層108上形成上蝕刻停止層200。蝕刻停止層200例如為氮化矽層。接著，於蝕刻停止層200上形成圖案化罩幕層202。圖案化罩幕層202暴露出隔離結構102上方的部分區域。然後，以圖案化罩幕層202為蝕刻罩幕，進行非等向性蝕刻製程，移除部分蝕刻停止層200、部分隔離結構102與部分介電層100b，以形成溝槽204。在本實施例中，溝槽204的底部位於介電層100b中，但本發明不限於此。在其他實施例中，上述的非等向性蝕刻製程也可以僅移除部分蝕刻停止層200與部分隔離結構102而不移除介電層100b，使得所形成的溝槽的底面與介電層的頂面共平面。
接著，請參照圖2B，移除圖案化罩幕層202。然後，於溝槽204的側壁上形成襯層206。襯層206例如為氮化矽層。襯層206的形成方法例如是先於絕緣層覆矽基底100上共形地形成一層襯層材料層，然後進行非等向性蝕刻製程，以移除溝槽204的底面上以及蝕刻停止層200的頂面上的襯層材料層。然後，進行等向性蝕刻製程，移除部分介電層100b，以形成溝槽208。
詳細地說，在上述等向性蝕刻製程中，由於溝槽204的側壁上形成有襯層206且介電層108的頂面上形成有蝕刻停止層200，因此僅有被暴露出的介電層100b會被移除。此外，基於等向性蝕刻製程的特性，在移除部分介電層108之後會形成具有曲面側壁以及相較於溝槽104具有擴展寬度的空間。也就是說，所形成的溝槽208具有位於介電層100b中且相較於溝槽104具有擴展寬度的下部部分208a以及剩餘的上部部分208b。之後，於溝槽208中形成犧牲層210。犧牲層210例如為一般常見的有機平坦化層。
然後，請參照圖2C，於蝕刻停止層200上形成圖案化罩幕層212。圖案化罩幕層212暴露出閘極104b與閘極106b之間的區域。接著，以圖案化罩幕層212為蝕刻罩幕，進行非等向性蝕刻製程，移除部分蝕刻停止層200、部分介電層108與部分襯層206，以形成溝槽214。此外，在上述非等向性蝕刻製程中，也會同時移除溝槽208的上部部分208b中的部分犧牲層210。由於溝槽208中仍保有部分犧牲層210，因此溝槽208的下部部分208a的形狀與尺寸並不會受到蝕刻製程的影響而改變。
接著，請參照圖2D，移除圖案化罩幕層212。然後，於絕緣層覆矽基底100上共形地形成用以形成電容器的下電極的導電層216。導電層216例如為氮化鈦層。接著，於導電層216上共形地形成用以形成電容器的絕緣層的介電層218。介電層218例如為高介電常數層。之後，於介電層218上形成用以形成電容器的上電極的導電層220。導電層220填滿溝槽208與溝槽214。導電層220例如是由鎢層與氮化鈦層所構成的複合層。
之後，請參照圖2E，進行平坦化製程，移除部分犧牲層210、部分導電層216、部分介電層218與部分導電層220，直到暴露出介電層108。上述的平坦化製程例如為化學機械研磨製程。在進行平坦化製程之後，形成了電容器222，其包括下電極216a、絕緣層218a與上電極220a，亦即電容器222屬於一般熟知的金屬-絕緣層-金屬電容器。如此一來，完成了本實施例的記憶體結構20。此外，後續還可形成與電晶體104連接的接觸窗、與電晶體106連接的接觸窗、與電容器222的上電極124a連接的接觸窗等，其為本領域技術人員所熟知，於此不另行說明。
在本實施例中，記憶體結構20包括絕緣層覆矽基底100、隔離結構102、電晶體104、電晶體106、電容器222以及襯層206。電容器222設置於電晶體104與電晶體106之間。電容器222由下電極216a、絕緣層218a與上電極220a構成，其中絕緣層218a位於下電極216a與上電極220a之間。此外，電容器222包括主體部分222a、延伸部分222b、延伸部分222c以及延伸部分222d，且主體部分222a、延伸部分222b、延伸部分222c以及延伸部分222d各自包括下電極216a、絕緣層218a與上電極220a。如圖2E所示，主體部分222a實質上水平地位於閘極104b與閘極106b之間，延伸部分222b自主體部分222a延伸至與電晶體104的源極/汲極區（摻雜區104c）且經由下電極216a而與電晶體104的源極/汲極區連接，延伸部分222c自主體部分222a延伸至與電晶體106的源極/汲極區（摻雜區106c）且經由下電極216a而與電晶體106的源極/汲極區連接，延伸部分222d自主體部分222a延伸穿過隔離結構102至介電層100b中。如此一來，電容器222即可同時與電晶體104以及電晶體106電性連接。此外，在本實施例中，在延伸部分222d中，位於溝槽208的下部部分208a中的部分在矽基體100a上的投影面積大於位於溝槽208的上部部分208b中的部分在矽基體100a上的投影面積。襯層206設置於延伸部分222b與延伸部分222d之間、延伸部分222c與延伸部分222d之間、隔離結構102與延伸部分222d之間以及介電層100b與延伸部分222d之間。
在記憶體結構20中，電容器222的延伸部分222d向下穿過隔離結構102而延伸至介電層100b中，因此可以在不增加佈局面積以及不增加記憶體結構的厚度的情況下增加下電極216a與上電極220a之間的耦合率，進而提高記憶體結構的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:記憶體結構 100:絕緣層覆矽基底 100a:矽基體 100b、108、122、218:介電層 100c:矽層 102:隔離結構 104、106:電晶體 104a、106a:閘介電層 104b、106b:閘極 104c、106c:摻雜區 110a、110b、112、118、204、208、214:溝槽 114、210:犧牲層 116、202、212:圖案化罩幕層 120、124、216、220:導電層 120a、216a:下電極 122a、218a:絕緣層 124a、220a:上電極 126、222:電容器 126a、222a:主體部分 126b、126c、126d、222b、222c、222d:延伸部分 200:蝕刻停止層 206:襯層 208a:下部部分 208b:上部部分
圖1A至圖1F為依照本發明第一實施例的記憶體結構的製造流程剖面示意圖。 圖2A至圖2E為依照本發明第二實施例的記憶體結構的製造流程剖面示意圖。
10:記憶體結構
100:絕緣層覆矽基底
100a:矽基體
100b、108:介電層
100c:矽層
102:隔離結構
104、106:電晶體
104a、106a:閘介電層
104b、106b:閘極
104c、106c:摻雜區
120a:下電極
122a:絕緣層
124a:上電極
126:電容器
126a:主體部分
126b、126c、126d:延伸部分

Claims (16)

  1. 一種記憶體結構，包括： 絕緣層覆矽基底，包括矽基體以及依序設置於所述矽基體上的第一介電層與矽層； 第一電晶體與第二電晶體，設置於所述矽層上； 隔離結構，設置於所述第一電晶體與所述第二電晶體之間的所述矽層中；以及 電容器，設置於所述第一電晶體與所述第二電晶體之間，且包括： 主體部分； 第一延伸部分，自所述主體部分延伸至與所述第一電晶體的源極/汲極區； 第二延伸部分，自所述主體部分延伸至與所述第二電晶體的源極/汲極區；以及 第三延伸部分，自所述主體部分延伸穿過所述隔離結構至所述第一介電層中。
  2. 如申請專利範圍第1項所述的記憶體結構，其中所述第一電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
  3. 如申請專利範圍第1項所述的記憶體結構，更包括第二介電層，設置於所述矽層上且覆蓋所述第一電晶體與所述第二電晶體，其中所述主體部分、所述第一延伸部分、第二延伸部分以及所述第三延伸部分的一部分位於所述第二介電層中。
  4. 如申請專利範圍第1項所述的記憶體結構，其中所述第三延伸部分的寬度為實質上均一的。
  5. 如申請專利範圍第1項所述的記憶體結構，其中所述隔離結構的厚度與所述矽層的厚度相同。
  6. 如申請專利範圍第1項所述的記憶體結構，其中所述電容器由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分、所述第二延伸部分與所述第三延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
  7. 如申請專利範圍第6項所述的記憶體結構，其中所述第一延伸部分的所述下電極與所述第一電晶體的源極/汲極區連接。
  8. 如申請專利範圍第6項所述的記憶體結構，其中所述第二延伸部分的所述下電極與所述第二電晶體的源極/汲極區連接。
  9. 一種記憶體結構，包括： 絕緣層覆矽基底，包括矽基體以及依序設置於所述矽基體上的第一介電層與矽層； 第一電晶體與第二電晶體，設置於所述矽層上； 隔離結構，設置於所述第一電晶體與所述第二電晶體之間的所述矽層中； 電容器，設置於所述第一電晶體與所述第二電晶體之間，且包括： 主體部分； 第一延伸部分，自所述主體部分延伸至與所述第一電晶體的源極/汲極區； 第二延伸部分，自所述主體部分延伸至與所述第二電晶體的源極/汲極區；以及 第三延伸部分，自所述主體部分延伸穿過所述隔離結構至所述第一介電層中，且包括第一部分與第二部分，其中所述第二部分位於所述第一介電層中，且所述第二部分的在所述矽基體上的投影面積大於所述第一部分的在所述矽基體上的投影面積；以及 襯層，設置於所述第一延伸部分與所述第三延伸部分之間、所述第二延伸部分與所述第三延伸部分之間、所述隔離結構與所述第三延伸部分之間以及所述第一介電層與所述第三延伸部分之間。
  10. 如申請專利範圍第9項所述的記憶體結構，其中所述第一電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
  11. 如申請專利範圍第9項所述的記憶體結構，更包括第二介電層，設置於所述矽層上且覆蓋所述第一電晶體與所述第二電晶體，其中所述主體部分、所述第一延伸部分、第二延伸部分以及所述第三延伸部分的一部分位於所述第二介電層中。
  12. 如申請專利範圍第9項所述的記憶體結構，其中所述第一部分的一部分位於所述第一介電層中。
  13. 如申請專利範圍第9項所述的記憶體結構，其中所述隔離結構的厚度與所述矽層的厚度相同。
  14. 如申請專利範圍第9項所述的記憶體結構，其中所述電容器由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分、所述第二延伸部分與所述第三延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
  15. 如申請專利範圍第14項所述的記憶體結構，其中所述第一延伸部分的所述下電極與所述第一電晶體的源極/汲極區連接。
  16. 如申請專利範圍第14項所述的記憶體結構，其中所述第二延伸部分的所述下電極與所述第二電晶體的源極/汲極區連接。
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