TW202017445A - 銅箔電阻與具有該銅箔電阻的電路板結構 - Google Patents

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Abstract

本發明係揭示一種銅箔電阻與具有該銅箔電阻的一種電路板結構。本發明主要係由鎳、鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金作為電阻層，並以此電阻層與銅箔共組成所述銅箔電阻，且該銅箔電阻係適於與一基板組合成一電路板結構。值得說明的是，濺鍍的合金、金屬、或金屬化合物電阻層具有較佳的鍍層緻密與連續性，因此其面電阻的最低值可小於或等於5歐姆/□。同時，利用濺鍍技術製作的合金、金屬、或金屬化合物電阻膜，亦能有效減少工業廢水的產生。更重要的是，欲於包含本發明之銅箔電阻的電路板結構之上製作出電子線路所需的電阻元件，僅需要對該電路板結構進行二次的蝕刻製程。

Description

銅箔電阻與具有該銅箔電阻的電路板結構
本發明係關於薄膜電阻的技術領域，尤指一種埋入式銅箔電阻與具有該埋入式銅箔電阻的一種電路板結構。
具電子、電機、或資工背景的工程師應該都曾經自行購買印刷電路板(Printed circuit board, PCB)，並基於一預先設計的線路圖案(circuit layout)對該印刷電路板進行顯影、蝕刻、與剝膜(Developing/Etching/Stripping, DES)等製程之後，便可於該印刷電路板的表面之上製作出圖案化的銅箔線路，稱為電子線路。完成電子線路的製作後，又接著於電子線路之上配置預先決定的晶片與被動元件，例如:放大器、處理器、電阻、電容、電感等。
另一方面，隨著智慧科技的高度發展，輕與薄已經成為可攜式電子產品的基本規格要求。可想而知，隨著可攜式電子產品的體積大小不斷地變得更加輕薄，其內部可供放置電子晶片與被動元件的空間也隨之被壓縮。因此，要在可攜式電子產品的有限內部空間之中配置足量的電子元件與被動元件，於是成為電子裝置製造商與組裝廠最大的難題。
有鑑於此，產業界的因應之策是持續地縮小被動元件的尺寸。目前，尺寸大小為0805(80×50 mil2 )與0603(60×30 mil2 )的被動元件主要被使用於主機板與筆記型電腦的製作，而尺寸大小為0402(40×20 mil2 )與0201(20×10 mil2 )則多應用於智慧型手機與平板電腦之中。可以推知的是，繼續地對被動元件的尺寸大小進行微縮化勢必會遭遇到技術或製程上的瓶頸，因此，“埋入式被動元件”(Embedded passives)的技術於近年來又再度地被注意。埋入式被動元件的構想最早係由美國專利號US5,151,676所揭露，具體的實施態樣為一種商品名稱為“Ohmege Ply”的銅箔電阻。圖1即顯示習知的一種銅箔電阻的側面剖視圖。如圖1所示，只要取適當厚度的銅箔11’為基材，接著在其表面形成一層厚度小於1 μm 的電阻層12’之後便可完成所述銅箔電阻1’的製作。通常，該銅箔11’的厚度為36μm，且該電阻層12’的製程材料為電鍍製作的鎳磷化合物(Ni-P compound)。
特別地，此銅箔電阻1’可與一基材10’壓合(lamination)而形成一銅箔電阻基板2’。圖2即顯示電阻銅箔基板的側剖視圖，且圖3係顯示銅箔電阻的顯影蝕刻製程的分解動作圖。需特別說明的是，銅箔電阻1’於銅箔電阻基板2’之上的最終電性表現係深受印刷電路板的顯影蝕刻製程影響。如圖3的(a)圖所示，銅箔電阻1’被置於基材10’之上，其中該基材10’為介電材質，其可為一軟性基板(例如:PET)或一硬質基板(例如:玻璃纖維板)，並與該電阻層12’相互連接。並且，如圖3的(a)圖與(b)圖所示，銅箔電阻的顯影蝕刻製程係於流程上首先執行步驟1與步驟2:塗佈第一光阻13’於銅箔11’之上，並接著透過曝光顯影的方式於該銅箔11’之上製作出第一圖案化光阻13a’。繼續地，如圖3的(c)圖與(d)圖所示，顯影蝕刻製程的流程係接著執行步驟3與步驟4:利用蝕刻技術去除銅箔11’未受到第一圖案化光阻13a’覆蓋之部分，並接著利用蝕刻技術去除電阻層12’未受第一圖案化光阻13a’所覆蓋之部分。
如圖3的(e)圖所示，銅箔電阻基板2’之顯影蝕刻製程係於流程上接著執行步驟5:移除第一圖案化光阻13a’，而後獲得一圖案化銅箔11a’與一圖案化電阻層12a’於基材10’之上。接著，製造流程又繼續執行步驟6:接著塗佈第二光阻14’於圖案化銅箔11a’、圖案化電阻層12a’、與基材10’之上。必須特別說明的是，圖3的(f)圖係以透明材質表示第二光阻14’，目的在於完整顯示圖案化銅箔11a’與圖案化電阻層12a’在後續製造流程的變化。並且，圖3的(f)圖特別顯示，第二光阻14’之上係開設有至少一蝕刻窗141’。顯影蝕刻製程的流程係接著執行步驟7:透過該蝕刻窗141’，如圖3的(g)圖所示，利用蝕刻技術去除圖案化銅箔11a’未受第二光阻14’所覆蓋之部分。最終，於步驟8之中，在去除第二光阻14’之後，可看到圖案化電阻層12a’有一些區段未受到圖案化銅箔11a’的覆蓋(如圖3的(h)圖所示)，這些部分便會被作為電子線路之中的電阻元件使用。
基於印刷電路板的多年設計經驗，本案發明人係發現美國專利號US5,151,676所揭露的銅箔電阻，係於電阻銅箔基板(RCCL)之顯影蝕刻製程的實務面顯示出以下缺陷：
(1)習知技術主要是將鎳磷化合物電鍍至銅箔基板(Copper clad laminate, CCL)的內層板的銅箔之毛面(Matt side)，將其當成CCL電路板的內埋電阻；然而，電鍍製程所產生的大量高磷電鍍液，反而衍生廢水排放與處理的問題。而因為電鍍所產生的薄膜會沿著銅箔導電體表面成核與成長，因此鍍層的不連續性與高粗糙度皆是對於電性(面電阻)、機械特性(彎折拉伸)與(細)線路良率的不良影響；如圖9所示，使用電鍍製作出來的電阻層12’外觀，其係顯示鍍層不連續且粗糙度非常高。
(2) 以鎳磷化合物製成的內埋式薄膜電阻，其面電阻的規格範圍係介於10歐姆/□至250歐姆/□之間。簡單地說，此內埋式薄膜電阻的面電阻的值無法低於10歐姆。
(3) 利用彎折試驗機以圓軸直徑ø1mm完成對於銅箔電阻1’的彎折測試的過程中，係發現，在銅箔電阻1’被彎折超過40次以後，銅箔11’與電阻層12’之間便開始出現剝離現象，顯示銅箔11’與由鎳磷化合物製成的電阻層12’之間接合性仍有待改善。
(4) 如圖2所示，欲於包含銅箔電阻1’的銅箔電阻基板2’之上製作出電子線路所需的電阻元件，必須對該銅箔電阻基板2’進行至少三次的蝕刻製程。因為製程需求，第一步需將不需要線路的區域的銅箔11’與其底下的電阻層12’(鎳磷化合物)分別使用蝕刻液去除；第二步再使用蝕刻液去除預定電阻區域的銅箔。由於鎳磷化合物的抗蝕銅藥水能力較差，為了避免電阻元件產品有可靠性不佳與為了達到客戶線路尺寸精準度需求，需要經過至少三次的蝕刻作業。作業次數越多就越有品質與良率的問題。
(5) 肇因於銅箔電阻1’的鍍層緻密度與連續性未達完美，以顯影蝕刻技術於該銅箔電阻基板2’製作出電子線路後，該電子線路的線寬/線距通常大於30微米/30微米。
由上述說明可知，如何對現有的銅箔電阻進行結構與/或材料之改良，於是成為目前製造商亟待解決的重大問題。有鑑於此，本案之發明人係極力加以研究發明，而終於研發完成本發明之一種銅箔電阻與具有該銅箔電阻的一種電路板結構。
本發明之主要目的在於提出一種銅箔電阻與具有該銅箔電阻的一種電路板結構。特別地，本發明主要係以鎳、鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金作為電阻層，並以此電阻層與銅箔共組成所述銅箔電阻，且該銅箔電阻係適於與一基板組合成一電路板結構。值得說明的是，濺鍍的合金、金屬、或金屬化合物電阻層具有較佳的鍍層緻密與連續性，因此其面電阻的最低值可小於或等於5歐姆/□。同時，利用濺鍍技術製作的合金金屬、或金屬化合物電阻膜，亦能有效減少工業廢水的產生。更重要的是，欲於包含本發明之銅箔電阻的電路板結構之上製作出電子線路所需的電阻元件，僅需要對該電路板結構進行二次的蝕刻製程。
為了達成上述本發明之主要目的，本案發明人係提供所述銅箔電阻的一實施例，係適於與一基板組合成一電路板結構，且透過顯影蝕刻製程可於該電路板結構之上製作出包含至少一薄膜電阻元件(Film resistor)的一電子線路；該銅箔電阻係包括：    一第一導電金屬層；以及    一第一電阻層，係形成於該第一導電金屬層之上，且係由鎳、鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金所製成；    其中，以相同的一蝕刻液同時對該第一電阻層與該第一導電金屬層進行蝕刻，該第一電阻層與該第一導電金屬層之間的一蝕刻時間比值須大於2。
並且，為了達成上述本發明之主要目的，本案發明人係同時提供所述電路板結構的一實施例，係包括：    一基板；以及    一銅箔電阻，係包括：       一第一導電金屬層；及       一第一電阻層，係形成於該第一導電金屬層之上，係由鎳、鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金所製成；     其中，該銅箔電阻係以該第一電阻層連接至該基板的一表面；     其中，以相同的一蝕刻液同時對該第一電阻層與該第一導電金屬層進行蝕刻，該第一電阻層與該第一導電金屬層之間的一蝕刻時間比值須大於2。
於所述銅箔電阻與所述電路板結構的實施例之中，該基板可為一軟性基板或一硬質基板。
於所述銅箔電阻與所述電路板結構的實施例之中，可進一步包括： 一第二導電金屬層，係連接至該基板的另一表面。
於所述銅箔電阻與所述電路板結構的實施例之中，可進一步包括：     一第二導電金屬層；及     一第二電阻層，係形成於該第二導電金屬層之上，且係由鎳、鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金所製成；     其中，該第二電阻層用以連接至該基板的另一表面。
於所述銅箔電阻與所述電路板結構的實施例之中，該第一導電金屬層與該第二導電金屬層的製程材料可為下列任一者：銀(Ag)、銅(Cu)、金(Au)、鋁(Al)、銀複合物、銅複合物、金複合物、鋁複合物、上述任兩者之複合物、或上述任兩者以上之複合物。
於所述銅箔電阻與所述電路板結構的實施例之中，該鎳金屬化合物可為下列任一者：Ni1-x-z Crx Nz 或N1-x-y Wx Nz ，其中 N為非金屬。
於所述銅箔電阻與所述電路板結構的實施例之中，該鎳基合金可為下列任一者：Ni1-x Crx 、Ni1-x-y Crx My 、N1-x Wx 、或Ni1-x-y Wx My ，其中M為金屬。
於所述銅箔電阻與所述電路板結構的實施例之中，該鎢金屬化合物為W1-x-z Crx Nz ，其中 N為非金屬。
於所述銅箔電阻與所述電路板結構的實施例之中，該鎢基合金為下列任一者：W1-x Crx 或W1-x-y Crx My ，其中M為金屬。
為了能夠更清楚地描述本發明所提出之一種銅箔電阻與具有該銅箔電阻的一種電路板結構，以下將配合圖式，詳盡說明本發明之較佳實施例。
第一實施例
圖4係顯示本發明之一種銅箔電阻的示意性立體圖。本發明之銅箔電阻1係適於與一基板10組合成一電路板結構2，且該基板10可為一軟性基板(例如:PET)或一硬質基板(例如:玻璃纖維板)。圖5即顯示包含本發明之銅箔電阻的電路板結構之第一示意性立體圖。特別地，對包含本發明之銅箔電阻1的電路板結構2施予至少一顯影蝕刻處理之後，係可於該電路板結構2之上製作出包含至少一薄膜電阻元件(Film resistor)的一電子線路。根據本發明之設計，該銅箔電阻1係包括一第一導電金屬層11與一第一電阻層12；其中，第一導電金屬層11的厚度係介於5微米至20微米之間。另一方面，該第一電阻層12係由鎳(Ni)、鉻(Cr)、鎢(W)、鎳金屬化合物(Ni-based compound)、鉻金屬化合物(Cr-based compound)、鎢金屬化合物(W-based compound)、鎳基合金(Ni-based alloy)、鉻基合金(Cr-based alloy)、或鎢基合金(W-based alloy)所製成，並形成於該第一導電金屬層11之上，且該第一電阻層12的厚度係小於1微米。值得注意的是，該銅箔電阻1係以其第一電阻層12連接至該基板10的一表面，藉此方式構成包含本發明之銅箔電阻1的電路板結構2。
常見的第一導電金屬層11為銅箔，且透過濺鍍製程可將所述第一電阻層12形成於該銅箔之上。當然，為了縮短第一電阻層12的製程時間，可採部分濺鍍與部分電鍍的方式完成該第一電阻層12之製作。然而，必須強調的是，濺鍍的第一電阻層12具有較佳的鍍層緻密與連續性。除了銅(Cu)以外，該第一導電金屬層11的製程材料也可以是銀(Ag)、金(Au)、鋁(Al)、銀複合物、銅複合物、金複合物、鋁複合物、上述任兩者之複合物、或上述任兩者以上之複合物。另一方面，第一電阻層12的製程材料為鎳、鉻、鎢、鎳金屬化合物、鎢金屬化合物、鎳基合金、或鎢基合金，其中鎳金屬化合物、鎢金屬化合物、鎳基合金、或鎢基合金之示範性材料係整理於下表(1)之中。 表(1)
Figure 107136228-A0304-0001
其中，x、y、z為原子數百分比，且三者的總合為1。並且，M為金屬，例如: 銅(Cu)、鉬(Mo)、釩(V)、鎢(W)、鐵(Fe)、鋁(Al)、或鈦(Ti)。相對於M，N則為例如硼(B)、碳(C)、氮(N)、氧(O)、或矽(Si)之非金屬。特別說明的是，上述包含鎳、鉻、鎢金屬、鉻金屬化合物、與鉻基合金不再贅述。
需特別說明的是，以相同的一蝕刻液同時對該第一電阻層12與該第一導電金屬層11進行蝕刻，該第一電阻層12與該第一導電金屬層11之間的一蝕刻時間比值必須大於2。因為這樣的特性，只要包含本發明之銅箔電阻1的電路板結構2施予兩次的蝕刻處理，即可於該電路板結構2之上製作出包含至少一薄膜電阻元件(Film resistor)的一電子線路。於下文中，將配合顯影蝕刻製程的分解動作圖予以解說相關原由。圖6係顯示包含本發明之銅箔電阻的電路板結構之顯影蝕刻製程的分解動作圖。如圖6的(a)圖所示，電路板結構2包括基板10與被置於基板10之上的銅箔電阻1，其中該銅箔電阻1包括第一導電金屬層11與第一電阻層12。於此，係以銅箔作為該第一導電金屬層11，並以Ni0.97 Cr0.3 合金作為該第一電阻層12。以相同的蝕刻液蝕刻銅箔與Ni0.97 Cr0.3 合金，兩者所需時間分別為5秒與至少300秒，顯示Ni0.97 Cr0.3 合金與銅箔之間的蝕刻時間比值係至少為60。
如圖6的(a)圖與(b)圖所示，顯影蝕刻製程係於流程上首先執行步驟1與步驟2:塗佈第一光阻PR1於第一導電金屬層11之上，並接著透過曝光顯影的方式於該第一導電金屬層11之上製作出第一圖案化光阻pPR1。繼續地，如圖6的(c)圖所示，顯影蝕刻製程的流程係接著執行步驟3:使用蝕刻液同時去除該第一導電金屬層11與該第一電阻層12未受到第一圖案化光阻pPR1覆蓋之部分。進一步地，如圖6的(d)圖所示，顯影蝕刻製程係於流程上接著執行步驟4:移除第一圖案化光阻 pPR1，而後獲得一圖案化第一導電金屬層11a與一圖案化第一電阻層12a於基板10之上。
接著，製造流程又繼續執行步驟5:接著塗佈第二光阻PR2於圖案化第一導電金屬層11a、圖案化第一電阻層12a、與基板10之上。必須特別說明的是，圖6的(e)圖係以透明材質表示第二光阻PR2，目的在於完整顯示圖案化第一導電金屬層11a與圖案化第一電阻層12a在後續製造流程的變化。並且，圖6的(e)圖特別顯示，第二光阻PR2之上係開設有至少一蝕刻窗EO。顯影蝕刻製程的流程係接著執行步驟6:透過該蝕刻窗EO，利用蝕刻技術去除圖案化第一導電金屬層11a未受第二光阻PR2所覆蓋之部分(如圖6的(f)圖所示)。最終，於步驟7之中，在去除第二光阻PR2之後，可看到圖案化第一電阻層12a有一些區段未受到圖案化第一導電金屬層11a的覆蓋(如圖6的(g)圖所示)，這些部分便會被作為電子線路之中的電阻元件使用。
第二實施例
圖7係顯示包含本發明之銅箔電阻的電路板結構之第二示意性立體圖。比較圖5與圖7可以發現，可進一步地將一第二導電金屬層13連接至該基板10的另一表面，以獲得具有單面銅箔與單面銅箔電阻1的雙面電路板結構(Double layer PCB)。
第三實施例
圖8係顯示包含本發明之銅箔電阻的電路板結構之第三示意性立體圖。比較圖5與圖8可以發現，可進一步地將另一銅箔電阻1a連接至該基板10的另一表面，以獲得具有雙面皆具銅箔電阻的雙面電路板結構(Double layer PCB)。該銅箔電阻1a係包括：一第二導電金屬層13與一第二電阻層14；其中，該第二電阻層14係形成於該第二導電金屬層13之上，且係同樣由鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金製成。並且，該銅箔電阻1a係以其第二電阻層14連接至該基板10的另一表面。
實驗例
為了證實本發明之銅箔電阻1(如圖4所示)的確相較於美國專利號US5,151,676所揭露之銅箔電阻1’(如圖1所示)而顯示出優秀的性質，本案發明人係同時完成如圖4所示之銅箔電阻1與如圖1所示之銅箔電阻1’的樣品之製作。圖9係顯示美國專利號US5,151,676所揭露之銅箔電阻1’的樣品的電子背向散射繞射(Electron back-scattered diffraction, EBSD)的影像圖，且圖10係顯示本發明之銅箔電阻的樣品的EBSD影像圖。相較於習知技術將鎳磷化合物(Ni-P compound)電鍍至銅箔11’的毛面(Matt side)以形成所謂的電阻層12’，本發明係以透過濺鍍技術於一第一導電金屬層11(例如:銅箔)之上形成合金、金屬、或金屬化合物電阻膜(即，第一電阻層12)。並且，由圖9可以得知，因為電鍍所產生的薄膜會沿著銅箔導電體表面成核與成長，因此鍍層的不連續性與高粗糙度皆是對於電性(面電阻)、機械特性(彎折拉伸)與(細)線路良率的不良影響。相反地，由圖10可觀察出，使用濺鍍法製作的Ni0.97 Cr0.3 合金之(第一)電阻層12，其微觀係顯示出連續緻密且表面粗糙度小，適合於可彎折產品與細線路設計。本發明之銅箔電阻1的電阻膜係具有較佳的鍍層緻密性與連續性。
接著對本發明之銅箔電阻1進行彎折測試。圖11係顯示彎折測試的執行流程示意圖。如圖11的(a)圖與(b)圖所示，第一組彎折測試係使用彎折試驗機以圓軸(彎折)直徑ø4mm將銅箔電阻1由0度彎折至90度；接著，如圖11的(b)圖與(c)圖所示，繼續地操作彎折試驗機以圓軸(彎折)直徑ø4mm將銅箔電阻1由90度彎折至180度。整個第一組彎折試驗係重複(a)圖至(c)圖的執行流程共1000次。
請繼續參考圖11。進一步地，如圖11的(a)圖與(b)圖所示，第二組彎折測試係使用彎折試驗機改以圓軸(彎折)直徑ø8mm將銅箔電阻1由0度彎折至90度；接著，如圖11的(b)圖與(c)圖所示，繼續地操作彎折試驗機以圓軸(彎折)直徑ø8mm將銅箔電阻1由90度彎折至180度。整個第二組彎折試驗係重複(a)圖至(c)圖的執行流程共1000次。第一組與第二組彎折試驗的實驗數據係整理於下表(2)之中。 表(2)
Figure 107136228-A0304-0002
由表(2)的彎折測試之實驗數據可以輕易地發現，無論是以彎折直徑ø4mm對本發明之銅箔電阻1進行1000次的彎折或是以彎折直徑ø8mm對本發明之銅箔電阻1進行1000次的彎折，本發明之銅箔電阻1的(第一)電阻層12之量測電阻值皆未改變。因此，測試結果顯示，透過濺鍍技術於第一導電金屬層11(例如:銅箔)之上所形成合金、金屬、或金屬化合物電阻膜(即，第一電阻層12)，其與銅箔之間係具有非常良好的接合性，是以提升了銅箔電阻1的可靠度。
如此，上述係已完整且清楚地說明本發明之一種銅箔電阻與具有該銅箔電阻的一種電路板結構的所有實施例及其結構組成；並且，經由上述可得知本發明係具有下列之優點：
(1)本發明之銅箔電阻1係適於與一基板10組合成一電路板結構2，且對包含本發明之銅箔電阻1的電路板結構2施予至少一顯影蝕刻處理之後，係可於該電路板結構2之上製作出包含至少一薄膜電阻元件(Film resistor)的一電子線路。根據本發明之設計，該銅箔電阻1係包括一第一導電金屬層11與一第一電阻層12；其中，該第一導電金屬層11為銅箔，且該第一電阻層12為透過濺鍍技術而形成於該銅箔之上的合金、金屬、或金屬化合物電阻層膜。
(2)必須強調的是，濺鍍的第一電阻層12具有較佳的鍍層緻密與連續性，因此其面電阻的最低值約為5歐姆/□。同時，利用濺鍍技術製作的合金、金屬、或金屬化合物電阻層膜(第一電阻層12)，亦能有效減少工業廢水的產生。
(3)利用彎折試驗機以圓軸直徑ø4mm完成對於銅箔電阻1的彎折測試的過程中，係發現，在銅箔電阻1被彎折超過1000次以後，銅箔(第一導電金屬層11) 與合金、金屬、或金屬化合物電阻層膜(第一電阻層12)之間才開始出現剝離現象，顯示銅箔與由濺鍍製成的電阻膜之間具有絕佳的接合性。
(4)如圖6所示，欲於包含本發明之銅箔電阻1的電路板結構2之上製作出電子線路所需的電阻元件，僅必須對該電路板結構2進行二次的蝕刻製程。
(5)濺鍍製成的鎳基合金膜具有優秀的鍍層緻密度與連續性，以顯影蝕刻技術於該電路板結構2製作出電子線路後，該電子線路的線寬/線距可以被控制小於10微米/10微米。
必須加以強調的是，上述之詳細說明係針對本發明可行實施例之具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。
＜本發明＞ 1:銅箔電阻 10:基板 2:電路板結構 11:第一導電金屬層 12:第一電阻層 PR1:第一光阻 pPR1:第一圖案化光阻 11a:圖案化第一導電金屬層 12a:圖案化第一電阻層 PR2:第二光阻 EO:蝕刻窗 13:第二導電金屬層 1a:銅箔電阻 14:第二電阻層
＜習知＞ 11’:銅箔 12’:電阻層 1’:銅箔電阻 2’:銅箔電阻基板 10’:基材 13’:第一光阻 13a’:第一圖案化光阻 11a’:圖案化銅箔 12a’:圖案化電阻層 14’:第二光阻 141’:蝕刻窗
圖1係顯示習知的一種銅箔電阻的側面剖視圖； 圖2係顯示電阻銅箔基板的側剖視圖； 圖3係顯示銅箔電阻的顯影蝕刻製程的分解動作圖； 圖4係顯示本發明之一種銅箔電阻的示意性立體圖； 圖5係顯示包含本發明之銅箔電阻的電路板結構之第一示意性立體圖； 圖6係顯示包含本發明之銅箔電阻的電路板結構之顯影蝕刻製程的分解動作圖； 圖7係顯示包含本發明之銅箔電阻的電路板結構之第二示意性立體圖； 圖8係顯示包含本發明之銅箔電阻的電路板結構之第三示意性立體圖； 圖9係顯示美國專利號US5,151,676所揭露之銅箔電阻的樣品的電子背向散射繞射(Electron back-scattered diffraction, EBSD)的影像圖； 圖10係顯示本發明之銅箔電阻的樣品的EBSD影像圖；以及 圖11係顯示彎折測試的執行流程示意圖。
1:銅箔電阻
11:第一導電金屬層
12:第一電阻層

Claims (21)

  1. 一種銅箔電阻，係適於與一基板組合成一電路板結構，且透過顯影蝕刻製程可於該電路板結構之上製作出包含至少一薄膜電阻元件的一電子線路；該銅箔電阻係包括：    一第一導電金屬層；以及    一第一電阻層，係形成於該第一導電金屬層之上，且係由鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金所製成；    其中，以相同的蝕刻液同時對該第一電阻層與該第一導電金屬層進行蝕刻，該第一電阻層與該第一導電金屬層之間的一蝕刻時間比值須大於2。
  2. 申請專利範圍第1項所述之銅箔電阻，其中，該第一導電金屬層的製程材料可為下列任一者：銀(Ag)、銅(Cu)、金(Au)、鋁(Al)、銀複合物、銅複合物、金複合物、鋁複合物、上述任兩者之複合物、或上述任兩者以上之複合物。
  3. 申請專利範圍第1項所述之銅箔電阻，其中，該第一導電金屬層的厚度係介於0.4微米至20微米之間，且該第一電阻層的厚度係小於2微米。
  4. 申請專利範圍第1項所述之銅箔電阻，其中，該第一電阻層係透過濺鍍製程而形成於該第一導電金屬層之上。
  5. 如申請專利範圍第1項所述之銅箔電阻，其中，該鎳基合金可為下列任一者：Ni1-x Crx 、Ni1-x-y Crx My 、N1-x Wx 、或Ni1-x-y Wx My ，其中M為金屬。
  6. 如申請專利範圍第1項所述之銅箔電阻，其中，該鎳金屬化合物可為下列任一者：Ni1-x-z Crx Nz 或N1-x-y Wx Nz ，其中 N為非金屬。
  7. 如申請專利範圍第5項所述之銅箔電阻，其中，該鎢基合金為下列任一者：W1-x Crx 或W1-x-y Crx My ，其中M為金屬。
  8. 如申請專利範圍第6項所述之銅箔電阻，其中，該鎢金屬化合物為W1-x-z Crx Nz ，其中 N為非金屬。
  9. 如申請專利範圍第7項所述之銅箔電阻，其中，M可為下列任一者：銅(Cu)、鉬(Mo)、釩(V)、鎢(W)、鐵(Fe)、鋁(Al)、或鈦(Ti)。
  10. 如申請專利範圍第8項所述之銅箔電阻，其中，N可為下列任一者：硼(B)、碳(C)、氮(N)、氧(O)、或矽(Si)。
  11. 一種電路板結構，係包括：    一基板；以及    一銅箔電阻，係包括：       一第一導電金屬層；及       一第一電阻層，係形成於該第一導電金屬層之上，且係由鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金所製成；     其中，該銅箔電阻係以該第一電阻層連接至該基板的一表面；     其中，以相同的蝕刻液同時對該第一電阻層與該第一導電金屬層進行蝕刻，該第一電阻層與該第一導電金屬層之間的一蝕刻時間比值須大於2。
  12. 申請專利範圍第11項所述之電路板結構，其中，該基板可為一軟性基板或一硬質基板。
  13. 申請專利範圍第11項所述之電路板結構，係更包括：    一第二導電金屬層，係連接至該基板的另一表面。
  14. 申請專利範圍第11項所述之電路板結構，係更包括：    一第二導電金屬層；及    一第二電阻層，係形成於該第二導電金屬層之上，且係由鉻、鎢、鎳金屬化合物、鉻金屬化合物、鎢金屬化合物、鎳基合金、鉻基合金、或鎢基合金所製成；  其中，該第二電阻層用以連接至該基板的另一表面。
  15. 申請專利範圍第13項所述之電路板結構，其中，該第一導電金屬層與該第二導電金屬層的製程材料可為下列任一者：銀(Ag)、銅(Cu)、金(Au)、鋁(Al)、銀複合物、銅複合物、金複合物、鋁複合物、上述任兩者之複合物、或上述任兩者以上之複合物。
  16. 申請專利範圍第13項所述之電路板結構，其中，該第一導電金屬層與該第二導電金屬層的厚度係0.4微米至20微米之間，且該第一電阻層的厚度係小於2微米。
  17. 如申請專利範圍第1項所述之電路板結構，其中，該鎳基合金可為下列任一者：Ni1-x Crx 、Ni1-x-y Crx My 、N1-x Wx 、或Ni1-x-y Wx My ，其中M為金屬。
  18. 如申請專利範圍第1項所述之電路板結構，其中，該鎳金屬化合物可為下列任一者：Ni1-x-z Crx Nz 或N1-x-y Wx Nz ，其中N為非金屬。
  19. 如申請專利範圍第17項所述之電路板結構，其中，該鎢基合金為下列任一者：W1-x Crx 或W1-x-y Crx My ，其中M為金屬。
  20. 如申請專利範圍第18項所述之電路板結構，其中，該鎢金屬化合物為W1-x-z Crx Nz ，其中N為非金屬。
  21. 如申請專利範圍第19項所述之電路板結構，其中，M可為下列任一者：銅(Cu)、鉬(Mo)、釩(V)、鎢(W)、鐵(Fe)、鋁(Al)、或鈦(Ti)，且N可為下列任一者：硼(B)、碳(C)、氮(N)、氧(O)、或矽(Si)。
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