TW202015028A - 陣列基板柵極驅動電路、薄膜電晶體及顯示裝置 - Google Patents

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Abstract

本發明公開一種陣列基板柵極驅動電路（1），包括若干薄膜電晶體（T1），至少一個薄膜電晶體（T1）的柵極的位置增加了背柵（10），每一增加了背柵（10）的薄膜電晶體（T1）的背柵（10）用於接入補償電壓，以補償薄膜電晶體（T1）的閾值電壓漂移。本申請還公開一種薄膜電晶體（T1）及顯示裝置（100）。通過在至少一個薄膜電晶體（T1）的柵極的位置增加背柵（10）這一結構，並通過背柵（10）去獲得補償電壓，可有效從源頭上消除薄膜電晶體（T1）的電壓漂移現象，保證了陣列基板柵極驅動電路（1）的正常工作。

Description

陣列基板柵極驅動電路、薄膜電晶體及顯示裝置
本發明涉及一種顯示技術及結構，尤其涉及一種用於顯示驅動的薄膜電晶體、具有薄膜電晶體的柵極驅動電路及顯示裝置。
GOA（Gate driver on array，陣列基板柵極驅動電路)電路廣泛應用於LCD和AMOLED等類型的顯示裝置中，它是顯示裝置的關鍵部分，用於向像素矩陣提供掃描脈衝信號。通常，為了保證GOA電路正常工作，組成GOA的薄膜電晶體(TFT)需要具有足夠大的導通電流和足夠小的漏電流。當薄膜電晶體閾值電壓過小時，漏電流增加會導致GOA電路內部的節點誤放電，造成GOA電路誤動作，最終引起螢幕失效。當薄膜電晶體閾值電壓過大時，電晶體無法正常開啟，也會造成GOA電路誤動作，最終引起螢幕失效。由於製造薄膜電晶體的材料和工藝限制，不同批次或是同一批次不同基板上的薄膜電晶體的閾值電壓往往出現系統性的整體漂移，另外，隨著使用時間和次數的增加，當顯示裝置的螢幕老化時，薄膜電晶體的閾值電壓也會發生漂移。通常，如果閾值電壓整體偏向負值，漏電流的增加會引起GOA誤動作，如果閾值電壓整體偏向正值，電晶體無法開啟也會引起GOA誤動作。因此，當薄膜電晶體的閾值電壓漂移後對其進行補償，減少閾值電壓漂移對GOA電路的影響，對於改進顯示幕的顯示效果、延長顯示幕的壽命具有重要意義。
有鑒於此，本發明實施例公開一種陣列基板柵極驅動電路、薄膜電晶體及顯示裝置，用於對薄膜電晶體產生的閾值電壓漂移進行校正。
本發明實施例公開一種陣列基板柵極驅動電路，所述陣列基板柵極驅動電路包括若干薄膜電晶體，至少一個薄膜電晶體的柵極的位置增加了背柵，每一增加了背柵的薄膜電晶體的背柵用於接入補償電壓，以補償所述薄膜電晶體的閾值電壓漂移。
本發明實施例還公開一種薄膜電晶體，所述薄膜電晶體的柵極的位置增加了背柵，所述背柵用於接入補償電壓，以補償所述薄膜電晶體的閾值電壓漂移。
本發明實施例還公開一種顯示裝置，所述顯示裝置包括電壓輸出電路陣列基板柵極驅動電路，所述陣列基板柵極驅動電路包括若干薄膜電晶體，至少一個薄膜電晶體的柵極的位置增加了背柵，每一增加了背柵的薄膜電晶體的背柵用於作為補償電壓接入端而接入補償電壓，以補償所述薄膜電晶體的閾值電壓漂移。其中，所述電壓輸出電路包括至少一個直流電壓端，每一直流電壓端用於與相應的增加了背柵的薄膜電晶體的背柵電連接，以為所述薄膜電晶體的背柵提供相應的補償電壓。
本申請的薄膜電晶體、陣列基板柵極驅動電路及顯示裝置，通過在陣列基板柵極驅動電路中的至少一個薄膜電晶體的柵極的位置增加背柵這一結構，並通過背柵去獲得補償電壓，可有效從源頭上消除薄膜電晶體的電壓漂移現象，保證了陣列基板柵極驅動電路的正常工作。
下麵將結合本發明實施例中的圖式，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，所屬技術領域中具有通常知識者在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
請一併參閱圖1，為本發明一實施例中的GOA（Gate driver on array，陣列基板柵極驅動電路)電路1的結構框圖。如圖1所示，所述GOA電路1包括若干薄膜電晶體T1，其中，至少一個薄膜電晶體T1的柵極的位置增加了背柵10。每一增加了背柵10的薄膜電晶體T1的背柵10用於作為補償電壓接入端而用於接入補償電壓，以對所述薄膜電晶體T1的閾值電壓漂移進行補償。即，對薄膜電晶體T1的閾值電壓進行補償校正，而消除閾值電壓漂移。
本申請中，通過在GOA電路中的至少一個薄膜電晶體T1的柵極的位置增加背柵10這一結構，並通過背柵10去獲得補償電壓，可有效從源頭上消除薄膜電晶體T1的電壓漂移現象，保證了GOA電路的正常工作。
如圖1所示，所述GOA電路1包括用於決定驅動能力的輸出薄膜電晶體12，即，所述GOA電路1包括的若干薄膜電晶體T1中包括輸出薄膜電晶體12。在一些實施例中，增加了背柵10的薄膜電晶體T1可包括GOA電路1中用於決定驅動能力的輸出薄膜電晶體12之外的所有或部分的薄膜電晶體T1。
在一些實施例中，增加了背柵10的薄膜電晶體T1可為從GOA電路1中的用於決定驅動能力的輸出薄膜電晶體12之外的薄膜電晶體T1中根據預設標準而選擇出來的薄膜電晶體T1，即，本申請中，為在從GOA電路1中的用於決定驅動能力的輸出薄膜電晶體12之外的薄膜電晶體T1中根據預設標準選擇出來的薄膜電晶體T1中增加背柵10這一結構。
在一些實施例中，所述預設標準可包括GOA電路中容易引起誤動作的、僅起控制作用的、尺寸較小等標準中的至少一個。所述增加了背柵10的薄膜電晶體T1為滿足容易引起誤動作的、僅起控制作用的、尺寸較小等標準中的至少一個的薄膜電晶體T1。較佳的，所述增加了背柵10的薄膜電晶體T1為同時滿足容易引起誤動作的、僅起控制作用的、尺寸較小等標準的薄膜電晶體T1。
從而，由於背柵10的引入具有選擇性，僅在容易引起誤動作的、僅起控制作用的、尺寸較小的薄膜電晶體T1中增加背柵10，而尺寸最大的、決定驅動能力的輸出薄膜電晶體並不引入背柵，因此整體功耗的增加十分有限，不會導致功耗的明顯增加，且實際使用中，可以隨著薄膜電晶體T1的老化，根據薄膜電晶體T1的實際電壓漂移而逐漸調整背柵10所接入的補償電壓，以同時達到優化驅動效果、延長使用壽命的目的。
在一些實施例中，如圖1所示，每一增加了背柵10的薄膜電晶體T1的背柵10分別連接至一相應的直流電壓端2，從直流電壓端2獲得所述補償電壓。其中，直流電壓端2輸出的補償電壓可根據對應的薄膜電晶體T1的閾值電壓漂移值來確定，例如，閾值電壓漂移值為負值，則輸出絕對值相同的負值補償電壓，如果閾值電壓漂移值為正值，則輸出絕對值相同的正值補償電壓。其中，直流電壓端2的具體介紹將在後面結合圖4和圖5所示的顯示裝置100進行說明。
進一步的，如圖1所示，所述GOA電路1具體包括前級輸入電路11、輸出薄膜電晶體12、第一下拉電路13、第二下拉電路14以及下拉抑制電路15。
其中，前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中均包括有至少一個薄膜電晶體T1，所述增加了背柵10的薄膜電晶體T1可包括前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中至少一個電路中的部分或全部薄膜電晶體T1。
其中，所述增加了背柵10的薄膜電晶體T1包括前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中至少一個電路中的部分或全部薄膜電晶體T1指的是：前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中的至少一個電路中有薄膜電晶體T1增加了背柵10這一結構，由於，每一個電路可能包括一個或多個薄膜電晶體T1，則，對於具有增加了背柵10的薄膜電晶體T1的電路而言，可以是所述電路包括的所有薄膜電晶體T1均增加了背柵10，也可以是所述電路包括的部分薄膜電晶體T1增加了背柵10。
例如，僅在前級輸入電路11、第一下拉電路13、第二下拉電路14中的每一個電路中的部分或全部薄膜電晶體T1增加背柵10這一結構，也可僅在前級輸入電路11、下拉抑制電路15中的每一個電路中的部分或全部薄膜電晶體T1中增加背柵10這一結構，也可在前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中的每一個電路中的部分或全部薄膜電晶體T1中增加背柵10這一結構。
如圖1示，所述前級輸入電路11可包括薄膜電晶體T11和T12，第一下拉電路13包括薄膜電晶體T13、T14、第二下拉電路14包括薄膜電晶體T15，下拉抑制電路15包括薄膜電晶體T16。
在一些實施例中，所述前級輸入電路11中的薄膜電晶體T11和T12中的一個增加了背柵10，第一下拉電路13中的薄膜電晶體T13、T14中的一個增加了背柵10，第二下拉電路14中的薄膜電晶體T15以及下拉抑制電路15中的薄膜電晶體T16也增加了背柵10。
從而，由於前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中的部分或全部薄膜電晶體T1為滿足容易引起誤動作的、僅起控制作用的、尺寸較小等標準的薄膜電晶體T1，通過在前級輸入電路11、第一下拉電路13、第二下拉電路14以及下拉抑制電路15中至少一個電路中的部分或全部薄膜電晶體T1中增加背柵10，可有效對相應的薄膜電晶體T1的電壓漂移進行補償，且不會導致功耗的明顯增加。
請一併參閱圖2，為GOA電路1的電路結構圖。為了更好地說明如何選擇哪些薄膜電晶體T1進行背柵10的增加，以下將結合圖2進行說明，其中，圖2更具體的為薄膜電晶體T1未增加背柵10時的GOA電路1的電路結構圖。如圖2所示，所述GOA電路1還包括上拉控制節點PU、自舉電容C1、保持電容C2以及下拉控制節點PD，所述前級輸入電路11的薄膜電晶體T11電連接於一使能端EN與上拉控制節點PU之間，所述第一下拉電路13的薄膜電晶體T13電連接於上拉控制節點PU和低電勢端Vgl之間。所述第一下拉電路13的薄膜電晶體T13和第二下拉電路14的薄膜電晶體T15的柵極相互連接，且薄膜電晶體T13和薄膜電晶體T15的連接節點構成下拉控制節點PD。所述下拉抑制電路15的薄膜電晶體T16電連接於所述下拉控制節點PD和低電勢端Vgl之間。
所述前級輸入電路11的薄膜電晶體T12和第一下拉電路13的薄膜電晶體T14串聯於高電勢端Vgh和所述低電勢端Vgl之間，所述薄膜電晶體T12和薄膜電晶體T14的連接節點還與所述下拉控制節點PD電連接。所述前級輸入電路11的薄膜電晶體T12的柵極與時鐘重置端Clkrst電連接，第一下拉電路13的薄膜電晶體T14的柵極與下拉重置端PDrst電連接。
所述輸出薄膜電晶體12電連接於一時鐘信號端Clkb與GOA電路1的輸出端O1之間，所述輸出薄膜電晶體12的柵極與所述上拉控制節點PU電連接。其中，前級輸入電路11的薄膜電晶體T11的柵極和源極均電連接於所述使能端EN，所述下拉抑制電路15的薄膜電晶體T16的柵極也電連接於所述使能端EN。所述自舉電容C1電連接於上拉控制節點PU與輸出端O1之間。所述保持電容C2與薄膜電晶體T16並聯於下拉控制節點PD和地勢點Vgl之間。
其中，本申請中，上述薄膜電晶體T1以N溝道型薄膜電晶體為例進行說明。在GOA電路1的預充電階段，正常動作為使能端EN輸出高電平使能信號，而導通前級輸入電路11的薄膜電晶體T11，從而，高電平使能信號通過導通的薄膜電晶體T11對上拉控制節點PU充電，而將上拉控制節點PU的電壓充高，同時使能端EN輸出的高電平使能信號還導通下拉抑制電路15的薄膜電晶體T16，此時，導通的薄膜電晶體T16對下拉控制節點PD進行放電。隨著上拉控制節點PU的電壓充高達到輸出薄膜電晶體12的閾值電壓，則會使得輸出薄膜電晶體12導通，此時，導通的輸出薄膜電晶體12處於允許時鐘信號端Clkb輸出的掃描信號輸出的準備狀態。
此時，如果薄膜電晶體T12和T13由於閾值電壓發生負向漂移，則會導致閾值電壓過低，而導致誤開啟，則會形成對上拉控制節點PU的放電通路，而導致對上拉控制節點PU的預充電失敗，而無法導通所述輸出薄膜電晶體12，則GOA電路1在下一個週期就不能正常輸出掃描脈衝，而導致工作異常。
而在上拉控制節點PU重置的階段，正常動作為時鐘重置端Clkrst輸出時鐘重置信號而控制薄膜電晶體T12導通，此時，高電勢端Vgh提供的電壓通過導通的薄膜電晶體T12對下拉控制節點PD充電，而逐漸抬高下拉控制節點PD的電壓，當下拉控制節點PD的電壓升高到大於或等於薄膜電晶體T1的閾值電壓時，則會導通薄膜電晶體T13和T15，此時啟動關閉機制，上拉控制節點PU將通過導通的薄膜電晶體T13放電，而重置為低電平，此時將無法導通輸出薄膜電晶體12，而使得輸出薄膜電晶體12關閉，同時導通的薄膜電晶體T15則將輸出端O1保持為低電平。
在這個階段，如果下拉抑制電路15的薄膜電晶體T16由於發生負向漂移而導致閾值電壓過低，則會導致下拉抑制電路15的薄膜電晶體T16可能會一定程度導通，造成下拉控制節點PD漏電，而無法升高到能夠導通薄膜電晶體T13和T15的電壓，而無法導通薄膜電晶體T13和T15，則會導致上拉控制節點PU放電失敗，而造成GOA電路1在下一個時鐘週期被誤觸發。
而在保持階段，正常動作為通過保持電容C2保持下拉控制節點PD為高電平，同時，導通的薄膜電晶體T15通過將輸出端O1與低電勢端Vgl電連接，而將輸出端O1的電壓保持在低電平，同樣的，導通的薄膜電晶體T13通過將上拉控制節點PU與低電勢端Vgl電連接，而將上拉控制節點PU的電壓保持在低電平。
在此階段，如果下拉抑制電路15的薄膜電晶體T16由於發生負向漂移而導致閾值電壓過低，則會導致下拉抑制電路15的薄膜電晶體T16可能會一定程度導通，造成下拉控制節點PD漏電，而無法升高到能夠導通薄膜電晶體T13和T15的電壓，而無法導通薄膜電晶體T13和T15，則同樣無法實現上述的保持動作。同時，如果前級輸入電路11的薄膜電晶體T11由於發生負向漂移而導致閾值電壓過低，則薄膜電晶體T11可能會一定程度導通，而使得上拉控制節點PU獲得額外電壓提升，會造成GOA電路在下一個時鐘週期誤觸發。
因此，由上可見，前級輸入電路11的薄膜電晶體T11、薄膜電晶體T12、第一下拉電路13的薄膜電晶體T13、下拉抑制電路15的薄膜電晶體T16發生閾值電壓漂移時，則會導致GOA電路1無法正常工作。
因此，在一些實施例中，所述加入了背柵10的薄膜電晶體T1包括前級輸入電路11的薄膜電晶體T11、薄膜電晶體T12、第一下拉電路13的薄膜電晶體T13以及下拉抑制電路15的薄膜電晶體T16。
在一些情況中，第二下拉電路14的薄膜電晶體T15發生閾值電壓漂移，例如閾值電壓過低，同樣會導致對輸出端OUT的誤放電。
因此，在一些實施例中，所述加入了背柵10的薄膜電晶體T1包括前級輸入電路11的薄膜電晶體T11、薄膜電晶體T12、第一下拉電路13的薄膜電晶體T13、第二下拉電路14的薄膜電晶體T15以及下拉抑制電路15的薄膜電晶體T16。
顯然，在一些實施例中，第一下拉電路14中的薄膜電晶體T14發生閾值電壓漂移，例如閾值電壓過低，同樣會導致對下拉控制節點PD的誤放電。因此，在一些實施例中，所述加入了背柵10的薄膜電晶體T1包括前級輸入電路11的薄膜電晶體T11、薄膜電晶體T12、第一下拉電路13的薄膜電晶體T13、薄膜電晶體T14、第二下拉電路14的薄膜電晶體T15以及下拉抑制電路15的薄膜電晶體T16。
因此，本申請中，通過選擇性地在輸出薄膜電晶體12之外的薄膜電晶體T1中增加背柵10這一結構去接入補償電壓，可有效避免該些薄膜電晶體T1發生閾值電壓偏移，從而能夠有效避免GOA電路1工作異常。
其中，所述高電勢端Vgh提供的可為+5V等高電平電壓，所述低電勢端Vgl提供的可為0V等低電平電壓。
請參閱圖3，為增加了背柵10的薄膜電晶體T1的結構示意圖。如圖3所示，所述薄膜電晶體T1包括頂柵21、溝道層22、源極23以及漏極24，所述頂柵21與溝道層22層疊設置，源極23以及漏極24設置於溝道層22的兩側，通過溝道層22電連接，所述溝道層22的電阻受所述頂柵21控制，所述背柵10設置於溝道層22的遠離頂柵21的另一面。
所述背柵10與頂柵21共同構成了薄膜電晶體T1的柵極。從而，通過背柵10接入補償電壓，可以將薄膜電晶體T1產生的閾值電壓漂移補償回來。
例如，如果某一個薄膜電晶體T1的閾值電壓漂移了+2V，那麼可以通過對背柵10施加一定的補償電壓，將閾值電壓調回來。以薄膜電晶體T1為N溝道型電晶體為例，如果閾值電壓向正向漂移，即比正常值增大，則可對背柵10施加正電壓，而降低導通所述薄膜電晶體T1所需的閾值電壓，抵消所述正向漂移。如果閾值電壓為負向漂移，即，比正常值要小，則可對背柵10施加負電壓，而增大導通所述薄膜電晶體T1所需的閾值電壓，抵消所述負向漂移。從而，可通過對背柵10施加補償電壓而實現閾值電壓的補償和校正。
如圖3所示，所述薄膜電晶體T1還包括位於溝道層22和頂柵21之間的頂柵氧化層25、覆蓋頂柵21、源極23以及漏極24的介質隔離層26、與源極23、漏極24電連接的金屬導線27、位於溝道層22和背柵10之間的背柵氧化層28等。
在一些實施例中，所述頂柵21和背柵10等均為金屬電極片。
在一些實施例中，所述薄膜電晶體T1通過圖案化成型工藝而形成所包括頂柵21、背柵10、溝道層22、源極23以及漏極24等部分。
所述背柵10也可為通過塗布形成的導電金屬層。
請參閱圖4，為顯示裝置100的結構框圖。如圖4所示，顯示裝置100包括前述的GOA電路1、電壓輸出電路3以及漂移偵測電路4。其中，所述電壓輸出電路3包括至少一個直流電壓端2。所述至少一個直流電壓端2的數量與GOA電路1中增加了背柵10的薄膜電晶體T1的數量相同，每一直流電壓端2與一相應的薄膜電晶體T1的背柵10電連接。
所述漂移偵測電路4用於偵測GOA電路1中的增加了背柵10的薄膜電晶體T1的閾值電壓漂移值，所述電壓輸出電路3用於根據漂移偵測電路4偵測的每個增加了背柵10的薄膜電晶體T1的閾值電壓漂移值，控制相應的直流電壓端2輸出相應的補償電壓，從而對相應的薄膜電晶體T1的閾值電壓漂移進行補償和校準。
其中，所述漂移偵測電路4可包括若干可偵測薄膜電晶體T1的偵測單元，例如，在一些情況下，薄膜電晶體T1的閾值電壓漂移值與薄膜電晶體T1的某些參數，例如溫度具有一定關係，通過在每個增加了背柵10的薄膜電晶體T1處設置一個可偵測相應參數，例如可偵測溫度的溫度感測器，來偵測薄膜電晶體T1的溫度等參數，而可根據溫度等參數得出相應的薄膜電晶體T1的閾值電壓漂移值。
在一些實施例中，本申請中，各個增加了背柵10的薄膜電晶體T1的閾值電壓漂移值也可通過仿真軟體仿真得出，例如根據仿真軟體得出使用時長與閾值電壓漂移值的對應關係，從而，電壓輸出電路3可隨著使用時長的增加，而相應得出對應的閾值電壓漂移值，並控制輸出相應的補償電壓即可。
顯然，所述漂移偵測電路4還可為其他任意的可以偵測薄膜電晶體T1的閾值電壓漂移值的電路。
其中，所述電壓輸出電路3可為電源管理晶片，可控制不同的直流電壓端2根據需要輸出不同的電壓，從而為各個增加了背柵10的薄膜電晶體T1提供相適配的補償電壓，而對每個薄膜電晶體T1的閾值電壓漂移值進行針對性的補償。
請參閱圖5，為顯示裝置100的平面示意圖。如圖5所示，顯示裝置100還包括若干呈陣列分佈的像素單元5，例如包括N行*M列個像素單元5，其中，N和M為大於1的自然數。其中，所述顯示裝置100包括的GOA電路1的數量為多個，且GOA電路1的數量與像素單元5的行數相同，例如為N個，每個GOA電路1與對應的一行像素單元5連接，用於對同一行像素單元5提供掃描信號。
其中，每個GOA電路1中相同位置處的薄膜電晶體T1中增加了背柵10，即，每個GOA電路1中增加了背柵10的薄膜電晶體T1在GOA電路1中的位置相同。例如，如前所述的，每個GOA電路1中的前級輸入電路11的薄膜電晶體T11、薄膜電晶體T12、第一下拉電路13的薄膜電晶體T13、第二下拉電路14的薄膜電晶體T15以及下拉抑制電路15的薄膜電晶體T16中增加背柵10。
在一些實施例中，所有GOA電路1中相同位置處的薄膜電晶體T1的背柵10連接至同一個直流電壓端2，而從同一個直流電壓端2接收相同的補償電壓進行閾值電壓漂移的補償。這是由於，每個GOA電路的功能相同（都是產生一個掃描信號）、電路結構相同、使用頻率相同，因此這些GOA電路的老化速率一致：需要得到的補償也一致。因此可以把它們的背柵10連接到同一個直流電壓端2上，統一補償。
其中，本申請中，所述GOA電路1中的薄膜電晶體T1的背柵10可通過導線、FPC（柔性電路板）等方式連接至對應的直流電壓端。
其中，所述若干GOA電路1可佈設於顯示裝置100的非顯示區，也可佈設於顯示裝置100的若干像素單元5的下方，即佈設於顯示區域。
其中，所述顯示裝置100為包括AMOLED（Active Matrix Organic Light Emitting Diode；主動矩陣式有機發光二極體）、LCD（liquid crystal display，液晶顯示幕）等類型在內的顯示幕、顯示面板，或者，可為包括具有相應顯示幕、顯示面板的手機、平板電腦、照相機等在內的電子裝置。
以上所述實施例僅表達了本發明的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對本發明專利範圍的限制。應當指出的是，對於所屬技術領域中具有通常知識者來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬於本發明的保護範圍。因此，本發明專利的保護範圍應以所附申請專利範圍為准。
1:GOA電路 10:背柵 11:前級輸入電路 12:輸出薄膜電晶體 13:第一下拉電路13 14:第二下拉電路14 15:下拉抑制電路 T11~T16:薄膜電晶體 2:直流電壓端 Vgl:低電勢端 Vgh:Vgh Clkb:時鐘信號端 O1:輸出端 PU:上拉控制節點 PD:下拉控制節點 PDrs:下拉重置端 Clkrst:時鐘重置端 21:頂柵 22:溝道層 24:漏極 25:頂柵氧化層 26:介質隔離層 27:金屬導線 28:背柵氧化層 21、源極23以及漏極 3:電壓輸出電路 4:漂移偵測電路 5:像素單元 100:顯示裝置
為了更清楚地說明本發明實施例中的技術方案，下麵將對實施例中所需要使用的圖式作簡單地介紹，顯而易見地，下麵描述中的圖式僅僅是本發明的一些實施例，對於所屬技術領域中具有通常知識者來講，在不付出創造性勞動性的前提下，還可以根據這些圖式獲得其他的圖式。
圖1為本申請一實施例中的陣列基板柵極驅動電路的結構框圖。
圖2為本申請一實施例中的陣列基板柵極驅動電路的電路結構示意圖。
圖3為本申請另一實施例中的增加了背柵的薄膜電晶體的結構示意圖。
圖4為本申請一實施例中的顯示裝置的結構框圖。
圖5為本申請一實施例中的顯示裝置的平面示意圖。
1:GOA電路
10:背柵
11:前級輸入電路
12:輸出薄膜電晶體
13:第一下拉電路13
14:第二下拉電路14
15:下拉抑制電路
T11~T16:薄膜電晶體
2:直流電壓端
Vgl:低電勢端
Clkb:時鐘信號端
O1:輸出端
PU:上拉控制節點
PD:下拉控制節點

Claims (20)

  1. 一種陣列基板柵極驅動電路，其中，所述陣列基板柵極驅動電路包括若干薄膜電晶體，至少一個薄膜電晶體的柵極的位置增加了背柵，每一增加了背柵的薄膜電晶體的背柵用於接入補償電壓，以補償所述薄膜電晶體的閾值電壓漂移。
  2. 如申請專利範圍第1項所述的陣列基板柵極驅動電路，其中，所述若干薄膜電晶體包括輸出薄膜電晶體，所述增加了背柵的薄膜電晶體包括陣列基板柵極驅動電路中的輸出薄膜電晶體之外的所有或部分的薄膜電晶體。
  3. 如申請專利範圍第2項所述的陣列基板柵極驅動電路，其中，所述增加了背柵的薄膜電晶體為從陣列基板柵極驅動電路中的輸出薄膜電晶體之外的薄膜電晶體中根據預設標準而選擇出來的薄膜電晶體。
  4. 如申請專利範圍第2項所述的陣列基板柵極驅動電路，其中，所述陣列基板柵極驅動電路包括前級輸入電路、第一下拉電路、第二下拉電路以及下拉抑制電路，所述增加了背柵的薄膜電晶體包括前級輸入電路、第一下拉電路、第二下拉電路以及下拉抑制電路中至少一個電路中的部分或全部薄膜電晶體。
  5. 如申請專利範圍第1項所述的陣列基板柵極驅動電路，其中，所述背柵為金屬電極片。
  6. 如申請專利範圍第1-5任一項所述的陣列基板柵極驅動電路，其中，所述薄膜電晶體包括頂柵、溝道層、源極以及漏極，所述頂柵與溝道層層疊設置，源極以及漏極設置於溝道層的兩側並通過溝道層電連接，所述溝道層的電阻受所述頂柵控制，所述背柵設置於溝道層的遠離頂柵的另一面。
  7. 如申請專利範圍第6項所述的陣列基板柵極驅動電路，其中，所述背柵與頂柵共同構成了薄膜電晶體的柵極。
  8. 如申請專利範圍第6項所述的陣列基板柵極驅動電路，其中，所述薄膜電晶體還包括位於溝道層和頂柵之間的頂柵氧化層、覆蓋頂柵、源極以及漏極的介質隔離層、與源極、漏極電連接的金屬導線、位於溝道層和背柵之間的背柵氧化層。
  9. 一種薄膜電晶體，其中，所述薄膜電晶體的柵極的位置增加了背柵，所述背柵用於接入補償電壓，以補償所述薄膜電晶體的閾值電壓漂移。
  10. 如申請專利範圍第9項所述的薄膜電晶體，其中，所述背柵為金屬電極片。
  11. 如申請專利範圍第9-10任一項所述的薄膜電晶體，其中，所述薄膜電晶體包括頂柵、溝道層、源極以及漏極，所述頂柵與溝道層層疊設置，源極以及漏極設置於溝道層的兩側並通過溝道層電連接，所述溝道層的電阻受所述頂柵控制，所述背柵設置於溝道層的遠離頂柵的另一面。
  12. 如申請專利範圍第11項所述的薄膜電晶體，其中，所述背柵與頂柵共同構成了薄膜電晶體的柵極。
  13. 如申請專利範圍第11項所述的薄膜電晶體，其中，所述薄膜電晶體還包括位於溝道層和頂柵之間的頂柵氧化層、覆蓋頂柵、源極以及漏極的介質隔離層、與源極、漏極電連接的金屬導線、位於溝道層和背柵之間的背柵氧化層。
  14. 一種顯示裝置，其中，所述顯示裝置包括電壓輸出電路以及如申請專利範圍第1-8任一項所述的陣列基板柵極驅動電路，所述電壓輸出電路包括至少一個直流電壓端，每一直流電壓端用於與相應的增加了背柵的薄膜電晶體的背柵電連接，以為所述薄膜電晶體的背柵提供相應的補償電壓。
  15. 如申請專利範圍第14項所述的顯示裝置，其中，所述顯示裝置還包括漂移偵測電路，用於偵測陣列基板柵極驅動電路中的增加了背柵的薄膜電晶體的閾值電壓漂移值，所述電壓輸出電路用於根據漂移偵測電路偵測的每個增加了背柵的薄膜電晶體的閾值電壓漂移值控制相應的直流電壓端輸出相應的補償電壓，從而對相應的薄膜電晶體的閾值電壓漂移進行補償和校準。
  16. 如申請專利範圍第15項所述的顯示裝置，其中，所述電壓輸出電路為電源管理晶片，用於控制不同的直流電壓端根據需要輸出不同的電壓，以為各個增加了背柵的薄膜電晶體提供相適配的補償電壓，而對每個薄膜電晶體的閾值電壓漂移值進行針對性的補償。
  17. 如申請專利範圍第14項所述的顯示裝置，其中，所述顯示裝置還包括若干呈陣列分佈的像素單元，所述顯示裝置包括的陣列基板柵極驅動電路的數量為多個，且陣列基板柵極驅動電路的數量與像素單元的行數相同，每個陣列基板柵極驅動電路與對應的一行像素單元接，用於對同一行像素單元提供掃描信號，其中，每個陣列基板柵極驅動電路中增加了背柵的薄膜電晶體在陣列基板柵極驅動電路中的位置相同。
  18. 如申請專利範圍第17項所述的顯示裝置，其中，所有陣列基板柵極驅動電路中相同位置處的薄膜電晶體的背柵連接至同一個直流電壓端，而從同一個直流電壓端接收相同的補償電壓進行閾值電壓漂移的補償。
  19. 如申請專利範圍第17項所述的顯示裝置，其中，所述陣列基板柵極驅動電路中的薄膜電晶體的背柵通過導線或FPC連接至對應的直流電壓端。
  20. 如申請專利範圍第14項所述的顯示裝置，其中，所述顯示裝置為包括AMOLED和LCD類型在內的顯示幕、顯示面板，或者，為具有相應顯示幕、顯示面板的包括手機、平板電腦、照相機在內的電子裝置。
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