TW202013498A - 半導體蝕刻方法 - Google Patents

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Abstract

本發明揭露一種蝕刻進入垂直腔面發射雷射(VCSEL)半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料。該方法包含放置具有該半導體結構於其上的基底在電漿處理腔室中的支撐桌上，該半導體結構承載圖案化遮罩在該半導體結構的遠離該支撐桌的表面上。該方法也包括下列程序步驟：建立通過該電漿處理腔室的蝕刻氣體混合物的流動、以及產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓至該支撐桌；藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；其中，大於90%的該蝕刻氣體混合物是由四氯化矽(SiCl4)和氮(N2)的混合物組成。

Description

半導體蝕刻方法
本發明是關於用來蝕刻垂直腔面發射雷射(vertical cavity surface emitting laser；VSCEL)、發光二極體(LED)和光二極體半導體結構的方法，特別地是電漿蝕刻方法。這些半導體結構的各者是光電子裝置的範例。本發明的方法特別地適合用來蝕刻溝槽進入形成上方記載的種類的光電子裝置的半導體結構中的不同材料的多重磊晶層中。
許多半導體裝置包含使用已知技術沉積在基底上的不同半導體材料(典型地III-V及/或II-VI材料)的堆疊。舉例來說，VCSEL結構可由具有在相同磊晶堆疊中生長的光局限鏡(light-confining mirror)的III-V異質接面半導體結構所組成。為了定義該裝置，藉由蝕刻一個或更多個溝槽進入繞著將被用作主動區域的堆疊內，以形成台面形狀(mesa shape)。已知用於蝕刻的各種方法，並且US-A-5034092揭露了一個範例，其描述利用主要是四氯化矽(SiCl4)和三氯化硼(BCl3)的蝕刻氣體混合物以蝕刻遮蔽的VCSEL結構的反應式離子蝕刻系統。此蝕刻氣體混合物據說是達成慢可控制蝕刻速率和更非等向性(方向性的)蝕刻，咸信這是由於沉積矽及/或硼化合物在溝槽的側壁上的側壁保護(鈍化)所引發的。另一個範例蝕刻方法揭露在「Advanced selective dry etching of GaAs/AlGaAs in high density inductively coupled plasmas」，作者為JW Lee等，J.Vac.Sci.Technol.A18(4)，Jul/Aug 2000，第1220至1224頁。在此案例中，包含三氯化硼(BCl3)、六氟化硫(SF6)、氮(N2)和氦(He)的蝕刻氣體混合物是用來使用圖案化光阻遮罩蝕刻砷化鎵(GaAs)(選擇地在AlGaAs上方)。經發現添加氮和氦顯著地改進表面形態，但也降低蝕刻速率。該等作者假定氮的出現會藉由與光阻遮罩反應以生產沉積在側壁上和其它地方的有機聚合物化合物，而增加側壁鈍化(以及因此該蝕刻的非等向性)。
持續地尋求改進的蝕刻技術。
本發明的第一態樣提供一種蝕刻進入VCSEL半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料，該方法包含：
放置具有該半導體結構於其上的基底於電漿處理腔室(processing chamber)中的支撐桌上，該半導體結構承載圖案化遮罩在該半導體結構的遠離該支撐桌的表面上；以及下列程序步驟：
建立通過該電漿處理腔室的蝕刻氣體混合物的流動；以及
產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓(bias voltage)至該支撐桌；
藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；
其中，大於90%的該蝕刻氣體混合物由四氯化矽(SiCl4)和氮(N2)的混合物組成。
本發明的第二態樣提供一種蝕刻進入LED半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料，該方法包含：
放置具有該半導體結構於其上的基底於電漿處理腔室中的支撐桌上，該半導體結構承載圖案化遮罩在該半導體結構的遠離該支撐桌的表面上；以及下列程序步驟：
建立通過該電漿處理腔室的蝕刻氣體混合物的流動；以及
產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓至該支撐桌；
藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；
其中，大於90%的該蝕刻氣體混合物由四氯化矽(SiCl4)和氮(N2)的混合物組成。
本發明的第三態樣提供一種蝕刻進入光二極體半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料，該方法包含：
放置具有該半導體結構於其上的基底於電漿處理腔室中的支撐桌上，該半導體結構承載圖案化遮罩在該半導體結構的遠離該支撐桌的表面上；以及下列程序步驟：
建立通過該電漿處理腔室的蝕刻氣體混合物的流動；以及
產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓至該支撐桌；
藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；
其中，大於90%的該蝕刻氣體混合物由四氯化矽(SiCl4)和氮(N2)的混合物組成。
本發明人已經發現此新穎蝕刻氣體混合物(主要由四氯化矽(SiCl4)和氮(N2)形成)的使用產生不可預期的良好蝕刻結果。此不只在蝕刻非等向性方面，並且還在達成蝕刻特徵(其可為溝槽或孔洞，舉例來說)的較平坦基部方面。特別地，傳統蝕刻程序導致直接鄰近該溝槽(或其它特徵)的壁的減少蝕刻深度的區域，該區域已知為「基腳」(footing)。「基腳」在壁和「底板」(floor)之間，該底板為該蝕刻特徵的最深部件並且傾向於實質地平坦。如果整個蝕刻基部(base)(也就是，基腳和底板)在儘可能跨越該蝕刻的區域的單一磊晶層內終止，則對於該結構將形成的半導體裝置的運作是高度有益的。舉例來說，不只裝置良率會增加，連在VCSEL的案例中，，如果基腳儘可能地水平，則生成的雷射線寬度會減少。反之，在傳統蝕刻技術中，大部分的注意力是放在平台的蝕刻輪廓，包括溝槽的底角的形狀，本發明人已經理解輪廓控制應延伸至整個蝕刻底板，並且已經發展用來完成此的上述方法。透過目前揭露的技術，已經達成低「基腳」，例如，具有在蝕刻底板之上小於200nm的最大高度(藉此理想地保持基部在結構的一個磊晶層內)、或小於總體蝕刻深度的4%(視較小者為準)-並且甚至小於2%或3%。
一般說來，電漿蝕刻是藉由從輸入氣體和將被蝕刻的半導體材料(藉助於離子轟擊)產生新的揮發性物種而工作。相較於蝕刻單一材料(例如，矽)，蝕刻二、三或更多固體基本組件的化合物半導體更困難，因為必需形成數個不同的揮發性化合物。在需要非等向性蝕刻的情況下，需要 藉由沉積程序來避免及/或抵銷在與半導體表面接觸時從中性氣體物種形成揮發性物種(不需要離子轟擊)，該沉積程序保護藉由蝕刻(稱為「側壁鈍化」的方法)所創造的直立表面。這使得溝槽能向下生長，在陡峭的側壁之間。
然而，側壁對於溝槽的基部的底板的輪廓有直接影響，並且傾向引發「基腳」的出現，如上方所描述的。舉例來說，離子可從發展的側壁反射，並且增加該特徵的底板處的蝕刻，遠離該側壁，稱為「溝槽化」的程序。鄰近直立壁的區域可具有較低蝕刻速率，肇因於該壁對於向內(inbound)的氣體物種的遮影效應(shadowing effect)、或活性基在暴露的側壁上的淬火(quenching)。過度的側壁鈍化可能引致粗糙的蝕刻底板，肇因於材料的沉積。所有這些因素可引致具有相當高度的「基腳」。
本發明人已經發現使用SiCl4/N2蝕刻氣體混合物(如上方所定義的)降低基腳的高度，並且藉此整體改進蝕刻特徵的基部的平坦性。不希望受限於理論，相信藉由提供氮作為蝕刻氣體混合物的相當比例，結合SiCl4，它對蝕刻側壁具有直接鈍化效應，在該蝕刻側壁處，它抵銷可引發溝槽化的額外離子通量，但低於過鈍化(over-passivate)該蝕刻底板的傳統方法所通常達成的程度。或者，以SiCl4和N2所達成的鈍化的蝕刻側壁不會像傳統蝕刻方法那麼多淬火基(radical)，以提供跨越該蝕刻底板的更恒定的基通量。我們所意指的「直接」鈍化效應，不像在由Lee等人所揭露的技術中，氮達成鈍化而不需要出現光阻遮罩(舉例來說，現在所揭露的技術已經顯示使用無機遮罩(例如，氮化矽)而工作，此具有沒有額外的有機聚合物形成及沉積在該結構上的額外益處，額外的有機聚合物形成及沉積在該結構上需要另外清潔)。
額外地，本發明人已經發現使用本發明的蝕刻氣體混合物可達成高蝕刻速率，其有益於產量。舉例來說，使用現在揭露的技術已經達成至少500nm/min的蝕刻速率通過GaAs，其比傳統技術的蝕刻速率還要好(例如，Lee等人達成大約300nm/min的最大蝕刻速率)。對於氮化矽遮罩的高選擇性(例如，超過4：1選擇性比率)以及高角度側壁(例如，在壁與平行於蝕刻底板的線之間的60至80度角度)也已經展現。
蝕刻氣體混合物主要是(超過90%)SiCl4和N2，但可含有少量如下方所提到的其它氣體。然而，較佳地由SiCl4和N2所貢獻的總體氣體混合物的比例是高的，並且一樣在較佳實施例中，該蝕刻氣體混合物的至少95%由四氯化矽(SiCl4)和氮(N2)組成，並且在一些較佳案例中，該蝕刻氣體混合物的實質上100%將由這兩種成分組成。痕量級(trace level)(其對結果的影響可忽略)的其它氣體可也可出現，例如，小於1%的蝕刻氣體混合物。
在蝕刻氣體混合物確實包含一個或更多個額外氣體的情況下，這些可為了例如促進離子轟擊、稀釋該蝕刻氣體、調整化學反應的發生或改進熱傳導(在後者案例中，額外的氣體是在晶圓下方注入)的目的。在較佳範例中，蝕刻氣體混合物進一步包含一個或更多個鈍氣，例如氦，較佳地形成小於5%的該蝕刻氣體混合物。
較佳地，四氯化矽(SiCl4)是出現在蝕刻氣體混合物中大於痕量級的唯一含有鹵素元素的氣體。痕量級的氣體已經在上方定義為小於1%的蝕刻氣體混合物。以混合形式的最小數目的不同氣體實施蝕刻程序是有利的，有助於最佳化和減少肇因於使用中氣體比率變化的問題。特別地，蝕刻氣體混合物較佳地不含有大於痕量級的三氯化硼(BCl3)，較佳地沒有 三氯化硼。本發明人已經發現三氯化硼的出現可能導致蝕刻基腳的平坦性降低。
建立通過電漿處理腔室的蝕刻氣體混合物的流動可包含分別地引進該蝕刻氣體混合物的成分的各者至該電漿處理腔室內，使得該蝕刻氣體混合物形成在該電漿處理腔室內部。然而，蝕刻氣體混合物較佳地是預先混合，並接著完全供應至腔室。
如上所述，本發明人已經發現氮應以相當數量出現在蝕刻氣體混合物中，以最佳化改進基腳的平坦性。兩種氣體達成平坦性基腳的特別比例視被蝕刻的半導體材料而定，但經發現該蝕刻氣體混合物中四氯化矽與氮(SiCl4：N2)的比率較佳為在大約1：3至3：1(也就是，25% SiCl4/75% N2至75% SiCl4/25% N2)的範圍內，更佳地在大約1：2至4：3(也就是，33% SiCl4/67% N2至57% SiCl4/43% N2)的範圍內，並且最佳地在大約1：2(也就是，33% SiCl4/67% N2)的範圍內。最佳地，蝕刻氣體混合物中所含有的氮的數量等於或大於該蝕刻氣體混合物中所含有的SiCl4的數量。已經發現例如這些的富氮蝕刻氣體混合物能達成最低的基腳輪廓。
被蝕刻的半導體結構包含個別半導體材料的複數個磊晶層、至少一些個別半導體材料彼此不同(也就是，該半導體結構是異質結構)。在該蝕刻方法中，至少一個該層被蝕刻進入VCSEL、LED或光二極體半導體結構的較佳地複數個該層，最佳地進入所有該層。被蝕刻的該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料。該方法經發現以這種材料能特別地良好工作。該或各個半導體材料可為二元、三元或四元半導體材料。在特別較佳範例中，該半導體材料或各個半導體材料是下列任何一者：GaN、GaAs、AlGaAs、InGaAs或 AlInGaP。(在二元、三元和四元化合物的案例中，將了解到各者可含有任何相對比例的元素)。
如在一開始所提到的，該方法發現應用在生產VCSEL、LED和光二極體半導體裝置。這種裝置的範例將在下方給出。
電漿可藉由適合方式產生，並且在較佳範例中，它是使用感應式耦合電漿源、電容式耦合電漿源或微波電漿源加以產生。在有利的實作中，以200至1500W範圍內的電漿功率產生電漿。本發明人已經發現增加電漿功率傾向於增加蝕刻速率，而不致於降低基腳的平坦性。
施加至支撐桌的RF偏壓可為舉例來說連續式偏壓、脈波式偏壓或調變式偏壓。較佳地，施加至支撐桌的偏壓的偏壓功率密度在每平方公分為0.5至2W的範圍內。
在較佳實施中，蝕刻氣體混合物的總氣體流動速率在5sccm至200sccm、較佳地在80至120sccm、更佳地在約略100sccm的範圍內。這些較佳數值是用於150mm直徑的基底。對於較大面積的基底，需要較高的流動速率。
較佳地，該方法進一步包含控制電漿處理腔室內的壓力至在0.5至10mTorr的範圍內的數值。本發明人已經發現增加壓力傾向增加蝕刻速率，而不致於降低基腳的平坦性。
較佳地，該方法進一步包含控制支撐桌的溫度至在攝氏-10至+50度的範圍內的數值。
如一開始所注意的，所揭露的技術致能基腳輪廓的較佳控制，並且因此在特別地較佳實作中，控制程序步驟(例如，包括蝕刻氣體混合物比率的選擇和視需要的電漿功率、偏壓功率、壓力及/或溫度)，使得該蝕刻特徵的基部的深度跨越該特徵的寬度變化不大於200nm、較佳地不大於 4%(更佳地2%)的平均特徵深度。將了解到此處的「基部」包括該特徵的基腳和底板。典型地，此將致能基部的高度(level)的變化(典型地由基腳的出現所引發)維持在半導體結構的單一層內。
較佳地，控制程序步驟，使得蝕刻速率是至少500nm/min。
有利地，控制程序步驟，使得該蝕刻溝槽或各個蝕刻溝槽的壁角是介於60與80度之間，較佳地介於65與75度之間。
較佳地，控制程序步驟，使得半導體與遮罩蝕刻選擇性是至少4：1，該圖案化遮罩較佳地包含氮化矽。
可藉由針對上方識別的各者在較佳範圍內變化程序參數、檢查蝕刻特徵、以及調整一個或更多個程序參數(如果希望的結果沒有到達)透過測試，達成上方結果的各者。
可以多種方式決定蝕刻程序的結束。在一個較佳實作中，該方法進一步包含經過一段預定期間後，停止該蝕刻。在已經良好地建立用於有疑問的特別結構的蝕刻速率的情況下，此直接的方式是適當的。在其它較佳實施例中，該方法進一步包含監視該蝕刻的進程以及較佳地於預定深度已經到達及/或於該半導體結構中的預定層已經到達時停止該蝕刻。舉例來說，可使用光學干涉計或光發射光譜法來監視該蝕刻的進程。此可達成更準確的結果，特別是在一種類型的結構的案例中，該結構在相同條件下先前沒有被蝕刻。
上方描述的蝕刻方法可為施加至半導體結構的完整、獨立的程序。然而，在其它案例中，該方法可為另一程序的次部件，在該案例中，所揭露的方法可實施成一連串的處理步驟的其中一者，其它處理步驟的各者包含沉積步驟、鈍化步驟、熱處理步驟及另一個蝕刻步驟的任何一者。較佳地，該一連串的處理步驟是循環式及/或可定義原子層蝕刻程序或反應 式離子蝕刻程序。舉例來說，整個程序可為Bosch類型蝕刻程序，包含交替的蝕刻(如本文中所描述的)和鈍化(本文中沒有描述)步驟。Bosch類型蝕刻程序的範例是描述在WO2013/128181中。
1‧‧‧電漿處理工具
2‧‧‧腔室、程序腔室、電漿處理腔室
4a、4b‧‧‧輸入氣體供應
6a、6b‧‧‧閥門
7‧‧‧導管
8‧‧‧幫浦
8a‧‧‧閥門、自動壓力控制閥門
9‧‧‧線圈
10‧‧‧功率供應器、RF供應器
11‧‧‧RF匹配單元
12‧‧‧電壓源、RF功率供應器、功率供應器
14‧‧‧平台、晶圓桌、支撐桌、桌
16‧‧‧溫度控制單元
20‧‧‧控制器
25‧‧‧電腦工作站、使用者介面
30‧‧‧基底、半導體結構、晶圓
31‧‧‧支撐基底
32‧‧‧金屬接觸層
33‧‧‧基底
34‧‧‧反射器、第一反射器、第一反射層
34a‧‧‧子層
34b‧‧‧最終層、層
35‧‧‧活性區域
36‧‧‧第二反射器層
39‧‧‧圖案化遮罩、遮罩、遮罩材料
40‧‧‧半導體結構、LED半導體結構、結束點偵測裝置
41‧‧‧支撐基底、電磁輻射源
42‧‧‧接觸層、偵測器
43‧‧‧基底、基底層
44‧‧‧n類型層、n類型半導體材料
45‧‧‧p類型層、p類型導體材料、光纖、收集器
46‧‧‧遮罩、圖案化遮罩、光譜儀
50‧‧‧半導體結構、光二極體半導體結構
51‧‧‧支撐基底
52‧‧‧接觸層
53‧‧‧n類型層、n類型半導體材料
54‧‧‧本徵半導體材料、本徵半導體層
55‧‧‧p類型層、p類型半導體材料
56‧‧‧遮罩、圖案化遮罩
B‧‧‧基部
d‧‧‧最大深度、平均溝槽深度、蝕刻深度
F‧‧‧底板
F*‧‧‧基腳
G1‧‧‧第一輸入氣體
G2‧‧‧第二輸入氣體
H‧‧‧高度、基腳高度
M‧‧‧遮蔽區域
S‧‧‧側壁
T1、T2‧‧‧溝槽
α‧‧‧壁角、角度
依據本發明的蝕刻方法及用於該蝕刻方法的器具的範例將參照伴隨的圖式加以描述並且與傳統技術對照：
第1圖示意地繪示適配以實行目前揭露的方法的範例表面處理工具；
第2圖是通過可在本發明的第一態樣的實施例中被蝕刻的範例VCSEL半導體結構的示意剖面；
第3(a)圖顯示第2圖的該範例VCSEL半導體結構在蝕刻後的放大部分，而第3(b)圖顯示其放大細節；
第4圖是通過可在本發明的第二態樣的實施例中被蝕刻的範例LED半導體結構的示意剖面；
第5圖是通過可在本發明的第三態樣的實施例中被蝕刻的範例光二極體半導體結構的示意剖面；
第6圖和第7圖是切割通過使用依據比較性範例的方法蝕刻的範例半導體結構的區段的SEM影像；
第8圖、第9圖和第10圖是切割通過依據本發明的不同實施例蝕刻的範例半導體結構的區段的SEM影像；以及
第11(a)圖和第11(b)圖繪示用於該等實施例的任何一者中的結束點偵測裝置的兩個範例。
第1圖顯示適合用於實作目前揭露的半導體蝕刻方法的電漿處理工具的範例。電漿處理工具1包含程序腔室(process chamber)2，基底30於使用時放置在該程序腔室2內。為了實施蝕刻，兩種或更多種輸入氣體被引進程序腔室2，並且控制條件以為了實現希望的蝕刻機制。術語「輸入氣體」包括前驅物氣體，並視需要連同惰性載子氣體。一組至少一個(但更典型地，複數個)裝置控制並且可調整腔室內的程序參數，該裝置的範例示意地顯示在第1圖中。在此範例中，工具1配備有兩個輸入氣體供應4a和4b，用來供應第一和第二輸入氣體(分別為G1和G2)至程序腔室2。舉例來說，第一輸入氣體G1可為四氯化矽(SiCl4)，而第二輸入氣體G2可為氮(N2)。閥門6a和6b和個別的質量流動控制器(未顯示)控制各個氣體進入至腔室2。廢氣(包括未反應的輸入氣體和任何反應產物)經由導管7和相關幫浦8從程序腔室2移除，該幫浦8典型地能夠將該腔室內的壓力降低至接近真空條件。腔室壓力主要是由排氣的幫浦系統決定，特別是幫浦速度以及從腔室至幫浦的幫浦線的「傳導性」(這是與幫浦線的幾何相關的因素)。然而，在處理期間，當產生電漿時及/或當進行蝕刻或沉積時，氣態物種可能在腔室內側消失或產生，從而對壓力造成影響。為了調節這種變化，較佳地提供本領域所知的自動壓力控制閥門8a。閥門8a改變幫浦線的傳導性，藉此致能腔室壓力於電漿被撞擊並且材料被蝕刻時維持實質地恒定在希望位準。
電漿處理工具1配備有電漿源，用來藉由電性放電在程序腔室內產生電漿。此處，電漿源是繪示成電感性耦合電漿源，其包含圍繞腔室2的線圈9，功率供應器10經由RF匹配單元11供應RF功率至該線圈9。RF匹配單元11是組構成匹配電漿阻抗至RF供應器10的阻抗，以為 了最大化從該供應器至該電漿的功率傳送的效率。適合的匹配單元的範例揭露在WO-A-2010/073006中。也可使用其它類型的電漿源，例如電容式耦合電漿(capacitively-coupled plasma；CCP)或微波電漿源。
基底30在使用時是安裝在平台14上。如下方所描述的，偏壓在使用時施加至基底30，並且此是藉由連接電壓源12至平台14而達成。如果使用RF功率供應器12，則可較佳地提供自動阻抗匹配單元(Automatic impedance Matching Unit；AMU)，以確保從該功率供應器12至晶圓桌14的功率的良好耦合。該工具1可復包含溫度控制單元16(例如，加熱器及/或冷卻系統)，用來調整基底的處理溫度(可提供用來加熱及/或冷卻程序腔室和電漿源的額外裝置，以幫助程序控制及/或維持硬體穩定性)。舉例來說，在主要是實行蝕刻的情況下，使用循環式冷卻劑較佳地冷卻基底，以防止相當數量的功率在離子轟擊期間及/或在放熱化學反應期間傳送至該基底，引發不希望的基底溫度的增加。
裝置於收到控制器20(例如，可程式化邏輯控制器(programmable logic controller；PLC)或類似者)的指令時運作。在一些案例中，可提供多於一個控制器，其中，每個控制器控制該裝置的一者或子集。控制器也連接至使用者介面裝置，例如電腦工作站25，用來接收來自使用者的輸入及/或回傳輸出。
在第1圖中，各種裝置與控制器20之間的資料連接由虛線所指示。實務上，此可實作成網路(例如，CAN匯流排橋)，其具有至各個裝置以及使用者介面25的連接。匯流排典型地包含多個網路通道，其包括一個或更多個資料通道(例如，串列資料通道(例如，RS485))以及視需要的一個或更多個功率通道。控制器20透過匯流排發出命令，各個命令被定址至一個或更多個裝置，並且包括有疑問的裝置將實作的一個或更多個程序 參數的指令。WO-A-2010/100425給出可用來發出用來控制裝置的命令的網路協議的範例。當然，許多其它網路實作也是可能的，如本領域中的熟習技術者所了解的。
將被蝕刻的半導體結構30的範例是顯示在第2圖中的示意剖面中。在此範例中，半導體結構30是代表垂直腔面發射雷射(VCSEL)，但在其它範例中，該半導體結構可為發光二極體(LED)裝置或光二極體。用於這種裝置的適合結構是已知的。一般說來，被蝕刻的各個半導體層典型地包含III-V或II-VI半導體材料。舉例來說，該方法特別適合用於III-N半導體材料。該半導體層或各個半導體層可為二元半導體材料(例如GaN或GaAs)、或半導體材料的三元和四元混合物，例如，AlGaAs、InGaAs或AlInGaP。
在目前的範例中，VCSEL半導體結構30是基於支撐基底31(例如矽、藍寶石或類似者)，並接著金屬接觸層32。或者，支撐基底31可為化合物半導體晶圓，而金屬接觸層32被省略。接下來，有例如n-GaAs的基底33，接著第一反射器34(例如，分佈式Bragg反射器，其在實務上是由具有交替折射率的複數個子層所形成)。舉例來說，該子層可為n-AlGaAs及n-GaAs的交替層。在第2圖中，形成反射器34的大多數子層以34a統一標註，而該反射器34的最終層則以34b標註，並且為了清楚起見，在厚度上誇張展示。在第一反射器34之上是活性區域35，其由一個或更多個量子井組成，用來產生雷射光，其也可包含複數個構成層(包括限制層、量子井其本身、以及量子井阻障件)。這些層可分別由舉例來說AlGaAs、InGaAs和GaAs形成。在活性區域35之上是第二反射器層36，其與第一反射層34具有類似建構。在半導體結構的頂部是圖案化遮罩39，其由氮化矽、光阻或類似者形成。遮罩39是依據藉由一個或更多個間隙所 隔開的遮蔽區域M的圖案出現，在該間隙中，將蝕刻例如溝槽T1和T2的特徵。在蝕刻後，移除剩餘的遮罩材料39，並且鋪設金屬接觸以完成裝置結構。
將在下方提供蝕刻程序本身的詳細範例，但首先第3(a)圖顯示作為參考的半導體結構30(其已經參考第2圖而加以描述)中的完成的溝槽T1的示意剖面圖。因此，完成的溝槽T1具有最大深度d，並且其側壁S造成相對於水平(也就是，平行於該溝槽的底板的線)的壁角α。在第3(b)圖的放大圖中，將看到在實務上，溝槽的基部B包含基腳F*和底板F，該基腳F*立即地鄰近側壁S並且在該側壁S與該底板F之間。基腳F*在底板F之上的高度由箭頭H指示。如下方所描述的，在本發明的較佳實施例中，希望此高度H不大於200奈米，並且較佳地不大於平均溝槽深度d的4%(甚至更佳地2%)。
第4圖顯示範例LED半導體結構40的示意剖面圖。半導體結構40包括支撐基底41，在其上形成有接觸層42，其可作為完成的裝置中的電性接觸。可為例如n-GaAs的基底層43是形成在接觸層42上，並且在基底43之上是一層n類型(n-type)半導體材料44(舉例來說GaAs)。一層p類型(p-type)半導體材料45(舉例來說GaAsP)是形成在該n類型層44上。在此實施例中，可選擇形成該n類型層44和該p類型層45的半導體材料，以致能半導體結構40作用為LED裝置。圖案化遮罩46設置在p類型層45上，並且定義遮蔽區域M的圖案和溝槽T1、T2，其將被蝕刻進入該半導體結構40中。遮罩46於蝕刻後移除，並且額外的金屬接觸可設置在該p類型層45之上，以完成LED裝置。
第5圖顯示範例光二極體半導體結構50的示意剖面圖。半導體結構50包括支撐基底51(類似於上方參考第3a圖、第3b圖和第4圖 所描述的半導體結構30、40)以及形成在它上的接觸層52。一層n類型半導體材料53(舉例來說，n類型InP)是形成在接觸層52之上，並且在該n類型層53之上是一層本徵(也就是，未摻雜的)半導體材料54，舉例來說，InGaAs。一層p類型半導體材料55(舉例來說，p類型InP)是配置在本徵半導體層54上。圖案化遮罩56設置在該p類型層55上。遮罩56定義遮蔽區域M的圖案和將被蝕刻進入半導體結構50中的溝槽T1、T2。遮罩56可於溝槽T1、T2已經被蝕刻後移除，並且額外的金屬接觸可設置在p類型層55之上，以完成光二極體裝置。其它特徵也可於蝕刻後併入至完成的裝置。舉例來說，抗反射塗料可形成在p類型層55之上，以改進進入裝置的光的傳輸性。
為了實施蝕刻，遮蔽的半導體結構30(例如，在第2圖中所顯示者)暴露至電漿處理腔室2中所建立的蝕刻氣體混合物的流動。同時，電漿源產生電漿，並且施加偏壓至支撐桌14，其可為連續性(DC)偏壓或調變過的(例如RF)偏壓。在下方將給出各個參數的範例數值。
典型地，蝕刻氣體混合物將含有一個或更多個下列成分，並且該成分整體藉由實驗加以最佳化：
1、一個或更多個氣體，其提供用於目標揮發性反應產物的填料，通常是含有鹵素元素的氣體或形成甲基的混合物。
2、視需要地，一種惰性氣體，通常為鈍氣，其所具有的實質質量可促進離子轟擊在打斷固體材料的鍵的效應。氬是為了此目的的通常氣體。
3、視需要地，一種稀釋氣體，對於程序化學品具有最小影響。此通常是鈍氣，而通常選擇氦，因其缺少化學互動以及其低質量以避免濺射。
4、視需要地，一種用以操控化學品的氣體。氫或氧是通常的選擇，在電漿中是化學性活性的。高達20%的添加已知是用以最佳化特定基的生產，或用以促進或壓制這些可形成處的聚合物的形成。
5、視需要地，一種用以促進側壁鈍化及防止底切的氣體。三氯化硼和四氯化矽兩者在此處均是潛在的競爭者，並且已經在混合物彼此使用，或已經與氯一起使用，用來蝕刻化合物半導體材料。
為了例示提出用於本發明的實施例中的蝕刻氣體混合物的好處，首先，將描述依據比較性範例使用蝕刻氣體混合物所獲得的結果，作為對照之用。
第6圖顯示樣本1，其為以包含相等比例的BCl3、Cl2和N2(各者10sccm)的蝕刻氣體混合物所實行的蝕刻程序的結果。用於該蝕刻的完整程序參數將參考下方的表格1詳述。這些測試使用100mm的晶圓；依據基底面積調整氣體流動。所達成的基腳高度H是大約總體溝槽深度的7.8%，這是不希望看到的大基腳高度。而使用相等部分的SiCl4、Ci2和N2(樣本2)和相等部分的BCl3、SiCl4和N2(樣本3)作為替代的蝕刻氣體混合物在相同程序條件下所實行的測試也產生類似的大基腳，如下方表格1所提出的。對於列於表格1中所實踐的所有三個樣本，該表格中沒有提到的其它程序參數為：350W的ICP(電漿)功率、110W/35V的RF偏壓功率(1.4W/cm2，用於100mm直徑的晶圓)、攝氏0度的桌溫度、在該晶圓後具有2至3sccm的流動的10Torr氦、腔室壓力1mT。將了解以熱傳送氣體在下方注入的夾住的晶圓後的壓力實質上高於腔室壓力。
Figure 108125446-A0202-12-0017-1
以增加量的三氯化硼(BCl3)的進一步測試導致增加的基腳高度，並且因此經發現是不利的。
接著依據本發明的實施例，使用形成總體氣體流動的絕大部分(超過90%)的SiCl4和N2的蝕刻氣體混合物實行測試。第8圖、第9圖和第10圖均顯示通過使用這類的蝕刻氣體混合物在各種不同程序參數下被蝕刻的各個樣本半導體結構的剖面。下方的表格2給出各個樣本的完整細節。因此，在第8圖範例(樣本4)中，蝕刻氣體混合物包含比率1：2的SiCl4和N2(10sccm的SiCl4和20sccm的N2)。達成3.9%的基腳高度。進一步測試(包括下方表格2中的那些)展現增加N2的比例有助於降低基腳高度，但也發現蝕刻速率減慢。然而，此可藉由增加電漿功率而抵銷，如樣本測試7中所展現的，其結果是顯示在第9圖中。此處，SiCl4與N2的比例再度為1：2，但ICP功率已經從350W增加至750W，其已經將蝕刻速率從每分鐘349nm增加至每分鐘412nm。
進一步發現增加程序壓力也有助於增加蝕刻速率，而不致於劣化基腳高度，這例示在樣本測試11中，其結果是顯示在第10圖中。此處，發現在900W的ICP電漿功率和6mT的程序壓力下，SiCl4與N2的比例的小增加是可接受的(比率3：4)，導致只有0.7%的基腳和每分鐘800nm的蝕刻速率。最後，用於比較，在一個測試樣本5中，氮的流動以氬(Ar) 取代，以將結果與所導致的11.8%的不希望看到的大基腳相比較。針對所列出的樣本的各者，表格2中沒有提到的程序參數如下：RF偏壓功率110W/35V、桌溫度攝氏0度、10Torr、2至3sccm的氦。
Figure 108125446-A0202-12-0018-2
將看到相較於所測試的其它蝕刻氣體混合物，使用蝕刻氣體混合物(其主要由變化比例的SiCl4和N2組成)的所有範例達成減小的基腳高度。測試並且發現範圍從1：2至4：3的SiCl4與N2的比率給出良好的結果，但一般說來，具有N2多於SiCl4的混合物會有更好的表現。
如上所述，SiCl4和N2應該一起組成超過蝕刻氣體混合物的90%，但在目前範例中，其它氣體也可出現少量程度，也就是，形成小於該混合物的10%，較佳地小於5%。在目前範例中所提到的氦背景落於此分類內，並且在此處提供，以改進晶圓30與桌14之間的熱傳送。
在上方所討論的所有樣本4、5和7至12中，在溝槽壁與水平之間的角度α經發現是在60至80度的區域中，典型地大約75度。在所有案例中的蝕刻深度d是介於4與5微米(micron)之間，平均大約4.669微米。
視程序參數而定，達成超過每分鐘500nm的蝕刻速率，並且達成小於4%或較佳地小於3%的基腳。也達成高達4.8的遮蔽選擇性比率。總體而言，注意到該蝕刻導致沒有殘留物的平滑蝕刻表面。
蝕刻程序可以各種不同方式結束。舉例來說，蝕刻可實施一段預定期間，在該預定期間經過後，該程序將會停止。
或者，可提供器具以監視蝕刻的進程，使得一旦已經到達結構30內的特定深度或層時，該蝕刻可停止。第11a圖和第11b圖例示兩個範例結束點(endpoint)偵測裝置40。在第11a圖中，藉由包含電磁輻射(例如，光)源41和對應偵測器42的光學干涉計來感測和監視該蝕刻的溝槽T的深度(或其它特徵)。一個或更多個輻射波長被向下導引至晶圓30上被蝕刻的特徵，並且從不同層反射的輻射會干涉而導致當該蝕刻進行時該反射光的振幅隨著時間經過而改變。當計數到對應於所希望深度的干擾振盪時，就知道將到達結束點。
在第11b圖中，藉由使用用來觀看腔室內由該程序所發射的輻射的輻射收集器(例如，光纖45)來感測目前被蝕刻的材料的成分(也就是，在任何一個例子中形成溝槽T的基部的半導體層的成分)。收集器45可連接至光譜儀46，以選擇對應於已知原子轉移的特定波長，該原子轉移是在相關材料被蝕刻時發生。或者，可使用濾光器來選擇感測器所回應的波長，以達成相同效應。當蝕刻深度到達所希望的層(例如，層34b)(其中，溝槽將停止)時，因為現在正被蝕刻的特別材料而使得發射波長中將有對應改變。 當偵測到蝕刻特徵已經到達所希望的結束點時，裝置40輸出訊號至控制器以停止該蝕刻。
所描述的蝕刻程序可為藉由自身形成完整程序的獨立蝕刻步驟，或可為包括多個程序步驟或階段的較長整體程序的一部分。舉例來說，整體程序可為循環式蝕刻和鈍化程序(例如，Bosch程序)，並且所描述的蝕刻方法可用來實作那個程序內的蝕刻步驟。
30‧‧‧基底、半導體結構、晶圓
31‧‧‧支撐基底
32‧‧‧金屬接觸層
33‧‧‧基底
34‧‧‧反射器、第一反射器、第一反射層
34a‧‧‧子層
34b‧‧‧最終層、層
35‧‧‧活性區域
36‧‧‧第二反射器層
39‧‧‧圖案化遮罩、遮罩、遮罩材料
M‧‧‧遮蔽區域
T1、T2‧‧‧溝槽

Claims (30)

  1. 一種蝕刻進入垂直發射腔面雷射(VCSEL)半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料，該方法包含：
    放置具有該半導體結構於其上的基底於電漿處理腔室中的支撐桌上，該半導體結構承載圖案化遮罩於該半導體結構的遠離該支撐桌的表面上；以及下列程序步驟：
    建立通過該電漿處理腔室的蝕刻氣體混合物的流動；以及
    產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓至該支撐桌；
    藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；
    其中，超過90%的該蝕刻氣體混合物是由四氯化矽(SiCl 4)和氮(N 2)的混合物組成。
  2. 一種蝕刻進入發光二極體(LED)半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料，該方法包含：
    放置具有該半導體結構於其上的基底於電漿處理腔室中的支撐桌上，該半導體結構承載圖案化遮罩於該半導體結構的遠離該支撐桌的表面上；以及下列程序步驟：
    建立通過該電漿處理腔室的蝕刻氣體混合物的流動；以及
    產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓至該支撐桌；
    藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；
    其中，超過90%的該蝕刻氣體混合物是由四氯化矽(SiCl 4)和氮(N 2)的混合物組成。
  3. 一種蝕刻進入光二極體半導體結構中的個別半導體材料的一個或更多個磊晶層中的方法，其中，該半導體材料或各個半導體材料是III-V半導體材料、III-N半導體材料或II-VI半導體材料，該方法包含：
    放置具有該半導體結構於其上的基底於電漿處理腔室中的支撐桌上，該半導體結構承載圖案化遮罩於該半導體結構的遠離該支撐桌的表面上；以及下列程序步驟：
    建立通過該電漿處理腔室的蝕刻氣體混合物的流動；以及
    產生電漿在該電漿處理腔室內並且同時地施加射頻(RF)偏壓至該支撐桌；
    藉此，該半導體結構中未被該圖案化遮罩覆蓋的部分是暴露至該蝕刻氣體混合物電漿，並且從而被蝕刻以形成至少一個特徵在該半導體結構中；
    其中，超過90%的該蝕刻氣體混合物是由四氯化矽(SiCl 4)和氮(N 2)的混合物組成。
  4. 如申請專利範圍第1至3項中任一項所述之方法，其中，至少95%的該蝕刻氣體混合物是由四氯化矽(SiCl 4)和氮(N 2)組成，較佳地實質上100%。
  5. 如申請專利範圍第1至4項中任一項所述之方法，其中，該蝕刻氣體混合物進一步包含一個或更多個鈍氣，例如氦，較佳地形成小於5%的該蝕刻氣體混合物。
  6. 如申請專利範圍第1至5項中任一項所述之方法，其中，該四氯化矽(SiCl 4)是該蝕刻氣體混合物中出現大於痕量級的唯一含有鹵素元素的氣體。
  7. 如申請專利範圍第1至6項中任一項所述之方法，其中，該蝕刻氣體混合物不含有大於痕量級的三氯化硼(BCl 3)，較佳地沒有三氯化硼。
  8. 如申請專利範圍第1至7項中任一項所述之方法，其中，建立通過該電漿處理腔室的該蝕刻氣體混合物的流動包含在該電漿處理腔室的上游將該蝕刻氣體混合物的成分的各者混合在一起，以及接著將該蝕刻氣體混合物引進該電漿處理腔室中。
  9. 如申請專利範圍第1至8項中任一項所述之方法，其中，四氯化矽與氮(SiCl 4：N 2)在該蝕刻氣體混合物中的比率在大約1：3至3：1的範圍內，較佳地在大約1：2至4：3的範圍內，最佳地是大約1：2。
  10. 如申請專利範圍第1至9項中任一項所述之方法，其中，該半導體結構包含個別半導體材料的複數個磊晶層，該個別半導體材料的至少一些彼此不同。
  11. 如申請專利範圍第1至10項中任一項所述之方法，其中，該半導體材料或各個半導體材料是二元、三元或四元半導體材料。
  12. 如申請專利範圍第1至11項中任一項所述之方法，其中，該半導體材料或各個半導體材料是GaN、GaAs、AlGaAs、InGaAs或AlInGaP的任何一者。
  13. 如申請專利範圍第1至12項中任一項所述之方法，其中，使用感應式耦合電漿源、電容式耦合電漿源或微波電漿源產生該電漿。
  14. 如申請專利範圍第1至13項中任一項所述之方法，其中，以200至1500W的範圍內的電漿功率產生該電漿。
  15. 如申請專利範圍第1至14項中任一項所述之方法，其中，施加至該支撐桌的該偏壓是連續式偏壓、脈波式偏壓或調變式偏壓。
  16. 如申請專利範圍第1至15項中任一項所述之方法，其中，施加至該支撐桌的該偏壓的偏壓功率密度在每平方公分為0.5至2W的範圍內。
  17. 如申請專利範圍第1至16項中任一項所述之方法，其中，該蝕刻氣體混合物的總氣體流動速率在5sccm至200sccm、較佳地在80至120sccm、更佳地在約略100sccm的範圍內。
  18. 如申請專利範圍第1至17項中任一項所述之方法，進一步包含控制該電漿處理腔室內的壓力至0.5至10mTorr的範圍內的數值。
  19. 如申請專利範圍第1至18項中任一項所述之方法，進一步包含控制該支撐桌的溫度至攝氏-10至+50度的範圍內的數值。
  20. 如申請專利範圍第1至19項中任一項所述之方法，其中，控制該程序步驟，使得該蝕刻特徵的基部的深度跨越該蝕刻特徵的寬度變化不大於200nm、較佳地不大於4%、更佳地不大於3%、再佳地不大於2%的平均特徵深度。
  21. 如申請專利範圍第1至20項中任一項所述之方法，其中，控制該程序步驟，使得蝕刻速率是至少500nm/min。
  22. 如申請專利範圍第1至21項中任一項所述之方法，其中，控制該程序步驟，使得該蝕刻特徵或各個蝕刻特徵的壁角(α)在60與80度之間、較佳地在65與75度之間。
  23. 如申請專利範圍第1至22項中任一項所述之方法，其中，控制該步驟，使得該半導體對遮罩蝕刻選擇性是至少4：1，該圖案化遮罩較佳地包含氮化矽。
  24. 如申請專利範圍第1至23項任一項所述之方法，進一步包含在經過一段預定期間後停止該蝕刻。
  25. 如申請專利範圍第1至24項中任一項所述之方法，進一步包含監視該蝕刻的進程、以及在已經達到預定深度時及/或於已經達到該半導體結構中的預定層時較佳地停止該蝕刻。
  26. 如申請專利範圍第25項所述之方法，其中，使用光學干涉計或光發射光譜法監視該蝕刻的該進程。
  27. 一種處理半導體結構的方法，包含實施如申請專利範圍第1至26項中任一項所述之方法作為一連串處理步驟的其中之一，其它處理步驟各者包含沉積步驟、鈍化步驟、熱處理步驟和另一個蝕刻步驟的任何一者。
  28. 如申請專利範圍第27項所述之方法，其中，該一連串的處理步驟是循環式的。
  29. 如申請專利範圍第27或28項所述之方法，其中，該一連串的處理步驟定義原子層蝕刻程序或反應式離子蝕刻程序。
  30. 一種依據申請專利範圍第1至29項中任一項所述之方法蝕刻的半導體結構。
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