CN112567503A - 半导体蚀刻方法 - Google Patents

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Abstract

本发明公开了一种蚀刻至垂直腔面发射激光器(VCSEL)半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III‑V半导体材料、III‑N半导体材料或II‑VI半导体材料。该方法包括将其上具有半导体结构体的衬底放置于等离子体处理腔室中的支承台上，半导体结构体在远离支承台的半导体结构体的表面上载有图案化掩膜。该方法还包括以下工艺步骤：建立通过等离子体处理腔室的蚀刻气体混合物流，以及在该等离子体处理腔室内产生等离子体，并同时向支承台施加射频(RF)偏压；由此使未被图案化掩膜覆盖的半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在半导体结构体中形成至少一种特征；其中大于90％的蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。

Description

半导体蚀刻方法
本发明涉及用于蚀刻垂直腔面发射激光器(VSCEL)、发光二极管(LED)和光电二极管半导体结构体的方法，特别是涉及等离子体蚀刻方法。这些半导体结构体中的每一种都是光电子器件的实例。所公开的方法特别适用于在形成上述类型的光电子器件的半导体结构体中的不同材料的多个外延层中蚀刻沟槽。
许多半导体器件包括使用已知的技术沉积在衬底上的不同半导体材料的堆叠体，半导体材料通常为III-V材料和/或II-VI材料。例如，VCSEL结构体可由III-V异质结半导体结构体组成，其具有在同一外延堆叠体中生长的聚光镜(light-confining mirror)。为了限定该器件，通过在待用作有源区周围的堆叠体中蚀刻一个或以上沟槽来形成台面(mesa)形状。各种蚀刻方法是已知的，并且在US-A-5034092中公开了一个实例，该实例描述了一种反应性离子蚀刻系统，该系统利用主要是四氯化硅(SiCl4)和三氯化硼(BCl3)的蚀刻气体混合物来蚀刻覆盖有掩膜的VCSEL结构体。据说这种蚀刻气体混合物实现了缓慢的可控的蚀刻速率，并且据信是由于在沟槽的侧壁上沉积有硅和/或硼化合物而产生的侧壁保护(钝化)引起了更为各向异性(定向)的蚀刻。JW Lee等人在“Advanced selective dry etchingof GaAs/AlGaAs in high density inductively coupled plasmas”，J.Vac.Sci.Technol.A 18(4)，2000年七月/八月刊，第1220-1224页公开了另一种示例性蚀刻方法。在这种情况中，使用包含三氯化硼(BCl3)、六氟化硫(SF6)、氮气(N2)和氦气(He)的蚀刻气体混合物来蚀刻使用图案化光致抗蚀剂掩膜的GaAs(选择性高于AlGaAs)。发现氮气和氦气的添加虽然也降低了蚀刻速率，但是显著改善了表面形态。作者推测，氮气的存在会通过与光致抗蚀剂掩膜反应以生成沉积在侧壁和其他位置上的有机聚合物化合物，从而提高侧壁钝化度(以及蚀刻的各向异性)。
一直在寻求改进的蚀刻技术。
本发明的第一方面提供了一种蚀刻至VCSEL半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料，该方法包括：
将其上具有半导体结构体的衬底放置于等离子体处理腔室中的支承台上，半导体结构体在远离支承台的半导体结构体的表面上载有图案化掩膜；以及以下工艺步骤：
建立通过等离子体处理腔室的蚀刻气体混合物流；以及
在等离子体处理腔室内产生等离子体，并同时向支承台施加射频(RF)偏压；
由此使未被图案化掩膜覆盖的半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在半导体结构体中形成至少一种特征；
其中大于90％的蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。
本发明的第二方面提供了一种蚀刻至LED半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料，该方法包括：
将其上具有半导体结构体的衬底放置于等离子体处理腔室中的支承台上，半导体结构体在远离支承台的半导体结构体的表面上载有图案化掩膜；以及以下工艺步骤：
建立通过等离子体处理腔室的蚀刻气体混合物流；以及
在等离子体处理腔室内产生等离子体，并同时向支承台施加射频(RF)偏压；
由此使未被图案化掩膜覆盖的半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在半导体结构体中形成至少一种特征；
其中大于90％的蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。
本发明的第三方面提供了一种蚀刻至光电二极管半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料，该方法包括：
将其上具有半导体结构体的衬底放置于等离子体处理腔室中的支承台上，半导体结构体在远离支承台的半导体结构体的表面上载有图案化掩膜；以及以下工艺步骤：
建立通过等离子体处理腔室的蚀刻气体混合物流；以及
在等离子体处理腔室内产生等离子体，并同时向支承台施加射频(RF)偏压；
由此使未被图案化掩膜覆盖的半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在半导体结构体中形成至少一种特征；
其中大于90％的蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。
本发明人已经发现，使用主要由四氯化硅(SiCl4)和氮气(N2)形成的这种新型蚀刻气体混合物产生了意想不到的良好蚀刻结果。这不仅是在蚀刻各向异性方面，而且在获得蚀刻特征(例如，其可为沟槽或孔)的更平坦的基底方面。特别地，传统的蚀刻工艺会产生紧邻沟槽(或其他特征)的壁的蚀刻深度减小的区域，这种区域被称为“底脚(footing)”。“底脚”位于壁和“底板”之间，“底板”为蚀刻特征的最深部分并且倾向于基本平坦。如果整个蚀刻基底(即，底脚和底板)在尽可能多的蚀刻区域上终止于单个外延层内，则对于形成该结构体的半导体器件的操作是非常有益的。例如，不仅器件产量增加，而且在VCSEL的情况中，如果底脚尽可能水平，则所得的激光线宽减小。然而，在常规蚀刻技术中，已经将大部分注意力集中在台面的蚀刻形貌上，包括沟槽的底部拐角的形状，本发明人已经认识到形貌控制应当从蚀刻底板的一边延伸至另一边，并且已经开发了用于实现这一点的上述方法。已经通过本文公开的技术实现了低“底脚”，例如在蚀刻底板上方具有小于200nm的最大高度(从而理想地将基底保持在结构体的一个外延层内)、或小于总蚀刻深度的4％(无论哪个更小)甚至小于总蚀刻深度的2％或3％的那些底脚。
一般而言，等离子体蚀刻是通过离子轰击辅助从输入气体和待蚀刻的半导体材料产生新的挥发性物质来进行的。蚀刻具有两种、三种或以上的固体元素成分的化合物半导体比蚀刻诸如硅之类的单一材料更困难，因为必须形成几种不同的挥发性化合物。在需要各向异性蚀刻的情况中，需要通过沉积工艺来避免和/或抑制在与半导体表面接触(不需要离子轰击)时由中性气体物质形成挥发性物质，沉积工艺保护了由蚀刻产生的垂直表面，即被称为“侧壁钝化”的方法。这使得沟槽能够在陡侧壁之间向下生长。
然而，如上所述，侧壁对沟槽基底的底板形貌具有直接影响，并且倾向于导致“底脚”的存在。例如，离子可以从正在形成的侧壁反射，并增加远离侧壁的特征的底板处的蚀刻，这一过程被称为“开槽”。由于壁对流入气体物质的遮蔽效应、或暴露的侧壁上的活性自由基的猝灭，因而邻近垂直壁的区域会具有较低的蚀刻速率。由于材料的沉积，过度的侧壁钝化也会导致粗糙的蚀刻底板。所有这些因素都可能导致具有显著高度的“底脚”。
本发明人已经发现，使用SiCl4/N2蚀刻气体混合物(如上定义)降低了底脚的高度，从而总体上改进了蚀刻特征基底的平坦度。不希望受到理论的束缚，据信通过提供氮气作为蚀刻气体混合物的重要部分并与SiCl4联合，对蚀刻侧壁具有直接钝化效果，在此其抵消了可造成开槽的额外离子流，但是程度小于通常通过过度钝化蚀刻底板的常规方法所实现的程度。可供选择地，用SiCl4和N2获得的经钝化的蚀刻侧壁不像常规蚀刻方法那样多地使自由基猝灭，从而在蚀刻底板上提供了更恒定的自由基通量。与Lee等人公开的技术不同，我们意图通过“直接”钝化效应在不需要光致抗蚀剂掩膜的情况下由氮气实现钝化(例如，本文公开的技术已经示出了使用诸如氮化硅之类的无机掩膜起作用，这具有另外的益处，即，另外的有机聚合物没有形成并沉积在结构体上，而这种情况可能需要额外进行清洗)。
此外，本发明人已经发现，使用所公开的蚀刻气体混合物可以实现高蚀刻速率，这有益于产量。例如，使用本文公开的技术，通过GaAs已经实现了至少500nm/min的蚀刻速率，这与常规技术的蚀刻速率相比是有利的(例如，Lee等人实现了约300nm/min的最大蚀刻速率)。也已经证明了对氮化硅掩膜的高选择性(例如超过4:1的选择比)和大角度侧壁(例如壁和平行于蚀刻底板的线之间的角度为60度至80度)。
蚀刻气体混合物主要(超过90％)为SiCl4和N2，但可以如下所述包含少量的其他气体。尽管如此，优选的是SiCl4和N2占总气体混合物的比例高，因此在优选的实施方案中，至少95％的蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)组成，并且在一些优选的情况中，基本上100％的蚀刻气体混合物将由这两种成分组成。仍然可存在或可不存在痕量水平(其对结果的影响可忽略)的其他气体，例如少于蚀刻气体混合物的1％。
在蚀刻气体混合物确实包含一种或以上其他气体的情况中，这些其他气体可以是为了以下目的，例如促进离子轰击、稀释蚀刻气体、调节所发生的化学反应或改进热传递(在后一种情况中，将其他气体注入晶圆的下方)。在优选的实例中，蚀刻气体混合物进一步包含一种或以上惰性气体，例如氦气，惰性气体优选形成小于5％的蚀刻气体混合物。
优选地，四氯化硅(SiCl4)是以多于痕量水平存在于蚀刻气体混合物中的唯一的含卤素气体。已经在上文将气体的痕量水平定义为少于蚀刻气体混合物的1％。有利的是，在混合物中使用最少数量的不同气体来进行蚀刻工艺，以帮助优化并减少由于使用中的气体比率变化而引起的问题。特别地，优选的是蚀刻气体混合物不包含多于痕量水平的三氯化硼(BCl3)，优选不包含三氯化硼。本发明人已经发现，三氯化硼的存在会造成蚀刻底脚的平坦度降低。
建立通过等离子体处理腔室的蚀刻气体混合物流可以包括将蚀刻气体混合物的各成分单独地引入等离子体处理腔室，使得在等离子体处理腔室内形成蚀刻气体混合物。然而，优选地，将蚀刻气体混合物预混合并且完全供应至腔室。
如上所述，本发明人已经发现，在蚀刻气体混合物中应当存在大量的氮气，以便最好地改进底脚的平坦度。实现最平坦的底脚的两种气体(相对于彼此)的具体比率取决于被蚀刻的半导体材料，但是已经发现，蚀刻气体混合物中四氯化硅与氮气的比率(SiCl4:N2)优选在约1:3至3:1的范围内(即，25％SiCl4/75％N2至75％SiCl4/25％N2)，更优选在约1:2至4:3的范围内(即，33％SiCl4/67％N2至57％SiCl4/43％N2)，并且最优选为约1:2(即，33％SiCl4/67％N2)。最优选地，包含在蚀刻气体混合物中的氮气的量等于或大于包含在蚀刻气体混合物中的SiCl4的量。已经发现诸如此类的富含氮气的蚀刻气体混合物实现了最低的底脚形貌。
被蚀刻的半导体结构体包括各半导体材料的多个外延层，各半导体材料中的至少一些彼此不同(即，半导体结构体为异质结构)。在蚀刻方法中，蚀刻至VCSEL、LED或光电二极管半导体结构体的至少一个层中、优选多个层中、最优选所有层中。被蚀刻的半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料。已经发现该方法对此类材料特别有效。所述半导体材料或每种半导体材料可为二元、三元或四元半导体材料。在特别优选的实例中，所述半导体材料或每种半导体材料为下列中的任一种：GaN、GaAs、AlGaAs、InGaAs或AlInGaP(在二元、三元和四元化合物的情况中，应当理解，每种化合物可包含任意相对比例的元素)。
如开头所述，这些方法可应用于VCSEL、LED和光电二极管半导体器件的生产。下面将给出此类器件的实例。
可以通过任何适当的方式产生等离子体，并且在优选的实例中，使用电感耦合等离子体源、电容耦合等离子体源或微波等离子体源产生等离子体。在有利的实施方式中，利用200W至1500W的范围内的等离子体功率产生等离子体。发明人已经发现，提高等离子体功率倾向于在不降低底脚的平坦度的情况下提高蚀刻速率。
向支承台施加的RF偏压可以是例如连续偏压、脉冲偏压或调制偏压。优选地，向支承台施加的偏压的偏置功率密度在每平方厘米0.5W至2W的范围内。
在优选的实施方式中，蚀刻气体混合物的总气体流量在5sccm至200sccm的范围内，优选在80sccm至120sccm的范围内，更优选为约100sccm。这些优选值是针对直径150mm的衬底。对于更大面积的衬底，则需要更高的流量。
优选地，该方法还包括将等离子体处理腔室内的压强控制为0.5毫托至10毫托的范围内的值。发明人已经发现，提高压力倾向于在不降低底脚的平坦度的情况下提高蚀刻速率。
优选地，该方法还包括将支承台的温度控制为-10摄氏度至+50摄氏度的范围内的值。
如开头所述，所公开的技术能够更好地控制底脚形貌，因此在特别优选的实施方式中，控制工艺步骤(包括例如选择蚀刻气体混合比例和任选的等离子体功率、偏置功率、压力和/或温度)，使得蚀刻特征的基底的深度在特征宽度上变化不大于200nm，优选不大于平均特征深度的4％(更优选2％)。可以理解，这里的“基底”包括特征的底脚和底板。通常，这将使得基底的水平变化(通常由底脚的存在所引起)能够保持在半导体结构体的单个层内。
优选地，控制工艺步骤，使得蚀刻速率为至少500nm/min。
有利地，控制工艺步骤，使得蚀刻沟槽或每个蚀刻沟槽的壁角在60度和80度之间、优选在65度和75度之间。
优选地，控制工艺步骤，使得半导体与掩膜的蚀刻选择比为至少4:1，图案化掩膜优选包含氮化硅。
通过在上述各个经确认的优选范围内改变工艺参数、检查蚀刻特征、以及如果没有达到期望的结果则调整一个或以上工艺参数，可以通过试验而获得上述结果中的每一个。
可以以多种方式确定蚀刻工艺的结束。在一个优选的实施方式中，该方法还包括在经过预定时间段之后停止蚀刻。在已经很好地建立了所讨论的特定结构体的蚀刻速率的情况下，这种简单的方法可能是合适的。在其他优选实施方案中，该方法还包括监控蚀刻的进度，并且优选在已经到达预定深度时和/或在已经到达半导体结构体中的预定层时停止蚀刻。例如，可以使用光学干涉仪或发射光谱仪监控蚀刻的进度。这可获得更精确的结果，特别是在先前未在相同条件下蚀刻过的类型的结构体的情况中更是如此。
上述蚀刻方法可以是应用于半导体结构体的完整的独立工艺。然而，在其他情况中，所述方法可为另一种工艺的子部分，在这种情况中，所公开的方法可作为一系列工艺步骤之一来执行，其他的工艺步骤各自包括沉积步骤、钝化步骤、热处理步骤和另一蚀刻步骤中的任一者。优选地，这一系列工艺步骤是循环进行的，和/或可限定为原子层蚀刻工艺或反应性离子蚀刻工艺。例如，整个工艺可以是Bosch型蚀刻工艺，包括蚀刻(如本文所述)和钝化(本文未描述)的交替步骤。在WO2013/128181中描述了Bosch型蚀刻工艺的一个实例。
现在将参照附图描述根据本发明的蚀刻方法及其设备的实例，并与传统技术进行对比，在附图中：
图1示意性地描述了适于进行本文公开的方法的示例性表面处理工具；
图2为本发明的第一方面的实施方案中可被蚀刻的示例性VCSEL半导体结构体的示意性截面图；
图3(a)示出了图2的示例性VCSEL半导体结构体在蚀刻之后的放大部分，并且图3(b)示出了其放大的细节；
图4为本发明的第二方面的实施方案中可被蚀刻的示例性LED半导体结构体的示意性截面图；
图5为本发明的第三方面的实施方案中可被蚀刻的示例性光电二极管半导体结构体的示意性截面图；
图6和图7为使用根据比较例的方法蚀刻的示例性半导体结构体的截面的SEM图像；
图8、图9和图10为根据本发明的不同实施方案蚀刻的示例性半导体结构体的截面的SEM图像；以及
图11(a)和图11(b)描述了可以在任一实施方案中使用的终点检测装置的两个实例。
图1示出了适合于实施本文公开的半导体蚀刻方法的等离子体处理工具的实例。等离子体处理工具1包括处理腔室2，在使用过程中将衬底30放置于处理腔室2中。为了进行蚀刻，将两种或以上输入气体引入处理腔室2，并控制条件以实现期望的蚀刻机制。如果需要，术语“输入气体”包括前体气体以及惰性载气。腔室内的工艺参数是受控的，并且可以通过一组至少一个(但通常为多个)装置进行调整，这些装置的实例示例性地示于图1中。在该实例中，工具1配备有两个输入气体供应器4(a)和4(b)，以用于将第一输入气体G1和第二输入气体G2分别供应至处理腔室2。例如，第一输入气体G1可为四氯化硅(SiCl4)，而第二输入气体G2可为氮气(N2)。由阀6(a)和6(b)以及各自的质量流量控制器(未示出)控制各气体进入腔室2。包括未反应的输入气体和任意反应产物的废气通过管道7和相关的泵8从处理腔室2中排出，泵8通常能够将腔室内的压力降低至接近真空条件。腔室压力将主要由排气泵系统确定，特别是由腔室到泵的泵送速度和泵送管线的“传导性”(这是与泵送管线的几何形状有关的因素)确定的。然而，在处理期间，当产生等离子体和/或当进行蚀刻或沉积时，在腔室内可能会失去或产生气态物质，从而对压力产生影响。为了控制这种变化，如本领域已知的，优选设置自动压力控制阀8a。阀8a改变了泵送管线的传导性，从而使得当等离子体被撞击时以及当材料被蚀刻时，腔室压力能够基本保持恒定在期望水平。
等离子体处理工具1配备有等离子体源，以用于通过放电从而在处理腔室内产生等离子体。这里，将等离子体源描述为电感耦合等离子体源，其包括围绕腔室2的线圈9，通过RF匹配单元11由电源10向线圈9提供RF功率。将RF匹配单元11配置为使等离子体阻抗与RF电源10的阻抗相匹配，以便使从电源到等离子体的功率传输效率最大化。在WO-A-2010/073006中公开了合适的匹配单元的实例。可以替代性地使用其他类型的等离子体源，例如电容耦合等离子体(CCP)源或微波等离子体源。
在使用中，将衬底30安装在台板(platen)14上。如下所述，在使用中，将偏压施加至衬底30，这通过将电压源12连接至台板14来实现。如果使用RF电源12，则优选地可提供自动阻抗匹配单元(AMU)以确保来自电源12的功率与晶圆台14的良好匹配。工具1还可包括温度控制单元16，例如加热器和/或冷却系统，以用于调节衬底的处理温度(可提供用于加热和/或冷却处理腔室和等离子体源的附加装置，以有助于过程控制和/或保持硬件稳定性)。例如，在主要进行蚀刻时，优选使用循环冷却剂对衬底进行冷却，以防止在离子轰击期间和/或在放热化学反应期间大量能量传递至衬底，从而导致衬底温度发生不期望的升高。
这些装置根据来自控制器20的指令运行，控制器20例如为可编程逻辑控制器(PLC)或类似的装置。在一些情况中，可以提供多于一个控制器，其中每个控制器控制一个装置或子装置。控制器还连接至用户界面装置，例如计算机工作站25，以用于接收来自用户的输入和/或返回输出。
在图1中，各种装置和控制器20之间的数据连接由虚线表示。实际上，这可以实施为诸如CAN总线桥之类的网络，其能够连接至每个装置以及用户界面25。总线通常包括多个网络通道(包括一个或以上数据通道，诸如串行数据通道(例如RS485))以及可选地一个或以上功率通道。控制器20通过总线发出命令，各命令被寻址到一个或以上装置，并且包括关于所讨论的装置要实施的一个或以上工艺参数的指令。在WO-A-2010/100425中给出了可以用于发出用于控制装置的命令的网络协议的实例。当然，如本领域技术人员将理解的，许多其他网络实施也是可能的。
图2中以示意性截面图示出了待蚀刻的半导体结构体30的实例。在该实例中，半导体结构体30代表垂直腔面发射激光器(VCSEL)，但是在其他实例中，半导体结构体可以是发光二极管(LED)器件或光电二极管。用于此类器件的合适的结构体是公知的。通常，各个待蚀刻的半导体层典型地包含III-V或II-VI半导体材料。例如，该方法特别适用于III-N半导体材料。所述半导体层或每个半导体层可以是诸如GaN或GaAs之类的二元半导体材料，或者诸如AlGaAs、InGaAs或AlInGaP之类的半导体材料的三元和四元混合物。
在本实例中，VCSEL半导体结构体30基于支撑衬底31(如硅、蓝宝石等)，接着为金属接触层32。或者支撑衬底31可以为化合物半导体晶圆，而省略金属接触层32。接着是衬底33(如n-GaAs)，然后为第一反射器34(如分布式布拉格反射器)，第一反射器34实际上由具有交替折射率的多个子层形成。例如，子层可为n-AlGaAs和n-GaAs的交替层。在图2中，将形成反射器34的子层中的大部分共同标记为34a，而将反射器34的最后一层标记为34b并且仅为了清楚起见而夸大了其厚度。第一反射器34上方是由一个或以上用于产生激光的量子阱组成的有源区35，有源区35也可包括多个组成层，包括限制层、量子阱本身和量子阱势垒。这些层可分别由例如AlGaAs、InGaAs和GaAs形成。有源区35上方为第二反射层36，第二反射层36的结构与第一反射层34相似。半导体结构体的顶部是由氮化硅、光致抗蚀剂等形成的图案化掩膜39。掩膜39与一个或以上间隙隔开的掩膜区域M的图案一致，在间隙中将蚀刻诸如沟槽T1和T2之类的特征。在蚀刻之后，将除去剩余的掩膜材料39，并施加金属接触以完成器件结构体。
以下将提供蚀刻工艺本身的详细实例，但首先图3(a)示出了已参照图2所描述的半导体结构体30中完成的沟槽T1的示意性截面图以供参考。由此完成的沟槽T1的最大深度为d，并且其侧壁S与水平线(即平行于沟槽底脚的线)形成壁角α。在图3(b)的放大图中，可以看出，实际上沟槽的基底B包括底脚F*和底板F，底脚F*紧邻侧壁S并位于侧壁S和底板F之间。底板F上方的底脚F*的高度由箭头H表示。如下所述，在本发明的优选实施方案中，该高度H理想地不大于200纳米，并且优选不大于平均沟槽深度d的4％(甚至更优选为2％)。
图4示出了示例性LED半导体结构体40的示意性截面图。半导体结构体40包括支撑衬底41，在支撑衬底41上形成接触层42，接触层42可以用作完成的器件中的电接触。在接触层42上形成衬底层43，衬底层43可为例如n-GaAs，并且衬底43上方为n型半导体材料层44(例如GaAs)。在n型层44上形成p型半导体材料层45(例如GaAsP)。在该实施方案中，可以选择形成n型层44和p型层45的半导体材料，以使半导体结构体40能够用作LED器件。在p型层45上提供图案化掩膜46，并且由图案化掩膜46限定掩膜区域M和沟槽T1、T2的图案，其将蚀刻至半导体结构体40中。在蚀刻之后移除掩膜46，并且可以在p型层45上方提供额外的金属接触以完成LED器件。
图5示出了示例性光电二极管半导体结构体50的示意性截面图。半导体结构体50包括支撑衬底51(类似于上文参照图3a、图3b和图4描述的半导体结构体30、40)和形成于其上的接触层52。在接触层52上方形成n型半导体材料层53(例如n型InP)，并且在n型层53上方为本征(即未掺杂)半导体材料层54(例如InGaAs)。在本征半导体材料层54上设置p型半导体材料层55(例如p型InP)。在p型层55上设置图案化的掩膜56。掩膜56限定了待蚀刻至半导体结构体50中的掩膜区域M和沟槽T1、T2的图案。在已蚀刻出沟槽T1、T2之后，可以除去掩膜56，并且可以在p型层55上方设置额外的金属接触以完成光电二极管器件。在蚀刻之后，还可以将其他特征引入成品器件中。例如，可以在p型层55上方形成抗反射涂层，以改进光进入器件中的透射。
为了进行蚀刻，覆盖有掩膜的半导体结构体30(例如图2所示)暴露于等离子体处理室2中建立的蚀刻气体混合物流。同时，由等离子体源产生等离子体，并且向支承台14施加偏压，偏压可以是连续(DC)偏压或调制(例如RF)偏压。下面将给出各参数的示例性值。
通常，蚀刻气体混合物将包含一种或以上以下组分，并且通过实验优化总体组成：
1.一种或以上为目标挥发性反应产物提供原料的气体，通常为含卤素的气体或形成甲基的混合物。
2.任选地，惰性气体，通常为具有相当大质量的稀有气体，以促进离子轰击在破坏固体材料中的键方面的效果。氩气是用于该目的常用气体。
3.任选地，对工艺化学影响最小的稀释气体。该稀释气体通常为惰性气体，并且通常选择氦气，因为氦气没有化学相互作用，加之氦气质量低，从而避免了溅射。
4.任选地，用于控制化学过程的气体。氢气或氧气为通常的选择，其在等离子体中具有化学活性。已知高达20％的添加量可优化某些自由基的产生，或者可促进或抑制其中可以形成这些自由基的聚合物的形成。
5.任选地，用于促进侧壁钝化并防止底切的气体。三氯化硼和四氯化硅在这里都是潜在的候选物，并且已经以彼此的混合物或与氯的混合物的形式用于蚀刻化合物半导体材料。
为了说明计划用于本发明的实施方案的蚀刻气体混合物的优点，首先，将描述使用根据比较例的蚀刻气体混合物所获得的结果以进行对比。
图6示出了样品1，其为利用包括等比例(每种10sccm)的BCl3、Cl2和N2的蚀刻气体混合物进行蚀刻工艺的结果。将参照下表1详细描述用于蚀刻的全部工艺参数。这些试验使用100mm晶圆；根据衬底面积调节气体流量。所获得的底脚高度H为总沟槽深度的约7.8％，该值较大，这不是所期望的。如下表1所示，在相同的工艺条件下，使用等份的SiCl4、Cl2和N2的蚀刻气体混合物(样品2)和等份的BCl3、SiCl4和N2的蚀刻气体混合物(样品3)进行的试验也产生了类似的大底脚。对于表1中列出的所有三个样品试验，表中未提及的其他工艺参数为：ICP(等离子体)功率为350W，RF偏压功率为110W/35V(对于100mm直径的晶圆为1.4W/cm2)，工作台温度为0℃，在晶圆后面氦气为10托，流量为2sccm至3sccm，腔室压力为1mT。可以理解，在下方注入有传热气体的夹持晶圆后面的压力远远高于腔室压力。
表1
Figure BDA0002945501930000141
使用了增加量的三氯化硼(BCl3)的进一步试验导致底脚高度增大，因此发现是不利的。
然后，根据本发明的实施方案，使用形成总气体流的绝大部分(超过90％)的SiCl4和N2的蚀刻气体混合物进行试验。图8、图9和图10都示出了使用这种蚀刻气体混合物在各种不同的工艺参数下蚀刻的各个样品半导体结构体的截面。在下表2中给出了每种样品试验的全部细节。因此，在图8的实例(样品4)中，蚀刻气体混合物包含比率为1:2的SiCl4和N2(10sccm的SiCl4和20sccm的N2)。获得了3.9％的底脚高度。进一步的试验(包括下表2中的试验)表明，提高N2的比例有助于降低底脚高度，但也发现蚀刻速率变慢。然而，如样品试验7中所示，这可以通过提高等离子体功率来抵消，样品试验7的结果示于图9中。这里，SiCl4与N2的比例(proportion)再次为1:2，但是ICP功率已经从350W提高至750W，这使得蚀刻速率从349nm/min提高至412nm/min。
进一步发现，提高工艺压力也可以有助于提高蚀刻速率而不使底脚高度变差，并且在样品实验11中说明了该情况，其结果示于图10中。在此，发现在ICP等离子体功率为900W和工艺压力为6mT的情况下，SiCl4与N2的比例的少量提高(比率3:4)是可接受的，获得了仅0.7％的底脚和800nm/min的蚀刻速率。最后，为了比较，在一个试验样品5中，用氩气(Ar)流代替氮气流以比较结果，并且产生了11.8％的不期望的大底脚。对于所列的各样品，表2中未提及的工艺参数如下：RF偏压功率110W/35V，工作台温度0℃，10托，2sccm至3sccm氦气。
表2
Figure BDA0002945501930000151
可以看出，与经试验的其他蚀刻气体混合物相比，所有使用主要由不同比例的SiCl4和N2组成的蚀刻气体混合物的实施例获得了减小的底脚高度。对SiCl4与N2在1:2至4:3范围内的比率进行了试验，并发现给出了良好的结果，尽管通常来说，SiCl4多于N2的混合物明显更好。
如上所述，SiCl4和N2应该一起构成超过90％的蚀刻气体混合物，尽管如在本实施例中那样，可少量存在其他气体，即形成小于10％的混合物，并且优选小于5％。在本实施例中提到的氦气背景落入该范畴内，并且在此提供氦气背景以改进晶圆30和工作台14之间的热传递。
在上述所有样品4、5和7至12中，发现沟槽壁与水平线之间的角度α在60度至80度的范围内，通常为约75度。在所有情况中，蚀刻深度d在4微米和5微米之间，平均为约4.669微米。
根据这些工艺参数，实现了超过500nm/min的蚀刻速率，并且实现了小于4％或优选小于3％的底脚。还实现了高达4.8的掩膜选择比。总的来说，注意到蚀刻产生了无残留物的光滑蚀刻表面。
可以以各种不同的方式结束蚀刻工艺。例如，蚀刻可以进行预定的时间段，经过了该时间段之后，工艺将停止。
可供选择地，可提供用于监控蚀刻进度的方法，使得一旦已到达结构体30内的特定深度或层，便可以停止蚀刻。图11a和图11b示出了两个示例性的终点检测装置40。在图11a中，蚀刻沟槽T(或其他特征)的深度由光学干涉仪来感测并监控，光学干涉仪包括电磁辐射(例如光)源41和相应的检测器42。将一个或以上辐射波长向下引导至晶圆30上所蚀刻的特征，并且由不同的层所反射的辐射会发生干涉，从而使得蚀刻进行时反射光的振幅会随时间而改变。当得到对应于期望深度的干涉振幅时，可知到达了终点。
在图11b中，通过使用诸如光纤45之类的辐射收集器来观察由该过程发射的腔室内的辐射，从而感测当前正被蚀刻的材料的组成(即，在任一情况中，形成沟槽T的基底的半导体层的组成)。可以将收集器45连接至分光仪46以选择某些波长，这些波长对应于当蚀刻相关材料时发生的已知原子跃迁。可供选择地，滤光器可用于选择传感器响应的一种或多种波长以实现相同的效果。当蚀刻深度到达将停止开槽的期望层(例如层34b)时，由于现在被蚀刻的特定材料，发射波长将有相应的变化。在检测到蚀刻特征已经到达期望的终点时，装置40向控制器输出信号以停止蚀刻。
所描述的蚀刻工艺可为由其自身形成完整工艺的独立的蚀刻工序，或者可为包括多个工艺步骤或阶段的较长的整体工艺的一部分。例如，整个工艺可以是循环的蚀刻和钝化工艺，例如Bosch工艺，并且所描述的蚀刻方法可以用于在该工艺中实施蚀刻步骤。

Claims (30)

1.一种蚀刻至垂直腔面发射激光器(VCSEL)半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料，所述方法包括：
将其上具有所述半导体结构体的衬底放置于等离子体处理腔室中的支承台上，所述半导体结构体在远离所述支承台的所述半导体结构体的表面上载有图案化掩膜；以及以下工艺步骤：
建立通过所述等离子体处理腔室的蚀刻气体混合物流；以及
在所述等离子体处理腔室内产生等离子体，并同时向所述支承台施加射频(RF)偏压；
由此使未被所述图案化掩膜覆盖的所述半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在所述半导体结构体中形成至少一种特征；
其中大于90％的所述蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。
2.一种蚀刻至发光二极管(LED)半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料，所述方法包括：
将其上具有所述半导体结构体的衬底放置于等离子体处理腔室中的支承台上，所述半导体结构体在远离所述支承台的所述半导体结构体的表面上载有图案化掩膜；以及以下工艺步骤：
建立通过所述等离子体处理腔室的蚀刻气体混合物流；以及
在所述等离子体处理腔室内产生等离子体，并同时向所述支承台施加射频(RF)偏压；
由此使未被所述图案化掩膜覆盖的所述半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在所述半导体结构体中形成至少一种特征；
其中大于90％的所述蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。
3.一种蚀刻至光电二极管半导体结构体中的各半导体材料的一个或以上外延层中的方法，其中所述半导体材料或每种半导体材料为III-V半导体材料、III-N半导体材料或II-VI半导体材料，所述方法包括：
将其上具有所述半导体结构体的衬底放置于等离子体处理腔室中的支承台上，所述半导体结构体在远离所述支承台的所述半导体结构体的表面上载有图案化掩膜；以及以下工艺步骤：
建立通过所述等离子体处理腔室的蚀刻气体混合物流；以及
在所述等离子体处理腔室内产生等离子体，并同时向所述支承台施加射频(RF)偏压；
由此使未被所述图案化掩膜覆盖的所述半导体结构体的部分暴露于蚀刻气体混合物等离子体，从而被蚀刻以在所述半导体结构体中形成至少一种特征；
其中大于90％的所述蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)的混合物组成。
4.根据前述权利要求中任一项所述的方法，其中至少95％的所述蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)组成，优选基本上100％的所述蚀刻气体混合物由四氯化硅(SiCl4)和氮气(N2)组成。
5.根据前述权利要求中任一项所述的方法，其中所述蚀刻气体混合物进一步包含一种或以上惰性气体，例如氦气，所述惰性气体优选形成小于5％的所述蚀刻气体混合物。
6.根据前述权利要求中任一项所述的方法，其中所述四氯化硅(SiCl4)是以大于痕量水平存在于所述蚀刻气体混合物中的唯一的含卤素气体。
7.根据前述权利要求中任一项所述的方法，其中所述蚀刻气体混合物不包含大于痕量水平的三氯化硼(BCl3)，优选不包含三氯化硼。
8.根据前述权利要求中任一项所述的方法，其中建立通过所述等离子体处理腔室的蚀刻气体混合物流包括在所述等离子体处理腔室的上游将所述蚀刻气体混合物的各组分混合在一起，然后将所述蚀刻气体混合物引入所述等离子体处理腔室中。
9.根据前述权利要求中任一项所述的方法，其中所述蚀刻气体混合物中的四氯化硅与氮气的比率(SiCl4:N2)在约1:3至3:1的范围内，优选在约1:2至4:3的范围内，最优选为约1:2。
10.根据前述权利要求中任一项所述的方法，其中所述半导体结构体包括各半导体材料的多个外延层，所述各半导体材料中的至少一些彼此不同。
11.根据前述权利要求中任一项所述的方法，其中所述半导体材料或每种半导体材料为二元、三元或四元半导体材料。
12.根据前述权利要求中任一项所述的方法，其中所述半导体材料或每种半导体材料为下列中的任一种：GaN、GaAs、AlGaAs、InGaAs或AlInGaP。
13.根据前述权利要求中任一项所述的方法，其中使用电感耦合等离子体源、电容耦合等离子体源或微波等离子体源产生所述等离子体。
14.根据前述权利要求中任一项所述的方法，其中利用200W至1500W的范围内的等离子体功率产生所述等离子体。
15.根据前述权利要求中任一项所述的方法，其中向所述支承台施加的偏压为连续偏压、脉冲偏压或调制偏压。
16.根据前述权利要求中任一项所述的方法，其中向所述支承台施加的所述偏压的偏置功率密度在每平方厘米0.5W至2W的范围内。
17.根据前述权利要求中任一项所述的方法，其中所述蚀刻气体混合物的总气体流量在5sccm至200sccm的范围内，优选在80sccm至120sccm的范围内，更优选为约100sccm。
18.根据前述权利要求中任一项所述的方法，还包括将所述等离子体处理腔室内的压强控制为在0.5毫托至10毫托的范围内的值。
19.根据前述权利要求中任一项所述的方法，还包括将所述支承台的温度控制为在-10摄氏度至+50摄氏度的范围内的值。
20.根据前述权利要求中任一项所述的方法，其中控制所述工艺步骤，使得蚀刻特征的基底的深度在所述蚀刻特征的宽度上的变化不大于200nm，优选不大于平均特征深度的4％、更优选不大于平均特征深度的3％、还优选不大于平均特征深度的2％。
21.根据前述权利要求中任一项所述的方法，其中控制所述工艺步骤，使得蚀刻速率为至少500nm/min。
22.根据前述权利要求中任一项所述的方法，其中控制所述工艺步骤，使得所述蚀刻特征或每种蚀刻特征的壁角(α)在60度和80度之间、优选65度和75度之间。
23.根据前述权利要求中任一项所述的方法，其中控制所述步骤，使得所述半导体与掩膜的蚀刻选择比为至少4:1，所述图案化掩膜优选包含氮化硅。
24.根据前述权利要求中任一项所述的方法，还包括在经过预定时间段之后停止所述蚀刻。
25.根据前述权利要求中任一项所述的方法，还包括监控所述蚀刻的进度，并且优选在已经到达预定深度时和/或在已经到达所述半导体结构体中的预定层时停止所述蚀刻。
26.根据权利要求25所述的方法，其中使用光学干涉仪或发射光谱仪监控所述蚀刻的进度。
27.一种处理半导体结构体的方法，包括执行根据权利要求1至26中任一项所述的方法作为一系列工艺步骤之一，其他的工艺步骤各自包括沉积步骤、钝化步骤、热处理步骤和另一蚀刻步骤中的任一者。
28.根据权利要求27所述的方法，其中所述一系列工艺步骤是循环进行的。
29.根据权利要求27或28所述的方法，其中所述一系列工艺步骤限定为原子层蚀刻工艺或反应性离子蚀刻工艺。
30.一种根据权利要求1至29中任一项所述的方法蚀刻的半导体结构体。
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