TW202010133A - 具有電流路徑方向控制的半導體結構 - Google Patents

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Abstract

一種具有電流路徑方向控制的半導體結構，包含有基板及其上具有磊晶層，其具有第一導電型，第一摻雜區位在基板上及磊晶層一側，第一摻雜區具有第一或第二導電型，第二摻雜區包覆在磊晶層中，第二摻雜區具有第二導電型，第三摻雜區位於磊晶層且位於第一、第二摻雜區間，藉由磊晶層分隔第一、第二、第三摻雜區，第三摻雜區具有第二導電型，第四摻雜區包覆於第三摻雜區中，第四摻雜區具有第一導電型，第五摻雜區包覆於第一摻雜區中，第五摻雜區與第一摻雜區相反型態，當基板接收電流可選擇性自磊晶層、第一、第二、第三、第四、第五摻雜區傳輸並控制電流流向。

Description

具有電流路徑方向控制的半導體結構
本發明係關於一種半導體結構，特別係關於一種具有電流路徑方向控制的半導體結構。
習知的半導體裝置，例如功率裝置，為了要降低操作時所產生的正向偏壓，及減少電流擁擠效應，可以降低電力耗損或提高半導體電子元件應在效率。但在平面式介面的半導體裝置，例如高壓之矽半導體元件無法進一步改善此些特性，必須透過更精細的結構設計或是創新半導體裝置設計。
然而，習知的創新半導體裝置設計或結構設計，例如，透過縮短漂移區的長度、降低漂移區的電阻、增加電流分散效應等，以用於減少電流擁擠效應，及可以用於降低順向操作電壓。並且，可以在結構上維持主動區的高崩潰電壓，以降低漏電流並增加元件的可靠性，例如藉由抗靜電放電及高溫應用等方式。
即便利用結構的改良，例如形成台面式介面終止延伸結構，雖可以改善上述習知之平面式介面的半導體裝置缺失，但上述的結構及改變漂移區長度的技術特徵，無法有效控制電流的流向，容易使電流流經此一半導體結構時，往其它摻雜區域流失，造成通過半導體裝置的電流不穩。
因此，本發明為了在半導體裝置中，得以有效控制電流傳輸路徑，提出一種具有電流路徑方向控制的半導體結構，作為各個電子元件連接時，避免電流在結構中傳輸時，不會從邊緣流散。
本發明的主要目的係在提供一種具有電流路徑方向控制的半導體結構，利用各摻雜區相同或不相同的半導體型態，以控制整體結構的電流傳導路徑方向，以避免在設計時，因無法有效控制電流路徑而導致電流過多的消耗。
本發明的另一目的係在提供一種具有電流路徑方向控制的半導體結構，可以應用在各種電子裝置，例如記憶體、微處理器等產品，並且可以提升這些產品效能。
因此，為了實現上述的目的，本發明提供一種具有電流路徑方向控制的半導體結構，包含有一基板，及其上具有一磊晶層，磊晶層具有第一導電型，第一摻雜區位在基板上並位在磊晶層一側，第一摻雜區具有第一導電型或第二導電型，第二摻雜區位在磊晶層以被磊晶層包覆，第二摻雜區的頂部露出在磊晶層的頂部，第二摻雜區具有第二導電型，第三摻雜區位在磊晶層且位在第二摻雜區及第一摻雜區間，藉由磊晶層分隔第三摻雜區、第一摻雜區及第二摻雜區，第三摻雜區的頂部露出在磊晶層的頂部，第三摻雜區具有第二導電型，第四摻雜區位在第三摻雜區中以被第三摻雜區包覆，第四摻雜區的頂部露出在第三摻雜區的頂部，第四摻雜區具有第一導電型，第五摻雜區位在第一摻雜區中以被第一摻雜區包覆，第五摻雜區的頂部露出在第一摻雜區的頂部，第五摻雜區與第一摻雜區相反型態，當基板接收一電流可選擇性自磊晶層、第一、第二、第三、第四、第五摻雜區傳輸，並可控制電流的流向。
在本發明中，第一導電型係為n型，第二導電型係為p型；或，第一導電型係為p型，第二導電型係為n型。
在本發明中，基板係可為第一或第二導電型。
在本發明中，磊晶層、第二、第四、第五摻雜區的頂部，各自更可選擇性設有一連接元件，其係可選擇性將磊晶層、第二、第四、第五摻雜區電性連接。
在本發明中，連接元件係可為p-n二極體、蕭特基二極體、快速恢復二極體、電晶體、晶體閘流管、金屬氧化物半導體場效電晶體或絕緣柵雙極電晶體。
在本發明中，第一、第二、第三摻雜區周圍還可環設一隔離區，以避免電流往第一摻雜區、第二摻雜區、第三摻雜區外部偏離。隔離區係可為介電質、多晶矽或非晶矽；隔離區可藉由反應離子蝕刻形成；而隔離區的側壁角度係可為55~125
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
隨著半導體的出現，其重要性係相當巨大的，現今大部分的電子產品，如電腦、智慧型手機或是數位電子裝置中的核心單元，皆與半導體有著極為密切的關聯，許多不同的習知半導體裝置，對於其結構的改良，以用於提升電子產品的效能，而本發明更能有效控制電流路徑方向，以避免電流在結構中傳輸時會造成多餘的相互干擾。
首先，請參照本發明第一圖所示，一種具有電流路徑方向控制的半導體結構10包含有一基板12，基板上12具有一磊晶(EPI)層14，第一摻雜區16位在基板12上，並位在磊晶層14之一側；第二摻雜區18係位在磊晶層14中，以被磊晶層14所包覆，第二摻雜區18的頂部係露出於磊晶層14的頂部；第三摻雜區20亦係位在磊晶層14中，且同時位在第一摻雜區16及第二摻雜區18間，磊晶層14藉由第三摻雜區20分隔第一摻雜區16及第二摻雜區18，第三摻雜區20的頂部係露出於磊晶層14的頂部；第四摻雜區22係位在第三摻雜區20中，以被第三摻雜區20包覆，第四摻雜區22的頂部係露出於第三摻雜區20的頂部；第五摻雜區24係位在第一摻雜區16中，以被第一摻雜區16包覆，第五摻雜區24的頂部係露出於第一摻雜區16的頂部。在本發明中，不限制各摻雜區的形狀、深度或是濃度，也不限制摻雜區所露出的高度，本實施例主要係先明確揭露各摻雜區的位置關係，本發明不以此為限制。
承接上段，磊晶層14具有第一導電型，而第一摻雜區16則可以具有第一導電型或第二導電型，第二摻雜區18則具有第二導電型，第三摻雜區20具有第二導電型，第四摻雜區22具有第一導電型，第五摻雜區24則與第一摻雜區16的導電型態相反，當第一摻雜區16係為第一導電型則第五摻雜區24為第二導電型，反之亦然。在本發明中，第一導電型係為n型時，第二導電型係為p型，或是，當第一導電型係為p型時，第二導電型係為n型。另外，本發明中的基板12可以是第一導電型或是第二導電型，則不一定要與上述相同。
例如，當本案的磊晶層14係為第一導電型n型時，基板12可以與磊晶層相同型態或是相異型態，可以是第一導電型n型或是第二導電型p型，本發明就不多做限制，可依照使用者設計而定。而磊晶層14上的第二摻雜區18、第三摻雜區20則需要與磊晶層14成為相反的導電型態，此時第二摻雜區18及第三摻雜區20必須為第二導電型p型。然而，磊晶層14一側的第一摻雜區16則可以是第一導電型n型或是第二導電型p型，在此可以第二導電型p型為例說明，則第五摻雜區24必須為第一導電型p型。上述僅係為本發明的實施例說明，不以此些n型或p型為限制，主要是以上述第一摻雜區16、第二摻雜區18、第三摻雜區20、第四摻雜區22、第五摻雜區24與磊晶層14的導電型態關係為限制。
另外，請參照本發明第二圖所示，在磊晶層14、第二摻雜區18、第四摻雜區22、第五摻雜區24的頂部，還能選擇性設有一連接元件26、28、30、32，這些連接元件26、28、30、32也可以選擇相連接或是連接至外部的結構，例如連接元件28可以藉由一金屬元件34連接至外部，或是請參照本發明第三圖所示，連接元件28也可藉由金屬元件34電性連接至連接元件30，本實施例不以此為發明的限制，使用者可依照需求自行設定連接關係。或是，請參照本發明第四圖所示，當二個以上的半導體結構相連接時，在此以二個半導體結構10、10’為例說明，這些半導體結構中的連接元件26、28、30、32、26’、28’、30’、32’也可以彼此選擇性電性連接，例如連接元件30可以藉由金屬元件34電性連接至連接元件28’。本實施例中的連接元件26、28、30、32、26’、28’、30’、32’係可為p-n二極體、蕭特基(Schottky)二極體、快速恢復二極體(FRD)、電晶體(Transistor)、晶體閘流管(Thyrister)、金屬氧化物半導體場效電晶體(MOSFET)或絕緣柵雙極電晶體(IGBT)，本發明不限制是否需設置連接元件或連接元件應係為何，可依照使用者的需求或製程而定。
底下以一實施例為例，說明本發明控制電流路徑方向的方式，請參照本發明第五圖所示，基板12可以連接外部的金屬層36，以自外部金屬層36接收電流I，並可選擇性自磊晶層14、第一摻雜區16、第二摻雜區18、第三摻雜區20、第四摻雜區22、第五摻雜區24傳輸，例如當第二摻雜區18中設有一連接元件26，藉由金屬元件34電性連接至外部半導體結構10’的第四摻雜區22’的連接元件26’時，會利用各摻雜區的導電型態及結構以控制電流的流向，如此時電流I會因為第一摻雜區16的阻隔而不往外部流動，以使電流I藉由第二摻雜區18流向連接元件26，並自金屬元件34傳輸至第四摻雜區22’的連接元件26’，電流I可以再從第四摻雜區22’流向另一金屬元件34’以傳輸至第五摻雜區24’中。使用者可以自行依照製程設定，而任意進行電性連接，本發明主要係利用各摻雜區與磊晶層的導電型態，以進行電流路徑流向的限制。
除了上述的結構外，請參照本發明第六圖所示，在第一摻雜區16、第二摻雜區18、第三摻雜區20的周圍可以環設一隔離區38，其係為一溝槽式(trench)，在本實施例中，隔離區38係可為介電質(Dielectrics)、多晶矽(Poly Si)或非晶矽(Amorphous Si)，隔離區38係藉由反應離子蝕刻(Reactive-Ion Etching，RIE)形成在第一摻雜區16、第二摻雜區18、第三摻雜區20周圍，隔離區38設置時的側壁角度係可為55~1259038的材質、深度或設置角度，還可利用隔離區38隔離電流的流向，更可避免電流往第一摻雜區16、第二摻雜區18、第三摻雜區20之外部偏離。
一般而言，半導體結構可應用蝕刻的方式對待蝕刻物進行向下或二側的侵蝕，以形成使用者想要的結構，接著，請參照本發明第七a圖~第七d圖所示，本發明可以利用下列方式形成磊晶層及摻雜區，首先如第七a圖所示，可以先在一基板40上形成一磊晶層42，並利用二氧化矽44之光罩形成一植入(implant)缺口46，接著如第七b圖所示，此時可以在缺口46中植入與磊晶層42相同或不同之導電型態的第一摻雜區48。接著，將二氧化矽44移除，並對磊晶層42及第一摻雜區48進行沉積(deposit)，沉積後如第七c圖所示，再形成二氧化矽44光罩於第一摻雜區48上，並可形成缺口46，並在缺口46中植入與第一摻雜區48導電型態相反的第二摻雜區50，藉此反複進行如第七c圖的動作後，可以依使用者需求調整次數，以形成如第七d圖所示，較厚的第一摻雜區48及第二摻雜區50。本發明可以依上述的製程方法形成磊晶層與各摻雜區，並可以完成本發明具有電流路徑方向控制的半導體結構，並且，也可以利用上述的製程方法，於半導體結構中形成阻隔區，以形成如第八a圖、第八b圖、第八c圖、第八d圖、第八e圖、第八f圖及第八g圖所示的結構，並且用此結構對電流I進行路徑方向的控制。
有鑑於一般電子裝置的設計複雜，本發明不限制連接元件應如何連接，或是可以組合多少組半導體結構，主要是揭露此一特殊之各摻雜區與磊晶層的結構關係，利用各摻雜區與磊晶層的導電型態，避免電流傳輸時，會容易往其它路徑偏移，此一半導體結構應用在各種電子裝置時，可以避免電流傳輸時產生相互干擾，以提升電子裝置的效能。
以上所述之實施例，僅係為說明本發明之技術思想及特點，目的在使熟習此項技藝之人士足以瞭解本發明之內容，並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍。
10、10’‧‧‧半導體結構12‧‧‧基板14‧‧‧磊晶層16‧‧‧第一摻雜區18、18’‧‧‧第二摻雜區20‧‧‧第三摻雜區22、22’‧‧‧第四摻雜區24‧‧‧第五摻雜區26、28、30、32、26’、28’、30’、32’‧‧‧連接元件34、34’‧‧‧金屬元件36‧‧‧金屬層38‧‧‧隔離區40‧‧‧基板42‧‧‧磊晶層44‧‧‧二氧化矽46‧‧‧缺口48‧‧‧第一摻雜區50‧‧‧第二摻雜區I‧‧‧電流
第一圖為本發明第一實施例的結構示意圖。 第二圖為本發明第二實施例的結構示意圖。 第三圖為本發明第三實施例的結構示意圖。 第四圖為本發明第四實施例的結構示意圖。 第五圖為本發明第五實施例導入電流的示意圖。 第六圖為本發明第六實施例的結構示意圖。 第七a圖~第七d圖為本發明製作磊晶層與摻雜區之步驟的結構示意圖。 第八a圖~第八g圖為利用本發明製作阻隔區之應用實施例的示意圖。
10‧‧‧半導體結構
12‧‧‧基板
14‧‧‧磊晶層
16‧‧‧第一摻雜區
18‧‧‧第二摻雜區
20‧‧‧第三摻雜區
22‧‧‧第四摻雜區
24‧‧‧第五摻雜區

Claims (10)

  1. 一種具有電流路徑方向控制的半導體結構，包含： 一基板； 一磊晶層，其係位於該基板上，該磊晶層係具有該第一導電型； 一第一摻雜區，其係位於該基板上，並位於該磊晶層之一側，該第一摻雜區係具有該第一導電型或一第二導電型； 一第二摻雜區，其係位於該磊晶層，以被該磊晶層包覆，該第二摻雜區之頂部露出於該磊晶層之該頂部，該第二摻雜區係具有該第二導電型； 一第三摻雜區，其係位於該磊晶層，且位於該第二摻雜區及該第一摻雜區間，藉由該磊晶層分隔該第三摻雜區、該第一摻雜區及該第二摻雜區，該第三摻雜區之頂部係露出於該磊晶層之該頂部，該第三摻雜區係具有該第二導電型； 一第四摻雜區，其係位於該第三摻雜區中，以被該第三摻雜區包覆，該第四摻雜區之頂部露出於該第三摻雜區之該頂部，該第四摻雜區係具有該第一導電型；以及 一第五摻雜區，其係位於該第一摻雜區中，以被該第一摻雜區包覆，該第五摻雜區之頂部係露出於該第一摻雜區之該頂部，該第五摻雜區係與該第一摻雜區相反的型態，當該基板接收一電流，可選擇性自該磊晶層、該第一摻雜區、該第二摻雜區、該第三摻雜區、該第四摻雜區、該第五摻雜區傳輸，並可控制該電流的流向。
  2. 如請求項1所述之具有電流路徑方向控制的半導體結構，其中該第一導電型係為n型，該第二導電型係為p型。
  3. 如請求項1所述之具有電流路徑方向控制的半導體結構，其中該第一導電型係為p型，該第二導電型係為n型。
  4. 如請求項1所述之具有電流路徑方向控制的半導體結構，其中該基板係可為該第一導電型或該第二導電型。
  5. 如請求項1所述之具有電流路徑方向控制的半導體結構，其中該磊晶層、該第二摻雜區、該第四摻雜區、該第五摻雜區之頂部，各自更可選擇性設有一連接元件，該等連接元件係可選擇性將該磊晶層、該第二摻雜區、該第四摻雜區、該第五摻雜區電性連接。
  6. 如請求項5所述之具有電流路徑方向控制的半導體結構，其中該等連接元件係可為p-n二極體、蕭特基(Schottky)二極體、快速恢復二極體(FRD)、電晶體(Transistor)、晶體閘流管(Thyrister)、金屬氧化物半導體場效電晶體(MOSFET)或絕緣柵雙極電晶體(IGBT)。
  7. 如請求項1所述之具有電流路徑方向控制的半導體結構，其中該第一摻雜區、該第二摻雜區、該第三摻雜區之周圍更可環設一隔離區，以避免該電流往該第一摻雜區、該第二摻雜區、該第三摻雜區之外部偏離。
  8. 如請求項7所述之具有電流路徑方向控制的半導體結構，其中該隔離區係可為介電質(Dielectrics)、多晶矽(Poly Si)或非晶矽(Amorphous Si)。
  9. 如請求項7所述之具有電流路徑方向控制的半導體結構，其中該隔離區係可藉由反應離子蝕刻(Reactive-Ion Etching，RIE)形成。
  10. 如請求項7所述之具有電流路徑方向控制的半導體結構，其中該隔離區的側壁角度係可為55~125
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