TW202010089A - 改良式暫態電壓抑制裝置 - Google Patents

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Abstract

本發明係揭露一種改良式暫態電壓抑制裝置，包含一半導體基板、一暫態電壓抑制器、至少一第一二極體、至少一導電接墊與至少一第二二極體。暫態電壓抑制器包含一N型重摻雜箝位區。第一二極體之第一陽極電性連接N型重摻雜箝位區，導電接墊電性連接第一二極體之第一陰極。第二二極體之第二陽極電性連接導電接墊，第二二極體之第二陰極電性連接暫態電壓抑制器。第一陽極靠近N型重摻雜箝位區，而不是導電接墊。導電接墊靠近N型重摻雜箝位區，而不是第二陽極。

Description

改良式暫態電壓抑制裝置
本發明係關於一種抑制裝置，且特別關於一種改良式暫態電壓抑制裝置。
受到靜電放電（ESD）的衝擊而損傷，再加上一些電子產品，如筆記型電腦或手機亦作的比以前更加輕薄短小，對ESD衝擊的承受能力更為降低。對於這些電子產品，若沒有利用適當的ESD保護裝置來進行保護，則電子產品很容易受到ESD的衝擊，而造成電子產品發生系統重新啟動，甚至硬體受到傷害而無法復原的問題。目前，所有的電子產品都被要求能通過IEC 61000-4-2標準之ESD測試需求。對於電子產品的ESD問題，使用暫態電壓抑制器（TVS）是較為有效的解決方法，讓ESD能量快速透過TVS予以釋放，避免電子產品受到ESD的衝擊而造成傷害。
一般來說，暫態電壓抑制電路如第1圖所示。在第1圖中，暫態電壓抑制電路包含三第一二極體10、三第二二極體12與一電源箝位元件14，其中電源箝位元件14可為雙載子接面電晶體或矽控整流器。當正脈衝發生在輸入輸出(I/O)埠時，放電電荷流經第一二極體10與電源箝位元件14。當負脈衝發生在輸入輸出(I/O)埠時，放電電荷流經第二二極體12。請參閱第1圖、第2圖與第3圖。暫態電壓抑制電路包含一P型基板15、一P型重摻雜區16、三N型重摻雜區18、三導電接墊20、一N型井區22、一N型重摻雜區24、三P型重摻雜區26、一N型井區28、一N型重摻雜區30、一P型井區32、一P型重摻雜區34、一P型井區36與一N型重摻雜區38。第一二極體10由N型井區22、N型重摻雜區24與P型重摻雜區26形成，第二二極體12由P型基板15、P型重摻雜區16與N型重摻雜區18形成，電源箝位元件14具有P型井區36與N型重摻雜區38。N型井區28、N型重摻雜區30、P型井區32與P型重摻雜區34形成一護圈(guard ring)。導電接墊20作為輸入輸出埠，N型重摻雜區30電性連接一高電壓端VDD，N型重摻雜區24電性連接電源箝位元件14，導電接墊20分別電性連接N型重摻雜區18，並分別電性連接P型重摻雜區26。P型重摻雜區16與N型重摻雜區38電性連接一低電壓端VSS。為了縮短連接第一二極體10與電源箝位元件14之導電線，第一二極體10係靠近電源箝位元件14，而不是第二二極體12，進而降低導電線之放電路徑之阻抗與箝位電壓。然而，為了避免閂鎖(latch-up)問題發生，護圈位於第一二極體10與電源箝位元件14之間，並佔據大的面積。當N型重摻雜區30浮接時，護圈之效果較差，使拴鎖現象容易發生。換句話說，N型重摻雜區30必須連接高電壓端VDD。然而，考慮其他需求，N型重摻雜區30有時不能連接高電壓端VDD。
因此，本發明係在針對上述的困擾，提出一種改良式暫態電壓抑制裝置，以解決習知所產生的問題。
本發明的主要目的，在於提供一種改良式暫態電壓抑制裝置，其係在不使用護圈(guard ring)的前提下，利用第二二極體分開第一二極體與暫態電壓抑制器，進而降低佈局面積、增加閂鎖路徑與避免閂鎖事件發生。
為達上述目的，本發明提供一種改良式暫態電壓抑制裝置，其係包含一半導體基板、一暫態電壓抑制器、至少一第一二極體、至少一導電接墊與至少一第二二極體。暫態電壓抑制器設於半導體基板中，暫態電壓抑制器具有一P型箝位區與位於P型箝位區之一N型重摻雜箝位區，N型重摻雜箝位區接地。第一二極體設於半導體基板中，第一二極體之第一陽極接地，且電性連接N型重摻雜箝位區，第一陽極相距N型重摻雜箝位區有一第一最短距離。導電接墊設於半導體基板上，且電性連接第一二極體之第一陰極，導電接墊相距N型重摻雜箝位區有一第二最短距離，第二最短距離大於第一最短距離。第二二極體設於半導體基板中，第二二極體之第二陽極電性連接至少一導電接墊，第二二極體之第二陰極電性連接暫態電壓抑制器，第二陽極相距N型重摻雜箝位區有一第三最短距離，第三最短距離大於第二最短距離。
在本發明之一實施例中，半導體基板為N型基板，P型箝位區為P型井區。第一二極體更包含一P型井區、一第一N型重摻雜區與一第一P型重摻雜區。P型井區設於半導體基板中，第一N型重摻雜區設於P型井區，第一N型重摻雜區作為第一陰極。第一P型重摻雜區設於P型井區中，第一P型重摻雜區作為第一陽極。第二二極體更包含一第二N型重摻雜區與一第二P型重摻雜區。第二N型重摻雜區設於半導體基板中，第二N型重摻雜區作為第二陰極。第二P型重摻雜區設於半導體基板中，第二P型重摻雜區作為第二陽極。
在本發明之一實施例中，半導體基板為P型基板，半導體基板之部分係作為P型箝位區。第一二極體更包含一第一N型重摻雜區與一第一P型重摻雜區。第一N型重摻雜區設於半導體基板中，第一N型重摻雜區作為第一陰極。第一P型重摻雜區設於半導體基板中，第一P型重摻雜區作為第一陽極。第二二極體更包含一N型井區、一第二N型重摻雜區與一第二P型重摻雜區。N型井區設於半導體基板中，第二N型重摻雜區設於N型井區，第二N型重摻雜區作為第二陰極。第二P型重摻雜區設於N型井區，第二P型重摻雜區作為第二陽極。
在本發明之一實施例中，第二陰極透過二電源匯流排電性連接暫態電壓抑制器，電源匯流排沿半導體基板之邊緣設置。每一電源匯流排之寬度為至少20微米(μm) 。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
以下請參閱第4圖與第5圖，以介紹本發明之改良式暫態電壓抑制裝置之第一實施例，其係包含一半導體基板40、一暫態電壓抑制器42、至少一第一二極體44、至少一導電接墊46與至少一第二二極體48。在第一實施例中，係以一第一二極體44、一導電接墊46與一第二二極體48為例。暫態電壓抑制器42設於半導體基板40中，暫態電壓抑制器42具有一P型箝位區50與位於P型箝位區50中之一N型重摻雜箝位區52，N型重摻雜箝位區52接地。舉例來說，暫態電壓抑制器42可為矽控整流器或雙載子接面電晶體。第一二極體44設於半導體基板40中，第一二極體44之第一陽極441接地，並電性連接N型重摻雜箝位區52。第一陽極441相距N型重摻雜箝位區52有一第一最短距離d1。導電接墊46設於半導體基板40上，並電性連接第一二極體44之第一陰極442。導電接墊46相距N型重摻雜箝位區52有一第二最短距離d2，第二最短距離d2大於第一最短距離d1。第二二極體48設於半導體基板40中，第二二極體48之第二陽極481電性連接導電接墊46，第二二極體48之第二陰極482電性連接暫態電壓抑制器42。第二陽極481相距N型重摻雜箝位區52有一第三最短距離d3，第三最短距離d3大於第二最短距離d2。
具體而言，半導體基板40為P型基板，半導體基板40之部分係作為P型箝位區50。第一二極體44更包含一第一N型重摻雜區54與一第一P型重摻雜區56。第二二極體48更包含一N型井區58、一第二N型重摻雜區60與一第二P型重摻雜區62。第一N型重摻雜區54設於半導體基板40中，第一N型重摻雜區54作為第一陰極442。第一P型重摻雜區56設於半導體基板40中，第一P型重摻雜區56作為第一陽極441。N型井區58設於半導體基板40中，第二N型重摻雜區60設於N型井區58中，且第二N型重摻雜區60作為第二陰極482。第二P型重摻雜區62設於N型井區58中，且第二P型重摻雜區62作為第二陽極481。第二二極體48之第二陰極482經由二電源匯流排64電性連接暫態電壓抑制器42，且電源匯流排64沿著半導體基板40之邊緣設置。舉例來說，當暫態電壓抑制器42為NPN雙載子接面電晶體時，第二二極體48之第二陰極482經由電源匯流排64電性連接暫態電壓抑制器42之N型重摻雜區(圖中未示)。當暫態電壓抑制器42為矽控整流器時，第二二極體48之第二陰極482經由電源匯流排64電性連接暫態電壓抑制器42之P型重摻雜區(圖中未示)。此外，每一電源匯流排64具有至少20微米(μm)之寬度，使對應第二二極體48之箝位電壓與放電路徑得以減少。在第一實施例，第一二極體44與導電接墊46分隔第二二極體48之第二陽極481與N型重摻雜箝位區52，以增加閂鎖路徑，使寄生元件不容易導通，進而避免閂鎖事件的發生。由於閂鎖事件不會發生，故傳統護圈(guard ring)可以移除，且高電壓端也可以不用使用。還有，因為半導體基板40經由第一二極體44之第一陽極441接地，所以半導體基板40就像護圈一樣，可節省電路佈局之面積。
以下請參閱第6圖與第7圖，以介紹本發明之改良式暫態電壓抑制裝置之第二實施例，第二實施例與第一實施例差別在於半導體基板40、第一二極體44與第二二極體48。在第二實施例中，半導體基板40為N型基板，P型箝位區50為P型井區，第一二極體44更包含一P型井區66、一第一N型重摻雜區68與一第一P型重摻雜區70，第二二極體48更包含一第二N型重摻雜區72與一第二P型重摻雜區74。P型井區66設於半導體基板40中。第一N型重摻雜區68設於P型井區66中，第一N型重摻雜區68作為第一陰極442。第一P型重摻雜區70設於P型井區66中，第一P型重摻雜區70作為第一陽極441。第二N型重摻雜區72設於半導體基板40中，第二N型重摻雜區72作為第二陰極482。第二P型重摻雜區74設於半導體基板40中，第二P型重摻雜區74作為第二陽極481。在第二實施例中，第一二極體44與導電接墊46分隔第二二極體48之第二陽極481與N型重摻雜箝位區52，以增加閂鎖路徑，使寄生元件不容易導通，進而避免閂鎖事件的發生。由於閂鎖事件不會發生，故傳統護圈(guard ring)可以移除，且高電壓端也可以不用使用。還有，因為P型井區66經由第一二極體44之第一陽極441接地，故P型井區66就像護圈一樣，可節省電路佈局之面積。
以下請參閱第8圖，以介紹本發明之改良式暫態電壓抑制裝置之第三實施例，第三實施例與第一實施例差別在於第一二極體44、導電接墊46與第二二極體48之數量。在第三實施例中，有複數個第一二極體44、複數個導電接墊46與複數個第二二極體48。所有第一二極體44之位置分別對應所有第二二極體48之位置，且分別對應所有導電接墊46之位置。每一第二二極體48電性連接二電源匯流排64。
以下請參閱第9圖，以介紹本發明之改良式暫態電壓抑制裝置之第四實施例，第四實施例與第二實施例差別在於第一二極體44、導電接墊46與第二二極體48之數量。在第四實施例中，有複數個第一二極體44、複數個導電接墊46與複數個第二二極體48。所有第一二極體44之位置分別對應所有第二二極體48之位置，且分別對應所有導電接墊46之位置。每一第二二極體48電性連接二電源匯流排64。
綜上所述，本發明在不使用護圈(guard ring)的前提下，利用第二二極體分開第一二極體與暫態電壓抑制器，進而降低佈局面積、增加閂鎖路徑與避免閂鎖事件發生。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧第一二極體 12‧‧‧第二二極體 14‧‧‧電源箝位元件 15‧‧‧P型基板 16‧‧‧P型重摻雜區 18‧‧‧N型重摻雜區 20‧‧‧導電接墊 22‧‧‧N型井區 24‧‧‧N型重摻雜區 26‧‧‧P型重摻雜區 28‧‧‧N型井區 30‧‧‧N型重摻雜區 32‧‧‧P型井區 34‧‧‧P型重摻雜區 36‧‧‧P型井區 38‧‧‧N型重摻雜區 40‧‧‧半導體基板 42‧‧‧暫態電壓抑制器 44‧‧‧第一二極體 441‧‧‧第一陽極 442‧‧‧第一陰極 46‧‧‧導電接墊 48‧‧‧第二二極體 481‧‧‧第二陽極 482‧‧‧第二陰極 50‧‧‧P型箝位區 52‧‧‧N型重摻雜箝位區 54‧‧‧第一N型重摻雜區 56‧‧‧第一P型重摻雜區 58‧‧‧N型井區 60‧‧‧第二N型重摻雜區 62‧‧‧第二P型重摻雜區 64‧‧‧電源匯流排 66‧‧‧P型井區 68‧‧‧第一N型重摻雜區 70‧‧‧第一P型重摻雜區 72‧‧‧第二N型重摻雜區 74‧‧‧第二P型重摻雜區
第1圖為先前技術之暫態電壓抑制電路之示意圖。 第2圖為第1圖之暫態電壓抑制電路之電路佈局示意圖。 第3圖為第2圖之沿A-A’線之結構剖視圖。 第4圖為本發明之改良式暫態電壓抑制裝置之第一實施例之電路佈局示意圖。 第5圖為第4圖之沿B-B’線之結構剖視圖。 第6圖為本發明之改良式暫態電壓抑制裝置之第二實施例之電路佈局示意圖。 第7圖為第6圖之沿C-C’線之結構剖視圖。 第8圖為本發明之改良式暫態電壓抑制裝置之第三實施例之電路佈局示意圖。 第9圖為本發明之改良式暫態電壓抑制裝置之第四實施例之電路佈局示意圖。
40‧‧‧半導體基板
42‧‧‧暫態電壓抑制器
44‧‧‧第一二極體
441‧‧‧第一陽極
442‧‧‧第一陰極
46‧‧‧導電接墊
48‧‧‧第二二極體
481‧‧‧第二陽極
482‧‧‧第二陰極
50‧‧‧P型箝位區
52‧‧‧N型重摻雜箝位區
54‧‧‧第一N型重摻雜區
56‧‧‧第一P型重摻雜區
58‧‧‧N型井區
60‧‧‧第二N型重摻雜區
62‧‧‧第二P型重摻雜區
64‧‧‧電源匯流排

Claims (12)

  1. 一種改良式暫態電壓抑制裝置，包含： 一半導體基板； 一暫態電壓抑制器，設於該半導體基板中，該暫態電壓抑制器具有一P型箝位區與位於該P型箝位區之一N型重摻雜箝位區，該N型重摻雜箝位區接地； 至少一第一二極體，設於該半導體基板中，該至少一第一二極體之第一陽極接地，且電性連接該N型重摻雜箝位區，該第一陽極相距該N型重摻雜箝位區有一第一最短距離； 至少一導電接墊，設於該半導體基板上，且電性連接該至少一第一二極體之第一陰極，該至少一導電接墊相距該N型重摻雜箝位區有一第二最短距離，該第二最短距離大於該第一最短距離；以及 至少一第二二極體，設於該半導體基板中，該至少一第二二極體之第二陽極電性連接該至少一導電接墊，該至少一第二二極體之第二陰極電性連接該暫態電壓抑制器，該第二陽極相距該N型重摻雜箝位區有一第三最短距離，該第三最短距離大於該第二最短距離。
  2. 如請求項1所述之改良式暫態電壓抑制裝置，其中該半導體基板為N型基板。
  3. 如請求項2所述之改良式暫態電壓抑制裝置，其中該至少一第一二極體更包含： 一P型井區，設於該半導體基板中； 一第一N型重摻雜區，設於該P型井區，該第一N型重摻雜區作為該第一陰極；以及 一第一P型重摻雜區，設於該P型井區中，該第一P型重摻雜區作為該第一陽極。
  4. 如請求項3所述之改良式暫態電壓抑制裝置，其中該至少一第二二極體更包含： 一第二N型重摻雜區，設於該半導體基板中，該第二N型重摻雜區作為該第二陰極；以及 一第二P型重摻雜區，設於該半導體基板中，該第二P型重摻雜區作為該第二陽極。
  5. 如請求項4所述之改良式暫態電壓抑制裝置，其中該P型箝位區為P型井區。
  6. 如請求項1所述之改良式暫態電壓抑制裝置，其中該半導體基板為P型基板，該半導體基板之部分係作為該P型箝位區。
  7. 如請求項6所述之改良式暫態電壓抑制裝置，其中該至少一第一二極體更包含： 一第一N型重摻雜區，設於該半導體基板中，該第一N型重摻雜區作為該第一陰極；以及 一第一P型重摻雜區，設於該半導體基板中，該第一P型重摻雜區作為該第一陽極。
  8. 如請求項7所述之改良式暫態電壓抑制裝置，其中該至少一第二二極體更包含： 一N型井區，設於該半導體基板中； 一第二N型重摻雜區，設於該N型井區，該第二N型重摻雜區作為該第二陰極；以及 一第二P型重摻雜區，設於該N型井區，該第二P型重摻雜區作為該第二陽極。
  9. 如請求項1所述之改良式暫態電壓抑制裝置，其中該第二陰極透過二電源匯流排電性連接該暫態電壓抑制器，該些電源匯流排沿該半導體基板之邊緣設置。
  10. 如請求項9所述之改良式暫態電壓抑制裝置，其中每一該電源匯流排之寬度為至少20微米(μm)。
  11. 如請求項1所述之改良式暫態電壓抑制裝置，其中該至少一第一二極體之數量為複數個，該至少一第二二極體之數量為複數個，該至少一導電接墊之數量為複數個，該些第一二極體之位置分別對應該些第二二極體之位置，且分別對應該些導電接墊之位置。
  12. 如請求項1所述之改良式暫態電壓抑制裝置，其中該暫態電壓抑制器為雙載子接面電晶體或矽控整流器。
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