TW202021128A - 矽控整流器 - Google Patents

矽控整流器 Download PDF

Info

Publication number
TW202021128A
TW202021128A TW108129319A TW108129319A TW202021128A TW 202021128 A TW202021128 A TW 202021128A TW 108129319 A TW108129319 A TW 108129319A TW 108129319 A TW108129319 A TW 108129319A TW 202021128 A TW202021128 A TW 202021128A
Authority
TW
Taiwan
Prior art keywords
type
doped region
heavily doped
strip
heavily
Prior art date
Application number
TW108129319A
Other languages
English (en)
Other versions
TWI726385B (zh
Inventor
沈佑書
李品輝
Original Assignee
晶焱科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 晶焱科技股份有限公司 filed Critical 晶焱科技股份有限公司
Publication of TW202021128A publication Critical patent/TW202021128A/zh
Application granted granted Critical
Publication of TWI726385B publication Critical patent/TWI726385B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41716—Cathode or anode electrodes for thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Thyristors (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本發明係揭露一種矽控整流器，包含一P型基板、一N型摻雜井區、一第一P型條狀重摻雜區、一第一N型條狀重摻雜區與至少一N型重摻雜區。第一P型條狀重摻雜區設於N型摻雜井區中，第一N型條狀重摻雜區設於P型基板中，N型重摻雜區設於N型摻雜井區與P型基板中。N型重摻雜區並未設於第一P型條狀重摻雜區與第一N型條狀重摻雜區之間，使半導體基板之表面區域得以縮減。上述元件之導電型態亦可以改變。

Description

矽控整流器
本發明係關於一種整流器，且特別關於一種能縮小半導體基板之表面面積之矽控整流器。
受到靜電放電（ESD）的衝擊而損傷，再加上一些電子產品，如筆記型電腦或手機亦作的比以前更加輕薄短小，對ESD衝擊的承受能力更為降低。對於這些電子產品，若沒有利用適當的ESD保護裝置來進行保護，則電子產品很容易受到ESD的衝擊，而造成電子產品發生系統重新啟動，甚至硬體受到傷害而無法復原的問題。目前，所有的電子產品都被要求能通過IEC 61000-4-2標準之ESD測試需求。對於電子產品的ESD問題，使用暫態電壓抑制器（TVS）是較為有效的解決方法，讓ESD能量快速透過TVS予以釋放，避免電子產品受到ESD的衝擊而造成傷害。
TVS的工作原理如第1圖所示，在印刷電路板（PCB）上，暫態電壓抑制器10並聯欲保護電路12，當ESD情況發生時，暫態電壓抑制器10係瞬間被觸發，同時，暫態電壓抑制器10亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過暫態電壓抑制器10得以釋放。矽控整流裝置展現了強健的靜電放電耐受度與每單位面積的電流釋放能力。矽控整流裝置廣泛地作為靜電放電保護之晶片上(on-chip)結構。當此晶片上結構整合於一低操作電源之積體電路裝置中時，矽控整流裝置之高觸發電壓面對應用上範圍的限制。因此，某些進階式技術，例如齊納二極體觸發式矽控整流器被提出以加強靜電放電效能。然而，傳統之齊納二極體觸發式矽控整流器佔有大面積的矽，亦面對每單位面積之較低電流釋放能力的問題。
因此，本發明係在針對上述的困擾，提出一種矽控整流器，以解決習知所產生的問題。
本發明的主要目的，在於提供一種矽控整流器，其係將至少一N型重摻雜區或至少一P型重摻雜區設於第一P型條狀重摻雜區與第一N型條狀重摻雜區之外側，以降低半導體基板之表面面積，並提升靜電放電效能。
為達上述目的，本發明提供一種矽控整流器，其係包含一P型基板、一N型摻雜井區、一第一P型條狀重摻雜區、一第一N型條狀重摻雜區、一第二P型條狀重摻雜區與至少一N型重摻雜區。N型摻雜井區設於P型基板中，第一P型條狀重摻雜區設於N型摻雜井區中，第一N型條狀重摻雜區設於P型基板中，N型重摻雜區設於P型基板與N型摻雜井區中。第一N型條狀重摻雜區平行第一P型條狀重摻雜區，第二P型條狀重摻雜區平行第一N型條狀重摻雜區。N型重摻雜區位於第一P型條狀重摻雜區與第一N型條狀重摻雜區之外側， N型重摻雜區靠近第一P型條狀重摻雜區，而非靠近第一N型條狀重摻雜區，N型重摻雜區並未位於第一P型條狀重摻雜區與第一N型條狀重摻雜區之間。第一P型條狀重摻雜區電性連接一陽極，第一N型條狀重摻雜區與第二P型條狀重摻雜區電性連接一陰極。
在本發明之一實施例中， N型重摻雜區之數量為二。
在本發明之一實施例中，第二P型條狀重摻雜區接觸第一N型條狀重摻雜區。
在本發明之一實施例中，矽控整流器更包含一第二N型條狀重摻雜區，其係電性連接陽極，且設於N型摻雜井區，並平行第一P型條狀重摻雜區，N型重摻雜區靠近第二N型條狀重摻雜區，而非第一N型條狀重摻雜區。
在本發明之一實施例中，第一P型條狀重摻雜區接觸第二N型條狀重摻雜區。
在本發明之一實施例中，矽控整流器更包含至少一P型重摻雜區，其係設於P型基板中，並接觸至少一N型重摻雜區，至少一N型重摻雜區位於至少一P型重摻雜區與第一P型條狀重摻雜區之間。
在本發明之一實施例中，矽控整流器更包含至少一P型重摻雜區，其係設於P型基板與至少一N型重摻雜區中，至少一P型重摻雜區較至少一N型重摻雜區更深，至少一P型重摻雜區之部分側壁被至少一N型重摻雜區環繞。
本發明亦提供一種矽控整流器，其係包含一N型基板、一P型摻雜井區、一第一N型條狀重摻雜區、一第一P型條狀重摻雜區、一第二P型條狀重摻雜區與至少一P型重摻雜區。P型摻雜井區設於N型基板中，第一N型條狀重摻雜區設於P型摻雜井區中，第一P型條狀重摻雜區設於N型基板中，第二P型條狀重摻雜區設於P型摻雜井區中，P型重摻雜區設於N型基板與P型摻雜井區中。第一P型條狀重摻雜區平行第一N型條狀重摻雜區，第二P型條狀重摻雜區平行第一N型條狀重摻雜區。P型重摻雜區位於第一N型條狀重摻雜區與第一P型條狀重摻雜區之外側，且至少一P型重摻雜區靠近第一N型條狀重摻雜區與第二P型條狀重摻雜區，而非靠近第一P型條狀重摻雜區，至少一P型重摻雜區並未位於第一N型條狀重摻雜區與第一P型條狀重摻雜區之間。第一N型條狀重摻雜區與第二P型條狀重摻雜區電性連接一陰極，第一P型條狀重摻雜區電性連接一陽極。
在本發明之一實施例中，P型重摻雜區之數量為二。
在本發明之一實施例中，第一N型條狀重摻雜區接觸第二P型條狀重摻雜區。
在本發明之一實施例中，矽控整流器更包含一第二N型條狀重摻雜區，其係電性連接陽極，且設於N型基板中，並平行第一P型條狀重摻雜區。
在本發明之一實施例中，第一P型條狀重摻雜區接觸第二N型條狀重摻雜區。
在本發明之一實施例中，矽控整流器更包含至少一N型重摻雜區，其係設於N型基板中，並接觸至少一P型重摻雜區，至少一P型重摻雜區位於至少一N型重摻雜區與第一N型條狀重摻雜區之間。
在本發明之一實施例中，矽控整流器更包含至少一N型重摻雜區，其係設於N型基板與至少一P型重摻雜區中，至少一N型重摻雜區較至少一P型重摻雜區更深，至少一N型重摻雜區之部分側壁被至少一P型重摻雜區環繞。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
以下請參閱第2圖、第3圖、第4圖與第5圖。以下介紹本發明之矽控整流器之第一實施例，其係包含一P型基板14、一N型摻雜井區16、一第一P型條狀重摻雜區18、一第一N型條狀重摻雜區20、一第二P型條狀重摻雜區22、一第二N型條狀重摻雜區24與至少一N型重摻雜區26。N型摻雜井區16設於P型基板14中，第一P型條狀重摻雜區18設於N型摻雜井區16，第一N型條狀重摻雜區20與第二P型條狀重摻雜區22設於P型基板14，第二N型條狀重摻雜區24設於N型摻雜井區16，N型重摻雜區26設於P型基板14與N型摻雜井區16。第一P型條狀重摻雜區18與第二N型條狀重摻雜區24電性連接一陽極，第一N型條狀重摻雜區20與第二P型條狀重摻雜區22電性連接一陰極。陰極可接地。在第一實施例中，N型重摻雜區26之數量為二，P型基板14為P型輕摻雜基板，N型摻雜井區16為N型輕摻雜井區。
第一N型條狀重摻雜區20平行第一P型條狀重摻雜區18，第一N型條狀重摻雜區20平行第二P型條狀重摻雜區22，第二N型條狀重摻雜區24平行第一P型條狀重摻雜區18。第一N型條狀重摻雜區20與第一P型條狀重摻雜區18共同設於第二P型條狀重摻雜區22與第二N型條狀重摻雜區24之間。N型重摻雜區26位於第一N型條狀重摻雜區20與第一P型條狀重摻雜區18之外側。N型重摻雜區26靠近第一P型條狀重摻雜區18與第二N型條狀重摻雜區24，而非靠近第一N型條狀重摻雜區20與第二P型條狀重摻雜區22。N型重摻雜區26並未位於第一N型條狀重摻雜區20與第一P型條狀重摻雜區18之間。N型重摻雜區26用於降低矽控整流器的觸發電壓。若N型重摻雜區26位於第一N型條狀重摻雜區20與第一P型條狀重摻雜區18之間，則像傳統的齊納二極體觸發式矽控整流器一樣，佔有大面積的矽。具體而言，第一P型條狀重摻雜區18、第一N型條狀重摻雜區20、第二P型條狀重摻雜區22與第二N型條狀重摻雜區24之每一者具有二端與二側壁。第一P型條狀重摻雜區18之側壁面向第二N型條狀重摻雜區24之側壁，第一P型條狀重摻雜區18之側壁面向第一N型條狀重摻雜區20之側壁，第一N型條狀重摻雜區20之側壁面向第二P型條狀重摻雜區22之側壁。N型重摻雜區26分別靠近第二N型條狀重摻雜區24之二端，而非靠近第二N型條狀重摻雜區24之側壁。為了增加靜電放電電流，第一P型條狀重摻雜區18、第一N型條狀重摻雜區20、第二P型條狀重摻雜區22與第二N型條狀重摻雜區24必須平行設置。藉由同時調整第一P型條狀重摻雜區18、第一N型條狀重摻雜區20、第二P型條狀重摻雜區22與第二N型條狀重摻雜區24的側壁長度大小可調整矽控整流器的靜電放電耐受度。然而，為了降低P型基板14之表面面積，N型重摻雜區26不得位於第一P型條狀重摻雜區18與第一N型條狀重摻雜區20之間，如此使P型基板14之表面面積得以減少。因為N型重摻雜區26之存在，矽控整流器的靜電放電效能得以增強。
第二N型條狀重摻雜區24作為歐姆接觸，因此第二N型條狀重摻雜區24得以被忽略。
請參閱第6圖、第7圖與第8圖，以介紹本發明之矽控整流器之第二實施例。第二實施例與第一實施例之差別在於第二實施例更包含至少一P型重摻雜區28。在第二實施例中，P型重摻雜區28之數量為二。P型重摻雜區28係設於P型基板14中，並分別接觸N型重摻雜區26，N型重摻雜區26位於P型重摻雜區28與第一P型條狀重摻雜區18之間，並位於P型重摻雜區28與第二N型條狀重摻雜區24之間，其餘技術特徵已於前面敘述過，於此不再贅述。P型重摻雜區28與N型重摻雜區26用於降低矽控整流器的觸發電壓。調整P型重摻雜區28的濃度可調整矽控整流器的觸發電壓。
請參閱第9圖、第10圖與第11圖，以介紹本發明之矽控整流器之第三實施例。第三實施例與第一實施例之差別在於第三實施例更包含至少一P型重摻雜區28。在第三實施例中，P型重摻雜區28之數量為二。P型重摻雜區28設於P型基板14中與N型重摻雜區26中，P型重摻雜區28較N型重摻雜區26更深，P型重摻雜區28之部分側壁被N型重摻雜區26環繞，其餘技術特徵已於前面敘述過，於此不再贅述。P型重摻雜區28與N型重摻雜區26用於降低矽控整流器的觸發電壓。調整P型重摻雜區28的濃度可調整矽控整流器的觸發電壓。
請參閱第12圖，以介紹本發明之矽控整流器之第四實施例。第四實施例與第一實施例之差別在於第一P型條狀重摻雜區18、第一N型條狀重摻雜區20、第二P型條狀重摻雜區22與第二N型條狀重摻雜區24之位置。在第一實施例中，第一P型條狀重摻雜區18與第一N型條狀重摻雜區20分別相隔第二N型條狀重摻雜區24與第二P型條狀重摻雜區22。在第四實施例中，第一P型條狀重摻雜區18與第一N型條狀重摻雜區20分別接觸第二N型條狀重摻雜區24與第二P型條狀重摻雜區22，其餘技術特徵已於前面敘述過，於此不再贅述。
請參閱第13圖，以介紹本發明之矽控整流器之第五實施例。第五實施例與第二實施例之差別在於第一P型條狀重摻雜區18、第一N型條狀重摻雜區20、第二P型條狀重摻雜區22與第二N型條狀重摻雜區24之位置。在第二實施例中，第一P型條狀重摻雜區18與第一N型條狀重摻雜區20分別相隔第二N型條狀重摻雜區24與第二P型條狀重摻雜區22。在第五實施例中，第一P型條狀重摻雜區18與第一N型條狀重摻雜區20分別接觸第二N型條狀重摻雜區24與第二P型條狀重摻雜區22，其餘技術特徵已於前面敘述過，於此不再贅述。
請參閱第14圖，以介紹本發明之矽控整流器之第六實施例。第六實施例與第三實施例之差別在於第一P型條狀重摻雜區18、第一N型條狀重摻雜區20、第二P型條狀重摻雜區22與第二N型條狀重摻雜區24之位置。在第三實施例中，第一P型條狀重摻雜區18與第一N型條狀重摻雜區20分別相隔第二N型條狀重摻雜區24與第二P型條狀重摻雜區22。在第六實施例中，第一P型條狀重摻雜區18與第一N型條狀重摻雜區20分別接觸第二N型條狀重摻雜區24與第二P型條狀重摻雜區22，其餘技術特徵已於前面敘述過，於此不再贅述。
以下請參閱第15圖、第16圖、第17圖與第18圖。以下介紹本發明之矽控整流器之第七實施例，其係包含一N型基板30、一P型摻雜井區32、一第一N型條狀重摻雜區34、一第一P型條狀重摻雜區36、一第二N型條狀重摻雜區38、一第二P型條狀重摻雜區40與至少一P型重摻雜區42。P型摻雜井區32設於N型基板30中，第一N型條狀重摻雜區34設於P型摻雜井區32中，第一P型條狀重摻雜區36設於N型基板30中，第二N型條狀重摻雜區38設於N型基板30中，第二P型條狀重摻雜區40設於P型摻雜井區32中，P型重摻雜區42設於N型基板30與P型摻雜井區32中。第一N型條狀重摻雜區34與第二P型條狀重摻雜區40電性連接一陰極，第一P型條狀重摻雜區36與第二N型條狀重摻雜區38電性連接一陽極，其中陰極可接地。在第七實施例中，P型重摻雜區42之數量為二，N型基板30為N型輕摻雜基板，P型摻雜井區32為P型輕摻雜井區。
第一P型條狀重摻雜區36平行第一N型條狀重摻雜區34，第二P型條狀重摻雜區40平行第一N型條狀重摻雜區34，第二N型條狀重摻雜區38平行第一P型條狀重摻雜區36。第一N型條狀重摻雜區34與第一P型條狀重摻雜區36共同位於第二N型條狀重摻雜區38與第二P型條狀重摻雜區40之間。P型重摻雜區42位於第一N型條狀重摻雜區34與第一P型條狀重摻雜區36之外側。P型重摻雜區42靠近第二P型條狀重摻雜區40與第一N型條狀重摻雜區34，而非靠近第一P型條狀重摻雜區36與第二N型條狀重摻雜區38。P型重摻雜區42用於降低矽控整流器的觸發電壓。若P型重摻雜區42位於第一N型條狀重摻雜區34與第一P型條狀重摻雜區36之間，則像傳統的齊納二極體觸發式矽控整流器一樣，佔有大面積的矽。P型重摻雜區42並未位於第一N型條狀重摻雜區34與第一P型條狀重摻雜區36之間。具體而言，第一N型條狀重摻雜區34、第一P型條狀重摻雜區36、第二N型條狀重摻雜區38與第二P型條狀重摻雜區40之每一者具有二端與二側壁。第一N型條狀重摻雜區34之側壁面向第二P型條狀重摻雜區40之側壁，第一N型條狀重摻雜區34之側壁面向第一P型條狀重摻雜區36之側壁，第一P型條狀重摻雜區36之側壁面向第二N型條狀重摻雜區38之側壁。P型重摻雜區42分別靠近第二P型條狀重摻雜區40之二端，而非靠近第二P型條狀重摻雜區40之側壁。為了增加靜電放電電流，第一N型條狀重摻雜區34、第一P型條狀重摻雜區36、第二N型條狀重摻雜區38與第二P型條狀重摻雜區40必須平行設置。藉由同時調整第一N型條狀重摻雜區34、第一P型條狀重摻雜區36、第二N型條狀重摻雜區38與第二P型條狀重摻雜區40的側壁長度大小可調整矽控整流器的靜電放電耐受度。為了減少N型基板30之表面面積，P型重摻雜區42不能位於第一N型條狀重摻雜區34與第一P型條狀重摻雜區36之間，使N型基板30之表面面積得以減少。因為P型重摻雜區42之存在，矽控整流器之靜電放電效能得以增強。
第二N型條狀重摻雜區38作為歐姆接觸，因此，第二N型條狀重摻雜區38可以被忽略。
請參閱第19圖、第20圖與第21圖，以介紹本發明之矽控整流器之第八實施例。第八實施例與第七實施例之差別在於第八實施例更包含至少一N型重摻雜區44。在第八實施例中，N型重摻雜區44之數量為二。N型重摻雜區44係設於N型基板30中，並分別接觸P型重摻雜區42，P型重摻雜區42位於N型重摻雜區44與第一N型條狀重摻雜區34之間，並位於N型重摻雜區44與第二P型條狀重摻雜區40之間，其餘技術特徵已於前面敘述過，於此不再贅述。N型重摻雜區44與P型重摻雜區42用於降低矽控整流器的觸發電壓。調整N型重摻雜區44的濃度可調整矽控整流器的觸發電壓。
請參閱第22圖、第23圖與第24圖，以介紹本發明之矽控整流器之第九實施例。第九實施例與第七實施例之差別在於第九實施例更包含至少一N型重摻雜區44。在第九實施例中，N型重摻雜區44之數量為二。N型重摻雜區44設於N型基板30中與P型重摻雜區42中，N型重摻雜區44較P型重摻雜區42更深，N型重摻雜區44之部分側壁被P型重摻雜區42環繞，其餘技術特徵已於前面敘述過，於此不再贅述。N型重摻雜區44與P型重摻雜區42用於降低矽控整流器的觸發電壓。調整N型重摻雜區44的濃度可調整矽控整流器的觸發電壓。
請參閱第25圖，以介紹本發明之矽控整流器之第十實施例。第十實施例與第七實施例之差別在於第一N型條狀重摻雜區34、第一P型條狀重摻雜區36、第二N型條狀重摻雜區38與第二P型條狀重摻雜區40之位置。在第七實施例中，第一N型條狀重摻雜區34與第一P型條狀重摻雜區36分別相隔第二P型條狀重摻雜區40與第二N型條狀重摻雜區38。在第十實施例中，第一N型條狀重摻雜區34與第一P型條狀重摻雜區36分別接觸第二P型條狀重摻雜區40與第二N型條狀重摻雜區38，其餘技術特徵已於前面敘述過，於此不再贅述。
請參閱第26圖，以介紹本發明之矽控整流器之第十一實施例。第十一實施例與第八實施例之差別在於第一N型條狀重摻雜區34、第一P型條狀重摻雜區36、第二N型條狀重摻雜區38與第二P型條狀重摻雜區40之位置。在第八實施例中，第一N型條狀重摻雜區34與第一P型條狀重摻雜區36分別相隔第二P型條狀重摻雜區40與第二N型條狀重摻雜區38。在第十一實施例中，第一N型條狀重摻雜區34與第一P型條狀重摻雜區36分別接觸第二P型條狀重摻雜區40與第二N型條狀重摻雜區38，其餘技術特徵已於前面敘述過，於此不再贅述。
請參閱第27圖，以介紹本發明之矽控整流器之第十二實施例。第十二實施例與第九實施例之差別在於第一N型條狀重摻雜區34、第一P型條狀重摻雜區36、第二N型條狀重摻雜區38與第二P型條狀重摻雜區40之位置。在第九實施例中，第一N型條狀重摻雜區34與第一P型條狀重摻雜區36分別相隔第二P型條狀重摻雜區40與第二N型條狀重摻雜區38。在第十二實施例中，第一N型條狀重摻雜區34與第一P型條狀重摻雜區36分別接觸第二P型條狀重摻雜區40與第二N型條狀重摻雜區38，其餘技術特徵已於前面敘述過，於此不再贅述。
綜上所述，本發明將至少一N型重摻雜區或至少一P型重摻雜區設於第一P型條狀重摻雜區與第一N型條狀重摻雜區之外側，以降低半導體基板之表面面積，並提升靜電放電效能。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10:暫態電壓抑制器 12:欲保護電路 14:P型基板 16:N型摻雜井區 18:第一P型條狀重摻雜區 20:第一N型條狀重摻雜區 22:第二P型條狀重摻雜區 24:第二N型條狀重摻雜區 26:N型重摻雜區 28:P型重摻雜區 30:N型基板 32:P型摻雜井區 34:第一N型條狀重摻雜區 36:第一P型條狀重摻雜區 38:第二N型條狀重摻雜區 40:第二P型條狀重摻雜區 42:P型重摻雜區 44:N型重摻雜區
第1圖為先前技術之與欲保護電路連接之暫態電壓抑制器的電路方塊圖。 第2圖為本發明之矽控整流器之第一實施例之電路佈局示意圖。 第3圖為本發明之第2圖之沿A-A’線之結構剖視圖。 第4圖為本發明之第2圖之沿B-B’線之結構剖視圖。 第5圖為本發明之第2圖之沿C-C’線之結構剖視圖。 第6圖為本發明之矽控整流器之第二實施例之電路佈局示意圖。 第7圖為本發明之第6圖之沿D-D’線之結構剖視圖。 第8圖為本發明之第6圖之沿E-E’線之結構剖視圖。 第9圖為本發明之矽控整流器之第三實施例之電路佈局示意圖。 第10圖為本發明之第9圖之沿F-F’線之結構剖視圖。 第11圖為本發明之第9圖之沿G-G’線之結構剖視圖。 第12圖為本發明之矽控整流器之第四實施例之電路佈局示意圖。 第13圖為本發明之矽控整流器之第五實施例之電路佈局示意圖。 第14圖為本發明之矽控整流器之第六實施例之電路佈局示意圖。 第15圖為本發明之矽控整流器之第七實施例之電路佈局示意圖。 第16圖為本發明之第15圖之沿H-H’線之結構剖視圖。 第17圖為本發明之第15圖之沿I-I’線之結構剖視圖。 第18圖為本發明之第15圖之沿J-J’線之結構剖視圖。 第19圖為本發明之矽控整流器之第八實施例之電路佈局示意圖。 第20圖為本發明之第19圖之沿K-K’線之結構剖視圖。 第21圖為本發明之第19圖之沿L-L’線之結構剖視圖。 第22圖為本發明之矽控整流器之第九實施例之電路佈局示意圖。 第23圖為本發明之第22圖之沿M-M’線之結構剖視圖。 第24圖為本發明之第22圖之沿O-O’線之結構剖視圖。 第25圖為本發明之矽控整流器之第十實施例之電路佈局示意圖。 第26圖為本發明之矽控整流器之第十一實施例之電路佈局示意圖。 第27圖為本發明之矽控整流器之第十二實施例之電路佈局示意圖。
14:P型基板
16:N型摻雜井區
18:第一P型條狀重摻雜區
20:第一N型條狀重摻雜區
22:第二P型條狀重摻雜區
24:第二N型條狀重摻雜區
26:N型重摻雜區

Claims (20)

  1. 一種矽控整流器，包含： 一P型基板； 一N型摻雜井區，設於該P型基板中； 一第一P型條狀重摻雜區，設於該N型摻雜井區中； 一第一N型條狀重摻雜區，設於該P型基板中，該第一N型條狀重摻雜區平行該第一P型條狀重摻雜區； 一第二P型條狀重摻雜區，設於該P型基板中，並平行該第一N型條狀重摻雜區；以及 至少一N型重摻雜區，設於該P型基板與該N型摻雜井區中，該至少一N型重摻雜區位於該第一P型條狀重摻雜區與該第一N型條狀重摻雜區之外側，該至少一N型重摻雜區靠近該第一P型條狀重摻雜區，而非靠近該第一N型條狀重摻雜區，該至少一N型重摻雜區並未位於該第一P型條狀重摻雜區與該第一N型條狀重摻雜區之間。
  2. 如請求項1所述之矽控整流器，其中該第一P型條狀重摻雜區電性連接一陽極，該第一N型條狀重摻雜區與該第二P型條狀重摻雜區電性連接一陰極。
  3. 如請求項1所述之矽控整流器，其中該P型基板為P型輕摻雜基板，該N型摻雜井區為N型輕摻雜井區。
  4. 如請求項1所述之矽控整流器，其中該至少一N型重摻雜區之數量為二。
  5. 如請求項1所述之矽控整流器，其中該第二P型條狀重摻雜區接觸該第一N型條狀重摻雜區。
  6. 如請求項1所述之矽控整流器，更包含一第二N型條狀重摻雜區，其係設於該N型摻雜井區，並平行該第一P型條狀重摻雜區，該至少一N型重摻雜區靠近該第二N型條狀重摻雜區，而非該第一N型條狀重摻雜區。
  7. 如請求項6所述之矽控整流器，其中該第一P型條狀重摻雜區與該第二N型條狀重摻雜區電性連接一陽極，該第一N型條狀重摻雜區與該第二P型條狀重摻雜區電性連接一陰極。
  8. 如請求項6所述之矽控整流器，其中該第一P型條狀重摻雜區接觸該第二N型條狀重摻雜區。
  9. 如請求項1所述之矽控整流器，更包含至少一P型重摻雜區，其係設於該P型基板中，並接觸該至少一N型重摻雜區，該至少一N型重摻雜區位於該至少一P型重摻雜區與該第一P型條狀重摻雜區之間。
  10. 如請求項1所述之矽控整流器，更包含至少一P型重摻雜區，其係設於該P型基板與該至少一N型重摻雜區中，該至少一P型重摻雜區較該至少一N型重摻雜區更深，該至少一P型重摻雜區之部分側壁被該至少一N型重摻雜區環繞。
  11. 一種矽控整流器，包含： 一N型基板； 一P型摻雜井區，設於該N型基板中； 一第一N型條狀重摻雜區，設於該P型摻雜井區中； 一第一P型條狀重摻雜區，設於該N型基板中，並平行該第一N型條狀重摻雜區； 一第二P型條狀重摻雜區，設於該P型摻雜井區中，並平行該第一N型條狀重摻雜區；以及 至少一P型重摻雜區，設於該N型基板與該P型摻雜井區中，該至少一P型重摻雜區位於該第一N型條狀重摻雜區與該第一P型條狀重摻雜區之外側，且該至少一P型重摻雜區靠近該第一N型條狀重摻雜區與該第二P型條狀重摻雜區，而非靠近該第一P型條狀重摻雜區，該至少一P型重摻雜區並未位於該第一N型條狀重摻雜區與該第一P型條狀重摻雜區之間。
  12. 如請求項11所述之矽控整流器，其中該第一N型條狀重摻雜區與該第二P型條狀重摻雜區電性連接一陰極，該第一P型條狀重摻雜區電性連接一陽極。
  13. 如請求項11所述之矽控整流器，其中該N型基板為N型輕摻雜基板，該P型摻雜井區為P型輕摻雜井區。
  14. 如請求項11所述之矽控整流器，其中該至少一P型重摻雜區之數量為二。
  15. 如請求項11所述之矽控整流器，其中該第一N型條狀重摻雜區接觸該第二P型條狀重摻雜區。
  16. 如請求項11所述之矽控整流器，更包含一第二N型條狀重摻雜區，其係設於該N型基板中，並平行該第一P型條狀重摻雜區。
  17. 如請求項16所述之矽控整流器，其中該第一N型條狀重摻雜區與該第二P型條狀重摻雜區電性連接一陰極，該第一P型條狀重摻雜區與該第二N型條狀重摻雜區電性連接一陽極。
  18. 如請求項16所述之矽控整流器，其中該第一P型條狀重摻雜區接觸該第二N型條狀重摻雜區。
  19. 如請求項11所述之矽控整流器，更包含至少一N型重摻雜區，其係設於該N型基板中，並接觸該至少一P型重摻雜區，該至少一P型重摻雜區位於該至少一N型重摻雜區與該第一N型條狀重摻雜區之間。
  20. 如請求項11所述之矽控整流器，更包含至少一N型重摻雜區，其係設於該N型基板與該至少一P型重摻雜區中，該至少一N型重摻雜區較該至少一P型重摻雜區更深，該至少一N型重摻雜區之部分側壁被該至少一P型重摻雜區環繞。
TW108129319A 2018-11-28 2019-08-16 矽控整流器 TWI726385B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/202,297 US10685954B1 (en) 2018-11-28 2018-11-28 Silicon controlled rectifier
US16/202,297 2018-11-28

Publications (2)

Publication Number Publication Date
TW202021128A true TW202021128A (zh) 2020-06-01
TWI726385B TWI726385B (zh) 2021-05-01

Family

ID=67188890

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108129319A TWI726385B (zh) 2018-11-28 2019-08-16 矽控整流器

Country Status (3)

Country Link
US (1) US10685954B1 (zh)
CN (1) CN110021592B (zh)
TW (1) TWI726385B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12027612B2 (en) 2021-01-14 2024-07-02 Texas Instruments Incorporated SCR having selective well contacts

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343053A (en) * 1993-05-21 1994-08-30 David Sarnoff Research Center Inc. SCR electrostatic discharge protection for integrated circuits
US5856214A (en) 1996-03-04 1999-01-05 Winbond Electronics Corp. Method of fabricating a low voltage zener-triggered SCR for ESD protection in integrated circuits
TW457701B (en) * 1998-05-13 2001-10-01 Winbond Electronics Corp Silicon controlled rectifier circuit with high trigger current
JP3810375B2 (ja) * 2003-03-14 2006-08-16 ローム株式会社 半導体装置
US7638857B2 (en) * 2008-05-07 2009-12-29 United Microelectronics Corp. Structure of silicon controlled rectifier
US20110133247A1 (en) 2009-12-08 2011-06-09 Hossein Sarbishaei Zener-Triggered SCR-Based Electrostatic Discharge Protection Devices For CDM And HBM Stress Conditions
US8592860B2 (en) * 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
US9147676B2 (en) * 2013-10-02 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. SCRs with checker board layouts
CN106298764B (zh) 2015-05-19 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置

Also Published As

Publication number Publication date
US20200168598A1 (en) 2020-05-28
CN110021592A (zh) 2019-07-16
CN110021592B (zh) 2021-02-26
US10685954B1 (en) 2020-06-16
TWI726385B (zh) 2021-05-01

Similar Documents

Publication Publication Date Title
US11482519B2 (en) Transient voltage suppressor and method for manufacturing the same
US8232601B1 (en) Transient voltage suppressors
TWI709219B (zh) 雙向式矽控整流器
TWI422010B (zh) 垂直式暫態電壓抑制器
TW202008588A (zh) 改善靜電放電防護能力之暫態電壓抑制裝置
US9153679B2 (en) Silicon-controlled rectification device with high efficiency
US9373614B2 (en) Transistor assembly as an ESD protection measure
US20110227197A1 (en) Semiconductor integrated circuit comprising electro static discharge protection element
US11222887B2 (en) Transient voltage suppression device
TWI712148B (zh) 垂直式暫態電壓抑制裝置
TWI725481B (zh) 暫態電壓抑制裝置
TWI726385B (zh) 矽控整流器
TWI699003B (zh) 散熱式齊納二極體
TWI449150B (zh) 靜電放電保護元件結構
US20060157790A1 (en) Electrostatic discharge device integrated with pad
TWI683414B (zh) 改良式暫態電壓抑制裝置
TWI538160B (zh) 靜電放電保護裝置及其應用
KR20070092637A (ko) 반도체 장치
US9659921B2 (en) Power switch device
WO2009066524A1 (ja) 静電気放電保護装置及びこれを備えた半導体集積回路
TWI743981B (zh) 雙向靜電放電保護裝置
US9165920B2 (en) Tunable protection system for integrated circuits
US10121777B2 (en) Silicon controlled rectifier
TWI517348B (zh) 高效率矽控整流裝置
KR20130013210A (ko) 정전기 보호회로