TW202008513A - 非揮發性記憶體裝置及其製造方法 - Google Patents

非揮發性記憶體裝置及其製造方法 Download PDF

Info

Publication number
TW202008513A
TW202008513A TW107125497A TW107125497A TW202008513A TW 202008513 A TW202008513 A TW 202008513A TW 107125497 A TW107125497 A TW 107125497A TW 107125497 A TW107125497 A TW 107125497A TW 202008513 A TW202008513 A TW 202008513A
Authority
TW
Taiwan
Prior art keywords
isolation structures
volatile memory
memory device
manufacturing
insulating material
Prior art date
Application number
TW107125497A
Other languages
English (en)
Other versions
TWI701770B (zh
Inventor
陳建廷
蔡耀庭
張榮和
廖修漢
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW107125497A priority Critical patent/TWI701770B/zh
Priority to US16/521,311 priority patent/US11251273B2/en
Publication of TW202008513A publication Critical patent/TW202008513A/zh
Application granted granted Critical
Publication of TWI701770B publication Critical patent/TWI701770B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種非揮發性記憶體裝置及其製造方法被提供。此方法包括以下步驟。形成複數個隔離結構於基板中。形成第一多晶矽層於基板上且位於兩個相鄰的隔離結構之間。進行第一佈植製程，以將第一摻質佈植於第一多晶矽層及隔離結構中。部分地移除隔離結構，以使隔離結構的每一者的剩餘部分具有實質平坦的頂表面。在部分地移除隔離結構之後進行退火製程，以使第一摻質均勻擴散於第一多晶矽層中。形成介電層於第一多晶矽層上，以及形成第二多晶矽層於介電層上。

Description

非揮發性記憶體裝置及其製造方法
本發明係有關於一種記憶體裝置，且特別係有關於一種非揮發性記憶體裝置及其製造方法。
在非揮發性記憶體中，依據記憶體內的資料能否在使用電腦時隨時改寫，可分為二大類產品，分別為唯讀記憶體與快閃記憶體。其中快閃記憶體因成本較低，而逐漸成為非揮發性記憶體的主流技術。
隨著電子產品日漸小型化之趨勢，對於非揮發性記憶體裝置亦有逐漸小型化的需求。因此，對於具有高可靠度及高產品良率的非揮發性記憶體裝置仍有所需求。
本發明之一實施例係揭示一種非揮發性記憶體裝置的製造方法，包括：形成複數個隔離結構於基板中；形成第一多晶矽層於基板上且位於兩個相鄰的隔離結構之間；進行第一佈植製程，以將第一摻質佈植於第一多晶矽層及隔離結構中；部分地移除隔離結構，以使隔離結構的每一者的剩餘部分具有實質平坦的頂表面；在部分地移除隔離結構之後，進行退火製程，以使第一摻質均勻擴散於第一多晶矽層中；形成介電層於第一多晶矽層上；以及形成第二多晶矽層於該介電層上。
本發明之另一實施例係揭示一種非揮發性記憶體裝置，包括：複數個隔離結構，形成於基板中，其中各隔離結構具有實質平坦的頂表面；第一多晶矽層，形成於基板上且位於兩個相鄰的隔離結構之間；介電層，形成於第一多晶矽層上；以及第二多晶矽層，形成於介電層上。
10‧‧‧陣列區
20‧‧‧周邊區
100‧‧‧非揮發性記憶體裝置
102‧‧‧基板
104‧‧‧穿隧氧化物層
105‧‧‧第一凹口
106‧‧‧犧牲層
110‧‧‧佈植製程
112‧‧‧絕緣襯層
113‧‧‧罩幕層
114‧‧‧第一絕緣材料
115‧‧‧第二凹口
116‧‧‧第二絕緣材料
120‧‧‧佈植製程
122‧‧‧第一多晶矽層
125‧‧‧第三凹口
130‧‧‧佈植製程
132‧‧‧介電層
135‧‧‧第四凹口
142‧‧‧第二多晶矽層
D1‧‧‧第一深度
W1‧‧‧頂部寬度
W2‧‧‧底部寬度
第1A圖至第1I圖為本發明一些實施例之非揮發性記憶體裝置的製程剖面示意圖。
第2圖繪示出比較例1及實施例1之非揮發性記憶體裝置之淺溝隔離結構凹陷深度變異性的實驗結果。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。再者，本發明的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。
本發明提供一種非揮發性記憶體裝置及其製造方法，第1A圖至第1G圖為本發明一些實施例之非揮發性記憶體裝置100的製程剖面示意圖。
請參照第1A圖到第1D圖，以形成複數個隔離結構於基板102中。基板102可包括陣列區10以及相鄰於陣列區10的周邊區20。在一些實施例中，基板102可為半導體基板。在一些實施例中，基板102的材料可包括矽、砷化鎵、氮化鎵、矽化鍺、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。在一些實施例中，亦可在基板102中形成其他的結構。在本實施例中，基板102為矽基板。
請參照第1A圖，首先，進行熱氧化製程，以形成穿隧氧化物層104於基板102的表面上。接著，形成犧牲層106於基板102上，並且圖案化犧牲層106及基板102，以形成複數個溝槽於基板102中。可視需要再次進行熱氧化製程，以順應性地形成穿隧氧化物層104於上述複數個溝槽中。接著，順應性地形成絕緣襯層112於上述複數個溝槽中。接著，形成第一絕緣材料114並填入上述複數個溝槽中。接著，進行平坦化製程(例如，化學機械研磨製程)，以使犧牲層106的頂表面、絕緣襯層112的頂表面及第一絕緣材料114的頂表面彼此齊平。接著，進行佈植製程110，以將第二摻質佈植於絕緣襯層112及第一絕緣材料114之中。
請參照第1B圖，在進行佈植製程110之後，藉由蝕刻製程部分地移除絕緣襯層112及第一絕緣材料114，以形成複數個第一凹口105於犧牲層106中。在一些實施例中，用以形成 第一凹口105的蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或上述兩者之組合。在此蝕刻製程中，犧牲層106的蝕刻速率很小，因此幾乎不會被移除。再者，在此蝕刻製程中，第一絕緣材料114的蝕刻速率大於絕緣襯層112的蝕刻速率。因此，一部分的絕緣襯層112殘留於第一凹口105的側壁。此外，在周邊區20的第一絕緣材料114的寬度遠大於在陣列區10的第一絕緣材料114的寬度。因此，由於負載效應(loading effect)的影響，在周邊區20的第一凹口105的深度會小於在陣列區10的第一凹口105的深度，如第1B圖所示。
請參照第1C圖，形成第二絕緣材料116於第一凹口105中。接著，進行佈植製程120，以將第三摻質佈植於第二絕緣材料116之中。
請參照第1D圖，在進行佈植製程120之後，藉由蝕刻製程移除犧牲層106，且部分地移除絕緣襯層112及第二絕緣材料116，以形成複數個第二凹口115以及複數個隔離結構。各第二凹口115位於兩個隔離結構之間。在一些實施例中，經由乾式蝕刻製程形成第二凹口115。各隔離結構包括絕緣襯層112及第一絕緣材料114。在本實施例中，以第一絕緣材料114作為蝕刻停止層，將周邊區20的第二絕緣材料116完全地移除，由於在陣列區10中的第二絕緣材料116的厚度較厚，在陣列區10中的第二絕緣材料116並未被完全移除，即陣列區10中的各隔離結構更包括第二絕緣材料116。然而，在另一些實施例中，周邊區20的第二絕緣材料116並未被完全移除。
請參照第1E圖，於相鄰的隔離結構之間形成第一 多晶矽層122。具體來說，本步驟可包括藉由沉積製程沉積多晶矽於基板102上且填滿第二凹口115，且藉由平坦化製程(如化學機械研磨製程)移除第二凹口115以外的多晶矽。沉積製程可包括化學氣相沉積製程、原子層沉積製程或上述之組合。
請參照第1F圖，進行佈植製程130，以將第一摻質佈植於第一多晶矽層122及上述隔離結構中。在佈植製程130之後，第一摻質在第一多晶矽層122及隔離結構的第一深度D1(如第1F圖的虛線所示)的位置具有最大濃度。於本實施例中，第一摻質在隔離結構的第二絕緣材料116中具有最大濃度。
為了提高耦合率(coupling ratio)，可使周邊區20的隔離結構的頂表面高於陣列區10的隔離結構的頂表面。請參照第1G圖，形成罩幕層113覆蓋周邊區20，並露出陣列區10。接著，進行第一蝕刻製程，以部分地移除位於陣列區10的第二絕緣材料116，使位於陣列區10的隔離結構的頂表面高於第一深度D1的位置。在另一些實施例中，可省略如第1G圖所示的製程步驟。
請參照第1H圖，移除罩幕層113。接著，進行第二蝕刻製程，以部分地移除第二絕緣材料116，並在隔離結構上形成分別位於陣列區10與周邊區20的第三凹口125及第四凹口135。在一些實施例中，第一蝕刻製程及第二蝕刻製程為乾式蝕刻製程。如此，陣列區10的各隔離結構具有實質平坦且與第一深度D1實質上齊平的頂表面，且周邊區20的隔離結構的頂表面高於陣列區10的隔離結構的頂表面。
在一些實施例中，在進行第二蝕刻製程之後，進 行退火製程，以使第一摻質均勻擴散於第一多晶矽層122中。經過退火製程之後，第一多晶矽層122的電阻值降低，而可作為浮動閘極。
請參照第1I圖，順應性地形成介電層132於第一多晶矽層122上。接著，形成第二多晶矽層142於介電層132上。在一些實施例中，可對第二多晶矽層142進行佈植製程及退火製程，以降低第二多晶矽層142的電阻值，使第二多晶矽層142可作為控制閘極。之後，可進行其他習知的製程(例如，圖案化浮動閘極與控制閘極)，以完成非揮發性記憶體裝置100。關於其他習知的製程，在此不再詳述。
為了發揮良好的電性絕緣效果，絕緣襯層112、第一絕緣材料114及第二絕緣材料116可為氮化物、氧化物、氮氧化物、其他合適的絕緣材料或上述之組合。再者，為了藉由自對準製程形成第一多晶矽層122於隔離結構之間，犧牲層106與隔離結構具有高蝕刻選擇性。
在一些實施例中，絕緣襯層112、第一絕緣材料114及第二絕緣材料116為不同的氧化物，且犧牲層106為氮化物。在一些實施例中，為了有效地填充具有高深寬比(例如，深寬比大於10)的溝槽而不會留下孔洞，第一絕緣材料114可為旋塗式玻璃(SOG)。然而，旋塗式玻璃雖具有良好的填洞能力，但其中的高分子等雜質將可能對穿隧氧化物層104造成不良的影響。藉由在第一絕緣材料114與穿隧氧化物層104之間形成絕緣襯層112，可進一步提升良率。再者，為提高隔離結構的絕緣性，可在第一凹口105中填入包括硬度較高的絕緣材料的第二 絕緣材料116。在一些實施例中，第二絕緣材料116可為高密度氧化物。藉此，第二絕緣材料116較能抵抗用以形成第二凹口115的蝕刻製程，以保護下方的第一絕緣材料114。
在一些實施例中，在將第一絕緣材料114填入溝槽後，更藉由硬化製程提高第一絕緣材料114的硬度。然而，第一絕緣材料114的角落的硬化程度通常較差，使後續形成的第一凹口105的底面不平坦。即，第1B圖中的第一絕緣材料114的頂面在周圍較低。如此一來，第二絕緣材料116將難以填入第一凹口105的角落，而容易使第一凹口105的角落存在空孔(void)。再者，當空孔附近的絕緣襯層112受損而暴露出上述空孔時，後續形成的多晶矽材料可能會進入此空孔。如此一來，會導致漏電流，因而降低非揮發性記憶體裝置100的良率。另一方面，當第一絕緣材料114包括高分子材料，由於其在不同位置的蝕刻抗性往往不同，使上述空孔可能是隨機出現在某些第一凹口105中，進而降低非揮發性記憶體裝置100的可靠度。
在本發明的一些實施例中，在形成第一凹口105之前，進行佈植製程110，以將第二摻質佈植於絕緣襯層112及第一絕緣材料114中。藉此，可使第一絕緣材料114的結構變得較鬆散，並使不同位置的第一絕緣材料114在後續蝕刻製程中的蝕刻速率趨於一致。如此，第一凹口105的底部(即第1B圖中第一絕緣材料114的頂表面)為實質平坦的，進而可避免上述的空孔產生，以改善非揮發性記憶體裝置100的良率及可靠度。
在一些實施例中，第二摻質可包括磷、氮、砷其他合適的摻質或上述之組合。為使第一絕緣材料114具有較佳 的鬆散程度與絕緣性，在一些實施例中，第二摻質的佈植濃度為109-1014原子/cm3。在另一些實施例中，第二摻質的佈植濃度為1011-1012原子/cm3。
另一方面，在如第1A圖所示的步驟中，在將犧牲層106圖案化而形成溝槽時，由於溝槽的深寬比較高，圖案化的犧牲層106的頂部寬度通常小於底部寬度。由於第二凹口115的位置對應於圖案化的犧牲層106的位置，若第二凹口115的頂部寬度亦小於底部寬度，則後續填入的第一多晶矽層122中將容易存在細縫。如此一來，將導致第一多晶矽層122的電阻值提高，進而降低非揮發性記憶體裝置100的電性效能及良率。
在本發明的一些實施例中，在形成第二凹口115之前，進行佈植製程120，以將第三摻質佈植於第二絕緣材料116中，進而使第二絕緣材料116的結構變得較為鬆散而容易被蝕刻。藉此，第二凹口115的頂部寬度大於犧牲層106的頂部寬度。在一些實施例中，如第1D圖所示，第二凹口115的頂部寬度W1等於底部寬度W2，亦即，第二絕緣材料116及後續形成的第一多晶矽層122可具有實質上垂直的側壁。在另一些實施例中，第二凹口115的頂部寬度W1大於底部寬度W2，亦即，後續形成的第一多晶矽層122的側壁可具有朝向基板102逐漸縮窄的剖面輪廓。如此一來，可避免上述的細縫(seam)產生，進而改善非揮發性記憶體裝置100的電性效能及良率。
在一些實施例中，第三摻質可包括磷、氮、砷其他合適的摻質或上述之組合。為使第一絕緣材料114具有較佳的鬆散程度與絕緣性，在一些實施例中，第三摻質的佈植濃度 為109-1014原子/cm3。在另一些實施例中，第三摻質的佈植濃度為1011-1012原子/cm3。
此外，當進行第一蝕刻製程及/或第二蝕刻製程時，由於不同位置的蝕刻氣體的濃度可能不同，將導致在陣列區10中的這些隔離結構的頂表面並未彼此齊平，如此，會導致記憶胞的臨界電壓的變異性增加，進而容易導致操作錯誤。隨著非揮發性記憶體裝置100的小型化，這樣的問題將更加嚴重。
在本發明的一些實施例中，在第二蝕刻製程前進行佈植製程130，且在第二蝕刻製程後進行退火製程。由於高溫製程(例如，退火製程或其他溫度高於500℃的製程)會使第一摻質擴散，而難以於第一深度D1具有最大濃度。若在進行第一蝕刻製程之前進行退火製程，後續的蝕刻製程將無法停止於第一深度D1，進而使後續完成的隔離結構的表面不平整，從而降低非揮發性記憶體裝置100的電性效能、良率及可靠度。本發明藉由在第二蝕刻製程執行時尚未進行退火製程，第一摻質可集中於第一多晶矽層122及隔離結構的特定深度。在一些實施例中，第一摻質在第一多晶矽層122及隔離結構的第一深度D1的位置具有最大濃度。在這樣的實施例中，當進行第一蝕刻製程及/或第二蝕刻製程時，在第一深度D1的蝕刻速率會明顯降低。換言之，蝕刻製程會停止於第一深度D1。如此一來，可降低陣列區10中的這些隔離結構的蝕刻深度的變異性，藉此提高非揮發性記憶體裝置100的電性效能、良率及可靠度。
在一些實施例中，第一摻質可包括磷、氮、砷其他合適的摻質或上述之組合。為使第一多晶矽層122具有較佳 的導電性，並且使這些隔離結構的蝕刻深度較均勻，同時避免第一摻質擴散進入基板102中而造成操作錯誤，在一些實施例中，第一摻質的佈植濃度為1010-1018原子/cm3。在另一些實施例中，第一摻質的佈植濃度為1012-1016原子/cm3。
再者，為了使第一絕緣材料114及第二絕緣材料116具有較佳的鬆散程度與絕緣性，同時使第一多晶矽層122具有較佳的導電性並作為更有效的蝕刻停止層。在一些實施中，第一摻質的佈植濃度C1對第二摻質的佈植濃度C2的比例(C1/C2)為10-10000。在另一些實施中，第一摻質的佈植濃度C1對第二摻質的佈植濃度C2的比例(C1/C2)為100-1000。在一些實施中，第一摻質的佈植濃度C1對第三摻質的佈植濃度C3的比例(C1/C3)為10-10000。在另一些實施中，第一摻質的佈植濃度C1對第三摻質的佈植濃度C3的比例(C1/C3)為100-1000。
本發明之一些實施例提供一種非揮發性記憶體裝置100。請參照第1I圖，非揮發性記憶體裝置100可包括基板102、穿隧氧化物層104、複數個隔離結構、第一多晶矽層(浮動閘極)122、介電層132及第二多晶矽層(控制閘極)142。
這些隔離結構形成於基板102中，且各隔離結構具有實質平坦的頂表面。在陣列區10中，這些隔離結構彼此具有實質相同的高度，且各隔離結構包括絕緣襯層112、第一絕緣材料114及第二絕緣材料116。其中，第一絕緣材料114具有實質平坦的頂表面。在周邊區20中，各隔離結構包括絕緣襯層112及第一絕緣材料114，且位於周邊區20的隔離結構的頂表面高於位於陣列區10的隔離結構的頂表面。其中，第一絕緣材料114 具有實質平坦的頂表面。如上所述，藉由使隔離結構具有實質平坦的頂表面，可避免上述的空孔產生，進而改善非揮發性記憶體裝置100的良率及可靠度。
第一多晶矽層122形成於基板102上且位於兩個相鄰的隔離結構之間。第一多晶矽層122的側壁實質上垂直於基板102的頂表面。如上所述，第一多晶矽層122的側壁具有垂直的剖面輪廓或是向下逐漸縮窄的剖面輪廓，可避免上述的細縫產生，進而改善非揮發性記憶體裝置100的電性效能及良率。
為了證明退火製程對第一摻質的蝕刻停止能力的影響，本案發明人進行了實驗，並將結果顯示於第2圖。第2圖繪示出比較例1及實施例1之非揮發性記憶體裝置之淺溝隔離結構凹陷深度變異性的實驗結果。
實施例1的非揮發性記憶體裝置係依照上述第1A圖到第1H圖所說明之相關步驟而製造，並且在形成如第1H圖所示的結構之後，才對非揮發性記憶體裝置進行退火製程。比較例1的非揮發性記憶體裝置係依照與實施例相似的步驟而製造，差別在於比較例1在佈植製程130之後且在如第1G圖所示的第一蝕刻製程之前進行退火製程。對實施例1與比較例1的非揮發性記憶體裝置分別隨機選取15個位置，測定第一凹口105的蝕刻深度，並將蝕刻深度的統計結果顯示於第2圖。
在第2圖中，若蝕刻深度的最大值與最小值的差值越大，代表蝕刻深度的變異性越大。換言之，若蝕刻深度的最大值與最小值的差值越小，則隔離結構的高度均一性越良好。
請參照第2圖，對比較例1的非揮發性記憶體裝置 而言，蝕刻深度的最大值與最小值的差值為約1.4nm。對實施例1的非揮發性記憶體裝置而言，蝕刻深度的最大值與最小值的差值為約0.8nm。
由以上實驗結果可證明，在退火製程之前進行蝕刻製程，可明顯降低蝕刻深度的變異性。因此，能夠降低記憶胞的臨界電壓的變異性，進而能夠改善非揮發性記憶體裝置100的電性效能、良率及可靠度。
綜上所述，本發明實施例所提供之非揮發性記憶體裝置及其製造方法的優點至少包括：
(1)藉由佈植第二摻質於絕緣襯層及第一絕緣材料中，使第一絕緣材料具有實質平坦的頂表面，可避免上述的空孔產生，進而改善非揮發性記憶體裝置的良率及可靠度。
(2)藉由佈植第三摻質於第二絕緣材料之中，使後續形成的第一多晶矽層的側壁具有實質上垂直的剖面輪廓或是向下逐漸縮窄的剖面輪廓。因此，可避免上述的細縫產生，進而改善非揮發性記憶體裝置的電性效能及良率。
(3)藉由在退火製程之前進行蝕刻製程，可明顯降低蝕刻深度的變異性。因此，能夠降低記憶胞的臨界電壓的變異性，進而能夠改善非揮發性記憶體裝置的電性效能、良率及可靠度。
(4)藉由在蝕刻製程之後進行退火製程使第一摻質均勻擴散於第一多晶矽層中。因此，第一多晶矽層的電阻值降低，可用以作為浮動閘極。
(5)藉由同時佈植第一摻質於絕緣結構及第一多晶矽層中，不但改善對絕緣結構的蝕刻深度的均一性，更改善第一多 晶矽層的導電性。並且，簡化非揮發性記憶體裝置的製程。
(6)使用第一摻質、第二摻質及第三摻質的佈植製程可輕易地整合於既有的非揮發性記憶體裝置製程中，而不需要大幅修改或是更換製程及/或生產設備，對於生產成本的影響很小。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧陣列區
20‧‧‧周邊區
100‧‧‧非揮發性記憶體裝置
102‧‧‧基板
104‧‧‧穿隧氧化物層
112‧‧‧絕緣襯層
114‧‧‧第一絕緣材料
116‧‧‧第二絕緣材料
122‧‧‧第一多晶矽層
132‧‧‧介電層
142‧‧‧第二多晶矽層

Claims (15)

  1. 一種非揮發性記憶體裝置的製造方法，包括：形成複數個隔離結構於一基板中；形成一第一多晶矽層於該基板上且位於兩個相鄰的該等隔離結構之間；進行一第一佈植製程，以將一第一摻質佈植於該第一多晶矽層及該等隔離結構中；部分地移除該等隔離結構，以使該等隔離結構的每一者的一剩餘部分具有實質平坦的頂表面；在部分地移除該等隔離結構之後，進行一退火製程，以使該第一摻質均勻擴散於該第一多晶矽層中；形成一介電層於該第一多晶矽層上；以及形成一第二多晶矽層於該介電層上。
  2. 如申請專利範圍第1項所述之非揮發性記憶體裝置的製造方法，其中該第一摻質於該等隔離結構的一第一深度的位置具有最大濃度。
  3. 如申請專利範圍第1項所述之非揮發性記憶體裝置的製造方法，其中該第一摻質包括磷、氮或砷。
  4. 如申請專利範圍第2項所述之非揮發性記憶體裝置的製造方法，其中部分地移除該等隔離結構包括：形成一罩幕層覆蓋位於周邊區的該等隔離結構，其中該罩幕層並未覆蓋位於陣列區的該等隔離結構；進行一第一蝕刻製程，以部分地移除位於該陣列區的該等隔離結構，使位於該陣列區的該等隔離結構的頂表面高於 該第一深度；移除該罩幕層；以及進行一第二蝕刻製程，以部分地移除該等隔離結構，其中位於該陣列區的該等隔離結構的每一者的該剩餘部分的頂表面與該第一深度實質彼此齊平，且位於該周邊區的該等隔離結構剩餘的部分的頂表面高於位於該陣列區的該等隔離結構剩餘的部分的頂表面。
  5. 如申請專利範圍第1項所述之非揮發性記憶體裝置的製造方法，其中在第一佈植製程之後，且在該退火製程之前，不進行製程溫度高於500℃的製程。
  6. 如申請專利範圍第1項所述之非揮發性記憶體裝置的製造方法，其中形成該等隔離結構包括：形成一犧牲層於該基板上；圖案化該犧牲層及該基板，以形成複數個溝槽於該基板中；順應性地形成一絕緣襯層於該基板上及該等溝槽中；形成一第一絕緣材料於該等溝槽中；進行一平坦化製程，以使該犧牲層的頂表面、該絕緣襯層的頂表面及該第一絕緣材料的頂表面彼此齊平；進行一第二佈植製程，以將一第二摻質佈植於該絕緣襯層及該第一絕緣材料之中；以及部分地移除該絕緣襯層及該第一絕緣材料，以形成複數個第一凹口於該犧牲層中。
  7. 如申請專利範圍第6項所述之非揮發性記憶體裝置的 製造方法，其中位於該等第一凹口底部的該第一絕緣材料具有實質平坦的頂表面。
  8. 如申請專利範圍第6項所述之非揮發性記憶體裝置的製造方法，其中該第二摻質包括磷、氮或砷。
  9. 如申請專利範圍第6項所述之非揮發性記憶體裝置的製造方法，其中該第一摻質的佈植濃度對該第二摻質的佈植濃度為10-10000。
  10. 如申請專利範圍第6項所述之非揮發性記憶體裝置的製造方法，其中形成該等隔離結構更包括：形成一第二絕緣材料於該等第一凹口中；進行一第三佈植製程，以將一第三摻質佈植於該第二絕緣材料之中；以及移除該犧牲層且部分地移除該絕緣襯層及該第二絕緣材料，以形成包括該絕緣襯層、該第一絕緣材料及該第二絕緣材料的該等隔離結構，且形成一第二凹口於兩個相鄰的該等隔離結構之間，其中該第二凹口的頂部寬度大於或等於該第二凹口的底部寬度。
  11. 如申請專利範圍第10項所述之非揮發性記憶體裝置的製造方法，其中該第三摻質包括磷、氮或砷。
  12. 如申請專利範圍第10項所述之非揮發性記憶體裝置的製造方法，其中該第一摻質的佈植濃度對該第三摻質的佈植濃度為10-10000。
  13. 一種非揮發性記憶體裝置，包括：複數個隔離結構，形成於一基板中，其中各該隔離結構 具有實質平坦的頂表面；一第一多晶矽層，形成於該基板上且位於兩個相鄰的該等隔離結構之間；一介電層，形成於該第一多晶矽層上；以及一第二多晶矽層，形成於該介電層上。
  14. 如申請專利範圍第13項所述之非揮發性記憶體裝置，其中該等隔離結構的該第一絕緣材料具有實質平坦的頂表面。
  15. 如申請專利範圍第13項所述之非揮發性記憶體裝置，其中該第一多晶矽層的側壁實質上垂直於該基板的頂表面。
TW107125497A 2018-07-24 2018-07-24 非揮發性記憶體裝置及其製造方法 TWI701770B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107125497A TWI701770B (zh) 2018-07-24 2018-07-24 非揮發性記憶體裝置及其製造方法
US16/521,311 US11251273B2 (en) 2018-07-24 2019-07-24 Non-volatile memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107125497A TWI701770B (zh) 2018-07-24 2018-07-24 非揮發性記憶體裝置及其製造方法

Publications (2)

Publication Number Publication Date
TW202008513A true TW202008513A (zh) 2020-02-16
TWI701770B TWI701770B (zh) 2020-08-11

Family

ID=69177528

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107125497A TWI701770B (zh) 2018-07-24 2018-07-24 非揮發性記憶體裝置及其製造方法

Country Status (2)

Country Link
US (1) US11251273B2 (zh)
TW (1) TWI701770B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730677B (zh) * 2020-03-18 2021-06-11 力晶積成電子製造股份有限公司 記憶體元件及其製造方法
TWI802829B (zh) * 2020-12-09 2023-05-21 華邦電子股份有限公司 非揮發性記憶體裝置的製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11843029B2 (en) 2020-09-28 2023-12-12 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN114284202A (zh) * 2020-09-28 2022-04-05 长鑫存储技术有限公司 半导体结构以及半导体结构的形成方法
US11581216B2 (en) * 2021-05-03 2023-02-14 Nanya Technology Corporation Semiconductor device structure with multiple liners and method for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19646419C1 (de) * 1996-11-11 1998-04-30 Siemens Ag Verfahren zur Herstellung einer elektrisch schreib- und löschbaren Festwertspeicherzellenanordnung
IT1302282B1 (it) * 1998-09-29 2000-09-05 St Microelectronics Srl Cella di memoria eeprom comprendente transistore di selezione contensione di soglia regolata mediante impianto, e relativo processo di
IT1303282B1 (it) * 1998-10-30 2000-11-06 St Microelectronics Srl Cella di memoria di tipo eeprom con soglia regolata mediante impiantoe procedimeento per la sua fabbricazione.
IT1303281B1 (it) * 1998-10-30 2000-11-06 St Microelectronics Srl Cella di memoria di tipo eeprom con soglia regolata mediante impiantoe procedimento per la sua fabbricazione.
US6277691B1 (en) * 2000-04-04 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method to fabricate a robust and reliable memory device
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
KR20080020785A (ko) * 2006-09-01 2008-03-06 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR20080050772A (ko) 2006-12-04 2008-06-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
CN101924078B (zh) 2009-06-11 2012-10-31 华邦电子股份有限公司 快闪存储器的制造方法
US8124488B2 (en) 2010-02-12 2012-02-28 Winbond Electronics Corp. Method of fabricating memory
KR101098113B1 (ko) * 2010-07-07 2011-12-26 주식회사 하이닉스반도체 반도체 소자의 형성방법
US8133777B1 (en) 2011-02-15 2012-03-13 Winbond Electronics Corp. Method of fabricating memory
TWI661540B (zh) * 2018-04-16 2019-06-01 華邦電子股份有限公司 記憶元件的製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730677B (zh) * 2020-03-18 2021-06-11 力晶積成電子製造股份有限公司 記憶體元件及其製造方法
US11063156B1 (en) 2020-03-18 2021-07-13 Powerchip Semiconductor Manufacturing Corporation Memory device and manufacturing method thereof
TWI802829B (zh) * 2020-12-09 2023-05-21 華邦電子股份有限公司 非揮發性記憶體裝置的製造方法
US11818884B2 (en) 2020-12-09 2023-11-14 Winbond Electronics Corp. Method for manufacturing non-volatile memory device

Also Published As

Publication number Publication date
US11251273B2 (en) 2022-02-15
US20200035794A1 (en) 2020-01-30
TWI701770B (zh) 2020-08-11

Similar Documents

Publication Publication Date Title
TWI701770B (zh) 非揮發性記憶體裝置及其製造方法
KR100640159B1 (ko) 채널길이를 증가시킨 반도체소자 및 그의 제조 방법
US9659946B2 (en) Self-aligned source for split-gate non-volatile memory cell
KR100406180B1 (ko) 플래쉬 메모리 셀의 제조 방법
US7696554B2 (en) Flash memory device
US7659179B2 (en) Method of forming transistor using step STI profile in memory device
KR100341480B1 (ko) 자기 정렬된 얕은 트렌치 소자 분리 방법
TWI675456B (zh) 記憶體裝置的形成方法
KR20070000758A (ko) 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법
US7473601B2 (en) Method of fabricating flash memory device using sidewall process
US20080160698A1 (en) Method for fabricating a semiconductor device
KR20100041968A (ko) 반도체 소자의 제조 방법
KR100590396B1 (ko) 플래시 메모리 셀의 제조 방법
CN110828465B (zh) 非易失性存储器装置及其制造方法
JP2013045953A (ja) 半導体装置およびその製造方法
KR100912960B1 (ko) 리세스채널을 갖는 트랜지스터 및 그의 제조 방법
TWI802829B (zh) 非揮發性記憶體裝置的製造方法
KR20070053488A (ko) 플래쉬 메모리 소자의 제조방법
TWI802316B (zh) 半導體結構之形成方法
KR20080099463A (ko) 반도체 소자, 비휘발성 메모리 소자 및 그 제조방법
KR100652383B1 (ko) 반도체 장치의 제조 방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
US20100055866A1 (en) Method of forming transistor in semiconductor device
KR20070066055A (ko) 반도체 소자의 제조 방법
KR20090082630A (ko) 반도체 소자의 소자 분리막 형성 방법