TW202002168A - 光學收發器 - Google Patents
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- 230000003287 optical effect Effects 0.000 title claims abstract description 179
- 238000005538 encapsulation Methods 0.000 claims description 20
- 239000008393 encapsulating agent Substances 0.000 abstract description 46
- 239000010410 layer Substances 0.000 description 167
- 239000004020 conductor Substances 0.000 description 90
- 239000004065 semiconductor Substances 0.000 description 65
- 238000000034 method Methods 0.000 description 44
- 230000008569 process Effects 0.000 description 43
- 239000000758 substrate Substances 0.000 description 37
- 239000013307 optical fiber Substances 0.000 description 27
- 101100242304 Arabidopsis thaliana GCP1 gene Proteins 0.000 description 25
- 101100412054 Arabidopsis thaliana RD19B gene Proteins 0.000 description 25
- 101150118301 RDL1 gene Proteins 0.000 description 25
- 239000010949 copper Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 101100355967 Arabidopsis thaliana RDL3 gene Proteins 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- 230000008878 coupling Effects 0.000 description 12
- 238000010168 coupling process Methods 0.000 description 12
- 238000005859 coupling reaction Methods 0.000 description 12
- 239000011810 insulating material Substances 0.000 description 12
- 238000007517 polishing process Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 239000003989 dielectric material Substances 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 101100412055 Arabidopsis thaliana RD19C gene Proteins 0.000 description 10
- 101150054209 RDL2 gene Proteins 0.000 description 10
- 238000000137 annealing Methods 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- -1 where x>0) Chemical compound 0.000 description 8
- 239000012212 insulator Substances 0.000 description 7
- 238000000227 grinding Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 238000000429 assembly Methods 0.000 description 5
- 230000000712 assembly Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 229910020286 SiOxNy Inorganic materials 0.000 description 4
- 238000001994 activation Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000835 fiber Substances 0.000 description 4
- 238000009434 installation Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000000678 plasma activation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010616 electrical installation Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4274—Electrical aspects
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4251—Sealed packages
- G02B6/4253—Sealed packages by embedding housing components in an adhesive or a polymer material
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- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4274—Electrical aspects
- G02B6/428—Electrical aspects containing printed circuit boards [PCB]
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- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4274—Electrical aspects
- G02B6/4283—Electrical aspects with electrical insulation means
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/52—Encapsulations
- H01L33/56—Materials, e.g. epoxy or silicone resin
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- Physics & Mathematics (AREA)
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Abstract
一種光學收發器，包括光子積體電路元件、電積體電路元件及絕緣包封體。所述光子積體電路元件包括被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述電積體電路組件設置在所述光子積體電路組件上且電連接到所述光子積體電路組件。所述絕緣包封體覆蓋所述光子積體電路元件的所述至少一個光學輸入/輸出部。所述絕緣包封體在側向上包封所述電積體電路組件。所述絕緣包封體對所述光學信號是光學透明的。
Description
本揭露是有關於一種光學收發器。
光學收發器模組用於需要高性能、緊湊封裝及低功耗的高速光通信系統中。光學傳送/接收功能在可插拔的光學收發器模組中實施。光學收發器模組符合通信速度高達100Gbps以上的各種國際標準規範。目前，光學收發器模組的製程非常複雜，且製作的光學收發器模組遭受嚴重的光學損耗。
根據本公開的一些實施例，提供一種包括光子積體電路元件、電積體電路元件及絕緣包封體的光學收發器。所述光子積體電路元件包括被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述電積體電路組件設置在所述光子積體電路組件上且電連接到所述光子積體電路組件。所述絕緣包封體覆蓋所述光子積體電路元件的所述至少一個光學輸入/輸出部。所述絕緣包封體在側向上包封所述電積體電路組件。所述絕緣包封體對所述光學信號是光學透明的。
根據本公開的一些實施例，提供一種包括光子積體電路元件、電積體電路元件、絕緣包封體及重佈線路層的光學收發器。所述光子積體電路元件包括電結合部以及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述電積體電路組件設置在所述光子積體電路組件的所述電結合部上且電連接到所述光子積體電路組件。所述絕緣包封體設置在所述光子積體電路元件的所述光學輸入/輸出部上。所述電積體電路組件被所述絕緣包封體包封且嵌置在所述絕緣包封體中。所述絕緣包封體對所述光學信號是光學透明的。所述重佈線路層設置在所述電積體電路組件及所述絕緣包封體上。所述重佈線路層電連接到所述電積體電路組件。
根據本公開的一些實施例，提供一種包括光子積體電路元件、電積體電路元件及絕緣包封體的光學收發器。所述光子積體電路元件包括主動表面、與所述主動表面相對的後表面及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述至少一個光學輸入/輸出部位於所述主動表面上。所述電積體電路組件設置在所述光子積體電路組件的所述後表面上。所述電積體電路組件電連接到所述光子積體電路組件。所述絕緣包封體覆蓋所述光子積體電路組件的所述後表面。所述絕緣包封體在側向上包封所述電積體電路組件。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所討論的各個實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除附圖中所繪示的取向以外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同取向。設備可被另外取向（旋轉90度或處於其他取向），且本文所使用的空間相對性描述語可同樣相應地作出解釋。
本公開也可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可包括例如在重佈線層中或在基材上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針和/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率並降低成本。
圖1A到圖1H是示出根據本公開的一些實施例的沿圖2G所示的剖面線A-A’截取的用於製作光學收發器的製程流程的剖視圖。圖2A到圖2G是示出根據本公開的一些實施例的用於製作光學收發器的製程流程的平面圖。圖1A到圖1H所示的剖視圖是沿圖2G所示的剖面線A-A’截取的。圖3是沿圖2G所示的剖面線B-B’截取的光學收發器的剖視圖。圖7A及圖7B是示出根據本公開的一些替代實施例的絕緣包封體的製作的剖視圖。
參照圖1A及圖2A，提供其中包括多個光子積體電路組件100的光子晶圓W。光子積體電路組件100被排列成陣列且在實體上連接到彼此。光子積體電路元件100中的每一個分別包括電結合部100a以及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部100b。光學信號是例如脈衝光、具有連續波（continuous wave，CW）的光或其組合。在一些實施例中，光子積體電路元件100的電結合部100a可包括半導體器件（例如，電晶體、電容器等）、用於電連接的佈線或導體，且光子積體電路元件100的光學輸入/輸出部100b可包括半導體器件及用於處理光學信號的光學器件。舉例來說，形成在光學輸入/輸出部100b中的半導體器件可包括電晶體、電容器、光電二極體或其組合，且形成在光學輸入/輸出部100b中的光學器件可包括調製器、光柵耦合器、邊緣耦合器、波導、濾波器或其組合。如圖1A所示，光子晶圓W可包括第一主動表面AS1及與第一主動表面AS1相對的第一後表面RS1，其中電結合部100a及光學輸入/輸出部100b位於光子晶圓W的第一主動表面AS1處。
光子晶圓W可包括其中形成有多個半導體器件及光學器件的第一半導體基材110、設置在第一半導體基材110上的第一內連結構120、覆蓋第一內連結構120的第一介電層130以及多個第一導體140。第一導體140嵌置在第一介電層130中。第一導體140通過第一內連結構120電連接到第一半導體基材110。在一些實施例中，第一導體140的材料可以是銅（Cu）或其他合適的金屬材料，而第一介電層130的材料可以是氧化矽（SiOx，其中x＞0）、氮化矽（SiNx，其中x＞0）、氮氧化矽（SiOxNy，其中x＞0且y＞0）或其他合適的介電材料。
第一介電層130可通過在第一內連結構120上沉積介電材料層且將介電材料層圖案化以在介電材料層中形成多個開口而形成。形成在第一介電層130中的開口暴露出第一內連結構120的部分。在將第一介電層130圖案化之後，可在第一介電層130及第一內連結構120的被第一介電層130的開口暴露出的部分上沉積導電材料層。然後，執行拋光製程（例如，化學機械拋光製程）以部分地移除導電材料層，直到暴露出第一介電層130的頂表面。在執行拋光製程之後，在第一介電層130的開口中形成第一導體140。如圖1A所示，第一導體140的頂表面與第一介電層130的頂表面實質上處於同一水平高度處，以便提供適用於混合結合的表面。
如圖1A所示，光子晶圓W還可包括嵌置在第一半導體基材110中的多個半導體穿孔（through semiconductor via，TSV）112。半導體穿孔112電連接到第一內連結構120且向下延伸到第一半導體基材110中而不穿透第一半導體基材110。換句話說，嵌置在第一半導體基材110中的半導體穿孔112不在光子晶圓W的第一後表面RS1處被暴露出。
參照圖1B及圖2B，提供多個電積體電路組件200。電積體電路元件200中的每一個可分別包括其中形成有多個半導體器件的第二半導體基材210、設置在第二半導體基材210上的第二內連結構220、覆蓋第二內連結構220的第二介電層230以及多個第二導體240。第二導體240嵌置在第二介電層230中。第二導體240通過第二內連結構220電連接到第二半導體基材210。在一些實施例中，第二導體240的材料可以是銅（Cu）或其他合適的金屬材料，而第二介電層230的材料可以是氧化矽（SiOx，其中x＞0）、氮化矽（SiNx，其中x＞0）、氮氧化矽（SiOxNy，其中x＞0且y＞0）或其他合適的介電材料。
如圖1B所示，電積體電路元件200中的每一個可分別包括第二主動表面AS2及與第二主動表面AS2相對的第二後表面RS2。在一些實施例中，電積體電路元件200還可包括嵌置在第二半導體基材210中的多個半導體穿孔（TSV）212。半導體穿孔212電連接到第二內連結構220且延伸到第二半導體基材210中，而不穿透第二半導體基材210。換句話說，嵌置在第二半導體基材210中的半導體穿孔212不在電積體電路元件200的第二後表面RS2處被暴露出。
可將電積體電路組件200拾取及放置到光子晶圓W的第一主動表面AS1上，以使得光子晶圓W的第一主動表面AS1接觸電積體電路元件200的第二主動表面AS2，且電積體電路元件200的第二導體240與光子晶圓W中的光子積體電路組件100的第一導體140實質上對準並接觸。電積體電路組件200被拾取及放置成覆蓋光子積體電路組件100的電結合部100a，且光子積體電路元件100的光學輸入/輸出部100b不被電積體電路元件200覆蓋。在一些實施例中，在電積體電路組件200被拾取及放置在光子積體電路組件100上之後，可執行研磨製程以減小電積體電路組件200的厚度。上述研磨製程可以是化學機械拋光（chemical mechanical polishing，CMP）製程、機械研磨製程、其組合或其他合適的製程。在執行電積體電路元件200的研磨製程之後，嵌置在第二半導體基材210中的半導體穿孔212不在電積體電路元件200的第二後表面RS2處被暴露出。如圖2B所示，放置在光子晶圓W上的電積體電路組件200例如被排列成陣列。
在一些實施例中，為了便於電積體電路元件200與光子晶圓W之間的晶圓對晶圓的混合結合，可執行用於結合光子晶圓W及電積體電路元件200的表面（即，第一主動表面AS1及第二主動表面AS2）的表面準備。所述表面準備可包括例如表面清潔及活化。可對光子晶圓W的第一主動表面AS1及電積體電路元件200的第二主動表面AS2執行表面清潔，以移除第一導體140、第一介電層130、第二導體240及第二介電層230的頂表面上的顆粒。可通過例如濕式清潔來清潔光子晶圓W的第一主動表面AS1及電積體電路元件200的第二主動表面AS2。不僅移除了顆粒，而且可移除形成在第一導體140及第二導體240的頂表面上的自生氧化物。可通過例如用於濕式清潔中的化學品來移除形成在第一導體140及第二導體240的頂表面上的自生氧化物。
在清潔光子晶圓W的第一主動表面AS1及電積體電路元件200的第二主動表面AS2之後，可執行第一介電層130及第二介電層230的頂表面的活化，以形成高結合強度。在一些實施例中，可執行電漿活化以處理第一介電層130及第二介電層230的頂表面。
當第一介電層130的被活化的頂表面接觸第二介電層230的被活化的頂表面時，預結合光子晶圓W的第一介電層130與電積體電路組件200的第二介電層230。換句話說，通過第一介電層130與第二介電層230的預結合來預結合光子晶圓W與電積體電路組件200。在預結合第一介電層130與第二介電層230之後，第一導體140接觸第二導體240且電連接到第二導體240。
在將電積體電路組件200預結合到光子晶圓W上之後，執行電積體電路組件200與光子晶圓W的混合結合。電積體電路組件200與光子晶圓W的混合結合可包括電介質結合的處理及導體結合的熱退火。在一些實施例中，執行電介質結合的處理以加強第一介電層130與第二介電層230之間的結合。舉例來說，電介質結合的處理可在介於約100攝氏度到約150攝氏度的範圍的溫度下執行。在執行電介質結合的處理之後，執行導體結合的熱退火以便於第一導體140與第二導體240之間的結合。舉例來說，導體結合的熱退火可在介於約300攝氏度到約400攝氏度的範圍的溫度下執行。導體結合的熱退火的製程溫度高於電介質結合的處理的製程溫度。在執行導體結合的熱退火之後，將第一介電層130結合到第二介電層230且將第一導體140結合到第二導體240。在一些實施例中，第一導體140可以是導電通孔（例如，銅通孔）、導電接墊（例如，銅接墊）或其組合，而第二導體240可以是導電通孔（例如，銅通孔）、導電接墊（例如，銅接墊）或其組合。舉例來說，第一導體140與第二導體240之間的導體結合可以是通孔對通孔的結合、接墊對接墊的結合或通孔對接墊的結合。
在執行電積體電路組件200與光子晶圓W的混合結合之後，第一內連結構120與第二內連結構220通過第一導體140及第二導體240電連接到彼此。
參照圖1C及圖2C，在執行電積體電路組件200與光子晶圓W的混合結合之後，形成絕緣材料300以覆蓋光子晶圓W的光學輸入/輸出部100b且包封電積體電路元件200。絕緣材料300的最大厚度可大於電積體電路組件200的最大厚度。在一些實施例中，絕緣材料300可通過化學氣相沉積（chemical vapor deposition，CVD）或其他合適的沉積製程而共形地形成。此外，絕緣材料300對將由光子積體電路元件100的光學輸入/輸出部100b處理的光學信號是光學透明的。
在某一實施例中，如圖1C所示，絕緣材料300可以是單層式結構且絕緣材料300的材料可包括氧化矽、氮化矽和/或四乙氧基矽烷（tetraethoxysilane，TEOS）。在一些替代實施例中，如圖7A所示，絕緣材料300可以是多層式結構且包括多個堆疊的介電層302，其中多層式絕緣材料300的所述多個堆疊的介電層302對將由光學輸入/輸出部100b處理的光學信號是光學透明的。
參照圖1D及圖2D，對絕緣材料300執行研磨或拋光製程以部分地移除絕緣材料300及電積體電路組件200，直到暴露出電積體電路組件200的半導體穿孔212及後表面RS2。在一些實施例中，絕緣材料300及電積體電路元件200可通過化學機械拋光（CMP）製程、機械研磨製程、其組合或其他合適的移除製程而被部分地移除。在執行研磨或拋光製程之後，形成絕緣包封體300’且絕緣包封體300’覆蓋光子積體電路元件100的光學輸入/輸出部100b。絕緣包封體300’在側向上包封電積體電路組件200。此外，絕緣包封體300’在實體上接觸電積體電路元件200的側壁。
在一些實施例中，如圖1D所示，絕緣包封體300’可以是單層式結構且絕緣包封體300’的材料可包括氧化矽、氮化矽和/或四乙氧基矽烷（TEOS）。在一些替代實施例中，如圖7B所示，絕緣包封體300’可以是多層式結構且包括多個堆疊的介電層302’，其中多層式絕緣包封體300’的所述多個堆疊的介電層302’對將由光學輸入/輸出部100b處理的光學信號是光學透明的。此外，堆疊的介電層302’可由具有變化的折射率或厚度的多個交替介電材料層（例如，交替堆疊的氧化矽層/氮化矽層）形成。多層式絕緣包封體300’的堆疊的介電層302’可提供抗反射效果。
參照圖1E及圖2E，在形成絕緣包封體300’之後，在絕緣包封體300’的頂表面及電積體電路元件200的後表面RS2上形成重佈線路層RDL1。重佈線路層RDL1電連接到半導體穿孔212。此外，重佈線路層RDL1可通過半導體穿孔212電連接到第二內連結構220。儘管圖1E及圖2E示出了重佈線路層RDL1的形成，但根據一些替代實施例，可省略掉重佈線路層RDL1的形成。
如圖1E所示，在一些實施例中，重佈線路層RDL1可包括交替堆疊的導電佈線與層間介電層（inter-dielectric layer），其中所述導電佈線僅分佈在電積體電路組件200的後表面RS2上，層間介電層分佈在絕緣包封體300’的頂表面及電積體電路元件200的後表面RS2上，且層間介電層對將由光學輸入/輸出部100b處理的光學信號是光學透明的。在一些替代實施例中，重佈線路層RDL1可包括分佈在絕緣包封體300’的頂表面及電積體電路元件200的後表面RS2上的導電佈線。即，重佈線路層RDL1中的導電佈線的部分可延伸到絕緣包封體300’的頂表面上，只要將由光學輸入/輸出部100b處理的光學信號不被導電佈線遮罩或阻擋即可。然而，重佈線路層RDL1中的導電佈線的分佈在本公開中不受限制。
參照圖1E、圖1F、圖2E及圖2F，對光子晶圓W的第一後表面RS1執行後側研磨或拋光製程，直到在第一後表面RS1處暴露出半導體穿孔112。在一些實施例中，可通過化學機械拋光（CMP）製程、機械研磨製程、其組合或其他合適的移除製程來薄化光子晶圓W。然後，在光子晶圓W的第一後表面RS1上形成電連接到半導體穿孔112的多個導電端子400。在一些實施例中，導電端子400是例如受控塌陷晶粒連接（controlled collapse chip connection，C4）凸塊、球柵陣列（ball-grid array，BGA）球等。
參照圖1G、圖2G及圖3，在形成導電端子400之後，提供多個光源LS及多個光纖配接器F且將所述多個光源LS及所述多個光纖配接器F安裝到重佈線路層RDL1的頂表面上，其中光源LS電連接到重佈線路層RDL1且位於光子積體電路元件100的光學輸入/輸出部100b上方，並且光纖配接器F位於光學輸入/輸出部100b上方。光纖配接器F適於配接光纖（圖中未示出）。光源LS可由電積體電路元件200電控制且發射光學信號以與光子積體電路元件100進行光學通信，而光纖配接器F可接收光學信號以與光子積體電路元件100進行光學通信。在一些實施例中，光源LS可以是能夠發射將由光學輸入/輸出部100b處理的光學信號的發光二極體（light-emitting diode，LED）封裝。舉例來說，光源LS可以是能夠發射波長約為1550nm的光學信號的表面安裝型LED封裝、能夠發射波長約為850nm的光學信號的垂直腔面發射雷射器（vertical-cavity surface-emitting laser，VCSEL）、能夠發射波長約為1330nm的光學信號的分散式回饋（distributed feedback，DFB）雷射器、或能夠發射波長約為1330nm的光學信號的其他類型的雷射器。此外，光源LS例如通過焊線BW（例如，由焊線接合器形成的金線）電連接到重佈線路層RDL1。
如圖1G、圖2G及圖3所示，光源LS及光纖配接器F位於絕緣包封體300’及光學輸入/輸出部100b上方。換句話說，絕緣包封體300’位於光源LS與光學輸入/輸出部100b之間的光傳播路徑處，並且位於光纖配接器F與光學輸入/輸出部100b之間的光傳播路徑處。絕緣包封體300’不僅保護電積體電路元件200免受損壞，而且還用作用於引導將由光學輸入/輸出部100b處理的光學信號的光導。由於用於包封電積體電路組件200的絕緣包封體300’是光學透明的，因此用於將光源LS及光纖配接器F安裝到重佈線路層RDL1上的製程裕度很大。
參照圖1G、圖1H及圖2G，在安裝光源LS及光纖配接器F之後，沿切割道SL執行單體化製程，以使得形成多個單體化光學收發器OTC。在一些實施例中，單體化光學收發器OTC可進一步安裝到封裝基材（圖中未示出）上，且封裝基材可以是印刷電路板、中介層（例如，包括矽穿孔的矽中介層）等。如圖1F及圖1G所示，光源LS及光纖配接器F的安裝是在用於形成單體化光學收發器OTC的單體化製程之前執行的，然而，本發明不限於此。在一些替代實施例中，光源LS及光纖配接器F的安裝可在單體化製程之後執行。
如圖1H所示，光學收發器OTC包括光子積體電路元件100、電積體電路元件200、絕緣包封體300’及重佈線路層RDL1。光子積體電路組件100包括電結合部100a以及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部100b。電積體電路元件200設置在光子積體電路組件100的電結合部100a上且電連接到光子積體電路組件100。舉例來說，電積體電路元件200與光子積體電路元件100混合結合在一起。絕緣包封體300’設置在光子積體電路元件100的光學輸入/輸出部100b上。電積體電路組件200在側向上被絕緣包封體300’包封且嵌置在絕緣包封體300’中。舉例來說，絕緣包封體300’在實體上接觸電積體電路元件200的側壁。在一些實施例中，絕緣包封體300’可包括堆疊的介電層，所述堆疊的介電層對光學信號是光學透明的。絕緣包封體300’對光學信號是光學透明的。重佈線路層RDL1設置在電積體電路組件200及絕緣包封體300’上。重佈線路層RDL1電連接到電積體電路元件200的半導體穿孔212。
圖4到圖6是示出根據本公開的一些替代實施例的各種光學收發器的剖視圖。
參照圖1H及圖4，圖4所示的光學收發器OTC1與圖1H所示的光學收發器OTC類似，除了光學收發器OTC1中的光源LS通過形成在光源LS中的至少一個導電穿孔TV電連接到重佈線路層RDL1。
參照圖1H及圖5，圖5所示的光學收發器OTC2與圖1H所示的光學收發器OTC類似，除了光學收發器OTC2中的光源LS是能夠發射將由光學輸入/輸出部100b處理的光學信號的發光二極體（LED）晶片。舉例來說，光源LS可以是能夠發射波長約為1550nm的光學信號的LED晶片。此外，光源LS（即，LED晶片）例如通過覆晶結合技術電連接到重佈線路層RDL1。如圖5所示，重佈線路層RDL1中的導電佈線的部分可延伸到絕緣包封體300’的頂表面上，只要將由光學輸入/輸出部100b處理的光學信號不被導電佈線遮罩或阻擋即可。
參照圖5及圖6，圖6所示的光學收發器OTC3與圖5所示的光學收發器OTC2類似，除了重佈線路層RDL1的佈局設計、第一導體140的佈局設計以及形成在絕緣包封體300’中的絕緣體穿孔TIV。如圖6所示，光源LS（即，LED晶片）例如通過重佈線路層RDL1、絕緣體穿孔TIV及第一導體140電連接到第一內連結構120。
如圖6所示，重佈線路層RDL1中的導電佈線的部分可延伸到絕緣包封體300’的頂表面上，只要將由光學輸入/輸出部100b處理的光學信號不被導電佈線遮罩或阻擋即可。第一導體140的部分可被分佈成接觸絕緣包封體300’的底表面，只要將由光學輸入/輸出部100b處理的光學信號不被第一導體140遮罩或阻擋即可。絕緣體穿孔TIV可形成在絕緣包封體300’中，只要將由光學輸入/輸出部100b處理的光學信號不被絕緣體穿孔TIV遮罩或阻擋即可。另外，第一內連結構120中的佈線的部分可被分佈成接觸絕緣包封體300’的底表面，只要將由光學輸入/輸出部100b處理的光學信號不被第一內連結構120遮罩或阻擋即可。
圖8A到圖8F是根據本公開的一些替代實施例的用於製作光學收發器的另一製程流程的剖視圖。
參照圖8A，提供其中包括多個光子積體電路組件100’的光子晶圓W’。光子積體電路組件100’被排列成陣列且在實體上連接到彼此。光子積體電路元件100’中的每一個分別包括電結合部100a以及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部100b。光學信號是例如脈衝光、具有連續波（CW）的光或其組合。在一些實施例中，光子積體電路組件100’的電結合部100a可包括用於電連接的佈線或導體，且光子積體電路元件100’的光學輸入/輸出部100b可包括半導體器件及用於處理光學信號的光學器件。舉例來說，形成在光學輸入/輸出部100b中的半導體器件可包括電晶體、電容器、光電二極體或其組合，且形成在光學輸入/輸出部100b中的光學器件可包括波導、濾波器或其組合。如圖8A所示，光子晶圓W’可包括第一主動表面AS1及與第一主動表面AS1相對的第一後表面RS1，其中電結合部100a位於光子晶圓W’的第一後表面RS1處且光學輸入/輸出部100b位於光子晶圓W’的第一主動表面AS1處。換句話說，電結合部100a及光學輸入/輸出部100b位於光子晶圓W’的相對的兩個表面AS1及RS1處。
光子晶圓W’可包括其中形成有多個半導體器件及光學器件的第一半導體基材110、設置在第一半導體基材110的一個表面（例如，底表面）上的第一內連結構120、設置在第一半導體基材110的另一個表面（例如，頂表面）上的重佈線路層RDL2、覆蓋重佈線路層RDL2的第一介電層130及多個第一導體140。第一導體140嵌置在第一介電層130中。第一導體140電連接到重佈線路層RDL2。在一些實施例中，第一導體140的材料可以是銅（Cu）或其他合適的金屬材料，而第一介電層130的材料可以是氧化矽（SiOx，其中x＞0）、氮化矽（SiNx，其中x＞0）、氮氧化矽（SiOxNy，其中x＞0且y＞0）或其他合適的介電材料。
如圖8A所示，光子晶圓W’還可包括嵌置在第一半導體基材110中的多個半導體穿孔（TSV）112。半導體穿孔112穿透第一半導體基材110以電連接第一內連結構120與形成在第一半導體基材110的頂表面上的重佈線路層RDL2。在一些實施例中，重佈線路層RDL2可包括交替堆疊的導電佈線與層間介電層。重佈線路層RDL2中的導電佈線的分佈在本公開中不受限制。
第一介電層130可通過在重佈線路層RDL2上沉積介電材料層且將介電材料層圖案化以在介電材料層中形成多個開口而形成。形成在第一介電層130中的開口暴露出重佈線路層RDL2的部分。在將第一介電層130圖案化之後，可在第一介電層130及重佈線路層RDL2的被第一介電層130的開口暴露出的部分上沉積導電材料層。然後，執行拋光製程（例如，化學機械拋光製程）以部分地移除導電材料層，直到暴露出第一介電層130的頂表面。在執行拋光製程之後，在第一介電層130的開口中形成第一導體140。如圖8A所示，第一導體140的頂表面與第一介電層130的頂表面實質上處於同一水平高度處，以便提供適用於混合結合的表面。
參照圖8B，提供多個電積體電路組件200。電積體電路元件200中的每一個可分別包括其中形成有多個半導體器件的第二半導體基材210、設置在第二半導體基材210上的第二內連結構220、覆蓋第二內連結構220的第二介電層230及多個第二導體240。第二導體240嵌置在第二介電層230中。第二導體240通過第二內連結構220電連接到第二半導體基材210。在一些實施例中，第二半導體240的材料可以是銅（Cu）或其他合適的金屬材料，而第二介電層230的材料可以是氧化矽（SiOx，其中x＞0）、氮化矽（SiNx，其中x＞0）、氮氧化矽（SiOxNy，其中x＞0且y＞0）或其他合適的介電材料。
如圖8B所示，電積體電路元件200中的每一個可分別包括第二主動表面AS2及與第二主動表面AS2相對的第二後表面RS2。在一些實施例中，電積體電路元件200還可包括嵌置在第二半導體基材210中的多個半導體穿孔（TSV）212。半導體穿孔212電連接到第二內連結構220且延伸到第二半導體基材210中而不穿透第二半導體基材210。換句話說，嵌置在第二半導體基材210中的半導體穿孔212不在電積體電路元件200的第二後表面RS2處被暴露出。
可將電積體電路組件200拾取及放置到光子晶圓W的第一後表面RS1上，以使得光子晶圓W的第一後表面RS1接觸電積體電路元件200的第二主動表面AS2，且電積體電路元件200的第二導體240與光子晶圓W中的光子積體電路組件100’的第一導體140實質上對準。電積體電路組件200被拾取及放置成覆蓋光子積體電路組件100’的電結合部100a。在一些實施例中，放置到光子晶圓W’上的電積體電路組件200例如被排列成陣列。
在一些實施例中，為了便於晶圓對晶圓的混合結合，可執行用於結合光子晶圓W’及電積體電路元件200的表面（即，第一後表面RS1及第二主動表面AS2）的表面準備。所述表面準備可包括例如表面清潔及活化。可對光子晶圓W’的第一後表面RS1及電積體電路元件200的第二主動表面AS2執行表面清潔，以移除第一導體140、第一介電層130、第二導體240及第二介電層230的頂表面上的顆粒。可通過例如濕式清潔來清潔光子晶圓W’的第一後表面RS1及電積體電路元件200的第二主動表面AS2。不僅移除了顆粒，而且可移除形成在第一導體140及第二導體240的頂表面上的自生氧化物。可通過例如用於濕式清潔中的化學品來移除形成在第一導體140及第二導體240的頂表面上的自生氧化物。
在清潔光子晶圓W’的第一後表面RS1及電積體電路元件200的第二主動表面AS2之後，可執行第一介電層130及第二介電層230的頂表面的活化以形成高結合強度。在一些實施例中，可執行電漿活化以處理第一介電層130及第二介電層230的頂表面。
當第一介電層130的被活化的頂表面接觸第二介電層230的被活化的頂表面時，預結合光子晶圓W’的第一介電層130與電積體電路組件200的第二介電層230。換句話說，通過第一介電層130與第二介電層230的預結合來預結合光子晶圓W’與電積體電路組件200。在預結合第一介電層130與第二介電層230之後，第一導體140接觸第二導體240且電連接到第二導體240。
在將電積體電路組件200預結合到光子晶圓W’上之後，執行電積體電路組件200與光子晶圓W’的混合結合。電積體電路組件200與光子晶圓W’的混合結合可包括電介質結合的處理及導體結合的熱退火。在一些實施例中，執行電介質結合的處理以加強第一介電層130與第二介電層230之間的結合。舉例來說，電介質結合的處理可在介於約100攝氏度到約150攝氏度的範圍的溫度下執行。在執行電介質結合的處理之後，執行導體結合的熱退火以便於第一導體140與第二導體240之間的結合。舉例來說，導體結合的熱退火可在介於約300攝氏度到約400攝氏度的範圍的溫度下執行。導體結合的熱退火的製程溫度高於電介質結合的處理的製程溫度。在執行導體結合的熱退火之後，將第一介電層130結合到第二介電層230且將第一導體140結合到第二導體240。在一些實施例中，第一導體140可以是導電通孔（例如，銅通孔）、導電接墊（例如，銅接墊）或其組合，而第二導體240可以是導電通孔（例如，銅通孔）、導電接墊（例如，銅接墊）或其組合。舉例來說，第一導體140與第二導體240之間的導體結合可以是通孔對通孔的結合、接墊對接墊的結合或通孔對接墊的結合。
在執行電積體電路組件200與光子晶圓W’的混合結合之後，重佈線路層RDL1與第二內連結構220通過第一導體140及第二導體240電連接到彼此。
參照圖8C，在執行電積體電路組件200與光子晶圓W’的混合結合之後，在光子晶圓W’的第一後表面RS1上形成絕緣包封體300’以在側向上包封電積體電路組件200。絕緣包封體300’可在實體上接觸電積體電路元件200的側壁。絕緣包封體300’可通過模塑製程、化學氣相沉積（CVD）、然後是化學機械拋光（CMP）製程或其他合適的製程而形成。
在一些實施例中，絕緣包封體300’可以是光學透明的。舉例來說，包封體300’可以是單層式結構且絕緣包封體的材料可包括氧化矽、氮化矽和/或四乙氧基矽烷（TEOS）。在一些替代實施例中，絕緣包封體300’可以是光學不透明的。舉例來說，絕緣包封體300’的材料可以是環氧樹脂或其他合適的模塑化合物。
參照圖8D，在形成絕緣包封體300’之後，可在絕緣包封體300’中形成多個絕緣體穿孔310。在一些實施例中，絕緣體穿孔310可通過在絕緣包封體300’中形成多個貫通孔且將導電材料填充到絕緣包封體300’的貫通孔中而形成。舉例來說，絕緣包封體300’中的貫通孔可通過鐳射鑽孔、機械鑽孔、光刻或其他合適的圖案化製程而形成，導電材料可通過鍍覆或其他合適的沉積製程沉積到絕緣包封體300’的貫通孔中，且沉積的導電材料可被拋光直到暴露出絕緣包封體300’的頂表面。
在形成絕緣體穿孔310之後，在絕緣包封體300’的頂表面及電積體電路元件200的後表面RS2上形成背側重佈線路層RDL3。背側重佈線路層RDL3電連接到絕緣體穿孔310及電積體電路元件200的半導體穿孔212。此外，背側重佈線路層RDL3可通過半導體穿孔212電連接到第二內連結構220。儘管圖8D示出了重佈線路層RDL3的形成，但根據一些替代實施例，可省略掉重佈線路層RDL3的形成。
如圖8D所示，在一些實施例中，背側重佈線路層RDL3可包括交替堆疊的導電佈線與層間介電層。背側重佈線路層RDL3中的導電佈線的分佈在本公開中不受限制。
在形成背側重佈線路層RDL3之後，在背側重佈線路層RDL3上形成多個導電端子400。在一些實施例中，導電端子400是例如受控塌陷晶粒連接（C4）凸塊、球柵陣列（BGA）球等。
參照圖8D及圖8E，對圖8所示的所得結構進行翻轉。然後，提供多個光源LS及多個光纖配接器F並將所述多個光源LS及所述多個光纖配接器F安裝到光子晶圓W’的第一主動表面AS1上。光源LS電連接到第一內連結構120且位於光學輸入/輸出部100b上方。光纖配接器F位於光學輸入/輸出部100b上方且適於配接光纖（圖中未示出）。光源LS可由電積體電路組件200電控制且發射光學信號以與光子積體電路元件100’進行光學通信，而光纖配接器F可接收光學信號以與光子積體電路元件100’進行光學通信。在一些實施例中，光源LS可以是能夠發射將由光學輸入/輸出部100b處理的光學信號的發光二極體（LED）封裝。舉例來說，光源LS可以是能夠發射波長約為1550nm的光學信號的表面安裝型LED封裝。此外，光源LS例如通過焊線BW（例如，由焊線接合器形成的金線）電連接到第一內連結構120。在一些替代實施例中，光源LS可以是能夠發射將由光學輸入/輸出部100b處理的光學信號的發光二極體（LED）晶片。此外，第一內連結構120與光源LS（即，LED封裝或LED晶片）之間的電連接可通過至少一種導電穿孔或覆晶技術來獲得。
參照圖8F，沿切割道SL執行單體化製程，以使得形成多個單體化光學收發器OTC4。在一些實施例中，單體化光學收發器OTC4可進一步安裝到封裝基材（圖中未示出）上，且封裝基材可以是印刷電路板、中介層（例如，包括矽穿孔的矽中介層）等。如圖8E及圖8F所示，光源LS及光纖配接器F的安裝是在用於形成單體化光學收發器OTC4的單體化製程之前執行的，然而，本發明不限於此。在一些替代實施例中，光源LS及光纖配接器F的安裝可在單體化製程之後執行。
如圖8F所示，光學收發器OTC4包括光子積體電路元件100’、電積體電路元件200及絕緣包封體300’。光子積體電路元件100’包括主動表面AS1、與主動表面AS1相對的後表面RS1及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部100b。所述至少一個光學輸入/輸出部100b位於主動表面AS1上。電積體電路元件200設置在光子積體電路組件100’的後表面RS1上。舉例來說，電積體電路元件200與光子積體電路元件100’的後表面RS1混合結合在一起。電積體電路元件200電連接到光子積體電路組件100’。絕緣包封體300’覆蓋光子積體電路組件100’的後表面RS1。絕緣包封體300’在側向上包封電積體電路組件200。舉例來說，絕緣包封體300’可包括多個堆疊的介電層，所述多個堆疊的介電層對將由光學輸入/輸出部100b處理的光學信號是光學透明的。在一些替代實施例中，光學收發器OTC4還可包括設置在電積體電路組件200及絕緣包封體300’上的背側重佈線路層RDL3，其中背側重佈線路層RDL3電連接到電積體電路元件200的至少一個半導體穿孔212。
在光學收發器OTC4中，由於光源LS及光纖配接器F安裝在光子積體電路組件100’的主動表面AS1上，因此可使光學輸入/輸出部100b與光源LS/光纖配接器F之間的光學損耗最小化。此外，由於光源LS/光纖配接器F及電積體電路組件200分別設置在光子積體電路組件100’的相對的兩個表面上，因此可容易控制光源LS/光纖配接器F及電積體電路組件200的安裝。因此，用於將光源LS及光纖配接器F安裝到第一內連結構120上的製程裕度很大。
在上述光學收發器（OTC及OTC1到OTC4）中，可使光學輸入/輸出部100b與光源LS/光纖配接器F之間的光學損耗最小化。
根據本公開的一些實施例，提供一種包括光子積體電路元件、電積體電路元件及絕緣包封體的光學收發器。所述光子積體電路元件包括被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述電積體電路組件設置在所述光子積體電路組件上且電連接到所述光子積體電路組件。所述絕緣包封體覆蓋所述光子積體電路元件的所述至少一個光學輸入/輸出部。所述絕緣包封體在側向上包封所述電積體電路組件。所述絕緣包封體對所述光學信號是光學透明的。
根據本公開的一些實施例，所述電積體電路組件與所述光子積體電路組件混合結合在一起。
根據本公開的一些實施例，所述絕緣包封體在實體上接觸所述電積體電路組件的側壁。
根據本公開的一些實施例，所述絕緣包封體包括多個堆疊的介電層，且所述多個堆疊的介電層對所述光學信號是光學透明的。
根據本公開的一些實施例，所述絕緣包封體的材料包括氧化矽、氮化矽和/或四乙氧基矽烷（TEOS）。
根據本公開的一些實施例，光學收發器還包括：重佈線路層，設置在所述電積體電路組件及所述絕緣包封體上，其中所述重佈線路層電連接到所述電積體電路元件的至少一個穿孔。
根據本公開的一些實施例，光學收發器還包括：光源；以及光纖配接器，其中所述光源及所述光纖配接器設置在所述重佈線路層上且電連接到所述重佈線路層並且位於所述光子積體電路元件的所述至少一個光學輸入/輸出部上方。
根據本公開的一些實施例，提供一種包括光子積體電路元件、電積體電路元件、絕緣包封體及重佈線路層的光學收發器。所述光子積體電路元件包括電結合部以及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述電積體電路組件設置在所述光子積體電路組件的所述電結合部上且電連接到所述光子積體電路組件。所述絕緣包封體設置在所述光子積體電路元件的所述光學輸入/輸出部上。所述電積體電路組件被所述絕緣包封體包封且嵌置在所述絕緣包封體中。所述絕緣包封體對所述光學信號是光學透明的。所述重佈線路層設置在所述電積體電路組件及所述絕緣包封體上。所述重佈線路層電連接到所述電積體電路組件。
根據本公開的一些實施例，所述電積體電路組件與所述光子積體電路組件的所述電結合部混合結合在一起。
根據本公開的一些實施例，所述絕緣包封體在實體上接觸所述電積體電路組件的側壁。
根據本公開的一些實施例，所述絕緣包封體包括多個堆疊的介電層。
根據本公開的一些實施例，所述絕緣包封體的材料包括氧化矽、氮化矽和/或四乙氧基矽烷（TEOS）。
根據本公開的一些實施例，光學收發器還包括：光源；以及光纖配接器，其中所述光源及所述光纖配接器設置在所述重佈線路層上且位於所述光子積體電路元件的所述至少一個光學輸入/輸出部上方。
根據本公開的一些實施例，提供一種包括光子積體電路元件、電積體電路元件及絕緣包封體的光學收發器。所述光子積體電路元件包括主動表面、與所述主動表面相對的後表面及被配置成傳送及接收光學信號的至少一個光學輸入/輸出部。所述至少一個光學輸入/輸出部位於所述主動表面上。所述電積體電路組件設置在所述光子積體電路組件的所述後表面上。所述電積體電路組件電連接到所述光子積體電路組件。所述絕緣包封體覆蓋所述光子積體電路組件的所述後表面。所述絕緣包封體在側向上包封所述電積體電路組件。
根據本公開的一些實施例，所述電積體電路組件與所述光子積體電路組件的所述後表面混合結合在一起。
根據本公開的一些實施例，所述絕緣包封體在實體上接觸所述電積體電路組件的側壁。
根據本公開的一些實施例，所述絕緣包封體包括多個堆疊的介電層，且所述多個堆疊的介電層對所述光學信號是光學透明的。
根據本公開的一些實施例，所述絕緣包封體的材料包括氧化矽、氮化矽和/或四乙氧基矽烷（TEOS）。
根據本公開的一些實施例，光學收發器還包括：重佈線路層，設置在所述電積體電路組件及所述絕緣包封體上，其中所述重佈線路層電連接到所述電積體電路元件的至少一個穿孔。
根據本公開的一些實施例，光學收發器還包括：光源；以及光纖配接器，其中所述光源及所述光纖配接器設置在所述光子積體電路組件的所述主動表面上且位於所述光子積體電路元件的所述至少一個光學輸入/輸出部上方。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
100、100’‧‧‧光子積體電路組件100a‧‧‧電結合部100b‧‧‧光學輸入/輸出部110‧‧‧第一半導體基材112、212‧‧‧半導體穿孔120‧‧‧第一內連結構130‧‧‧第一介電層140‧‧‧第一導體200‧‧‧電積體電路組件210‧‧‧第二半導體基材220‧‧‧第二內連結構230‧‧‧第二介電層240‧‧‧第二導體300‧‧‧絕緣材料300’‧‧‧包封體/絕緣包封體/多層式絕緣包封體302、302’‧‧‧堆疊的介電層310、TIV‧‧‧絕緣體穿孔400‧‧‧導電端子A-A’、B-B’‧‧‧剖面線AS1‧‧‧第一主動表面/表面AS2‧‧‧第二主動表面BW‧‧‧焊線F‧‧‧光纖配接器LS‧‧‧光源OTC、OTC1、OTC2、OTC3、OTC4‧‧‧光學收發器/單體化光學收發器RDL1、RDL2‧‧‧重佈線路層RDL3‧‧‧背側重佈線路層/重佈線路層RS1‧‧‧第一後表面/表面/後表面RS2‧‧‧第二後表面/後表面SL‧‧‧切割道TV‧‧‧導電穿孔W、W’‧‧‧光子晶圓
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1H是示出根據本公開的一些實施例的沿圖2G所示的剖面線A-A’截取的用於製作光學收發器的製程流程的剖視圖。 圖2A到圖2G是示出根據本公開的一些實施例的用於製作光學收發器的製程流程的平面圖。 圖3是沿圖2G所示的剖面線B-B’截取的光學收發器的剖視圖。 圖4到圖6是示出根據本公開的一些替代實施例的各種光學收發器的剖視圖。 圖7A及圖7B是示出根據本公開的一些替代實施例的絕緣包封體的製作的剖視圖。 圖8A到圖8F是示出根據本公開的一些替代實施例的用於製作光學收發器的另一製程流程的剖視圖。
100‧‧‧光子積體電路組件
100a‧‧‧電結合部
100b‧‧‧光學輸入/輸出部
110‧‧‧第一半導體基材
112、212‧‧‧半導體穿孔
120‧‧‧第一內連結構
130‧‧‧第一介電層
140‧‧‧第一導體
200‧‧‧電積體電路組件
210‧‧‧第二半導體基材
220‧‧‧第二內連結構
230‧‧‧第二介電層
240‧‧‧第二導體
300’‧‧‧包封體
400‧‧‧導電端子
AS1‧‧‧第一主動表面
AS2‧‧‧第二主動表面
BW‧‧‧焊線
LS‧‧‧光源
OTC‧‧‧光學收發器
RDL1‧‧‧重佈線路層
RS1‧‧‧第一後表面
Claims (1)
- 一種光學收發器，包括： 光子積體電路元件，包括至少一個光學輸入/輸出部，所述至少一個光學輸入/輸出部被配置成傳送及接收光學信號； 電積體電路元件，設置在所述光子積體電路組件上且電連接到所述光子積體電路組件；以及 絕緣包封體，覆蓋所述光子積體電路元件的所述至少一個光學輸入/輸出部，所述絕緣包封體在側向上包封所述電積體電路組件，且所述絕緣包封體對所述光學信號是光學透明的。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/016,657 | 2018-06-25 | ||
| US16/016,657 US10333623B1 (en) | 2018-06-25 | 2018-06-25 | Optical transceiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202002168A true TW202002168A (zh) | 2020-01-01 |
Family
ID=66996768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107129011A TW202002168A (zh) | 2018-06-25 | 2018-08-20 | 光學收發器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10333623B1 (zh) |
| CN (1) | CN110635848A (zh) |
| TW (1) | TW202002168A (zh) |
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2018
- 2018-06-25 US US16/016,657 patent/US10333623B1/en active Active
- 2018-08-20 TW TW107129011A patent/TW202002168A/zh unknown
-
2019
- 2019-02-14 CN CN201910114579.7A patent/CN110635848A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI838144B (zh) | 2022-02-28 | 2024-04-01 | 大陸商上海曦智科技有限公司 | 封裝結構及其製造方法以及光子積體電路晶片 |
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| Publication number | Publication date |
|---|---|
| CN110635848A (zh) | 2019-12-31 |
| US10333623B1 (en) | 2019-06-25 |
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