TW202002026A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW202002026A
TW202002026A TW108121403A TW108121403A TW202002026A TW 202002026 A TW202002026 A TW 202002026A TW 108121403 A TW108121403 A TW 108121403A TW 108121403 A TW108121403 A TW 108121403A TW 202002026 A TW202002026 A TW 202002026A
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial
gate
spacer
channel
Prior art date
Application number
TW108121403A
Other languages
English (en)
Other versions
TWI791855B (zh
Inventor
江國誠
朱熙甯
陳冠霖
程冠倫
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202002026A publication Critical patent/TW202002026A/zh
Application granted granted Critical
Publication of TWI791855B publication Critical patent/TWI791855B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半導體裝置的製造方法包含形成從基底突出的鰭片，此鰭片具有多個犧牲層和多個通道層，其中犧牲層和通道層交替排列， 從鰭片的通道區移除犧牲層的一部分，在已經移除犧牲層的一部分之區域中沉積間隔物材料，選擇性地移除間隔物材料的一部分，藉此露出鰭片的通道區中的通道層，其中間隔物材料的其他部分保留作為間隔物部件，以及形成閘極結構接合於露出的通道層。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體裝置及其製造方法，且特別有關於多閘極半導體裝置及其製造方法。
半導體積體電路工業已經歷快速的成長，在積體電路材料和設計上的技術進展產生多個積體電路世代，每一個世代比先前的世代具有更小且更複雜的電路。在積體電路發展的過程中，隨著幾何尺寸(亦即利用製造製程可以產生的最小元件或線)縮減的同時，功能密度(亦即每個晶片面積內互相連接的裝置數量)通常也在增加。這種尺寸縮減的過程通常藉由增加生產效率和降低伴隨的成本來提供好處，這樣的尺寸縮減也增加了積體電路的製程和製造上的複雜度。
最近已經引入多閘極裝置，其通過增加閘極–通道耦合、降低關閉狀態電流和減少短通道效應(short-channel effects，SCEs)來努力改善閘極控制。已經引入的一種多閘極裝置為閘極全環繞式(gate-all-around transistor GAA)電晶體， GAA裝置的名稱來自閘極結構，此閘極結構可以在通道區周圍延伸，藉此從兩側或四側提供到通道的路徑。GAA裝置可以與傳統的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且其結構允許GAA裝置在保持閘極控制和減少短通道效應(SCE)的同時，進行大幅度的尺寸縮減。在傳統製程中，GAA裝置提供用堆疊的奈米層片(nanosheet)配置的通道，整合圍繞堆疊的奈米層片的GAA部件之製造具有挑戰性。例如，在堆疊的奈米層片GAA製程流程中，內部間隔物的形成可以是降低電容及防止閘極堆疊與源極/汲極(S/D)區之間漏電流的重要製程。然而，內部間隔物的未對準會給GAA裝置帶來不均勻性，並且可能會降低積體晶片的性能。因此，雖然目前的方法在許多方面令人滿意，但是對於所產生的裝置性能的挑戰並非在全部方面都令人滿意。
根據一些實施例，提供半導體裝置的製造方法。此方法包含形成從基底突出的鰭片，此鰭片具有多個犧牲層和多個通道層，其中犧牲層和通道層交替排列。此方法還包含從鰭片的通道區去除犧牲層的一部分，以及在已經去除了犧牲層的一部分的區域中沉積間隔物材料。此方法也包含去除間隔物材料的一部分，藉此露出鰭片的通道區中的通道層，其中間隔物材料的其他部分保留作為間隔物部件。此方法更包含形成閘極結構接合於露出的通道層。
根據一些實施例，提供半導體裝置的製造方法。此方法包含在半導體基底上形成第一類型和第二類型磊晶層的堆疊，第一類型和第二類型磊晶層具有不同的材料組成，且第一類型和第二類型磊晶層在垂直方向上交替設置。此方法還包含形成虛置閘極覆蓋在通道區中上述堆疊的一部分，以及形成外部間隔物層覆蓋虛置閘極的側壁。此方法也包含移除虛置閘極以形成閘極溝槽，其中閘極溝槽露出外部間隔物層的兩個相對側壁。此方法更包含蝕刻閘極溝槽中的第二類型磊晶層，以及沿著外部間隔物層的兩個相對側壁在閘極溝槽中沉積介電層，並且圍繞第一類型磊晶層。此方法還包含對外部間隔物層的兩個相對側壁之間的介電層的一部分進行處理製程，其中處理製程使用外部間隔物層作為處理遮罩，以及去除介電層的上述部分，藉此形成內部間隔物層。此方法也包含在閘極溝槽中形成閘極堆疊並圍繞第一類型磊晶層。
根據一些實施例，提供多閘極半導體裝置。此多閘極半導體裝置包含從基底向上延伸的鰭片元件，以及在鰭片元件上方的閘極結構。此多閘極半導體裝置也包含相鄰於鰭片元件的磊晶源極/汲極(S/D)部件。此多閘極半導體裝置更包含介於閘極結構與磊晶S/D部件之間的介電間隔物，其中介電間隔物面向閘極結構的側壁表面在平行於基底的頂表面的平面中具有凸出形狀，此凸出形狀具有朝向閘極結構延伸的頂點。
以下內容提供了許多不同實施例或範例，以實現本發明實施例所提供標的之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，為了容易描述本發明實施例之圖式中繪示說明的一個元件或部件與另一個元件或部件之間的關係，在此可以使用空間相關用語，例如“在…下方”、“在…底下”、“較低”、“在…上方”、”之上”、“較高”等衍生的空間相關用語。這些空間相關用語意欲涵蓋除了圖式描繪的方向以外，在使用或操作中的裝置之不同方位。設備可以用其他方向定位(旋轉90度或在其他方向)，且在此描述中所使用的空間相關用語可以依此做相應的解讀。此外，當用“約”、“近似”等描述數字或數字範圍時，除非另有說明，此用語意欲涵蓋在所述數字的+/- 10％內的數字。例如，用語“約5nm”涵蓋從4.5nm至5.5nm的尺寸範圍。
本發明實施例通常關於半導體裝置及製造方法，並且更特別關於製造具有自對準內部間隔物的閘極全環繞式(GAA)電晶體。還應注意的是，本發明實施例以多閘極電晶體的形式呈現實施例，多閘極電晶體包含閘極結構形成在通道區的至少兩側上的那些電晶體。這些多閘極半導體裝置可包含p型金屬氧化物半導體裝置或n型金屬氧化物半導體裝置。由於這些多閘極半導體裝置的鰭狀結構可以呈現具體範例，並且在此將其稱為鰭式場效電晶體(fin field effect transistors，FINFET)。在此還呈現了被稱為閘極全環繞式(GAA)裝置的多閘極電晶體的實施例，GAA裝置包含具有閘極結構或其一部分形成在通道區的四側(例如，圍繞通道區的一部分)的任何裝置。在此呈現的裝置還包含具有設置在奈米線通道、條形通道和/或其他合適的通道配置中的通道區的實施例。在此呈現的是可以具有與單個連續閘極結構相關聯的一個或多個通道區(例如，多個奈米線)的裝置的實施例。然而，在本發明所屬技術領域中具有通常知識者將可理解，此教示可以應用於單個通道(例如，單個奈米線)或任何數量的通道。在本發明所屬技術領域中具有通常知識者可以理解，半導體裝置的其他示例也可以受益於本發明實施例的各個方面。
隨著鰭式場效電晶體(FinFET)中鰭片寬度的尺寸減小，通道的寬度改變可能會導致不期望發生的變化和遷移率損失。目前正在研究GAA電晶體，例如奈米層片電晶體，作為鰭式場效電晶體的替代物。在奈米層片電晶體中，電晶體的閘極完全環繞通道(例如，奈米線通道或條形通道)而製造，使得通道被閘極圍繞或封住。這種電晶體具有藉由閘極改善通道的靜電控制的優點，這也減少了漏電流。奈米層片電晶體包含內部間隔物和側壁間隔物(也稱為外部間隔物)和其他部件，內部間隔物通常由對於側壁間隔物而言額外的製程形成。例如，在製作側壁間隔物和磊晶成長源極/汲極(S/D)部件之後，經由濕式或氣相蝕刻移除來製造用於內部間隔物的空間。然後，通過介電材料沉積形成內部間隔物。然而，在濕式或氣相蝕刻移除期間，例如由於負載效應，對內部間隔物的空間的精細控制可能是具有挑戰性的。因此，所得到的內部間隔物可能在跨越奈米層片的不同層具有不均勻的尺寸，進一步導致通道長度變化。本發明實施例的目的是設計自對準內部間隔物形成方法，以便精確地控制內部間隔物的尺寸和位置，並改善跨越奈米層片的不同層的通道長度的均勻性。
第1A和1B圖所示是包含製造多閘極半導體裝置的方法100，在此所使用的術語“多閘極裝置”是用於描述裝置(例如，半導體電晶體)，其具有設置在裝置的至少一個通道的多個側面上的至少一些閘極材料。在一些示例中，多閘極裝置可以被稱為GAA裝置或奈米層片裝置，其具有設置在裝置的至少一個通道的至少四個側面上的閘極材料。通道區可以稱為“奈米線”，在此使用的通道區包含各種幾何形狀(例如，圓柱形、條形)和各種尺寸的通道區。
第2、3、4、5、6、7、8A、9A、10A、11A、12A和13A圖是依據第1A和1B圖的方法100的各個階段，半導體裝置200的實施例的透視圖。第8B、9B、10B、11B、12B和13B圖是沿著第一切線(例如，第8A圖中的切線B-B)，半導體裝置200的實施例的對應剖面圖，其沿著通道的長度方向，並垂直於基底的頂面。第8C、9C、10C、11C、12C和13C圖是沿著第二切線(例如，第8A圖中的切線C-C)，半導體裝置200的實施例的對應剖面圖，其位於閘極區中，並且垂直於通道的長度方向。第8D、9D、10D、11D、12D和13D圖是沿著第三切線(例如，第8A圖中的切線D-D)，半導體裝置200的實施例的對應剖面圖，其沿著通道的長度方向，並平行於基底的頂面。
與在此討論的其他方法實施例和示範的裝置一樣，應當理解，半導體裝置200的一些部分可以由CMOS技術的製程流程製造，因此這裡僅簡要描述一些製程。此外，示範的半導體裝置可以包含各種其他裝置和部件，例如其他類型的裝置，其例如為額外的電晶體、雙極性接面電晶體、電阻器、電容器、電感器、二極體、熔絲、靜態隨機存取記憶體(static random access memory，SRAM)和/或其他邏輯電路等，但為了更好地理解本發明實施例的發明概念而被簡化。在一些實施例中，示範裝置包含多個半導體裝置(例如，電晶體)，其包含可以互連的P型場效電晶體(PFET)、N型場效電晶體(NFET)等。此外，應注意的是，方法100的製程步驟包含參考第2-13D圖的任何描述，並且本發明實施例中提供的方法和示範附圖的其餘部分都僅是示例性的，並非意圖將其限制在所附申請專利範圍中具體陳述的內容以外。
參考第1A圖，方法100開始於步驟102，在此提供基底。參考第2圖的示例，在步驟102的實施例中，提供基底202。在一些實施例中，基底202可以是半導體基底，例如矽基底。基底202可以包含各種層，其包含形成在半導體基底上的導電或絕緣層。根據本發明所屬技術領域已知的設計要求，基底202可以包含各種摻雜配置。例如，可以在針對不同裝置類型(例如，n型場效電晶體(NFET)、p型場效電晶體(PFET))設計的區域中，在基底202上形成不同的摻雜分佈(例如，n型井、p型井)。合適的摻雜可包含摻雜物的離子佈植和/或擴散製程。基底202可以具有隔離部件(例如，淺溝槽隔離(shallow trench isolation，STI)部件)，其介於提供不同裝置類型的區域之間。基底202還可以包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。另外，基底202可以包含化合物半導體和/或合金半導體。此外，基底202可以選擇性地包含磊晶層(epi-layer)，其可以應變以提高性能，基底202還可以包含絕緣體上的矽(silicon-on-insulator，SOI)結構，和/或可以具有其他合適的增強部件。
在方法100的一個實施例中，於步驟102中，執行抗接面擊穿(anti-punch through，APT)佈植。例如，可以在裝置的通道區下面的區域中執行APT佈植，以防止接面擊穿或不希望發生的擴散。
回到第1A圖，接著方法100進行到步驟104，於基底上成長一個或多個磊晶層。參考第2圖的示例，在步驟104的實施例中，在基底202上形成磊晶堆疊204，磊晶堆疊204包含第一組成物的磊晶層206，以及第二組成物的磊晶層208插入於磊晶層206之間，第一組成物和第二組成物可以是不同的。在一實施例中，磊晶層206是矽鍺(SiGe)，且磊晶層208是矽(Si)。然而，其他實施例也是可能的，其包含提供具有不同氧化速率和/或蝕刻選擇性的第一組成物和第二組成物的那些實施例。在一些實施例中，磊晶層206包含SiGe，且磊晶層208包含Si，磊晶層208的Si氧化速率小於磊晶層206的SiGe氧化速率。
磊晶層208或其一部分可以形成多閘極半導體裝置200的奈米層片通道。在此使用的用語奈米層片是用來表示具有奈米級或甚至微米級尺寸的任何材料部分，並且具有細長形狀，而不管此部分的剖面形狀。因此，此用語表示具有圓形和大致上圓形的剖面之細長材料部分，以及表示包含例如圓柱形或大致上矩形剖面的梁或條形材料部分。下面進一步討論使用磊晶層208來界定裝置的一個或多個通道。
應注意的是，如第2圖所示的磊晶層206的七個層和磊晶層208的六個層交替排列僅用於說明的目的，並不意圖限制其在申請專利範圍中具體陳述的內容以外。可以理解的是，可以在磊晶堆疊204中形成任意數量的磊晶層，其層數取決於半導體裝置200所需的通道區數量。在一些實施例中，磊晶層208的數量在2到10之間。
在一些實施例中，每個磊晶層206的厚度範圍為約2奈米(nm)至約6nm。堆疊的磊晶層206的厚度大致上是均勻的。然而在所示實施例中，頂部磊晶層206比其下面的其他磊晶層206更薄(例如，其他磊晶層206厚度的一半)。頂部磊晶層206作為覆蓋層，在後續製程中為其他磊晶層提供保護。在一些實施例中，每個磊晶層208的厚度範圍為約6nm至約12nm。在一些實施例中，堆疊的磊晶層208的厚度大致上是均勻的。如以下更詳細的描述，磊晶層208可以作為隨後形成的多閘極半導體裝置的通道區，並且基於裝置性能考慮來選擇其厚度。通道區中的磊晶層206最終可以被去除，並且用於界定隨後形成的多閘極半導體裝置的相鄰通道區之間的垂直距離，並且基於裝置性能考慮來選擇其厚度。因此，磊晶層206也可以稱為犧牲層，且磊晶層208也可以稱為通道層。
舉例來說，磊晶堆疊204的各層的磊晶成長可以藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程、和/或其他合適的磊晶成長製程來執行。在一些實施例中，磊晶成長的層，例如磊晶層208包含與基底202相同的材料。在一些實施例中，磊晶成長的層206和208包含與基底202不同的材料。如上所述，在至少一些示例中，磊晶層206包含磊晶成長的矽鍺(SiGe)層，且磊晶層208包含磊晶成長的矽(Si)層。另外，在一些實施例中，磊晶層206和208中的任一個可以包含其他材料，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或者前述之組合。如前述所討論的，可以基於提供不同的氧化率、蝕刻選擇性特性來選擇磊晶層206和208的材料。在一些實施例中，磊晶層206和208大致上不含摻雜物(即，具有從約0cm-3 到約1×1017 cm-3 的外來摻雜物濃度)，其中例如在磊晶成長製程期間不執行有意的摻雜。
然後，方法100進行到步驟106，經由圖案化形成鰭片元件(稱為鰭片)。參考第3圖的示例，在步驟106的實施例中，形成從基底202延伸的多個鰭片210。在各種實施例中，每個鰭片210包含由基底202形成的基底部分，以及包含磊晶層206和208的磊晶堆疊的每個磊晶層的部分。可以使用合適的製程製造出鰭片210，包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影和自對準製程，其使得產生的圖案所具有的例如間距比其他使用單一直接的微影製程能夠獲得的間距更小。例如，在一實施例中，形成犧牲層於基底上，並使用微影製程將犧牲層圖案化。使用自對準製程在圖案化犧牲層的側面形成間隔物，然後將犧牲層移除，接著可使用留下來的間隔物或心軸，藉由蝕刻初始磊晶堆疊204來圖案化出鰭片210。蝕刻製程可以包含乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching，RIE)和/或其他合適的製程。
在圖示說明的實施例中，於圖案化出鰭片210之前，在磊晶堆疊204上方形成硬遮罩(hard mask，HM)層212。在一些實施例中，HM層212包含氧化物層214(例如，可包含SiO2 的墊氧化物層)和形成在氧化物層214上的氮化物層216(例如，可包含 Si3 N4 的墊氮化物層)。氧化物層214可以作為磊晶堆疊204和氮化物層216之間的黏著層，並且可以作為蝕刻氮化物層216的蝕刻停止層。在一些示例中，HM層212包含熱成長氧化物、化學氣相沉積(chemical vapor deposition，CVD)沉積的氧化物和/或原子層沉積(atomic layer deposition，ALD)沉積的氧化物。在一些實施例中，HM層212包含由CVD和/或其他合適技術沉積的氮化物層。
隨後可以使用包含微影和蝕刻製程的合適製程來製造鰭片210，微影製程可包含在HM層212上形成光阻層(未繪示出)，將光阻曝光於圖案，執行曝光後烘烤製程，以及將光阻顯影，以形成包含光阻的遮罩元件。在一些實施例中，可以使用電子束(e-beam)微影製程來執行光阻的圖案化，以形成遮罩元件。然後可以使用遮罩元件來保護基底202的一些區域和在其上形成的層，並且蝕刻製程在未受保護的區域中，形成穿過HM層212、穿過磊晶堆疊204並進入基底202的溝槽218，藉此留下多個延伸的鰭片210。可以使用乾蝕刻(例如，反應性離子蝕刻)、濕蝕刻和/或前述之組合來蝕刻出溝槽218。
還可以使用許多其他實施例的方法在基底上形成鰭片，包含例如界定鰭片區域(例如，藉由遮罩或隔離區)，以及用鰭片210的形式磊晶成長磊晶堆疊204。在一些實施例中，形成鰭片210可包含修整(trim)製程，以減小鰭片210的寬度。修整製程可包含濕式和/或乾式蝕刻製程。
參考第1A和4圖，方法100進行到步驟108，形成介於鰭片210之間的淺溝槽隔離(shallow trench isolation，STI)部件220。舉例來說，在一些實施例中，首先在基底202上沉積介電層，用介電材料填充溝槽218。在一些實施例中，介電層可包含氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數(k)介電質、前述之組合和/或其他合適的材料。在各種示例中，可以通過CVD製程、低於大氣壓的CVD(subatmospheric CVD，SACVD)製程、可流動的CVD製程、ALD製程、物理氣相沉積(physical vapor deposition，PVD)製程和/或其他合適的製程來沉積介電層。在一些實施例中，在沉積介電層之後，例如可以對半導體裝置200進行退火，以改善介電層的品質。在一些實施例中，介電層(以及隨後形成的STI部件220)可包含多層結構，例如，具有一個或多個襯墊層。
在形成淺溝槽隔離(STI)部件的一些實施例中，在沉積介電層之後，例如通過化學機械研磨(chemical mechanical polishing，CMP)製程對沉積的介電材料進行減薄和平坦化。在一些實施例中，HM層212(第3圖)作為CMP停止層。參考第4圖的示例，介於鰭片210之間的STI部件220是凹陷的，將STI部件220凹陷，以提供在STI部件220上方延伸的鰭片210。在一些實施例中，凹陷製程可包含乾蝕刻製程、濕蝕刻製程和/或前述之組合。也可以在STI部件220的凹陷之前、期間和/或之後去除HM層212，例如可以通過使用H3 PO4 或其他合適的蝕刻劑的濕式蝕刻製程去除HM層212。在一些實施例中，通過用於使STI部件220凹陷的相同蝕刻劑去除HM層212。在一些實施例中，控制凹陷的深度(例如，通過控制蝕刻時間)，以產生鰭片210的露出上方部分的所需高度。在圖示說明的實施例中，所需的高度暴露出磊晶堆疊204的每個層。
然後，方法100進行到步驟110，形成犧牲層或犧牲部件，特別是虛置閘極結構。雖然本發明實施例的討論是關於替換閘極製程，並因此形成虛置閘極結構且隨後替換，但是其他配置也是可能的。
參考第5圖，形成閘極堆疊222。在一實施例中，閘極堆疊222是虛置(犧牲)閘極堆疊，其隨後被移除(參考步驟118)。 因此，在使用閘極後製(gate-last)製程的一些實施例中，閘極堆疊222是虛置閘極堆疊，並且將在半導體裝置200的後續製程階段由最終閘極堆疊代替。在細節上，如下所述，虛置閘極堆疊222在後面的製程階段可以用高介電常數(K)介電層(HK)和金屬閘極電極(MG)代替。在一些實施例中，虛置閘極堆疊222形成在基底202上方，並且至少部分地設置在鰭片210上方。鰭片210位於虛置閘極堆疊222下方的部分可以被稱為通道區。虛置閘極堆疊222還可以界定鰭片210的源極/汲極(S/D)區，例如鰭片210之鄰近通道區並且在通道區的兩側的區域。
在圖示說明的實施例中，步驟110首先在鰭片210上形成虛置介電層224。在一些實施例中，虛置介電層224可包含SiO2 、氮化矽、高介電常數(高K)介電材料和/或其他合適的材料。在各種示例中，可以通過CVD製程、低於大氣壓的CVD(SACVD)製程、可流動的CVD製程、ALD製程、PVD製程或其他合適的製程來沉積虛置介電層224。舉例來說，虛置介電層224可用於防止後續製程(例如，隨後形成虛置閘極堆疊)對鰭片210的損壞。隨後，步驟110形成虛置閘極堆疊222的其他部分，包含虛置電極層226和硬遮罩228，硬遮罩228可包含多個層230和232(例如，氧化物層230和氮化物層232)。在一些實施例中，虛置閘極堆疊222由各種製程步驟形成，例如層沉積、圖案化、蝕刻以及其他合適的製程步驟。示例的層沉積製程包含CVD(包含低壓CVD和電漿增強CVD)、PVD、ALD、熱氧化、電子束蒸鍍或其他合適的沉積技術、或前述之組合。在形成閘極堆疊時，舉例而言，圖案化製程包含微影製程(例如，光微影或電子束微影)，其可以進一步包含光阻塗佈(例如，旋塗)、軟烤、光罩對準、曝光、曝光後烤、光阻顯影、潤洗、乾燥(例如，旋轉乾燥和/或硬烤)、其他合適的微影技術和/或前述之組合。在一些實施例中，蝕刻製程可以包含乾蝕刻(例如，RIE蝕刻)、濕蝕刻和/或其他蝕刻方法。在一些實施例中，虛置電極層226可包含多晶矽(polysilicon)。在一些實施例中，硬遮罩228包含氧化物層230，例如可包含SiO2 的墊氧化物層。在一些實施例中，硬遮罩228包含氮化物層232，例如可包含Si3 N4 、氮氧化矽和/或碳化矽的墊氮化物層。
仍參考第5圖，在一些實施例中，在形成虛置閘極堆疊222之後，從鰭片210的S/D區移除虛置介電層224。蝕刻製程可包含濕蝕刻、乾蝕刻和/或前述之組合。選擇蝕刻製程以選擇性地蝕刻虛置介電層224，而基本上不蝕刻鰭片210、硬遮罩228和虛置電極層226。
參照第1A和6圖，然後方法100進行到步驟112，在基底上沉積間隔物材料層。間隔物材料層可以是順應層，其隨後被回蝕以形成側壁間隔物。在所示實施例中，間隔物材料層234順應性地設置在虛置閘極堆疊222的頂部和側壁上。在此可使用用語“順應性地(conformally)”，以便於描述在各個區域上具有大致上相同厚度的層。間隔物材料層234可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜和/或前述之組合。在一些實施例中，間隔物材料層234包含多個層，例如主要間隔物壁、襯墊層和類似部件。舉例來說，可以通過使用例如CVD製程、低於大氣壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程或其他合適的製程，在虛置閘極堆疊222上方沉積介電材料來形成間隔物材料層234。應注意的是，在所示實施例中，例如，在ALD製程中，間隔物材料層234也順應性地覆蓋在露出的S/D區中的鰭片210的側壁上，並且部分地填充相鄰鰭片210之間的空間。如果在填充間隔物材料層234之後，在相鄰的鰭片210之間殘留間隙，步驟(方塊)112可以進一步沉積其他介電材料，例如，介電材料層236，以填充S/D區中相鄰鰭片210之間的間隙。介電材料層236可包含氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜和/或前述之組合。在各種實施例中，間隔物材料層234和介電材料層236包含不同的材料組成，例如間隔物材料層234包含氮化矽，且介電材料層236包含碳化矽。
步驟112可以隨後執行非等向性蝕刻製程，以暴露出與虛置閘極堆疊222相鄰且未被虛置閘極堆疊222覆蓋的鰭片210的部分(例如，在源極/汲極區中)。通過此非等向性蝕刻製程可以完全去除在虛置閘極堆疊222正上方的間隔物材料層的部分。可以保留在虛置閘極堆疊的側壁上的間隔物材料層的部分，形成側壁間隔物，為了簡化起見，其被表示為側壁間隔物234。
仍參考第1A和6圖，然後方法100進行到步驟114，在基底上形成磊晶S/D部件238。可以通過執行磊晶成長製程來形成磊晶S/D部件238，此磊晶成長製程在源極/汲極區中的鰭片210上提供磊晶材料。在磊晶成長製程期間，虛置閘極堆疊222和側壁間隔物234將磊晶S/D部件238限制到S/D區。合適的磊晶製程包含CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)和/或超高真空CVD(ultra-high vacuum CVD，UHV-CVD)­)、分子束磊晶和/或其他合適的製程。磊晶成長製程可以使用氣體和/或液體前驅物，其與基底102的組成相互作用。在一些實施例中，在相鄰的半導體鰭片210上成長的磊晶S/D部件238彼此間隔開。在一些實施例中，磊晶S/D部件238以合併的方式成長，例如第6圖中所示。在所示實施例中，源極/汲極區中的鰭片210的高度在磊晶成長磊晶S/D部件238之前也是凹陷的。作為示例，源極/汲極區中的鰭片210可以變得等於或者低於STI部件220的頂表面，並且磊晶S/D部件238從鰭片210的頂表面向上延伸到STI部件220上方的高度。
在各種實施例中，磊晶S/D部件238可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。磊晶S/D部件238可以在磊晶製程期間通過導入摻雜物而被原位摻雜，摻雜物包含：p型摻雜物，例如硼或BF2 ；n型摻雜物，如磷或砷；和/或其他合適的摻雜物，其包含前述之組合。如果磊晶S/D部件238未被原位摻雜，可執行佈植製程(即，接面佈植製程)以摻雜磊晶S/D部件238。在示例性實施例中，在NMOS裝置中的磊晶S/D部件238包含SiP，且在PMOS裝置中的磊晶S/D部件238包含GeSnB和/或SiGeSnB。此外，可以在磊晶S/D部件238上形成矽化物或矽鍺化物。舉例而言，矽化物，例如矽化鎳可以通過在磊晶S/D部件238上沉積金屬層，將金屬層退火，使得金屬層與磊晶S/D部件238中的矽反應，以形成金屬矽化物來形成，然後去除未反應的金屬層。
參照第1A和7圖，然後方法100進行到步驟116，在基底上形成層間介電(inter-layer dielectric，ILD)層240。在一些實施例中，在形成ILD層240之前，還形成接觸蝕刻停止層(contact etch stop layer，CESL)242。在一些示例中，CESL包含氮化矽層、氧化矽層、氮氧化矽層和/或其他本發明所屬技術領域已知的材料。CESL可以通過電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)製程、和/或其他合適的沉積或氧化製程形成。在一些實施例中，ILD層240包含例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽玻璃(boron doped silicon glass，BSG)和/或其他合適的介電材料。可以通過PECVD製程或其他合適的沉積技術來沉積ILD層240。在一些實施例中，在形成ILD層240之後，半導體裝置200可經過高熱預算製程將ILD層退火。
在一些示例中，在沉積ILD層之後，可以執行平坦化製程以去除過量的介電材料。例如，平坦化製程包含化學機械平坦化(chemical mechanical planarization，CMP)製程，其去除覆蓋虛置閘極堆疊222的ILD層240(和CESL，如果存在的話)的部分，並且平坦化半導體裝置200的頂表面。在一些實施例中，CMP製程還去除硬遮罩228(第6圖)，並暴露出虛置電極層226。
然後，方法100進行到步驟118(第1B圖)，藉由去除虛置閘極堆疊222，在通道區中形成閘極溝槽246，得到的結構如第8A-8D圖所示，其中第8A圖是半導體裝置200的透視圖，第8B圖是沿著通道的長度方向(例如，沿著B-B線)截取的剖面圖，第8C圖是在通道區中並且垂直於通道的長度方向(例如，沿著C-C線)截取的剖面圖，第8D圖是經過磊晶層206中的一個，並且平行於上視圖(例如，沿著D-D線)截取的剖面圖。如下所述，隨後可以在閘極溝槽246中形成最終閘極結構(例如，包含高K介電層和金屬閘極電極)。步驟118可以包含對虛置閘極堆疊222中的材料具有選擇性的一個或多個蝕刻製程。例如，可以使用選擇性蝕刻製程，例如選擇性濕蝕刻、選擇性乾蝕刻或前述之組合，來執行虛置閘極堆疊222的移除。鰭片210的磊晶層206和208暴露在閘極溝槽246中，側壁間隔物234的兩個相對側壁S234 也暴露在閘極溝槽246中。
然後，方法100進行到步驟120(第1B圖)，從閘極溝槽246中的鰭片210移除磊晶層206。所得到的結構在第9A-9D圖中示出，第9A-9D圖分別是半導體裝置200的透視圖和沿B-B、C-C、D-D線的剖面圖。在一實施例中，藉由選擇性濕蝕刻製程去除磊晶層206。在一實施例中，磊晶層206是SiGe，第二磊晶層208是矽，其容許選擇性地去除磊晶層206。在一些實施例中，選擇性濕蝕刻包含APM蝕刻(例如，氫氧化銨-過氧化氫-水混合物)。在一些實施例中，選擇性的去除包含SiGe氧化，然後去除SiGeOx。例如，可以通過O3 清潔提供氧化，然後藉由例如NH4 OH的蝕刻劑去除SiGeOx。應注意的是，如附圖所示，由於磊晶層206的去除製程，第二磊晶層208(例如，奈米線)具有大致上圓形的形狀(例如，圓柱形)。應注意的是，在步驟120的暫時製程階段期間，在通道區中的相鄰奈米線之間提供間隙248(例如，磊晶層208之間的間隙248)。間隙248中可以填充周圍環境物質(例如，空氣、氮氣)。
然後，方法100進行到步驟122(第1B圖)，在閘極溝槽246中沉積介電材料層252。更多細節顯示如下，蝕刻介電材料層252並形成內部間隔物部件。因此，介電材料層252也稱為內部間隔物材料層252。所得到的結構如第10A-10D圖所示，第10A-10D圖分別是半導體裝置200的透視圖和沿B-B、C-C、D-D線的剖面圖。內部間隔物材料層252沉積在側壁間隔物234的兩個相對側壁S234 上和基底202上方，內部間隔物材料層252也包裹通道區中的每個磊晶層208。內部間隔物材料層252可以填充由上述步驟120中描述的去除磊晶層206所提供的間隙248。內部間隔物材料層252可以包含介電材料，例如SiN、SiOC、SiOCN、SiCN、SiO2 和/或其他合適的材料。在各種實施例中，側壁間隔物234和內部間隔物材料層252包含不同的材料組成，例如側壁間隔物234包含SiN，且內部間隔物材料層252包含SiOC。應注意的是，在所示實施例中，內部間隔物材料層252經由例如ALD製程順應性地沉積在側壁間隔物234的側壁S234 上和通道區中的鰭片210的每個奈米線上。
然後，方法100進行到步驟124(第1B圖)，執行處理製程260。在各種實施例中，使用側壁間隔物234作為處理遮罩，處理製程260穿過閘極溝槽246。得到的結構如第11A-11D圖所示，第11A-11D圖分別是半導體裝置200的透視圖和沿B-B、C-C、D-D線的剖面圖。側壁間隔物234的兩個相對側壁S234 之間的內部間隔物材料層252的中間部分(表示為部分252a)接受處理製程260，導致其材料組成改變，使得其與內部間隔物材料層252的其他部分(表示為部分252b)相比表現出蝕刻選擇性。在一些實施例中，處理製程260包含氧(O2 )灰化，例如電漿氧灰化。在電漿氧灰化期間，氧自由基與中間部分252a中的成分，例如C、H、S和N反應，得到各自的揮發性氧化物。在特定示例中，內部間隔物材料層252包含SiCN，在電漿氧灰化期間，碳和氮以碳氧化物和氮氧化物的形式從中間部分252a釋放，而矽被氧化並以氧化矽的形式保留在中間部分252a中。作為比較，在部分252b中，其被側壁間隔物234覆蓋而未接受處理製程260，因此SiCN基本上保留。因此，在部分252a和252b之間存在蝕刻選擇性。如以下進一步詳細說明的，隨後將在選擇性蝕刻製程中去除部分252a，並且部分252b將保留為內部間隔物。在一些實施例中，電漿氧灰化在第一灰化步驟中包含C2 F6 和O2 的氣態組合，然後在第二灰化步驟中接著用純O2 。如果有離子的話，C2 F6 和O2 的氣態組合比純O2 更有效地從介電材料層去除離子。類似地，電漿氧灰化可以包含在第一電漿灰化步驟中的CF4 和O2 的氣態組合，然後在第二步中使用純O2 電漿以完成灰化製程。
在一些實施例中，處理製程260包含氮處理，例如氮電漿處理。在氮電漿處理期間，中間部分252a中的氧被釋放，並且氧化物成分被轉化為氮化物成分。在特定示例中，內部間隔物材料層252包含氧化矽，其在氮電漿處理之後釋放氧並轉化為氮化矽。氮電漿處理可以使用純氮電漿源，或者N2 和O2 混合物源，其具有N2 與O2 的體積比為約60：1至約90：1。氮電漿處理包含在約4至8Torr的真空下，在約350℃至約450℃的溫度下，在約180至約220瓦的功率下，暴露於電漿源約10至50秒。
在一些實施例中，處理製程260包含退火製程。退火製程可以減弱分子結構內的鍵結或甚至產生懸鍵(dangling bonds)，其有助於釋放例如C、N、S、H和O的成分。在至少一些實施例中，半導體裝置200暴露於約500℃至約800℃的溫度範圍，並且持續約0.5至約2小時。如果退火製程低於500℃，則在一些示例中成分的釋放可能不足。如果退火製程高於800℃，則在一些示例中，由於摻雜物擴散，裝置性能偏差可能會增加。退火製程可以進一步包含水蒸氣或蒸汽作為氧化劑，壓力為約1個大氣壓。在特定示例中，內部間隔物材料層252包含SiOC，其中退火製程減弱C的鍵結，並且進一步以碳氧化物的形式釋放C。在退火製程之後，中間部分252a主要包含氧化矽，而部分252b中的SiOC基本上保留。
參考第11B圖，為了詳細顯示，放大了沿B-B線切口的區域264，其包含部分252a和252b之間的界面。部分252a可以擴展到側壁間隔物234正下方的區域，例如由於在處理製程260期間的擴散。因此，沿著B-B線切口的部分252a和252b之間的界面可以具有彎曲形狀。在一些實施例中，部分252a可以擴展到部分252b中的距離d1為約0.5nm至約5nm。參考第11D圖，為了詳細顯示，放大了沿著D-D線切口的區域266，其包含部分252a和252b之間的界面。類似地，在一些實施例中，例如由於擴散，部分252a可以沿Y方向擴展超過側壁間隔物234的側壁表面S234 的距離d2為約0.5nm至約5nm。本發明的發明人已經觀察到，從上視圖看，在更靠近側壁間隔物234的區域中更容易發生擴散。因此，沿著D-D線切口的部分252a和252b之間的界面可以具有兩個彎曲區段，其交叉的頂點處大致在部分252b的寬度的中間(寬度沿X方向)。在一些實施例中，距離d1等於距離d2。
然後，方法100進行到步驟126(第1B圖)，其選擇性地去除內部間隔物材料層252的中間部分252a。得到的結構如第12A-12D圖所示，第12A-12D圖分別是半導體裝置200的透視圖和沿B-B、C-C、D-D線的剖面圖。在各種實施例中，中間部分252a在蝕刻製程中被移除，蝕刻製程被調整為對中間部分252a具有選擇性，並且基本上不蝕刻部分252b。蝕刻製程可以包含濕蝕刻、乾蝕刻、反應性離子蝕刻或其他合適的蝕刻方法。例如，乾蝕刻製程的實施可以用含氧氣體、含氟氣體(例如，CF4 、SF6 、CH2 F2 、CHF3 和/或C2 F6 )、含氯氣體(例如，Cl2 、CHCl3 、CCl4 和/或BCl3 )、含溴氣體(例如HBr和/或CHBr3 )、含碘氣體、其他合適氣體和/或電漿，和/或前述之組合。例如，濕​​蝕刻製程可包含在稀釋的氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨、含有氫氟酸(HF)、硝酸(HNO3 )和/或醋酸(CH3 COOH)的溶液、或其他合適的濕蝕刻劑中的蝕刻。在特定示例中，中間部分252a包含氮化物，並且蝕刻製程是使用H3 PO4 或其他合適的蝕刻劑的濕蝕刻製程。在去除中間部分252a之後，在通道區中的相鄰奈米線(即，磊晶層208)之間出現間隙248。沿Y方向，部分252b的一端鄰接磊晶S/D部件238，部分252b的另一端面對閘極溝槽246和間隙248。如以下進一步詳細說明，高K介電層和金屬閘極(HK MG)將形成在閘極溝槽246中且鄰接部分252b。因此，部分252b提供HK MG和磊晶S/D部件238之間的隔離。因此，部分252b也被稱為內部間隔物252b。
放大的區域264在第12B圖中示出，在去除中間部分252a之後，內部間隔物252b具有面向閘極溝槽246和沿著B-B線切口的間隙248的內凹表面。內凹表面朝向磊晶S/D部件238向內延伸。在一些實施例中，內凹表面具有約0.5nm至約5nm的距離(深度)d1。類似地，放大的區域266在第12D圖中示出，在去除中間部分252a之後，內部間隔物252b具有面向閘極溝槽246和沿著D-D線切口的間隙248的凸出表面。凸出表面包含在頂點268處相交的兩個彎曲區段，頂點268大致在部分252b的寬度的中間(寬度沿X方向)。頂點268朝向閘極溝槽246和間隙248向外延伸，頂點268兩側的兩個彎曲區段遠離閘極溝槽246和間隙248向內彎曲。在一些實施例中，凸出表面具有約0.5nm至約5nm的距離(高度)d2。在一些實施例中，距離d1等於距離d2。部分252b的厚度d3定義為沿著Y方向從頂點268到磊晶S/D部件238的距離。在一些實施例中，厚度d3與側壁間隔物234的厚度大致上相同。厚度d3可以在約5nm到約12nm之間。
由於內部間隔物252b的尺寸主要由側壁間隔物234界定，側壁間隔物234覆蓋內部間隔物252b而使其未接受先前的處理製程260，由於側壁間隔物234的順應性的厚度，每個內部間隔物252b具有從頂層到底層大致上相同的尺寸。相較於形成內部間隔物252b的傳統蝕刻製程，例如由於在蝕刻製程中的負載效應，在下層(例如，更靠近基底202)處的內部間隔物252b可能變得比在上層中的內部間隔物252b更大。在所示實施例中，具有大致上相同尺寸的內部間隔物252b改善了裝置的均勻性，例如在隨後的步驟中於閘極溝槽246中形成的HK MG的均勻閘極長度。
然後，方法100進行到步驟128(第1B圖)，形成閘極結構。得到的結構如第13A-13D圖所示，第13A-13D圖分別是半導體裝置200的透視圖和沿B-B、C-C、D-D線的剖面圖。閘極結構可以是多閘極電晶體的閘極。閘極結構可以是高K介電層/金屬閘極(HK MG)堆疊，然而其他組成也是可能的。在一些實施例中，閘極結構形成的閘極與由通道區中的多個奈米線(現在在其間具有間隙)提供的多通道相關聯。
在步驟128的實施例中，HK MG堆疊280形成在半導體裝置200的溝槽中，溝槽由去除內部間隔物材料層252的中間部分(即，中間部分252a)和/或釋放奈米線208所提供，其參考先前的步驟126描述如上。在各種實施例中，HK MG堆疊280包含界面層282、在界面層上形成的高K閘極介電層284、和/或在高K閘極介電層284上形成的閘極電極層286。在此所使用和描述的高K閘極介電層284包含具有高介電常數的介電材料，例如，大於熱氧化矽的介電常數(約3.9)的介電材料。HK MG堆疊280內使用的閘極電極層286可包含金屬、金屬合金或金屬矽化物。另外，HK MG堆疊280的形成可以包含沉積，以形成各種閘極材料和一個或多個襯墊層，以及一或多個CMP製程，以去除過量的閘極材料，並藉此平坦化半導體裝置200的頂表面。介於HK MG堆疊280和磊晶S/D部件238之間提供隔離的是內部間隔物252b。由於內部間隔物252b的尺寸從半導體裝置200的頂部到底部的均勻性，閘極長度的均勻性在此得到改善。
在一些實施例中，HK MG堆疊280的界面層282可包含介電材料，例如氧化矽(SiO2 )、HfSiO或氮氧化矽(SiON)。界面層282可以通過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)和/或其他合適的方法形成。高K/金屬閘極堆疊280的高K閘極介電層284可包含高K介電材料，例如氧化鉿(HfO2 )。另外，HK MG堆疊280的高K閘極介電層284可包含其他高K介電材料，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、 ZrO2 、ZrSiO2 、 LaO、 AlO、 ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、 BaZrO、 HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物(SiON)、前述之組合或其它合適的材料。高K閘極介電層284可以通過ALD、PVD、CVD、氧化和/或其他合適的方法形成。如第13D圖所示，在一些實施例中，高K閘極介電層284順應性地沉積在內部間隔物252b和側壁間隔物234的側壁上。因此，高k閘極介電層284也可具有凸出面，其頂點朝向閘極電極層286向外延伸。
HK MG堆疊280的閘極電極層286可以包含單層或多層結構，例如具有選定功函數以增強裝置性能的金屬層(功函數金屬層)、襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，HK MG堆疊280的閘極電極層286可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。在各種實施例中，HK MG堆疊280的閘極電極層286可以通過ALD、PVD、CVD、電子束蒸鍍或其他合適的製程形成。此外，閘極電極層286可以單獨形成用於NFET和PFET電晶體，其可以使用不同的金屬層(例如，用於提供N型或P型功函數)。在各種實施例中，可以執行CMP製程以從HK MG堆疊280的閘極電極層286移除過量金屬，藉此提供HK MG堆疊280的大致上平坦的頂表面。HK MG堆疊280包含介於每個磊晶層(奈米線)208之間的部分，磊晶層208形成多閘極半導體裝置200的通道。
半導體裝置200可以經歷更多製程以形成本發明所屬技術領域中已知的各種部件和區域。例如，後續製程可以在基底202上形成接觸開口、接觸金屬、以及各種接觸/導通孔/線和多層內連線結構(例如，金屬層和層間介電質)，其被配置為連接各種部件以形成功能電路，其可包含一個或多個多閘極半導體裝置。在示例的更多說明中，多層內連線可以包含垂直內連線，例如導通孔或接觸，以及水平內連線，例如金屬線。各種內連線結構可以採用各種導電材料，包含銅、鎢和/或矽化物。在一個示例中，使用鑲嵌和/或雙鑲嵌製程形成銅相關的多層內連線結構。此外，可以在方法100之前、期間和之後實施額外的製程步驟，並且可以根據方法100的各種實施例替換或消除上述一些製程步驟。
現在參考第14A和14B圖，其繪示出製造多閘極半導體裝置的方法1400。方法1400在許多方面大致上類似於方法100，並且上述方法100的描述也適用於方法1400。方法1400的實施例另外開始於比其上方的其他犧牲層更厚的底部犧牲層，其將由內部側壁材料層代替，以在閘極堆疊和S/D部件之間，以及在基底和S/D部件之間提供更好的隔離，這將在下面進一步詳細討論。
第15、16、17、18、19、20、21A、22A、23A、24A、25A和26A圖是根據第14A和14B圖的方法1400的各個階段的半導體裝置201的實施例的透視圖。第21B、22B、23B、24B、25B和26B圖是沿著第一切線(例如， 第21A圖中的切線B-B)的半導體裝置201的實施例的對應剖面圖，其沿著通道的長度方向，並且垂直於基底的頂面。第21C、22C、23C、24C、25C和26C圖是沿著第二切線(例如，第21A圖中的切線C-C)的半導體裝置201的實施例的對應剖面圖，其在閘極區中，並且垂直於通道的長度方向。。第21D、22D、23D、24D、25D和26D圖是沿著第三切線(例如，第21A圖中的切線D-D)的半導體裝置201的實施例的對應剖面圖，其沿著通道的長度方向，並且平行於基底的頂表面。半導體裝置201的許多方面基本上類似於半導體裝置200的那些方面。為了方便起見，重複參考數字以便於理解。以下討論一些差異。
方法1400開始於步驟1402，提供基底。步驟1402可以基本上類似於參考第1A圖的方法100討論如上的步驟102。參照第15圖，提供如上所述的基底202。
方法1400進行到步驟1404，提供磊晶堆疊。步驟1404可以基本上類似於參考第1A圖的方法100討論如上的步驟104。參照第15圖，成長磊晶堆疊204。交錯的磊晶層206和208的各種材料組成類似於參考第2圖中的磊晶堆疊204所討論的上述內容。一個區別在於底部磊晶層206的厚度大於磊晶堆疊204中在其上方的其他磊晶層206，例如其厚度更厚了約1nm至約5nm。例如，其上方的其他磊晶層206可以具有約5nm的均勻厚度，而底部磊晶層206可以具有約6nm至約10nm的厚度。作為比較，堆疊的磊晶層208的厚度基本上是均勻的，例如約6nm至約12nm。如將於圖中繪示出的，底部磊晶層206作為內部側壁材料層的空間保持者，以替換延伸到S/D部件下方的內部側壁材料層，並且底部磊晶層206的相對較大厚度有助於在其中填充介電材料以及其他好處，例如更好的閘極到S/D的隔離和更好的漏電抑制。
方法1400進行到步驟1406，圖案化並形成一個或多個鰭片。步驟1406可以基本上類似於參考第1A圖的方法100討論如上的步驟106。參考第16圖的示例，提供如上所述的一個或多個鰭片210。
方法1400進行到步驟1408，在此形成STI部件。步驟1408可以基本上類似於參考第1A圖的方法100討論如上的步驟108。參考第17圖的示例，如上所述，STI部件220沉積在鰭片210之間，然後凹陷以暴露出磊晶堆疊204。
方法1400進行到步驟1410，形成虛置閘極結構。步驟1410可以基本上類似於參考第1A圖的方法100討論如上的步驟110。參考第18圖的示例，如上所述，虛置閘極結構222設置在鰭片210的通道區上方。
方法1400進行到步驟1412，形成側壁間隔物。步驟1410可以基本上類似於參考第1A圖的方法100討論如上的步驟112。參考第19圖的示例，如上所述，順應性地沉積側壁間隔物234，然後非等向性地蝕刻以覆蓋虛置閘極結構222的側壁。
方法1400進行到步驟1414，其在半導體裝置201的源極/汲極區中形成磊晶S/D部件238。形成磊晶S/D部件238可以包含在磊晶成長S/D部件238之前，凹陷在S/D區中的鰭片210，其類似於參考第1A圖的方法100討論如上的步驟114。一個區別在於在鰭片210的凹陷期間，磊晶堆疊204的底部磊晶層206基本上保留，將磊晶S/D部件238與基底202分開。例如，磊晶層206和208的不同半導體材料之間的交替方式，允許終點模式(end mode)蝕刻停止在底部磊晶層206處。另外，可以應用時間模式蝕刻，以使蝕刻製程停止在底部磊晶層206。底部磊晶層206的相對較大的厚度也有助於該層在時間模式蝕刻製程中留下。在一些實施例中，在S/D區中，底部磊晶層206的頂部可以在蝕刻製程期間被凹陷(如第21B圖所示)。
方法1400進行到步驟1416，形成層間介電層。步驟1416可以基本上類似於參考第1A圖的方法100討論如上的步驟116。參考第20圖的示例，如上所述形成層間介電(ILD)層240。可以在形成ILD層240之前形成接觸蝕刻停止層(CESL)242。
方法1400進行到步驟1418，執行虛置閘極移除。步驟1418可以基本上類似於參考第1B圖的方法100討論如上的步驟118。參考第21A-21D圖的示例，如上所述，去除虛置閘極結構222，以在側壁間隔物234的兩個相對側壁S234 之間形成閘極溝槽246。
方法1400進行到步驟1420，去除犧牲磊晶層。步驟1420可以基本上類似於參考第1B圖的方法100討論如上的步驟120。參考第22A-22D圖的示例，在蝕刻製程中去除通道區中的磊晶層206，包含底部磊晶層。如上所述，去除製程“釋放”通道區中的奈米線(例如，磊晶層208)。 此外，還去除S/D區中的底部磊晶層206，在S/D部件238下方形成空腔，此空腔從一個S/D區連續延伸到相對的S/D區。
方法1400進行到步驟1422，順應性地沉積內部間隔物材料層在閘極溝槽中。步驟1422可以基本上類似於參考第1B圖的方法100討論如上的步驟122。參考第23A-23D圖的示例，順應性地沉積內部間隔物材料層252在側壁間隔物234的兩個相對側壁S234 上和基底202上方。內部間隔物材料層252也包裹在通道區中的每個磊晶層208上。此外，內部間隔物材料層252還填充在S/D部件238正下方的空腔。值得注意的是，由於底部磊晶層208和基底202之間的相對較大的間隙(由於如上所述較厚的底部磊晶層206)，空隙298可以保留在底部磊晶層208和基底202之間的通道區中。在一些其他實施例中，空隙298的區域則填充有內部間隔物材料層252(未繪示出)。
方法1400進行到步驟1424，朝向內部間隔物材料層執行處理製程。步驟1424可以類似於參考第1B圖的方法100討論如上的步驟124。參考第24A-24D圖的示例，處理製程可以是氧灰化製程、氮化製程，或使用側壁間隔物234作為處理遮罩的退火製程。側壁間隔物234的兩個相對側壁S234 之間的內部間隔物材料層252的中間部分(表示為部分252a)接受處理製程260，導致其材料組成改變，使得與內部間隔物材料層252的其他部分(表示為部分252b)相比表現出蝕刻選擇性。如第24B圖所示，底部磊晶層208和基底202之間的中間部分252a具有比上方的其他部分252a更大的寬度，這是由於其更大的改造面積，並且因此有更寬的橫向擴散。在一些實施例中，在Y方向上，底部磊晶層208和基底202之間的中間部分252a在每一側具有約0.5nm至約5nm的額外寬度d4。
方法1400進行到步驟1426，其選擇性地去除接受處理製程的內部間隔物材料層的中間部分。步驟1426可以類似於參考第1B圖的方法100討論如上的步驟126。參考第25A-25D圖的示例，內部間隔材料層252的部分252b保留為內部間隔物。內部間隔物在磊晶S/D部件238與將要在閘極溝槽246中形成的高K/金屬閘極之間提供隔離。此外，部分252b也垂直地保留在磊晶S/D部件238和基底202之間，以提供兩者之間的隔離。
方法1400進行到步驟1428，其形成閘極結構(例如，替換閘極結構、HK MG結構)。步驟1428可以基本上類似於參考第1B圖的方法100討論如上的步驟128。參考第26A-26D圖的示例，形成閘極結構(HK MG堆疊)280，其包含界面層282、高K閘極介電層284和閘極電極層286。在一實施例中，閘極結構(HK MG堆疊)280位於底部磊晶層208和基底202之間的部分橫向寬於其上方的其他部分，例如每端寬了約0.5nm至約5nm(d4)。內部間隔物252b在磊晶S/D部件238和HK MG堆疊280之間，以及在磊晶S/D部件238和基底202之間提供隔離。
並非意圖限制，但是本發明的一個或多個實施例為半導體裝置及其形成提供了許多益處。例如，本發明實施例提供了自對準內部間隔物形成方法，以便精確地控制內部間隔物的均勻性。作為均勻性的基準，在一些實施例中，內部間隔物的總厚度變化(從頂部到底部)可以在±5％之內(也稱為基本均勻的厚度)。內部間隔物的均勻性有助於改善多閘極半導體裝置(例如，GAA裝置)中跨越奈米層片的不同層的通道長度均勻性。內部間隔物還可以在S/D區和閘極堆疊之間提供隔離，並且也在S/D區和基底之間提供隔離。 此外，內部間隔物形成方法可以容易地整合到現有的半導體製造製程中。
在一個示例性方面，本發明實施例關於半導體裝置的製造方法。此方法包含形成從基底突出的鰭片，此鰭片具有多個犧牲層和多個通道層，其中犧牲層和通道層交替排列；從鰭片的通道區去除犧牲層的一部分；在已經去除了犧牲層的一部分的區域中沉積間隔物材料；去除間隔物材料的一部分，藉此露出鰭片的通道區中的通道層，其中間隔物材料的其他部分保留作為間隔物部件；以及形成閘極結構接合於露出的通道層。在一些實施例中，此方法還包含在去除間隔物材料的一部分之前，對間隔物材料的此部分執行處理製程，使得間隔物材料的此部分與間隔物材料的其他部分相比具有蝕刻選擇性。在一些實施例中，處理製程包括氧灰化製程或氮化製程。在一些實施例中，處理製程包含退火製程。在一些實施例中，此方法還包含在去除犧牲層的一部分之前，形成外部間隔物層，其中間隔物材料與外部間隔物層物理性地接觸，並且其中間隔物部件的厚度大致上等於外部間隔物層的厚度。在一些實施例中，間隔物部件的側壁表面在平行於基底的頂表面的平面中具有凸出形狀，此凸出形狀具有朝向閘極結構延伸的頂點。在一些實施例中，間隔物部件的側壁表面在垂直於基底的頂表面的平面中，並且沿著鰭片的長度方向具有內凹形狀，此內凹形狀遠離閘極結構彎曲。在一些實施例中，此方法還包含形成源極/汲極(S/D)部件，其中間隔物部件介於S/D部件和閘極結構之間。在一些實施例中，S/D部件形成在多個犧牲層中最底部的一個上。在一些實施例中，多個犧牲層中最底部的一個具有比任何其他犧牲層更大的厚度。在一些實施例中，多個犧牲層包含矽鍺，並且多個通道層包含矽。
在另一示例性方面，本發明實施例關於半導體裝置的製造方法。此方法包含在半導體基底上形成第一類型和第二類型磊晶層的堆疊，第一類型和第二類型磊晶層具有不同的材料組成，且第一類型和第二類型磊晶層在垂直方向上交替設置；形成虛置閘極覆蓋在通道區中上述堆疊的一部分；形成外部間隔物層覆蓋虛置閘極的側壁；移除虛置閘極以形成閘極溝槽，其中閘極溝槽露出外部間隔物層的兩個相對側壁；蝕刻閘極溝槽中的第二類型磊晶層；沿著外部間隔物層的兩個相對側壁在閘極溝槽中沉積介電層，並且圍繞第一類型磊晶層；對外部間隔物層的兩個相對側壁之間的介電層的一部分進行處理製程，其中處理製程使用外部間隔物層作為處理遮罩；去除介電層的上述部分，藉此形成內部間隔物層；以及在閘極溝槽中形成閘極堆疊並圍繞第一類型磊晶層。在一些實施例中，處理製程包含氧化處理或氮化處理。在一些實施例中，處理製程包含退火製程。在一些實施例中，介電層順應性地沉積在閘極溝槽中。在一些實施例中，在沉積介電層之後，空隙保留在底部第一類型磊晶層下方。在一些實施例中，外部間隔物層和內部間隔物層包含不同的介電材料。
在又一示例性方面，本發明實施例關於多閘極半導體裝置。此多閘極半導體裝置包含從基底向上延伸的鰭片元件；在鰭片元件上方的閘極結構；相鄰於鰭片元件的磊晶源極/汲極(S/D)部件；以及介於閘極結構與磊晶S/D部件之間的介電間隔物，其中介電間隔物面向閘極結構的側壁表面在平行於基底的頂表面的平面中具有凸出形狀，此凸出形狀具有朝向閘極結構延伸的頂點。在一些實施例中，此多閘極半導體裝置還包含覆蓋閘極結構的側壁的閘極間隔物，其中介電間隔物的厚度大致上等於閘極間隔物的厚度。在一些實施例中，介電間隔物具有大致上均勻的厚度。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100、1400‧‧‧方法； 102、104、106、108、110、112、114、116、118、120、124、126、128、1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1424、1426、1428‧‧‧步驟； 200、201‧‧‧半導體裝置； 202‧‧‧基底； 204‧‧‧磊晶堆疊； 206、208‧‧‧磊晶層； 210‧‧‧鰭片； 212‧‧‧硬遮罩(HM)層； 214、230‧‧‧氧化物層； 216、232‧‧‧氮化物層； 218‧‧‧溝槽； 220‧‧‧淺溝槽隔離(STI)部件； 222‧‧‧虛置閘極堆疊； 224‧‧‧虛置介電層； 226‧‧‧虛置電極層； 228‧‧‧硬遮罩； 234‧‧‧間隔物材料層(側壁間隔物)； S234‧‧‧側壁； 236‧‧‧介電材料層； 238‧‧‧磊晶S/D部件； 240‧‧‧層間介電(ILD)層； 242‧‧‧接觸蝕刻停止層(CESL)； 246‧‧‧閘極溝槽； 248‧‧‧間隙； 252‧‧‧內部間隔物材料層； 252a‧‧‧中間部分； 252b‧‧‧部分(內部間隔物)； 260‧‧‧處理製程； 264、266‧‧‧區域； 268‧‧‧頂點； 280‧‧‧HK MG堆疊(閘極結構)； 282‧‧‧界面層； 284‧‧‧高K閘極介電層； 286‧‧‧閘極電極層； 298‧‧‧空隙； d1、d2‧‧‧距離； d3‧‧‧厚度； d4‧‧‧額外寬度。
為了讓本發明實施例能更容易理解，以下配合所附圖式作詳細說明。應注意的是，根據工業上的標準範例，各個部件(feature)未必按照比例繪製，並且僅用於圖示說明之目的。實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。 第1A和1B圖為根據本發明實施例的一或多個方面，形成包含內部間隔物部件的多閘極半導體裝置的方法之流程圖。 第2、3、4、5、6、7、8A、9A、10A、11A、12A和13A圖為根據本發明實施例的多個方面，依據第1A和1B圖的方法，在製造過程期間的半導體結構的透視圖。 第8B、8C、8D、9B、9C、9D、10B、10C、10D、11B、11C、11D、12B、12C、12D、13B、13C和13D圖為根據本發明實施例的多個方面，依據第1A和1B圖的方法，在製造過程期間的半導體結構的剖面示意圖。 第14A和14B圖為根據本發明實施例的一或多個方面，形成包含內部間隔物部件的多閘極半導體裝置的另一方法的流程圖。 第15、16、17、18、19、20、21A、22A、23A、24A、25A和26A圖為根據本發明實施例的多個方面，依據第14A和14B圖的方法，在製造過程期間的半導體結構的透視圖。 第21B、21C、21D、22B、22C、22D、23B、23C、23D、24B、24C、24D、25B、25C、25D、26B、26C和26D圖為根據本發明實施例的多個方面，依據第14A和14B圖的方法，在製造過程期間的半導體結構的剖面示意圖。
200‧‧‧半導體裝置
202‧‧‧基底
208‧‧‧磊晶層
234‧‧‧間隔物材料層(側壁間隔物)
238‧‧‧磊晶S/D部件
240‧‧‧層間介電(ILD)層
242‧‧‧接觸蝕刻停止層(CESL)
246‧‧‧閘極溝槽
252‧‧‧內部間隔物材料層
252a‧‧‧中間部分
252b‧‧‧部分(內部間隔物)
260‧‧‧處理製程
264‧‧‧區域
d1‧‧‧距離

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 形成從一基底突出的一鰭片，該鰭片具有複數個犧牲層和複數個通道層，其中該複數個犧牲層和該複數個通道層交替排列； 從該鰭片的一通道區去除該複數個犧牲層的一部分； 在已經去除了該複數個犧牲層的該部分的區域中沉積一間隔物材料； 去除該間隔物材料的一部分，藉此露出該鰭片的該通道區中的該複數個通道層，其中該間隔物材料的其他部分保留作為一間隔物部件；以及 形成一閘極結構接合於露出的該複數個通道層。
TW108121403A 2018-06-29 2019-06-20 半導體裝置及其製造方法和多閘極半導體裝置 TWI791855B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862691705P 2018-06-29 2018-06-29
US62/691,705 2018-06-29
US16/358,314 2019-03-19
US16/358,314 US10930794B2 (en) 2018-06-29 2019-03-19 Self-aligned spacers for multi-gate devices and method of fabrication thereof

Publications (2)

Publication Number Publication Date
TW202002026A true TW202002026A (zh) 2020-01-01
TWI791855B TWI791855B (zh) 2023-02-11

Family

ID=69008365

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108121403A TWI791855B (zh) 2018-06-29 2019-06-20 半導體裝置及其製造方法和多閘極半導體裝置

Country Status (3)

Country Link
US (4) US10930794B2 (zh)
CN (1) CN110660859A (zh)
TW (1) TWI791855B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113178445A (zh) * 2020-03-31 2021-07-27 台湾积体电路制造股份有限公司 半导体结构及其形成方法
US11532502B2 (en) 2020-03-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd Reducing parasitic capacitance in field-effect transistors
TWI845240B (zh) * 2022-05-12 2024-06-11 力旺電子股份有限公司 具有環繞式閘極電晶體的反熔絲型一次編程記憶胞

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US10937786B2 (en) * 2018-09-18 2021-03-02 Globalfoundries U.S. Inc. Gate cut structures
US10756175B2 (en) * 2018-09-18 2020-08-25 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
CN111463276B (zh) * 2019-01-21 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10763177B1 (en) * 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors
US11037832B2 (en) * 2019-05-29 2021-06-15 International Business Machines Corporation Threshold voltage adjustment by inner spacer material selection
KR20200137405A (ko) 2019-05-30 2020-12-09 삼성전자주식회사 반도체 장치
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
DE102021104073B4 (de) 2020-04-30 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
KR20210145334A (ko) 2020-05-25 2021-12-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11302580B2 (en) * 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet thickness
CN113838806B (zh) * 2020-06-24 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20220149176A1 (en) * 2020-11-12 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures and methods of forming same
US12206004B2 (en) * 2021-07-08 2025-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate all around device and method of forming the same
US11843031B2 (en) 2021-11-12 2023-12-12 International Business Machines Corporation Short gate on active and longer gate on STI for nanosheets

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5670704B2 (ja) * 2010-11-10 2015-02-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
KR101654443B1 (ko) * 2011-12-23 2016-09-05 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
CN108475697A (zh) * 2015-12-22 2018-08-31 英特尔公司 具有嵌入式电介质间隔的纳米线晶体管
US10332970B2 (en) * 2016-06-28 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing horizontal-gate-all-around devices with different number of nanowires
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
WO2018063300A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Nanowire transistors employing carbon-based layers
US10600638B2 (en) * 2016-10-24 2020-03-24 International Business Machines Corporation Nanosheet transistors with sharp junctions
US9923055B1 (en) * 2016-10-31 2018-03-20 International Business Machines Corporation Inner spacer for nanosheet transistors
CN107749421B (zh) * 2017-09-30 2020-11-10 中国科学院微电子研究所 垂直堆叠的环栅纳米线晶体管及其制备方法
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US10297667B1 (en) * 2017-12-22 2019-05-21 International Business Machines Corporation Fin field-effect transistor for input/output device integrated with nanosheet field-effect transistor
US10734525B2 (en) * 2018-03-14 2020-08-04 Globalfoundries Inc. Gate-all-around transistor with spacer support and methods of forming same
US10504900B2 (en) * 2018-04-23 2019-12-10 International Business Machines Corporation Enhanced field Resistive RAM integrated with nanosheet technology
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11107904B2 (en) * 2018-10-23 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer formation in multi-gate transistors
US10832907B2 (en) * 2019-02-15 2020-11-10 International Business Machines Corporation Gate-all-around field-effect transistor devices having source/drain extension contacts to channel layers for reduced parasitic resistance

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113178445A (zh) * 2020-03-31 2021-07-27 台湾积体电路制造股份有限公司 半导体结构及其形成方法
TWI762249B (zh) * 2020-03-31 2022-04-21 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US11532502B2 (en) 2020-03-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd Reducing parasitic capacitance in field-effect transistors
US11996320B2 (en) 2020-03-31 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance in field-effect transistors
TWI845240B (zh) * 2022-05-12 2024-06-11 力旺電子股份有限公司 具有環繞式閘極電晶體的反熔絲型一次編程記憶胞

Also Published As

Publication number Publication date
TWI791855B (zh) 2023-02-11
US20220238725A1 (en) 2022-07-28
CN110660859A (zh) 2020-01-07
US11302825B2 (en) 2022-04-12
US20240154043A1 (en) 2024-05-09
US20200052132A1 (en) 2020-02-13
US10930794B2 (en) 2021-02-23
US20200006577A1 (en) 2020-01-02
US11862734B2 (en) 2024-01-02

Similar Documents

Publication Publication Date Title
TWI791855B (zh) 半導體裝置及其製造方法和多閘極半導體裝置
US11430892B2 (en) Inner spacers for gate-all-around transistors
US11855214B2 (en) Inner spacers for gate-all-around semiconductor devices
CN113178486B (zh) 半导体器件及其形成方法
US11830928B2 (en) Inner spacer formation in multi-gate transistors
TW202205449A (zh) 半導體裝置及其形成方法
TWI728208B (zh) 半導體裝置及其形成方法
TWI786608B (zh) 半導體裝置及其製造方法
US20240186180A1 (en) Integrated circuit structure with backside dielectric layer having air gap
TW202243025A (zh) 半導體裝置的製造方法
TWI807386B (zh) 半導體裝置及其製造方法
US11855216B2 (en) Inner spacers for gate-all-around transistors
TWI818315B (zh) 半導體裝置及其形成方法
CN109817715B (zh) 半导体器件栅极间隔件结构及其方法
TWI861603B (zh) 半導體裝置及其製造方法
TWI868612B (zh) 半導體裝置及其製造方法
US20230395681A1 (en) Multi-gate device and method of fabrication thereof
US20230420532A1 (en) Integrated circuit device and manufacturing method thereof
US20240047546A1 (en) Integrated circuit structure with backside via
TW202347525A (zh) 半導體裝置及其製造方法
TW202441636A (zh) 半導體裝置以及其製造方法
TW202420421A (zh) 半導體裝置及其製造方法