TW201944427A - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TW201944427A
TW201944427A TW107112940A TW107112940A TW201944427A TW 201944427 A TW201944427 A TW 201944427A TW 107112940 A TW107112940 A TW 107112940A TW 107112940 A TW107112940 A TW 107112940A TW 201944427 A TW201944427 A TW 201944427A
Authority
TW
Taiwan
Prior art keywords
read
memory
voltage level
read voltage
count information
Prior art date
Application number
TW107112940A
Other languages
English (en)
Other versions
TWI649754B (zh
Inventor
林緯
劉安城
陳思瑋
楊宇翔
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW107112940A priority Critical patent/TWI649754B/zh
Priority to US16/003,114 priority patent/US10892026B2/en
Application granted granted Critical
Publication of TWI649754B publication Critical patent/TWI649754B/zh
Publication of TW201944427A publication Critical patent/TW201944427A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本發明的一範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。所述方法包括：將第一資料程式化至可複寫式非揮發性記憶體模組中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態；發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取經程式化的第一記憶胞；根據對應於所述第一單階讀取指令序列的讀取結果獲得對應於所述第一讀取電壓準位的第一計數資訊；以及根據所述第一計數資訊與對應於所述第一讀取電壓準位的預設計數資訊調整所述第一讀取電壓準位。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理機制，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在一個記憶胞可以儲存多個位元的記憶體儲存裝置中，多個預設的讀取電壓準位會被用來讀取屬於不同狀態(state)的記憶胞所儲存的資料。但是，在記憶體儲存裝置使用一段時間後，隨著記憶胞的磨損，這些預設的讀取電壓準位相對於記憶胞的臨界電壓分布可能會發生嚴重偏移，甚至偏移到會被誤判為是用來讀取相鄰狀態的讀取電壓準位。此時，使用傳統的讀取電壓調整機制可能無法正確地校正讀取電壓準位，進而導致記憶體儲存裝置的使用壽命縮短。
本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可提高讀取電壓準位的校正效率。
本發明的一範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。所述可複寫式非揮發性記憶體模組包括多個記憶胞，且所述記憶體管理方法包括：將第一資料程式化至所述些記憶胞中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，其中所述狀態分別對應於預設位元值；發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取經程式化的第一記憶胞；根據對應於所述第一單階讀取指令序列的讀取結果獲得對應於所述第一讀取電壓準位的第一計數資訊；以及根據所述第一計數資訊與對應於所述第一讀取電壓準位的預設計數資訊調整所述第一讀取電壓準位。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：隨機化原始資料以產生所述第一資料。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：根據以下方程式(1)獲得對應於所述第一讀取電壓準位的所述預設計數資訊：
C=i×(N/M) (1)，
在方程式(1)中，參數C代表對應於所述第一讀取電壓準位的所述預設計數資訊，參數i代表對應於所述第一讀取電壓準位的索引值，參數N代表所述第一記憶胞的總數，且參數M代表所述狀態的總數。
在本發明的一範例實施例中，根據所述第一計數資訊與對應於所述第一讀取電壓準位的所述預設計數資訊調整所述第一讀取電壓準位的步驟包括：根據所述第一計數資訊與所述預設計數資訊決定第一調整值；以及根據所述第一調整值調整所述第一讀取電壓準位。
在本發明的一範例實施例中，根據所述第一調整值調整所述第一讀取電壓準位的步驟包括：根據所述第一電壓調整值發送第二單階讀取指令序列以指示使用多個第二讀取電壓準位讀取經程式化的第一記憶胞；根據對應於所述第二單階讀取指令序列的讀取結果決定第二電壓調整值；以及根據所述第一調整值與所述第二調整值調整所述第一讀取電壓準位。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送寫入指令序列以指示將第一資料程式化至所述些記憶胞中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，其中所述狀態分別對應於預設位元值。所述記憶體控制電路單元更用以發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取經程式化的第一記憶胞。所述記憶體控制電路單元更用以根據對應於所述第一單階讀取指令序列的讀取結果獲得對應於所述第一讀取電壓準位的第一計數資訊。所述記憶體控制電路單元更用以根據所述第一計數資訊與對應於所述第一讀取電壓準位的預設計數資訊調整所述第一讀取電壓準位。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以隨機化原始資料以產生所述第一資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據以下方程式(1)獲得對應於所述第一讀取電壓準位的所述預設計數資訊：
C=i×(N/M) (1)，
在方程式(1)中，參數C代表對應於所述第一讀取電壓準位的所述預設計數資訊，參數i代表對應於所述第一讀取電壓準位的索引值，參數N代表所述第一記憶胞的總數，且參數M代表所述狀態的總數。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一計數資訊與對應於所述第一讀取電壓準位的所述預設計數資訊調整所述第一讀取電壓準位的操作包括：根據所述第一計數資訊與所述預設計數資訊決定第一調整值；以及根據所述第一調整值調整所述第一讀取電壓準位。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一調整值調整所述第一讀取電壓準位的操作包括：根據所述第一電壓調整值發送第二單階讀取指令序列以指示使用多個第二讀取電壓準位讀取經程式化的第一記憶胞；根據對應於所述第二單階讀取指令序列的讀取結果決定第二電壓調整值；以及根據所述第一調整值與所述第二調整值調整所述第一讀取電壓準位。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包括多個記憶胞的可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以發送寫入指令序列以指示將第一資料程式化至所述些記憶胞中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，其中所述狀態分別對應於預設位元值。所述記憶體管理電路更用以發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取經程式化的第一記憶胞。所述記憶體管理電路更用以根據對應於所述第一單階讀取指令序列的讀取結果獲得對應於所述第一讀取電壓準位的第一計數資訊。所述記憶體管理電路更用以根據所述第一計數資訊與對應於所述第一讀取電壓準位的預設計數資訊調整所述第一讀取電壓準位。
在本發明的一範例實施例中，所述記憶體管理電路更用以隨機化原始資料以產生所述第一資料。
在本發明的一範例實施例中，對應於所述第一讀取電壓準位的所述預設計數資訊反映預設記憶胞計數。
在本發明的一範例實施例中，對應於所述第一讀取電壓準位的所述預設計數資訊的數值正相關於所述第一記憶胞的總數，且對應於所述第一讀取電壓準位的所述預設計數資訊的所述數值負相關於所述狀態的總數。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據以下方程式(1)獲得對應於所述第一讀取電壓準位的所述預設計數資訊：
C=i×(N/M) (1)，
在方程式(1)中，參數C代表對應於所述第一讀取電壓準位的所述預設計數資訊，參數i代表對應於所述第一讀取電壓準位的索引值，參數N代表所述第一記憶胞的總數，且參數M代表所述狀態的總數。
在本發明的一範例實施例中，對於所述第一讀取電壓準位的所述第一計數資訊反映經程式化的第一記憶胞中，電壓準位不大於所述第一讀取電壓準位的至少一記憶胞的數目。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一計數資訊與對應於所述第一讀取電壓準位的所述預設計數資訊調整所述第一讀取電壓準位的操作包括：根據所述第一計數資訊與所述預設計數資訊決定第一調整值；以及根據所述第一調整值調整所述第一讀取電壓準位。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一計數資訊與所述預設計數資訊調整所述第一讀取電壓準位的操作包括：根據所述第一電壓調整值發送第二單階讀取指令序列以指示使用多個第二讀取電壓準位讀取經程式化的第一記憶胞；根據對應於所述第二單階讀取指令序列的讀取結果決定第二電壓調整值；以及根據所述第一調整值與所述第二調整值調整所述第一讀取電壓準位。
本發明的另一範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。所述可複寫式非揮發性記憶體模組包括多個記憶胞，且所述記憶體管理方法包括：在第一讀取模式下，發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取所述記憶胞中經程式化的多個第一記憶胞，其中所述第一單階讀取指令序列的回應資訊包括用於調整所述第一讀取電壓準位的第一計數資訊；以及在所述第一讀取模式下，發送第一通用讀取指令序列以指示使用經調整的所述第一讀取電壓準位讀取所述第一記憶胞，其中所述第一通用讀取指令序列的回應資訊用於產生由主機系統請求的讀取資料。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：在第二讀取模式下，發送至少一第二通用讀取指令序列以指示使用多個第三讀取電壓準位讀取所述第一記憶胞，其中所述第二通用讀取指令序列的回應資訊用於產生由所述主機系統請求的所述讀取資料，且所述第三讀取電壓準位的數目大於所述第一讀取電壓準位的數目。
基於上述，在將第一資料程式化至第一記憶胞後，第一記憶胞會具有多個狀態。在使用第一讀取電壓準位來讀取此些第一記憶胞後，根據對應於第一單階讀取指令序列的讀取結果，對應於第一讀取電壓準位的第一計數資訊可被獲得。然後，根據第一計數資訊與對應於第一讀取電壓準位的預設計數資訊，第一讀取電壓準位可被自動地調整。藉此，即便記憶胞的臨界電壓分布發生嚴重偏移，用來從記憶胞中讀取資料的讀取電壓準位也可有效地被校正，進而延長記憶體儲存裝置的使用壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在以下範例實施例中，是以TLC NAND型快閃記憶體模組作為可複寫式非揮發性記憶體模組406的類型進行說明。然而，在另一範例實施例中，相同或相似的操作亦可以應用於MLC NAND型或其他類型的快閃記憶體模組。
在一範例實施例中，在將某一資料(亦稱為原始資料)儲存至可複寫式非揮發性記憶體模組406中的一或多個實體單元(亦稱為第一實體單元)之前，記憶體管理電路502會對原始資料執行一個隨機化操作，以將原始資料隨機化為另一資料(亦稱為第一資料)。例如，經過隨機化操作後，原始資料中的位元“0”與“1”的數目可能會趨於一致(即相等或接近)。
在一範例實施例中，記憶體管理電路502會發送一寫入指令序列至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406將經隨機化的原始資料(即第一資料)程式化至第一實體單元中的多個記憶胞(亦稱為第一記憶胞)。藉此，經程式化的第一記憶胞可能會被平均地程式化為儲存位元“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。
須注意的是，在一範例實施例中，原始資料是來自於主機系統11且帶有欲儲存至記憶體儲存裝置10之資料。因此，原始資料可經過隨機化再進行儲存。在一範例實施例中，原始資料的位元數與第一資料的位元數相同。然而，在另一範例實施例中，原始資料可視為是用於產生第一資料的種子，且原始資料可不來自於主機系統11。因此，原始資料的位元數與第一資料的位元數可以不同。
圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。圖7表示在根據第一資料程式化可複寫式非揮發性記憶體模組406中的第一記憶胞之後，經程式化的第一記憶胞的臨界電壓分布，其中橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。
請參照圖7，在本範例實施例中，經程式化的第一記憶胞具有8個狀態700~707。屬於狀態700的記憶胞用以儲存位元“111”。屬於狀態701的記憶胞用以儲存位元“110”。屬於狀態702的記憶胞用以儲存位元“100”。屬於狀態703的記憶胞用以儲存位元“101”。屬於狀態704的記憶胞用以儲存位元“001”。屬於狀態705的記憶胞用以儲存位元“000”。屬於狀態706的記憶胞用以儲存位元“010”。屬於狀態707的記憶胞用以儲存位元“011”。換言之，狀態700~707分別對應於預設位元值“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。然而，在另一範例實施例中，狀態700~707的數目可以被調整，且每一個狀態所對應的預設位元值也可以被調整。
須注意的是，在一範例實施例中，第一記憶胞是平均地分散至屬於狀態700~707。亦即，若第一記憶胞的總數為N，且狀態700~707的總數為M(即8)，則屬於狀態700~707中每一個狀態的記憶胞的總數預設皆為N/M(即N/8)。
當欲讀取資料時，讀取電壓準位VH1 ~VH7 可被施加至第一記憶胞，以讀取至少部分的第一記憶胞所儲存的資料。換言之，透過依序施加讀取電壓準位VH1 ~VH7 至第一記憶胞，第一記憶胞中的某一個記憶胞可以被決定為是屬於狀態700~707的其中之一，進而獲得此記憶胞所儲存的資料。例如，在依序施加讀取電壓準位VH1 ~VH7 至第一記憶胞後，若某一個記憶胞可被讀取電壓準位VH5 導通但不能被讀取電壓準位VH4 導通，表示此記憶胞的臨界電壓介於讀取電壓準位VH4 與VH5 之間。因此，可判定此記憶胞是屬於狀態704且用以儲存位元“001”。
然而，隨著第一記憶胞的使用時間增加及/或操作環境改變，第一記憶胞可能會發生性能衰退(degradation)。在發生性能衰退後，狀態700~707可能會逐漸相互靠近甚至相互重疊。此外，狀態700~707也可能變得更平坦。例如，狀態710~717用來表示性能衰退後的第一記憶胞的臨界電壓分布。
在發生性能衰退後，讀取電壓準位VH1 ~VH7 相對於狀態710~717發生嚴重地偏移(或者狀態710~717相對於讀取電壓準位VH1 ~VH7 發生嚴重地偏移)，如圖7所示。若持續使用未經校正的讀取電壓準位VH1 ~VH7 來讀取此些第一記憶胞，許多記憶胞的狀態會被誤判，進而導致從第一記憶胞中讀取的資料存在許多錯誤。若讀取的資料中包含太多錯誤，則此資料可能無法成功地被解碼並輸出。
此外，由於第一記憶胞所具有的狀態的數目較多，導致每一個狀態彼此距離很近且占用的電壓範圍較窄，從而可能提高讀取電壓準位的校正難度。在某些情況下，甚至可能在執行讀取電壓準位校正後，使經校正的讀取電壓準位更加遠離正確的電壓位置。以圖7的讀取電壓準位VH6 為例，在發生記憶胞的性能衰退後，讀取電壓準位VH6 從原先位於狀態705與706之間的電壓位置偏移至更靠近狀態717。因此，若使用通用的讀取電壓校正機制，有可能會將讀取電壓準位VH6 錯誤地校正至狀態716與717之間的電壓位置，使得經校正的讀取電壓準位VH6 更加遠離正確的電壓位置(即狀態715與716之間的電壓位置)。
在一範例實施例中，在將第一資料程式化至第一記憶胞後，記憶體管理電路502會發送一讀取指令序列(亦稱為第一單階讀取指令序列)至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406使用某一讀取電壓準位(亦稱為第一讀取電壓準位)來讀取第一記憶胞。根據對應於第一單階讀取指令序列的讀取結果，記憶體管理電路502會獲得對應於第一讀取電壓準位的計數資訊(亦稱為第一計數資訊)。根據第一計數資訊與對應於第一讀取電壓準位的預設計數資訊，記憶體管理電路502會調整第一讀取電壓準位。
在一範例實施例中，對應於第一讀取電壓準位的第一計數資訊可反映經程式化的第一記憶胞中，電壓準位不大於第一讀取電壓準位的至少一記憶胞的數目。或者，從另一角度來看，對應於第一讀取電壓準位的第一計數資訊可反映經程式化的第一記憶胞中，可被第一讀取電壓準位導通的至少一記憶胞的數目。
圖8是根據本發明的一範例實施例所繪示的校正第一讀取電壓準位的示意圖。請參照圖8，假設第一讀取電壓準位為讀取電壓準位VH7 ，則在發送第一單階讀取指令序列以指示使用讀取電壓準位VH7 來讀取第一記憶胞後，根據對應於第一單階讀取指令序列的讀取結果，對應於讀取電壓準位VH7 的第一計數資訊可被獲得。例如，對應於讀取電壓準位VH7 的第一計數資訊可反映經程式化的第一記憶胞中，電壓準位不大於讀取電壓準位VH7 的至少一記憶胞的數目。以圖8為例，對應於讀取電壓準位VH7 的第一計數資訊可反映以斜線標示的區域所涵蓋的記憶胞之總數。例如，假設有1000個記憶胞可以被讀取電壓準位VH7 導通，則可獲得對應於讀取電壓準位VH7 的第一計數資訊為1000。
在一範例實施例中，對應於第一讀取電壓準位的預設計數資訊可反映對應於第一讀取電壓準位的一個預設記憶胞計數。在一範例實施例中，對應於第一狀態的預設計數資訊的數值正相關於第一記憶胞的總數，且對應於第一狀態的預設計數資訊的數值負相關於第一記憶胞之狀態的總數。
圖9是根據本發明的一範例實施例所繪示的讀取電壓準位的索引值與相應的預設計數資訊的示意圖。請參照圖7與圖9，表格資訊901記載了索引值分別為1~7的讀取電壓準位VH1 ~VH7 所對應的預設計數資訊。其中，N為第一記憶胞的總數，而M為狀態700~707(或者狀態710~717)的總數(即8)。例如，假設第一讀取電壓準位為讀取電壓準位VH7 ，則對應於讀取電壓準位VH7 的預設計數資訊可為7×(N/8)。
在一範例實施例中，記憶體管理電路502可根據以下方程式(1)來獲得對應於第一讀取電壓準位的預設計數資訊：
C=i×(N/M) (1)
在方程式(1)中，參數C代表對應於第一讀取電壓準位的預設計數資訊，參數i代表對應於第一讀取電壓準位的索引值，參數N代表第一記憶胞的總數，且參數M代表第一記憶胞之狀態的總數。此外，記憶體管理電路502也可根據方程式(1)來建立表格資訊901。
在一範例實施例中，對應於第一讀取電壓準位的第一計數資訊與對應於第一讀取電壓準位的預設計數資訊之間的差值則可反映出第一記憶胞的臨界電壓分布相對於第一讀取電壓準位的偏移程度。亦即，若此差值越大，表示第一記憶胞的臨界電壓分布的偏移程度越大。反之，若此差值越小，表示第一記憶胞的臨界電壓分布的偏移程度越小。此外，此差值的正負值則可反映在校正第一讀取電壓準位時，第一讀取電壓準位的電壓值需要增加或減少。
在一範例實施例中，記憶體管理電路502可根據對應於第一讀取電壓準位的第一計數資訊與對應於第一狀態的預設計數資訊決定一個調整值(亦稱為第一調整值)。此第一調整值可反映出對應於第一讀取電壓準位的第一計數資訊與對應於第一讀取電壓準位的預設計數資訊之間的差值。例如，此第一調整值可正相關於此差值。亦即，若此差值越大，則此第一調整值也可越大。
以圖8為例，根據對應於讀取電壓準位VH7 的第一計數資訊與對應於讀取電壓準位VH7 的預設計數資訊，第一調整值ΔV可被獲得。例如，記憶體管理電路502可根據對應於讀取電壓準位VH7 的第一計數資訊與對應於讀取電壓準位VH7 的預設計數資訊之間的差值來獲得第一調整值ΔV。例如，記憶體管理電路502可將此差值乘上一個電壓調整參數以獲得第一調整值ΔV。記憶體管理電路502可根據第一調整值ΔV來調整讀取電壓準位VH7 。例如，在對應於讀取電壓準位VH7 的第一計數資訊(例如1000)大於對應於讀取電壓準位VH7 的預設計數資訊(例如900)的情況下，記憶體管理電路502可將讀取電壓準位VH7 的電壓值減去此第一調整值ΔV以獲得新的讀取電壓準位VH7’ 。相對於讀取電壓準位VH7 ，新的讀取電壓準位VH7’ 更加靠近狀態716與717之間的電壓位置。因此，相對於讀取電壓準位VH7 ，使用新的讀取電壓準位VH7’ 來從第一記憶胞讀取資料將可有效減少資料中錯誤位元的數目。
在一範例實施例中，在獲得第一調整值之後，記憶體管理電路502還可根據第一調整值發送至少一讀取指令序列(亦稱為第二單階讀取指令序列)至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406使用多個讀取電壓準位(亦稱為第二讀取電壓準位)來讀取第一記憶胞。根據對應於第二單階讀取指令序列的讀取結果，記憶體管理電路502可決定另一個調整值(亦稱為第二調整值)。記憶體管理電路502可根據第一調整值與第二調整值來調整第一讀取電壓準位。
圖10是根據本發明的一範例實施例所繪示的使用多個第二讀取電壓準位讀取第一記憶胞的示意圖。請參照圖10，在一範例實施例中，根據第二單階讀取指令序列，多個讀取電壓準位VS1 ~VS5 可被用來讀取第二記憶胞，且讀取電壓準位VS1 ~VS5 可以是根據讀取電壓準位VH7 與第一調整值ΔV(或者讀取電壓準位VH7’)而決定。根據讀取電壓準位VS1 ~VS5 的讀取結果，包含軟位元SB1~SB5的軟位元資訊1030可被獲得。根據軟位元資訊1030，電壓準位分別包含於電壓範圍1001~1006中的記憶胞的數目可被獲得。根據所統計的數目，一個第二調整值可進一步被決定並且被用於調整第一讀取電壓準位。例如，經統計後若判定電壓準位包含於電壓範圍1003的記憶胞之數目最少，則一個第二調整值可被產生並且被用於進一步將讀取電壓準位VH7’調整至等於或接近電壓範圍1003之中心位置。
從另一角度來看，圖8的範例實施例中的讀取電壓準位調整操作可被視為是讀取電壓準位的粗調操作，而圖10的範例實施例中的讀取電壓準位調整操則可被視為是讀取電壓準位的細調操作。在圖8的範例實施例中，第一調整值可先被決定。根據第一調整值，讀取電壓準位VS1 ~VS5 的電壓值可以被概略地決定。例如，圖10中的讀取電壓準位VS3 的電壓值可相同或接近圖8的新的讀取電壓準位VH7’ 。爾後，根據使用讀取電壓準位VS1 ~VS5 的讀取結果(即軟位元資訊1030)，新的讀取電壓準位VH7’ 可根據第二調整值而進一步被調整至位於電壓範圍1003內的電壓位置(即V形處)。藉此，相對於單純使用第一調整值來調整第一讀取電壓準位，經第二調整值調整過的第一讀取電壓準位可更為精確地被定位於狀態716與717之間。
須注意的是，在一範例實施例的第一讀取電壓準位調整操作中，圖8之範例實施例的讀取電壓準位的粗調操作可被執行，而圖10之範例實施例的讀取電壓準位的細調操作可不被執行。然而，在另一範例實施例的第一讀取電壓準位調整操作中，圖8之範例實施例的讀取電壓準位的粗調操作以及圖10之範例實施例的讀取電壓準位的細調操作可依序執行。
在一範例實施例中，第一讀取電壓準位的調整操作可以是在對於從第一記憶胞讀取之資料執行的解碼操作失敗後執行。或者，在一範例實施例中，第一讀取電壓準位的調整操作可以是在記憶體儲存裝置10開機後、記憶體儲存裝置10關機前、或於記憶體儲存裝置10正常運行時於背景執行。
在一範例實施例中，圖7的讀取電壓準位VH1 ~VH7 亦稱為硬決策讀取電壓準位，而圖10的讀取電壓準位VS1 ~VS5 亦稱為軟決策讀取電壓準位。在硬位元模式解碼操作中，讀取電壓準位VH1 ~VH7 會被施加至第一記憶胞，以從每一個記憶胞中讀取用來代表此記憶胞所儲存之位元值的硬位元。爾後，硬位元模式解碼操作可解碼此些硬位元以嘗試更正錯誤。然而，在軟位元模式解碼操作中，讀取電壓準位VS1 ~VS5 會被施加至第一記憶胞，以從每一個記憶胞中讀取軟位元以獲得如圖10所示的軟位元資訊1030。在軟位元模式解碼操作中，軟位元資訊可用於決定或更新解碼資訊。例如，根據軟位元資訊，待解碼資料中的每一個位元所對應的對數可能性比值(log likelihood ratio, LLR)等可靠度資訊可被決定或更新。爾後，對於待解碼資料的軟位元模式解碼操作可根據所決定或更新的可靠度資訊而執行。所屬技術領域中具有通常知識者應當知曉如何使用硬位元與軟位元來執行相應的解碼操作，在此便不贅述。
在一範例實施例中，硬位元模式解碼操作是在第一讀取模式中執行，而軟位元模式解碼操作是在第二讀取模式中執行。在第一讀取模式中，記憶體管理電路502可發送第一單階讀取指令序列以指示可複寫式非揮發性記憶體模組406使用第一讀取電壓準位讀取經程式化的多個第一記憶胞，且可複寫式非揮發性記憶體模組406對應於第一單階讀取指令序列而回傳的回應資訊包括用於調整第一讀取電壓準位的第一計數資訊。關於如何根據第一計數資訊調整第一讀取電壓準位已詳述於上，在此便不重複贅述。
在第一讀取模式中，記憶體管理電路502還可發送通用讀取指令序列(亦稱為第一通用讀取指令序列)以指示可複寫式非揮發性記憶體模組406使用經調整的第一讀取電壓準位讀取所述第一記憶胞。須注意的是，通用讀取指令序列是指用於讀取由主機系統11請求之讀取資料的讀取指令序列。亦即，可複寫式非揮發性記憶體模組406對應於第一通用讀取指令序列而回傳的回應資訊是用於產生由主機系統11請求的讀取資料。例如，當記憶體管理電路502接收到來自主機系統11且指示讀取包含第一記憶胞的某一實體單元之讀取指令時，記憶體管理電路502可響應於此讀取指令而發送第一通用讀取指令序列。在一範例實施例中，經由第一通用讀取指令序列讀取的資料(即硬位元)可藉由硬位元模式解碼操作執行解碼，以更正資料中的錯誤。在確認資料的完整性(例如更正讀取資料中的錯誤)後，記憶體儲存裝置502可傳送主機系統11所請求的讀取資料給主機系統11。
須注意的是，雖然第一單階讀取指令序列與第一通用讀取指令序列皆可於第一讀取模式中發送給可複寫式非揮發性記憶體模組406以指示讀取相同的第一記憶胞，但第一單階讀取指令序列與第一通用讀取指令序列的指令碼不同，且經由第一單階讀取指令序列與第一通用讀取指令序列讀取的資料也不同。
在一範例實施例中，若硬位元模式解碼操作失敗(即硬位元模式解碼操作未完全更正資料中的錯誤)，則可進入第二讀取模式。在第二讀取模式中，記憶體管理電路502可發送至少一個通用讀取指令序列(亦稱為第二通用讀取指令序列)以指示使用多個讀取電壓準位(亦稱為第三讀取電壓準位)讀取所述多個第一記憶胞。須注意的是，可複寫式非揮發性記憶體模組406對應於第二通用讀取指令序列而回傳的回應資訊同樣是用於產生由主機系統11請求的讀取資料，且第三讀取電壓準位的數目(例如5)會大於第一讀取電壓準位的數目(例如1)。例如，在第二讀取模式中，可複寫式非揮發性記憶體模組406可使用多個軟決策讀取電壓準位(即第三讀取電壓準位)(類似於圖10的讀取電壓準位VS1 ~VS5 )來讀取第一記憶胞以獲得用於軟位元模式解碼操作的軟位元資訊。在軟位元模式解碼操作中，軟位元資訊可用於解碼從第一記憶胞中讀取的資料以更正資料中的錯誤。在確認資料的完整性(例如更正讀取資料中的錯誤)後，記憶體儲存裝置502可傳送主機系統11所請求的讀取資料給主機系統11。
雖然前述範例實施例是以圖7中的讀取電壓準位VH7 作為第一讀取電壓準位的範例進行說明，然而，在另一範例實施例中，第一讀取電壓準位亦可以是指圖7中的讀取電壓準位VH1 ~VH6 中的任一者，本發明不加以限制。例如，在一範例實施例中，假設第一讀取電壓準位為圖7中的讀取電壓準位VH3 ，則在使用讀取電壓準位VH3 來讀取第一記憶胞以獲得對應於讀取電壓準位VH3 的第一計數資訊並根據圖9的表格資訊901(或方程式(1))獲得相應的預設計數資訊後，讀取電壓準位VH3 可根據所獲得的第一計數資訊與所獲得的預設計數資訊而被調整。相關操作細節在此不重複贅述。
圖11是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖11，在步驟S1101中，將第一資料程式化至多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，且所述多個狀態分別對應於預設位元值。在步驟S1102中，發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取經程式化的第一記憶胞。在步驟S1103中，根據對應於第一單階讀取指令序列的讀取結果獲得對應於第一讀取電壓準位的第一計數資訊。在步驟S1104中，根據第一計數資訊與對應於第一讀取電壓準位的預設計數資訊調整第一讀取電壓準位。
然而，圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在將第一資料程式化至第一記憶胞後，第一記憶胞會具有多個狀態。在使用第一讀取電壓準位來讀取此些第一記憶胞後，根據對應於第一單階讀取指令序列的讀取結果，對應於第一讀取電壓準位的第一計數資訊可被獲得。然後，根據第一計數資訊與對應於第一讀取電壓準位的預設計數資訊，第一讀取電壓準位可被自動地調整。此外，在調整第一讀取電壓準位的操作中，可以僅執行粗調操作或者將粗調操作搭配細調操作執行。藉此，即便記憶胞的臨界電壓分布發生嚴重偏移，用來從記憶胞中讀取資料的讀取電壓準位也可有效地被校正，進而延長記憶體儲存裝置的使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧儲存區
602‧‧‧替換區
610(0)~610(B)‧‧‧實體單元
612(0)~612(C)‧‧‧邏輯單元
700~707、710~717‧‧‧狀態
901‧‧‧表格資訊
1001~1006‧‧‧電壓範圍
1030‧‧‧軟位元資訊
S1101‧‧‧步驟(將第一資料程式化至多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態)
S1102‧‧‧步驟(發送第一單階讀取指令序列以指示使用第一讀取電壓準位讀取經程式化的第一記憶胞)
S1103‧‧‧步驟(根據對應於第一單階讀取指令序列的讀取結果獲得對應於第一讀取電壓準位的第一計數資訊)
S1104‧‧‧步驟(根據第一計數資訊與對應於第一讀取電壓準位的預設計數資訊調整第一讀取電壓準位)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。 圖8是根據本發明的一範例實施例所繪示的校正第一讀取電壓準位的示意圖。 圖9是根據本發明的一範例實施例所繪示的讀取電壓準位的索引值與相應的預設計數資訊的示意圖。 圖10是根據本發明的一範例實施例所繪示的使用多個第二讀取電壓準位讀取第一記憶胞的示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。

Claims (26)

  1. 一種記憶體管理方法，用於包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體管理方法包括： 將一第一資料程式化至該些記憶胞中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，其中所述多個狀態分別對應於一預設位元值； 發送一第一單階讀取指令序列以指示使用一第一讀取電壓準位讀取經程式化的第一記憶胞； 根據對應於該第一單階讀取指令序列的一讀取結果獲得對應於該第一讀取電壓準位的一第一計數資訊；以及 根據該第一計數資訊與對應於該第一讀取電壓準位的一預設計數資訊調整該第一讀取電壓準位。
  2. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 隨機化一原始資料以產生該第一資料。
  3. 如申請專利範圍第1項所述的記憶體管理方法，其中對應於該第一讀取電壓準位的該預設計數資訊反映一預設記憶胞計數。
  4. 如申請專利範圍第1項所述的記憶體管理方法，其中對應於該第一讀取電壓準位的該預設計數資訊的數值正相關於所述多個第一記憶胞的總數，且對應於該第一讀取電壓準位的該預設計數資訊的該數值負相關於所述多個狀態的總數。
  5. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 根據以下方程式(1)獲得對應於該第一讀取電壓準位的該預設計數資訊： C=i×(N/M) (1)， 在方程式(1)中，參數C代表對應於該第一讀取電壓準位的該預設計數資訊，參數i代表對應於該第一讀取電壓準位的一索引值，參數N代表所述多個第一記憶胞的總數，且參數M代表所述多個狀態的總數。
  6. 如申請專利範圍第1項所述的記憶體管理方法，其中對應於該第一讀取電壓準位的該第一計數資訊反映經程式化的第一記憶胞中，電壓準位不大於該第一讀取電壓準位的至少一記憶胞的一數目。
  7. 如申請專利範圍第1項所述的記憶體管理方法，其中根據該第一計數資訊與對應於該第一讀取電壓準位的該預設計數資訊調整該第一讀取電壓準位的步驟包括： 根據該第一計數資訊與該預設計數資訊決定一第一調整值；以及 根據該第一調整值調整該第一讀取電壓準位。
  8. 如申請專利範圍第7項所述的記憶體管理方法，其中根據該第一調整值調整該第一讀取電壓準位的步驟包括： 根據該第一電壓調整值發送一第二單階讀取指令序列以指示使用多個第二讀取電壓準位讀取經程式化的第一記憶胞； 根據對應於該第二單階讀取指令序列的一讀取結果決定一第二電壓調整值；以及 根據該第一調整值與該第二調整值調整該第一讀取電壓準位。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一寫入指令序列以指示將一第一資料程式化至該些記憶胞中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，其中所述多個狀態分別對應於一預設位元值， 其中該記憶體控制電路單元更用以發送一第一單階讀取指令序列以指示使用一第一讀取電壓準位讀取經程式化的第一記憶胞， 其中該記憶體控制電路單元更用以根據對應於該第一單階讀取指令序列的一讀取結果獲得對應於該第一讀取電壓準位的一第一計數資訊， 其中該記憶體控制電路單元更用以根據該第一計數資訊與對應於該第一讀取電壓準位的一預設計數資訊調整該第一讀取電壓準位。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以隨機化一原始資料以產生該第一資料。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中對應於該第一讀取電壓準位的該預設計數資訊反映一預設記憶胞計數。
  12. 如申請專利範圍第9項所述的記憶體儲存裝置，其中對應於該第一讀取電壓準位的該預設計數資訊的數值正相關於所述多個第一記憶胞的總數，且對應於該第一讀取電壓準位的該預設計數資訊的該數值負相關於所述多個狀態的總數。
  13. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據以下方程式(1)獲得對應於該第一讀取電壓準位的該預設計數資訊： C=i×(N/M) (1)， 在方程式(1)中，參數C代表對應於該第一讀取電壓準位的該預設計數資訊，參數i代表對應於該第一讀取電壓準位的一索引值，參數N代表所述多個第一記憶胞的總數，且參數M代表所述多個狀態的總數。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中對於該第一讀取電壓準位的該第一計數資訊反映經程式化的第一記憶胞中，電壓準位不大於該第一讀取電壓準位的至少一記憶胞的一數目。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一計數資訊與對應於該第一讀取電壓準位的該預設計數資訊調整該第一讀取電壓準位的操作包括： 根據該第一計數資訊與該預設計數資訊決定一第一調整值；以及 根據該第一調整值調整該第一讀取電壓準位。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一調整值調整該第一讀取電壓準位的操作包括： 根據該第一電壓調整值發送一第二單階讀取指令序列以指示使用多個第二讀取電壓準位讀取經程式化的第一記憶胞； 根據對應於該第二單階讀取指令序列的一讀取結果決定一第二電壓調整值；以及 根據該第一調整值與該第二調整值調整該第一讀取電壓準位。
  17. 一種記憶體控制電路單元，用於控制包括多個記憶胞的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以發送一寫入指令序列以指示將一第一資料程式化至該些記憶胞中的多個第一記憶胞，以使經程式化的第一記憶胞具有多個狀態，其中所述多個狀態分別對應於一預設位元值， 其中該記憶體管理電路更用以發送一第一單階讀取指令序列以指示使用一第一讀取電壓準位讀取經程式化的第一記憶胞， 其中該記憶體管理電路更用以根據對應於該第一單階讀取指令序列的一讀取結果獲得對應於該第一讀取電壓準位的一第一計數資訊， 其中該記憶體管理電路更用以根據該第一計數資訊與對應於該第一讀取電壓準位的一預設計數資訊調整該第一讀取電壓準位。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以隨機化一原始資料以產生該第一資料。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中對應於該第一讀取電壓準位的該預設計數資訊反映一預設記憶胞計數。
  20. 如申請專利範圍第17項所述的記憶體控制電路單元，其中對應於該第一讀取電壓準位的該預設計數資訊的數值正相關於所述多個第一記憶胞的總數，且對應於該第一讀取電壓準位的該預設計數資訊的該數值負相關於所述多個狀態的總數。
  21. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據以下方程式(1)獲得對應於該第一讀取電壓準位的該預設計數資訊： C=i×(N/M) (1)， 在方程式(1)中，參數C代表對應於該第一讀取電壓準位的該預設計數資訊，參數i代表對應於該第一讀取電壓準位的一索引值，參數N代表所述多個第一記憶胞的總數，且參數M代表所述多個狀態的總數。
  22. 如申請專利範圍第17項所述的記憶體控制電路單元，其中對於該第一讀取電壓準位的該第一計數資訊反映經程式化的第一記憶胞中，電壓準位不大於該第一讀取電壓準位的至少一記憶胞的一數目。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一計數資訊與對應於該第一讀取電壓準位的該預設計數資訊調整該第一讀取電壓準位的操作包括： 根據該第一計數資訊與該預設計數資訊決定一第一調整值；以及 根據該第一調整值調整該第一讀取電壓準位。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一計數資訊與該預設計數資訊調整該第一讀取電壓準位的操作包括： 根據該第一電壓調整值發送一第二單階讀取指令序列以指示使用多個第二讀取電壓準位讀取經程式化的第一記憶胞； 根據對應於該第二單階讀取指令序列的一讀取結果決定一第二電壓調整值；以及 根據該第一調整值與該第二調整值調整該第一讀取電壓準位。
  25. 一種記憶體管理方法，用於包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體管理方法包括： 在一第一讀取模式下，發送一第一單階讀取指令序列以指示使用一第一讀取電壓準位讀取所述多個記憶胞中經程式化的多個第一記憶胞，其中該第一單階讀取指令序列的一回應資訊包括用於調整該第一讀取電壓準位的一第一計數資訊；以及 在該第一讀取模式下，發送一第一通用讀取指令序列以指示使用經調整的該第一讀取電壓準位讀取所述多個第一記憶胞，其中該第一通用讀取指令序列的一回應資訊用於產生由一主機系統請求的一讀取資料。
  26. 如申請專利範圍第25項所述的記憶體管理方法，更包括： 在一第二讀取模式下，發送至少一第二通用讀取指令序列以指示使用多個第三讀取電壓準位讀取所述多個第一記憶胞，其中該至少一第二通用讀取指令序列的一回應資訊用於產生由該主機系統請求的該讀取資料，且所述多個第三讀取電壓準位的數目大於該第一讀取電壓準位的數目。
TW107112940A 2018-04-16 2018-04-16 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 TWI649754B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107112940A TWI649754B (zh) 2018-04-16 2018-04-16 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US16/003,114 US10892026B2 (en) 2018-04-16 2018-06-08 Memory management method, memory storage device and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107112940A TWI649754B (zh) 2018-04-16 2018-04-16 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI649754B TWI649754B (zh) 2019-02-01
TW201944427A true TW201944427A (zh) 2019-11-16

Family

ID=66213514

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107112940A TWI649754B (zh) 2018-04-16 2018-04-16 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US10892026B2 (zh)
TW (1) TWI649754B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI672698B (zh) * 2018-11-23 2019-09-21 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US11237726B2 (en) * 2019-12-13 2022-02-01 Micron Technology, Inc. Memory system performance enhancements using measured signal and noise characteristics of memory cells
US11029890B1 (en) 2020-03-02 2021-06-08 Micron Technology, Inc. Compound feature generation in classification of error rate of data retrieved from memory cells
US11221800B2 (en) 2020-03-02 2022-01-11 Micron Technology, Inc. Adaptive and/or iterative operations in executing a read command to retrieve data from memory cells
US12009034B2 (en) 2020-03-02 2024-06-11 Micron Technology, Inc. Classification of error rate of data retrieved from memory cells
US11740970B2 (en) 2020-03-02 2023-08-29 Micron Technology, Inc. Dynamic adjustment of data integrity operations of a memory system based on error rate classification
US11086572B1 (en) 2020-03-02 2021-08-10 Micron Technology, Inc. Self adapting iterative read calibration to retrieve data from memory cells
TWI722867B (zh) * 2020-04-14 2021-03-21 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US11081200B1 (en) 2020-05-07 2021-08-03 Micron Technology, Inc. Intelligent proactive responses to operations to read data from memory cells
US11562793B2 (en) 2020-05-07 2023-01-24 Micron Technology, Inc. Read soft bits through boosted modulation following reading hard bits
US11257546B2 (en) 2020-05-07 2022-02-22 Micron Technology, Inc. Reading of soft bits and hard bits from memory cells
US10998041B1 (en) * 2020-05-07 2021-05-04 Western Digital Technologies, Inc. Calibrating non-volatile memory read thresholds
TWI808596B (zh) * 2022-01-04 2023-07-11 群聯電子股份有限公司 讀取電壓準位校正方法、記憶體儲存裝置及記憶體控制電路單元
US12046293B2 (en) 2022-08-19 2024-07-23 Macronix International Co., Ltd. Memory device and method for operating selective erase scheme
TWI825931B (zh) * 2022-08-19 2023-12-11 旺宏電子股份有限公司 記憶裝置及其操作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7984360B2 (en) * 2006-12-31 2011-07-19 Ramot At Tel Aviv University Ltd. Avoiding errors in a flash memory by using substitution transformations
US7876621B2 (en) * 2007-04-23 2011-01-25 Sandisk Il Ltd. Adaptive dynamic reading of flash memories
US7765426B2 (en) * 2007-06-07 2010-07-27 Micron Technology, Inc. Emerging bad block detection
US8693252B2 (en) * 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
KR20130049543A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치를 제어하는 제어 방법
KR102065664B1 (ko) * 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
KR102238592B1 (ko) * 2014-08-08 2021-04-09 삼성전자주식회사 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법
KR20170111649A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Also Published As

Publication number Publication date
TWI649754B (zh) 2019-02-01
US10892026B2 (en) 2021-01-12
US20190318791A1 (en) 2019-10-17

Similar Documents

Publication Publication Date Title
TWI649754B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI592869B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI592799B (zh) 映射表更新方法、記憶體控制電路單元及記憶體儲存裝置
TWI550612B (zh) 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元
TWI731338B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI591482B (zh) 資料保護方法、記憶體控制電路單元及記憶體儲存裝置
TWI658361B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI640865B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI676176B (zh) 資料整併方法、記憶體儲存裝置及記憶體控制電路單元
TWI733375B (zh) 資料轉移方法與記憶體儲存裝置
TW201742067A (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TW202013377A (zh) 資料存取方法、記憶體儲存裝置與記憶體控制電路單元
TWI529530B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI628543B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI691962B (zh) 解碼方法、記憶體控制電路單元與記憶體儲存裝置
TW201944256A (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI691961B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI597731B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN110400593B (zh) 存储器管理方法、存储器储存装置及存储器控制电路单元
TWI768496B (zh) 讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI808483B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI810865B (zh) 表格排序方法、記憶體儲存裝置及記憶體控制電路單元
TWI722867B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US20240265983A1 (en) Read voltage adjustment method, memory storage device and memory control circuit unit
US20240201857A1 (en) Decoding method, memory storage device and memory control circuit unit