TWI825931B - 記憶裝置及其操作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000013507 mapping Methods 0.000 claims description 17
- 238000011017 operating method Methods 0.000 claims description 16
- 101150075118 sub1 gene Proteins 0.000 description 21
- 230000000052 comparative effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
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Abstract
本揭露提供一種記憶裝置及其操作方法。在一抹除操作中，一開關電壓施加至一選定區塊的一選定子區塊的一串列選擇線和一接地選擇線中的至少一者，一閘極控制電壓施加至選定子區塊的複數個選定字元線，一抹除電壓施加至選定子區塊的複數個位元線和一共用源極線。開關電壓小於抹除電壓。閘極控制電壓小於開關電壓和抹除電壓。
Description
本揭露是關於一種記憶裝置及其操作方法。
各種操作在記憶裝置中執行。舉例來說，在NAND快閃記憶體中，可以自動執行垃圾回收處理(garbage collection process)，以釋放記憶體空間。資料以稱為頁(page)的單位寫入NAND快閃記憶體。然而，NAND快閃記憶體通常是以較大的稱為區塊(block)的單元來抹除。如果不再需要區塊某些頁中的資料，那麼為了釋放記憶體空間，區塊中具有有效資料的頁會被讀取並重寫至閒置區塊，然後就能夠抹除整個區塊。如此一來，便能夠釋放所述區塊的空間供新的資料使用，以保持NAND快閃記憶體的寫入效率。
隨著三維的NAND快閃記憶體的密度增加，每個區塊的頁數也增加。由於在垃圾回收處理過程需要將要抹除的塊中所有具有有效資料的頁複製到閒置區塊，因此寫入放大隨著每個區塊的頁數增加而增大。增大的寫入放大可能會縮短記憶胞的壽命。此外，垃圾回收的耗時增加，進而增大讀取和寫入的輸入/輸出請求的訪問延遲，從而大幅降低整體性能。
在本揭露中，改善了記憶裝置的各種操作。
根據一些實施例，提供一種記憶裝置。所述記憶裝置包括複數個平面(plane)，分別包括複數個區塊。每個區塊包括複數個子區塊。每個子區塊包括一串列選擇線、一接地選擇線、複數個字元線、複數個串列、複數個位元線、和一共用源極線。字元線位於串列選擇線與接地選擇線之間。串列跨越串列選擇線、字元線、和接地選擇線。位元線在一串列選擇線側連接串列。共用源極線在一接地選擇線側連接串列。一個區塊的子區塊共享位元線、字元線、和共用源極線。在一抹除操作中，一開關電壓施加至一選定區塊的一選定子區塊的串列選擇線和接地選擇線中的至少一者，一閘極控制電壓施加至選定子區塊的複數個選定字元線，一抹除電壓施加至選定子區塊的位元線和共用源極線，其中，開關電壓小於抹除電壓。閘極控制電壓小於開關電壓和抹除電壓。
根據一些實施例，提供一種記憶裝置的操作方法。所述操作方法包括一抹除操作。所述抹除操作包括：施加一開關電壓至一區塊的一選定子區塊的一串列選擇線和一接地選擇線中的至少一者；施加一閘極控制電壓至選定子區塊的複數個選定字元線；以及施加一抹除電壓至選定子區塊的複數個位元線和一共用源極線。開關電壓小於抹除電壓。閘極控制電壓小於開關電壓和抹除電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:串列
110:方塊
120:方塊
BL1:位元線
BLm:位元線
BLn:位元線
BLK:區塊
blk0:邏輯區塊
blk1:邏輯區塊
CSL:共用源極線
GSL:接地選擇線
M:記憶胞
M’:虛設記憶胞
P1:平面
P2:平面
P3:平面
P4:平面
SSL:串列選擇線
Sub0:子區塊
Sub1:子區塊
Sub2:子區塊
Sub3:子區塊
WL1:字元線
WLi:字元線
WLi+1:字元線/虛設字元線
WLm:字元線
WLn:字元線
WLn-1:字元線/虛設字元線
第1圖繪示根據實施例的記憶裝置的一示例性的區塊。
第2圖繪示根據實施例的記憶裝置的操作方法的一示例性的抹除操作。
第3圖繪示根據實施例的記憶裝置的操作方法的一示例性的抹除操作。
第4圖示出在第3圖的情況下開關電壓的示例和比較例。
第5圖繪示根據實施例的記憶裝置的操作方法的一示例性的抹除操作。
第6圖示出在第5圖的情況下開關電壓的示例和比較例。
第7圖繪示根據實施例的記憶裝置的操作方法的一示例性的平面間映射程序。
以下將配合所附圖式對於各種實施例進行更詳細的敘述。敘述內容和圖式的提供只是用於說明，並不意欲造成限制。為了清楚起見，元件可能並未依照實際比例繪示。此外，在一些圖式中可能省略一些元件和/或符號。可以預期的是，一個實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。
本揭露的一個方面是關於一種記憶裝置。所述記憶裝置包括複數個平面，分別包括複數個區塊。每個區塊包括複數個子區塊。每個子區塊包括一串列選擇線、一接地選擇線、複數個字元線、複數個串列、複數個位元線、和一共用源極線。字元線位於串列選擇線與接地選擇線之間。串列跨越串列選擇線、字元線、和接地選擇線。位元線在一串列選擇線側連接串列。共用源極線在一接地選擇線側連接串列。一個區塊的子區塊共享位元線、字元線、和共用源極線。在一抹除操作中，一開關電壓施加至一選定區塊的一選定子區塊的串列選擇線和接地選擇線中的至少一者，一閘極控制電壓施加至選定子區塊的複數個選定字元線，一抹除電壓施加至選定子區塊的位元線和共用源極線，其中，開關電壓小於抹除電壓，閘極控制電壓小於開關電壓和抹除電壓。
更具體地說，請參照第1圖，其繪示一示例性的區塊。每個區塊可以包括四或更多個子區塊。舉例來說，第1圖示出四個子區塊Sub0、Sub1、Sub2、和Sub3。子區塊Sub0包括一串列選擇線SSL、一接地選擇線GSL、複數個字元線WL1…WLm、複數個串列100、複數個位元線BL1…BLm、和一共用源極線CSL。字元線WL1…WLm位於串列選擇線SSL與接地選擇線GSL之間。串列100跨越串列選擇線SSL、字元線WL1…WLm、和接地選擇線GSL。位元線BL1…BLm設置在串列選擇線側，並連接串列100。共用源極線CSL設置在接地選擇線側，並連接串列100。根據一些實施例，每個子區塊的字元線可以包括一第一組
字元線和一第二組字元線，由一組虛設字元線分離。舉例來說，子區塊Sub0可以包括虛設字元線WLi+1…WLn-1。字元線WL1…WLi屬於第一組字元線，字元線WLn…WLm屬於第二組字元線)，二組字元線由該組虛設字元線WLi+1…WLn-1分離。第一組字元線WL1…WLi位於串列選擇線SSL與該組虛設字元線WLi+1…WLn-1之間。第二組字元線WLn…WLm位於接地選擇線與該組虛設字元線WLi+1…WLn-1之間。記憶胞M可以定義在字元線WL1…WLi、WLn…WLm與串列100的交點。虛設記憶胞M’可以定義在虛設字元線WLi+1…WLn-1與串列100的交點。字元線WL1…WLi、WLn…WLm和虛設字元線WLi+1…WLn-1的總數可以是90或更多個。子區塊Sub1、Sub2、和Sub3可以以與子區塊Sub0類似的方式配置。子區塊Sub0、Sub1、Sub2、和Sub3共享位元線BL1…BLm、字元線WL1…WLm、和共用源極線CSL。然而，子區塊Sub0至Sub3的每一者能夠由串列選擇線解碼器和接地選擇線解碼器獨立地選定。
根據一些實施例，在所述抹除操作中，要抹除的是整個選定子區塊，開關電壓同時施加至所述選定子區塊的串列選擇線SSL和接地選擇線GSL，並且，抹除電壓施加至選定區塊的複數個非選定子區塊的串列選擇線SSL和接地選擇線GSL。
根據另一些實施例，在所述抹除操作中，要抹除的只是與選定子區塊的第一組字元線WL1…WLi對應的複數個
頁，開關電壓施加至選定子區塊的串列選擇線SSL，抹除電壓施加至選定子區塊的接地選擇線GSL，抹除電壓施加至第二組字元線WLn…WLm，從該組虛設字元線WLi+1…WLn-1靠近第二組字元線WLn…WLm的一側到該組虛設字元線WLi+1…WLn-1靠近第一組字元線WL1…WLi的一側施加從抹除電壓到閘極控制電壓的梯度電壓至該組虛設字元線WLi+1…WLn-1，閘極控制電壓施加至第一組字元線WL1…WLi，並且，抹除電壓施加至選定區塊的複數個非選定子區塊的串列選擇線SSL和接地選擇線GSL。
根據又一些實施例，所述抹除操作中，要抹除的只是與選定子區塊的第二組字元線WLn…WLm對應的複數個頁，開關電壓施加至選定子區塊的接地選擇線GSL，抹除電壓施加至選定子區塊的串列選擇線SSL，抹除電壓施加至第一組字元線WL1…WLi，從該組虛設字元線WLi+1…WLn-1靠近第一組字元線WL1…WLi的一側到該組虛設字元線WLi+1…WLn-1靠近第二組字元線WLn…WLm的一側施加從抹除電壓到閘極控制電壓的梯度電壓至該組虛設字元線WLi+1…WLn-1，閘極控制電壓施加至第二組字元線WLn…WLm，並且，抹除電壓施加至選定區塊的複數個非選定子區塊的串列選擇線SSL和接地選擇線GSL。
根據一些實施例，在一平面間映射程序中，來自不同平面的複數個實體區塊的複數個子區塊被映射至一邏輯區塊，
使得所述邏輯區塊由來自不同平面的子區塊組成。根據一些實施例，在一寫入操作中，可以執行平面間映射程序，寫入邏輯區塊。根據一些實施例，在一讀取操作中，可以執行平面間映射程序，讀取邏輯區塊。根據一些實施例，在一垃圾回收處理中，可以執行平面間映射程序和如上所述的抹除操作。
本揭露的另一個方面是關於一種記憶裝置的操作方法。所述操作方法包括一抹除操作。所述抹除操作包括：施加一開關電壓至一區塊的一選定子區塊的一串列選擇線和一接地選擇線中的至少一者；施加一閘極控制電壓至選定子區塊的複數個選定字元線；以及施加一抹除電壓至選定子區塊的複數個位元線和一共用源極線。開關電壓小於抹除電壓。閘極控制電壓小於開關電壓和抹除電壓。
在此，為了方便理解，假設子區塊Sub0是要抹除或執行其他操作的選定子區塊。然而可以預期，任何其他子區塊Sub1、Sub2、或Sub3可以以類似的方式來抹除或執行其他操作。
請參照第2圖，其繪示一示例性的抹除操作。在如第2圖所示的區塊中，要抹除的是整個選定子區塊Sub0。舉例來說，失效的頁由點點網底的方塊110加以指示，而有效的頁由斜線網底的方塊120加以指示。所述抹除操作包括：同時施加開關電壓至選定子區塊Sub0的串列選擇線SSL和接地選擇線GSL。此外，所述抹除操作包括：施加閘極控制電壓至選定子區塊Sub0的所有字元線WL1…WLm(包含虛設字元線)；施加抹除電壓至選定子區塊
Sub0的位元線BL1…BLm和共用源極線CSL；以及施加抹除電壓至所述區塊的非選定子區塊Sub1、Sub2、和Sub3的串列選擇線和接地選擇線。由於開關電壓從串列選擇線側和接地選擇線側二側施加至子區塊Sub0，整個子區塊Sub0被選定，並能夠在整個子區塊Sub0執行抹除操作。同時，抹除電壓施加至子區塊Sub1、Sub2、和Sub3的二側，因此子區塊Sub1、Sub2、和Sub3不會被選定，將不會被抹除。如此一來，便能夠只在一個子區塊而非整個區塊上執行抹除操作。需要被複製到閒置區塊的有效頁數能夠大幅降低。
根據一些實施例，開關電壓比抹除電壓小5V至15V，例如小約10V。在一些實施例中，抹除電壓可以是約20V至24V，開關電壓可以是約5V至15V。根據一些實施例，閘極控制電壓可以為零電壓或正偏壓，其值根據需要而定。
請參照第3圖，其繪示另一示例性的抹除操作。選定子區塊Sub0包括一第一組字元線WL1…WLi、一組虛設字元線WLi+1…WLn-1、和一第二組字元線WLn…WLm，第一組字元線WL1…WLi位於串列選擇線SSL與該組虛設字元線WLi+1…WLn-1之間，第二組字元線WLn…WLm位於接地選擇線GSL與該組虛設字元線WLi+1…WLn-1之間。在如第3圖所示的區塊中，要抹除的只是與第一組字元線WL1…WLi對應的複數個頁。舉例來說，失效的頁由點點網底的方塊110加以指示，而有效的頁由斜線網底的方塊120加以指示。所述抹除操作包括：
施加開關電壓至選定子區塊Sub0的串列選擇線SSL；施加抹除電壓至選定子區塊Sub0的接地選擇線GSL；施加抹除電壓至第二組字元線WLn…WLm；從該組虛設字元線WLi+1…WLn-1靠近第二組字元線WLn…WLm的一側到該組虛設字元線WLi+1…WLn-1靠近第一組字元線WL1…WLi的一側施加從抹除電壓到閘極控制電壓的梯度電壓至該組虛設字元線WLi+1…WLn-1；以及施加閘極控制電壓至第一組字元線WL1…WLi。此外，所述抹除操作包括：施加抹除電壓至選定子區塊Sub0的位元線BL1…BLm和共用源極線CSL；以及施加抹除電壓至所述區塊的非選定子區塊Sub1、Sub2、和Sub3的串列選擇線和接地選擇線。由於開關電壓只從串列選擇線側施加至子區塊Sub0，且從抹除電壓到閘極控制電壓的梯度電壓施加至該組虛設字元線WLi+1…WLn-1來切斷記憶體串列，因此只有與第一組字元線WL1…WLi對應的頁被選定，並能夠只在這些頁執行抹除操作。同時，抹除電壓施加至與第二組字元線WLn…WLm對應的頁的二側，因此與第二組字元線WLn…WLm對應的頁不會被選定，將不會被抹除。此外，抹除電壓施加至子區塊Sub1、Sub2、和Sub3的二側，因此子區塊Sub1、Sub2、和Sub3不會被選定，將不會被抹除。如此一來，便能夠只在一個子區塊的一部分而非整個區塊上執行抹除操作。需要被複製到閒置區塊的有效頁數能夠進一步降低。
根據一些實施例，開關電壓比抹除電壓小5V至15V，例如小約10V。請參照第4圖，其提供針對不同開關電壓的第一組字元線WL1…WLi的臨界電壓隨抹除電壓(Vera)的變化。在一示例中，施加至串列選擇線SSL的開關電壓為Vera-9V，亦即，開關電壓比抹除電壓小9V。在一比較例中，施加至串列選擇線SSL的開關電壓為Vera-1V，亦即，開關電壓比抹除電壓小1V。當抹除電壓為18V或更高時，Vera-9V的開關電壓能夠有效地使得第一組字元線WL1…WLi的臨界電壓為0V，以選定與第一組字元線WL1…WLi對應的頁。相對地，Vera-1V的開關電壓不會使得第一組字元線WL1…WLi的臨界電壓為0V。如此一來，便能夠預期施加至非選定子區塊Sub1、Sub2、和Sub3的串列選擇線和接地選擇線的抹除電壓(亦即，Vera-0V)能夠使得子區塊Sub1、Sub2、和Sub3不會被選定。在一些實施例中，抹除電壓可以是約20V至24V，開關電壓可以是約5V至15V。根據一些實施例，閘極控制電壓可以為零電壓或正偏壓，其值根據需要而定。
請參照第5圖，其繪示又一示例性的抹除操作。選定子區塊Sub0包括一第一組字元線WL1…WLi、一組虛設字元線WLi+1…WLn-1、和一第二組字元線WLn…WLm，第一組字元線WL1…WLi位於串列選擇線SSL與該組虛設字元線WLi+1…WLn-1之間，第二組字元線WLn…WLm位於接地選擇線GSL與該組虛設字元線WLi+1…WLn-1之間。在如第5圖所
示的區塊中，要抹除的只是與第二組字元線WLn…WLm對應的複數個頁。舉例來說，失效的頁由點點網底的方塊110加以指示，而有效的頁由斜線網底的方塊120加以指示。所述抹除操作包括：施加開關電壓至選定子區塊Sub0的接地選擇線GSL；施加抹除電壓至選定子區塊Sub0的串列選擇線SSL；施加抹除電壓至第一組字元線WL1…WLi；從該組虛設字元線WLi+1…WLn-1靠近第一組字元線WL1…WLi的一側到該組虛設字元線WLi+1…WLn-1靠近第二組字元線WLn…WLm的一側施加從抹除電壓到閘極控制電壓的梯度電壓至該組虛設字元線WLi+1…WLn-1；以及施加閘極控制電壓至第二組字元線WLn…WLm。此外，所述抹除操作包括：施加抹除電壓至選定子區塊Sub0的位元線BL1…BLm和共用源極線CSL；以及施加抹除電壓至所述區塊的非選定子區塊Sub1、Sub2、和Sub3的串列選擇線和接地選擇線。由於開關電壓只從接地選擇線側施加至子區塊Sub0，且從抹除電壓到閘極控制電壓的梯度電壓施加至該組虛設字元線WLi+1…WLn-1來切斷記憶體串列，因此只有與第二組字元線WLn…WLm對應的頁被選定，並能夠只在這些頁執行抹除操作。同時，抹除電壓施加至與第一組字元線WL1…WLi對應的頁的二側，因此與第一組字元線WL1…WLi對應的頁不會被選定，將不會被抹除。此外，抹除電壓施加至子區塊Sub1、Sub2、和Sub3的二側，因此子區塊Sub1、Sub2、和Sub3不會被選定，將不會被抹除。如此一來，便能夠只在一個子區塊的一部分而非
整個區塊上執行抹除操作。需要被複製到閒置區塊的有效頁數能夠進一步降低。
根據一些實施例，開關電壓比抹除電壓小5V至15V，例如小約10V。請參照第6圖，其提供針對不同開關電壓的第二組字元線WLn…WLm的臨界電壓隨抹除電壓(Vera)的變化。在一示例中，施加至接地選擇線GSL的開關電壓為Vera-9V，亦即，開關電壓比抹除電壓小9V。在一比較例中，施加至接地選擇線GSL的開關電壓為Vera-1V，亦即，開關電壓比抹除電壓小1V。當抹除電壓為18V或更高時，Vera-9V的開關電壓能夠有效地使得第二組字元線WLn…WLm的臨界電壓為0V，以選定與第二組字元線WLn…WLm對應的頁。相對地，Vera-1V的開關電壓不會使得第二組字元線WLn…WLm的臨界電壓為0V。如此一來，便能夠預期施加至非選定子區塊Sub1、Sub2、和Sub3的串列選擇線和接地選擇線的抹除電壓(亦即，Vera-0V)能夠使得子區塊Sub1、Sub2、和Sub3不會被選定。在一些實施例中，抹除電壓可以是約20V至24V，開關電壓可以是約5V至15V。根據一些實施例，閘極控制電壓可以為零電壓或正偏壓，其值根據需要而定。
除了如上所述的抹除操作之外，根據本揭露的操作方法可以更包括一平面間映射程序。所述平面間映射程序包括：映射來自不同平面的複數個實體區塊的複數個子區塊至一邏輯區塊，使得邏輯區塊由來自不同平面的子區塊組成。請參照第7圖，
其繪示一示例性的平面間映射程序。來自不同平面P1至P4的實體區塊BLK的子區塊Sub0、Sub1、Sub2、和/或Sub3如箭頭所指示般被映射至邏輯區塊blk0、blk1等等。平面P1至P4具有它們自己能夠獨立且同時操作的字元線驅動器和頁緩衝器。如此一來，便能夠在邏輯區塊上執行各種操作，進而再進一步地降低操作時間和改善記憶裝置的性能。根據一些實施例，映射關係可以隨時間改變。
在一些實施例中，根據本揭露的操作方法可以更包括一讀取操作，所述讀取操作包括平面間映射程序，所述邏輯區塊被讀取。類似地，在一些實施例中，根據本揭露的操作方法可以更包括一寫入操作，所述寫入操作包括平面間映射程序，所述邏輯區塊被寫入。在傳統的記憶裝置中，一個實體區塊只有一個字元線驅動器，由所有子區塊共享。讀取操作和寫入操作只能夠在一個子區塊上執行，同時其他子區塊被禁止。實體區塊中的子區塊必須按順序讀取或寫入。隨著區塊中頁數的增加，每個區塊讀取和寫入的輸入/輸出請求的訪問延遲增大。藉由本揭露的平面間映射程序，諸如邏輯區塊blk0等的邏輯區塊中的所有子區塊Sub0、Sub1、Sub2、Sub3能夠被同步讀取或寫入，從而改善讀寫速度。至於抹除操作，能夠通過在不同的平面上同時執行如上所述的子區塊抹除操作來完成邏輯區塊的抹除。
在一些實施例中，根據本揭露的操作方法可以包括一垃圾回收處理，所述垃圾回收處理包括根據本揭露的平面間映
射程序和抹除操作。藉由本揭露的平面間映射程序，將具有有效資料的頁的讀取和再寫入至閒置區塊的操作能夠平行執行，因此會較快。藉由本揭露的抹除操作，抹除操作能夠在子區塊甚至更小的層級執行，在一些實施例中，能夠通過在不同的平面上同時執行子區塊抹除操作來完成邏輯區塊的抹除。
綜上所述，根據本揭露，抹除操作能夠在子區塊甚至更小的層級執行，從而改善速度和寫入放大等等。讀取和/或寫入操作可以加速。如此一來，也可以改善包括讀取、抹除、和/或寫入操作操作的各種處理，例如垃圾回收處理。記憶裝置的性能和可靠度能夠得到改善。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:串列
BL1:位元線
BLm:位元線
BLn:位元線
CSL:共用源極線
GSL:接地選擇線
M:記憶胞
M’:虛設記憶胞
SSL:串列選擇線
Sub0:子區塊
Sub1:子區塊
Sub2:子區塊
Sub3:子區塊
WL1:字元線
WLi:字元線
WLi+1:字元線/虛設字元線
WLm:字元線
WLn:字元線
WLn-1:字元線/虛設字元線
Claims (10)
- 一種記憶裝置，包括：複數個平面，分別包括複數個區塊，其中每個所述區塊包括複數個子區塊，每個所述子區塊包括：一串列選擇線；一接地選擇線；複數個字元線，位於所述串列選擇線與所述接地選擇線之間；複數個串列，跨越所述串列選擇線、所述字元線、和所述接地選擇線；複數個位元線，在一串列選擇線側連接所述串列；及一共用源極線，在一接地選擇線側連接所述串列；其中，一個區塊的所述子區塊共享所述位元線、所述字元線、和所述共用源極線；且其中，在一抹除操作中，一開關電壓施加至一選定區塊的一選定子區塊的所述串列選擇線和所述接地選擇線中的至少一者，一閘極控制電壓施加至所述選定子區塊的複數個選定字元線，一抹除電壓施加至所述選定子區塊的所述位元線和所述共用源極線，所述抹除電壓施加至所述選定區塊的複數個非選定子區塊的複數個串列選擇線和複數個接地選擇線，其中，所述開關電壓小於所述抹除電壓，所述閘極控制電壓小於所述開關電壓和所述抹除電壓。
- 一種記憶裝置的操作方法，包括：一抹除操作，包括：施加一開關電壓至一區塊的一選定子區塊的一串列選擇線和一接地選擇線中的至少一者；施加一閘極控制電壓至所述選定子區塊的複數個選定字元線；施加一抹除電壓至所述選定子區塊的複數個位元線和一共用源極線；以及施加所述抹除電壓至所述區塊的複數個非選定子區塊的複數個串列選擇線和複數個接地選擇線；其中，所述開關電壓小於所述抹除電壓，所述閘極控制電壓小於所述開關電壓和所述抹除電壓。
- 如請求項2所述之記憶裝置的操作方法，其中，在所述區塊中，要抹除的是整個所述選定子區塊，所述抹除操作包括：同時施加所述開關電壓至所述選定子區塊的所述串列選擇線和所述接地選擇線。
- 如請求項2所述之記憶裝置的操作方法，其中，所述選定子區塊包括一第一組字元線、一組虛設字元線、和一第二組字元線，所述第一組字元線位於所述串列選擇線與與該組虛設字元線之間，所述第二組字元線位於所述接地選擇線與該組虛 設字元線之間，且其中，在所述區塊中，要抹除的只是與所述第一組字元線對應的複數個頁，所述抹除操作包括：施加所述開關電壓至所述選定子區塊的所述串列選擇線；施加所述抹除電壓至所述選定子區塊的所述接地選擇線；施加所述抹除電壓至所述第二組字元線；以及從該組虛設字元線靠近所述第二組字元線的一側到該組虛設字元線靠近所述第一組字元線的一側施加從所述抹除電壓到所述閘極控制電壓的梯度電壓至該組虛設字元線；施加所述閘極控制電壓至所述第一組字元線。
- 如請求項2所述之記憶裝置的操作方法，其中，所述選定子區塊包括一第一組字元線、一組虛設字元線、和一第二組字元線，所述第一組字元線位於所述串列選擇線與該組虛設字元線之間，所述第二組字元線位於所述接地選擇線與該組虛設字元線之間，且其中，在所述區塊中，要抹除的只是與所述第二組字元線對應的複數個頁，所述抹除操作包括：施加所述開關電壓至所述選定子區塊的所述接地選擇線；施加所述抹除電壓至所述選定子區塊的所述串列選擇線；施加所述抹除電壓至所述第一組字元線；從該組虛設字元線靠近所述第一組字元線的一側到該組虛設字元線靠近所述第二組字元線的一側施加從所述抹除電壓到所述閘極控制電壓的梯度電壓至該組虛設字元線；以及施加所述閘極控制電壓至所述第二組字元線。
- 如請求項2所述之記憶裝置的操作方法，其中，所述開關電壓比所述抹除電壓小5V至15V，所述閘極控制電壓為零電壓或正偏壓。
- 如請求項2所述之記憶裝置的操作方法，更包括：一平面間映射程序，包括：映射來自不同平面的複數個實體區塊的複數個子區塊至一邏輯區塊，使得所述邏輯區塊由來自所述不同平面的所述子區塊組成。
- 如請求項7所述之記憶裝置的操作方法，包括一寫入操作，所述寫入操作包括所述平面間映射程序，所述邏輯區塊被寫入。
- 如請求項7所述之記憶裝置的操作方法，包括一讀取操作，所述讀取操作包括所述平面間映射程序，所述邏輯區塊被讀取。
- 如請求項7所述之記憶裝置的操作方法，包括一垃圾回收處理，所述垃圾回收處理包括所述平面間映射程序和所述抹除操作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| TWI825931B true TWI825931B (zh) | 2023-12-11 |
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Family
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140169093A1 (en) * | 2012-12-19 | 2014-06-19 | Krishna K. Parat | Erase and soft program for vertical nand flash |
| TWI649754B (zh) * | 2018-04-16 | 2019-02-01 | 群聯電子股份有限公司 | 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 |
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