TW201935612A - 半導體裝置的製造方法 - Google Patents

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Abstract

本案的實施形態是在於提供一種具備以下的工程之半導體裝置的製造方法。
A)在Si活性層、埋入絕緣層及Si支撐基板為依此順序配設而含的絕緣分離Si基板的前述Si活性層形成半導體裝置元件；
B)在包含前述被形成的半導體裝置元件的元件領域層中，形成貫通前述Si活性層及前述埋入絕緣層而到達前述Si支撐基板的一部分領域的複數的貫通電極孔；
C)在前述貫通電極孔的內部依序形成絕緣膜、阻障膜及Cu膜，而將前述貫通電極孔完全充填，藉此形成Si貫通電極；
D)在形成有前述Si貫通電極的前述元件領域層的外面形成包含被連接至前述半導體裝置元件的配線層之多層配線層；
E)在形成前述多層配線層之後，除去前述Si支撐基板，而使前述Si貫通電極的前述Cu膜露出。

Description

半導體裝置的製造方法
本案是有關半導體裝置的製造方法。
在半導體裝置被要求更快傳達更多的資訊，且小型低消耗電力。以往，該等的要求等是藉由微細化半導體裝置的手法來解決。
然而，微細化的限度及提高成本成為問題。因此，根據Si貫通電極(TSV：ThroughSiliconVia)之半導體裝置的三次元化進展，作為取代微細化的手法。
例如，在日本特開2015-23113號公報是揭示有藉由本案發明者們所開發的附銅貫通電極的半導體基板的平坦化研削加工方法。
本案的實施形態的半導體裝置的製造方法是具備以下的工程。
A)在Si活性層、埋入絕緣層及Si支撐基板為依此順序配設而含的絕緣分離Si基板的前述Si活性層形成半導體裝置元件；
B)在包含前述被形成的半導體裝置元件的元件領域層中，形成貫通前述Si活性層及前述埋入絕緣層而到達前述Si支撐基板的一部分領域的複數的貫通電極孔；
C)在前述貫通電極孔的內部依序形成絕緣膜、阻障膜及Cu膜，而將前述貫通電極孔完全充填，藉此形成Si貫通電極；
D)在形成有前述Si貫通電極的前述元件領域層的外面形成包含被連接至前述半導體裝置元件的配線層之多層配線層；
E)在形成前述多層配線層之後，除去前述Si支撐基板，而使前述Si貫通電極的前述Cu膜露出。
在以下詳細描述中，出於解釋的目的，闡述了許多具體的細節以便提供對所揭示的實施形態的透徹理解。然而，顯而易見的是，即使沒有這些具體的細節，也可實施一個或多數的實施形態。其他的例子，為了簡略化圖面，而概略性地表示公知的結構及裝置。
在半導體裝置的領域，為了實現更多的三次元多層化裝置(三次元裝置)，在各裝置晶圓被要求更進一步的薄層化及裝置間連接安定性(良品率)的提升以及低成本化。現在有多數的製程及構造上的課題。因此，不論國內外開發正進展著。
具體而言，現在半導體裝置晶圓是具有30~ 40μm的厚度。今後，半導體裝置晶圓是被要求超薄層化成5~20μm，高性能化及超多層化。為了實現此超薄層化的製程，隔著樹脂來以支援晶圓保持半導體裝置晶圓，藉此在薄化加工時及搬送時排除破裂的風險。
支援晶圓是使用矽(Si)或玻璃，形成與半導體裝置晶圓大致同大小。然後，支援晶圓是相對於半導體裝置晶圓，例如，經由矽、環氧樹脂、或聚醯亞胺的樹脂來貼合。
被貼合於支援晶圓的半導體裝置晶圓的背面是藉由研削或研磨來薄層化。具有被薄層化的背面的半導體裝置晶圓是從被接合於支援晶圓的樹脂的界面剝離。在此剝離時發生破裂的風險。
通常被使用於貼合的樹脂是具有30~50μm的厚度。其厚度是具有2~3μm的面內偏差。此樹脂的厚度的偏差是在薄層化研削時就這樣成為半導體裝置晶圓的厚度偏差。因此，當薄層化研削後的半導體晶圓具有10μm程度的厚度時，前述的厚度的偏差是使半導體裝置的裝置性能及良品率蒙受大的影響。因此，此厚度的偏差是成為阻礙實用化的大課題。
本案發明者們為了排除此樹脂的厚度偏差的影響，而如日本特開2015-23113號公報所示般，提案自動地修正在薄層化研削中被計測的厚度，使晶圓面內的厚度偏差最小化的技術。然而，被揭示於同文獻的半導體基板的平坦化研削加工方法是需要非常高度的研削裝置及其算法(algorithm)。
本案的實施形態的半導體裝置的製造方法是有鑑於上述的情事而開發。其目的是在三次元裝置的製造過程中，排除各裝置層的薄層化時所必要的支援晶圓的貼合及剝離的工程。藉此，可提供一種原理上可抑制貼合時的厚度偏差的課題、剝離時的裝置的破裂風險的問題、及附加該等的工程所產生的成本增加的課題之半導體裝置的製造方法。
本案的實施形態的半導體裝置的製造方法，其特徵是具備：
在Si活性層、埋入絕緣層及Si支撐基板為依此順序配設的絕緣分離Si基板的前述Si活性層形成半導體裝置元件之工程；
在形成有前述半導體裝置元件的元件領域層中，形成貫通前述Si活性層及前述埋入絕緣層而到達前述Si支撐基板的一部分領域的複數的貫通電極孔之工程；
在前述貫通電極孔依序形成絕緣膜、阻障膜及Cu膜，使前述貫通電極孔完全充填而形成Si貫通電極之工程；
在形成有前述Si貫通電極的前述元件領域層的外面形成包含被連接至前述半導體裝置元件的配線層的多層配線層之工程；
在形成前述多層配線層之後，除去前述Si支撐基板，而使前述Si貫通電極的前述Cu膜露出之工程。
本案的半導體裝置的製造方法是具備以下的工程。
a)在絕緣分離Si基板(SOI基板：Silicon on Insulator Wafer)的Si活性層形成半導體裝置元件。
b)在包含前述被形成的半導體裝置元件的元件領域層中，貫通前述絕緣分離Si基板的前述Si活性層及埋入絕緣層，而形成到達Si支撐基板的一部分領域的複數的貫通電極孔。
c)在前述貫通電極孔依序形成絕緣膜、阻障膜及Cu膜，而形成Si貫通電極。
d)在具有前述被形成的Si貫通電極的元件領域層的外面形成多層配線層。
e)在多層配線層被形成之後除去Si支撐基板而使Si貫通電極的Cu膜露出。
因此，可排除在以往的製造過程所進行之支援晶圓的貼合及剝離的工程。亦即，不需要形成半導體裝置元件及多層配線層的一連串的裝置製程與形成Si貫通電極的製程及薄化裝置層的製程之間的以往使用支援晶圓的製程。
藉此，可解決因利用支援晶圓所引起的半導體裝置的製造方法的裝置晶圓的厚度偏差的課題。其結果，可製造被薄層化的高性能的半導體裝置。而且，可迴避裝置晶圓的破裂及缺口的風險。因此，可製造良品率佳亦即低成本的半導體裝置。
並且，可排除以往的凸塊形成工程。因此，不需要為了接合用以形成凸塊的材料等的各種成膜。藉此，可謀求製造工程的大幅度的簡略化。同時，可謀求半導體裝置的低成本化。
又，若根據本案的實施形態的半導體裝置的製造方法，則在工程e)，Si支撐基板亦可藉由鑽石砥石的研削法、研削法與CMP法的組合，或蝕刻法與CMP法的組合來除去。藉此，可製造被薄層化的高性能且良品率佳的半導體裝置。
又，若根據本案的實施形態的半導體裝置的製造方法，則亦可在於工程d)後取得的第1裝置層，利用其他的絕緣分離Si基板來接合在工程d)後取得的第2裝置層。藉此，可不使用以往的支援晶圓，接合第1裝置層及第2裝置層。其結果，可低成本製造高密度、消耗電力低且高速之被三次元化的半導體裝置。
又，若根據本案的實施形態的半導體裝置的製造方法，則亦可在被形成於第1裝置層的多層配線層接合被形成於第2裝置層的多層配線層。藉此，可在各者的Si支撐基板未被除去的狀態下接合第1裝置層及第2裝置層。因此，可實現厚度的偏差及破裂風險少、高精度且低成本之被三次元化的半導體裝置的加工方法。
又，若根據本案的實施形態的半導體裝置的製造方法，則在被接合於第1裝置層的第2裝置層實行工程e)之後，在工程d)後取得的第3裝置層的多層配線層亦可利用其他的絕緣分離Si基板來接合於具有第2裝置層的露出的Cu膜之元件領域層。藉此，可高效率且低成本生產具有第1裝置層、第2裝置層、第3裝置層或因應所需更多數的裝置層之高性能的被三次元化的半導體裝置。
以下，根據圖面詳細說明本案的實施形態的半導體裝置的製造方法。圖1A~C及圖2A~C是表示本案的實施形態的半導體裝置的製造方法的剖面圖。圖1A是表示成為基礎基板的絕緣分離Si基板1。圖1B是表示形成成為元件領域層10的半導體裝置元件11的工程。圖1C是表示形成貫通電極孔21的工程。圖2A是表示形成Si貫通電極20的工程。圖2B是表示形成多層配線層30的工程。圖2C是表示使Cu膜24露出的工程。
如圖1A所示般，本案的實施形態的半導體裝置的製造方法是可使用具有Si活性層2、埋入絕緣層3及Si支撐基板4的絕緣分離Si基板1，作為基礎基板。
絕緣分離Si基板1的Si活性層2是用以構築半導體裝置元件11(參照圖1B)等的層。Si活性層2是具有位於1~20μm的範圍，理想是1~5μm的範圍的厚度。
埋入絕緣層3是用以分離Si活性層2與Si支撐基板4的氧化層等。此埋入絕緣層3是被形成於Si活性層2與Si支撐基板4之間。又，埋入絕緣層3是在Si支撐基板4被切除之後，被形成於Si活性層2側的元件領域層10(參照圖1B)與其他的裝置層等被接合時，成為用以分離元件領域層10(參照圖1B)與被接合於其相反側的前述其他的裝置等的層。
埋入絕緣層3是一般由SiO2 所形成。為了使離子阻止能提升，亦可使用SiN或SiBNO，作為埋入絕緣層3的材料。或，埋入絕緣層3是亦可具有SiO2 /SiN等的層疊構造。埋入絕緣層3是亦可例如具有500nm的厚度。或，基於被分離的裝置層等的特性上的要求，埋入絕緣層3是亦可具有從100~2000nm的範圍選擇的厚度。
Si支撐基板4是在本實施形態的半導體裝置的製造方法的各工程中，為了支撐元件領域層10等而被使用。被使用的Si支撐基板4是例如具有720μm的厚度。另外，被使用的Si支撐基板4是亦可具有600~800μm的範圍的厚度，作為為了進展各工程所必要的厚度。
如圖1B所示般，形成半導體裝置元件11的工程a)是在Si活性層2內形成以電晶體等作為中心的各種裝置的工程。在工程a)主要是包含：形成元件分離絕緣層15的工程、形成通道領域13的工程、形成閘極絕緣層16的工程、形成閘極多晶矽電極層17的工程、形成源極･汲極領域12的工程、形成源極･汲極電極層14的工程及形成閘極電極層18的工程。藉由該等一連串的工程，形成包含被形成於埋入絕緣層3的上面的半導體裝置元件11之元件領域層10。
半導體裝置元件11的各種圖案是以ArF準分子雷射步進機(Excimer Laser stepper)所形成。元件分離絕緣層15是以高溫CVD法所形成。閘極絕緣層16是以熱氧化法所形成。並且，通道領域13及源極･汲極領域12是以離子注入法所形成。閘極多晶矽電極層17、源極･汲極電極層14及閘極電極層18是以CVD法所形成。
其次，如圖1C所示般，在工程b)形成貫通電極孔21。在工程b)是藉由RIE(Reactive-Ion Etching)技術，可使用氟系氣體。元件領域層10是被加工為具有對於元件領域層10大致垂直的貫通電極孔21。
具體而言，形成貫通具有被形成的半導體裝置元件11的元件領域層10而到達Si支撐基板4的上面之貫通電極孔21。貫通電極孔21是用以形成Si貫通電極20的導通孔。貫通電極孔21是貫通絕緣分離Si基板1(參照圖1A)的Si活性層2及埋入絕緣層3，從埋入絕緣層3側，在約1μm的深度，到達Si支撐基板4的內部。
其次，如圖2A所示般，在工程c)形成Si貫通電極20。在工程c)是以覆蓋開口於元件領域層10的上面側的貫通電極孔21的內面之方式，首先，形成絕緣分離用的絕緣膜22。絕緣膜22是例如藉由CVD法，以具有約300nm的厚度之方式形成。
然後，在絕緣膜22的內側形成阻障膜23，作為用以防止Si貫通電極20之Cu污染的膜。阻障膜23是例如包含TiN層或TaN層，且具有約30nm的厚度的層。此阻障膜23是藉由濺射法來形成。
更在阻障膜23的內側形成有Cu膜24。Cu膜24是例如藉由濺射法，以具有約50nm的厚度之方式形成。然後，以貫通電極孔21的內部全部被埋入之方式，Cu膜24藉由電鍍法來形成。然後，在貫通電極孔21以外的元件領域層10的上面所形成的Cu膜24、阻障膜23及絕緣膜22是以CMP法來除去。
其次，如圖2B所示般，在工程d)形成多層配線層30。多層配線層30是複數的配線層，例如，形成包含第1配線層31、第2配線層32、第3配線層33及第4配線層34的4層的配線層。在圖2B的例子，多層配線層30是包含被形成於配線層間絕緣層39的內部的該等4層的配線層之多層配線領域。另外，形成多層配線層30的配線層的數量及形狀是不限於上述的例子。例如，被層疊的配線層的數量是亦可為3~10層或以上。
多層配線層30是例如藉由鑲嵌法或雙鑲嵌法所形成。首先，以覆蓋元件領域層10的上面之方式，形成被配線層間絕緣層39包圍的第1配線層31。
具體而言，藉由ArF步進機，進行光阻圖案化(resist patterning)。以使用CF4系氣體的RIE法來加工，製作溝。之後，藉由濺射法來形成阻障膜23。然後，貫通電極孔21會藉由電鍍來以Cu膜24埋入。最後，被形成於溝以外的不要的Cu膜24及阻障膜23會藉由CMP法的研磨來除去。如此完成第1配線層31。
又，亦可藉由和上述大致同樣的工程，在第1配線層31的上面形成第1導通孔層35。然後，藉由重複上述工程，形成包含第1配線層31、第2配線層32、第3配線層33及第4配線層34的多層配線層30。
另外，第2配線層32及第2導通孔層36是亦可藉由能同時以Cu膜來埋入該等配線層及導通孔層的雙鑲嵌法所形成。有關第3配線層33及第3導通孔層37，第4配線層34及第4導通孔層38也同樣。藉此，可縮短形成多層配線層30的工程。
其次，如圖2C所示般，進行使Si貫通電極20的Cu膜24(TSV導通孔Cu)露出的工程e)。具體而言，位於包含元件領域層10及多層配線層30的裝置層40的下方之Si支撐基板4(參照圖2(B))會藉由研削法等來除去。藉此，Cu膜24會露出。
Si支撐基板4的研削是包含粗研削及細研削的2工程。粗研削是使用玻璃化熔結的#500鑽石砥石。然後，以鑽石砥石的進給速度200μm/min，砥石旋轉數2000min-1 及晶圓旋轉數300min-1 的條件來進行加工。藉此，Cu膜24是被留在其元件領域層10的內部的部分會被除去至具有50μm厚度。
細研削是在研削中，Si貫通電極20的Cu膜24及埋入絕緣層3會露出。因此，實行一邊將高壓水噴射至砥石一邊進行的研削手法。具體而言，使用玻璃化熔結的#8000鑽石砥石。然後，以進給速度20μm/min，砥石旋轉數3000min-1 及晶圓旋轉數300min-1 的條件來進行加工。
然後，細研削是進行至Si支撐基板4完全消失。藉由此細研削，埋入絕緣層3的表面粗度是成為約3nm(Ra)。亦即，可取得高精度的裝置層40。
另外，無論粗研削的條件或細研削的條件皆不限於上述條件。粗研削及細研削是依據砥石的狀態及號數而存在最適條件。同時，可調整高壓水的噴出壓力，使能適當地對應於Si貫通電極20的Cu密度。
在上述的例子中，Cu密度10%的Si貫通電極20會以和#8000砥石的組合成為最適值的6MPa的噴出壓力來加工。亦可Cu密度低時是在更低噴出壓力側，Cu密度高時是在更高噴出壓力側，在假設有最適值而求取的合適的條件下進行研削加工。又，亦可若砥石形成高號數，則在更低噴出壓力側，若形成低號數，則在更高噴出壓力側，在假設有最適值而求取的合適的條件下進行研削加工。
並且，在上述的實施形態是顯示所有的Si支撐基板4會藉由研削法來除去的例子。但，在本實施形態是藉由研削法與CMP法的組合或混酸蝕刻法與CMP法的組合也可實現具有同樣的構造的半導體裝置的製造。
具體而言，在除去Si支撐基板4的工程e)是亦可採用使用固定砥粒的研削技術，除去所有的Si支撐基板4的方法。又，亦可採用以使用固定砥粒的研削技術來大概除去Si支撐基板4之後，以使用游離砥粒的CMP技術來完全除去剩下的Si支撐基板4的方法。又，亦可採用以混酸(氟酸、硝酸、醋酸的混合溶液等)來大概除去Si支撐基板4之後，以使用游離砥粒的CMP技術來完全除去剩下的Si支撐基板4的方法。藉由以該等的方法來除去Si支撐基板4，可製造被薄層化之高性能且良品率佳的半導體裝置。
若根據以上參照圖1及圖2說明的本實施形態的半導體裝置的製造方法，則可排除在以往的製造過程進行的支援晶圓的貼合及剝離的工程。亦即，在形成包含半導體裝置元件11的元件領域層10及多層配線層30的一連串的裝置製程與形成Si貫通電極20的製程及薄化裝置層40的製程之間不需要進行使用以往的支援晶圓的製程。
藉此，可消除利用支援晶圓的半導體裝置的製造方法的裝置晶圓的厚度偏差的課題。其結果，可製造被薄層化的高性能的半導體裝置。而且，可迴避裝置晶圓的破裂及缺口的風險。因此，可製造良品率佳低成本的半導體裝置。
並且，可排除以往的凸塊形成工程。因此，不需要為了接合用以形成凸塊的材料等的各種成膜。藉此，可謀求製造工程的大幅度的簡略化。同時，可謀求半導體裝置的低成本化。
其次，參照圖3及圖4來詳細說明有關包含被三次元化的半導體裝置之半導體裝置(三次元半導體裝置)的製造方法。另外，對於取得與已說明的實施形態的製造方法同一或同樣的作用或效果的構成要素是附上同一的符號，省略其說明。
圖3是表示在本案的實施形態的半導體裝置的製造方法中，接合第1裝置層41與第2裝置層42的工程的剖面圖。如圖3所示般，第1裝置層41與第2裝置層42是各者的多層配線層30會被電性且物理性接合。
如上述般，在被形成於第1裝置層41的多層配線層30接合被形成於第2裝置層42的多層配線層30。藉此，可在各者的Si支撐基板4未被除去的狀態下接合第1裝置層41及第2裝置層42。因此，可實現厚度偏差及破裂風險少的高精度且低成本之被三次元化的半導體裝置的加工方法。
第1裝置層41及第2裝置層42是藉由參照圖1及圖2已說明的半導體裝置的製造方法所形成。為了取得該等裝置層，會被實行至形成圖2B所示的多層配線層30的工程d)。
第1裝置層41及第2裝置層42是藉由表面活性化常溫接合法(SAB：SurfaceActiveBonding)來接合。詳細是進行根據Ar離子的表面活性化之後，以壓力約500g/cm2 來接合各者的多層配線層30彼此間。藉此，可達成約100%的多層配線層30的接合良品率。並且，可將接合阻抗的增加壓制到可無視的程度的低水準。而且，可將第1裝置層41與第2裝置層42的對準誤差減低至1μm以下。
若根據上述的SAB的接合法，則可在常溫下接合第1裝置層41及第2裝置層42。因此，SAB的接合法是具有無因熱而變形及彎曲的問題之優點。另外，亦可適用電漿接合法等，作為接合第1裝置層41及第2裝置層42的其他的方法。但，由於電漿接合法原理上需要加熱處理，因此伴隨熱變形及彎曲的風險。
然後，第1裝置層41及第2裝置層42被接合之後，被形成於第2裝置層42的Si支撐基板4會被除去。除去第2裝置層42的Si支撐基板4的工程e)是可藉由參照圖2C已說明的各種方法來實行。
圖4是表示本實施形態的半導體裝置的製造方法之接合裝置層的工程的剖面圖。表示藉由前述的工程，第1裝置層41與第2裝置層42被接合之後，更接合第3裝置層43及第4裝置層44的工程。
如圖4所示般，首先，如前述般，第2裝置層42的Si支撐基板4(參照圖3)會藉由研削法等來完全地除去。藉此，在第2裝置層42是處於Si貫通電極20的Cu膜24露出的狀態。
第3裝置層43是藉由已說明的製造方法，如圖2B所示般，被加工至形成有元件領域層10及多層配線層30的狀態。然後，如圖4所示般，第3裝置層43是其多層配線層30會藉由SAB法來接合於第2裝置層42的Si貫通電極20露出的元件領域層10。
第3裝置層43的多層配線層30被接合於第2裝置層42的元件領域層10之後，第3裝置層43的未圖示的Si支撐基板(與圖1所示的Si支撐基板4大致同等)會藉由研削法等來完全地除去。
第4裝置層44也藉由和上述同樣的工程來接合於第3裝置層43。亦即，第4裝置層44是藉由大致同樣的工程來形成至形成圖2B所示的狀態。然後，該多層配線層30會被接合於第3裝置層43的元件領域層10。
然後，第4裝置層44的未圖示的Si支撐基板(與圖1所示的Si支撐基板4大致同等)是藉由研削法等來完全地除去。另外，亦可藉由與該等同樣的工程重複實行，更接合多數的裝置層。
藉由實行上述的工程，從第1裝置層41到第4裝置層44連接之後，或因應所需更連接其他的裝置層之後，最終，第1裝置層41的Si支撐基板4會藉由研削法等來除去。藉此，製造半導體裝置被三次元化的半導體裝置。
如此，若根據本實施形態，則可不用以往的支援晶圓，從被形成的第1裝置層41接合至第4裝置層44或更多層的裝置層。藉此，可高效率且低成本生產高性能的被三次元化的半導體裝置。
以上，如參照圖1~圖4說明般，若根據本實施形態的半導體裝置的製造方法，則在使用絕緣分離Si基板1之可實現高速且低消耗電力的CMOS裝置等的製造過程中，在前工程(至形成包含半導體裝置元件11的元件領域層10的工程a)的製程)後，實行形成貫通至絕緣分離Si基板1的Si活性層2、埋入絕緣層3及其下部的Si支撐基板4的一部分之Si貫通電極20的工程b)及工程c)。
亦即，利用絕緣分離Si基板1，在埋入絕緣層3上的薄的Si活性層2之上，進行製作CMOS等的裝置的前工程a)之後，以貫通至薄的Si活性層2、埋入絕緣層3及其下部的支撐基板之Si支撐基板4的一部分之方式，進行形成貫通電極孔21的工程b)。然後，在貫通電極孔21的內部依序形成絕緣膜22、阻障膜23及Cu膜24，藉此進行埋入貫通電極孔21的工程c)。
其次，藉由進行後端(back-end)製程(形成多層配線層30的工程)，實行使CMOS裝置完成的工程d)。亦即，進行在以前述前工程a)所形成的裝置上連接裝置間，藉此形成多層配線層30的工程d)。
然後，進行除去晶圓背面的Si支撐基板4，而完成裝置的薄化的工程e)。具體而言，背面側的Si支撐基板4是以研削等的手法來除去至到達構成絕緣分離Si基板1的埋入絕緣層3的面。其結果，Si貫通電極20會露出。
藉由實行該等一連串的製造工程，在各裝置層的薄層化時，在以往的製造方法中所必要的支援晶圓的貼合及剝離的工程會被排除。藉此，原理上可排除貼合時的厚度偏差的課題、剝離時的裝置的破裂的風險的問題、及附加該等的工程所產生的成本增加的課題。
本實施形態的半導體裝置的製造方法是使包含以晶圓水準層疊的各種裝置(記憶體、邏輯電路或CPU等)的三次元構造實現。藉此，可低成本提供高密度、消耗電力低、且高速的半導體裝置。
又，若根據本實施形態的製造方法，則可提供一種以現在使用的各種行動裝置為首，作為構成今後期待發展的IoT及AI的關鍵裝置之高性能的半導體裝置。因此，本實施形態的半導體裝置的製造方法是可貢獻於產業的發展。
另外，本實施形態是不限於上述實施形態，除了上述實施形態以外，可在不脫離本實施形態的主旨範圍，對上述實施形態實施各種的變更。
本案的實施形態的半導體裝置的製造方法是亦可為以下的第1~5半導體裝置的製造方法。
上述第1半導體裝置的製造方法具備：
在Si活性層、埋入絕緣層及Si支撐基板為依此順序配設的絕緣分離Si基板的前述Si活性層形成半導體裝置元件之工程；
在形成有前述半導體裝置元件的元件領域層中形成貫通前述Si活性層及前述埋入絕緣層而到達前述Si支撐基板的一部分領域的複數的貫通電極孔之工程；
在前述貫通電極孔依序形成絕緣膜、阻障膜及Cu膜，使前述貫通電極孔完全充填而形成Si貫通電極之工程；
在形成有前述Si貫通電極的前述元件領域層的外面形成包含被連接至前述半導體裝置元件的配線層的多層配線層之工程；及
在形成前述多層配線層之後，除去前述Si支撐基板，而使前述Si貫通電極的前述Cu膜露出之工程。
上述第2半導體裝置的製造方法，如上述第1半導體裝置的製造方法，其中，前述Si支撐基板的除去，係藉由鑽石砥石的研削法或前述研削法與CMP法的組合或蝕刻法與前述CMP法的組合來進行。
上述第3半導體裝置的製造方法，如上述第1或2半導體裝置的製造方法，其中，在被實行至形成前述多層配線層的工程而形成的第1裝置層，利用其他的絕緣分離Si基板來接合被實行至形成前述多層配線層的工程而形成的第2裝置層。
上述第4半導體裝置的製造方法，如上述第3半導體裝置的製造方法，其中，在被形成於前述第1裝置層的前述多層配線層接合被形成於前述第2裝置層的前述多層配線層。
上述第5半導體裝置的製造方法，如上述第3或4半導體裝置的製造方法，其中，實行：在前述第2裝置層被接合之後，除去被形成於前述第2裝置層的前述Si支撐基板，而使被形成於前述第2裝置層的前述Si貫通電極的前述Cu膜露出之工程，更被實行至利用其他的前述絕緣分離Si基板來形成前述多層配線層的工程而形成第3裝置層，在被形成於前述第2裝置層且前述Cu膜露出的前述元件領域層接合被形成於前述第3裝置層的前述多層配線層。
前述的詳細的說明是以例示及說明作為目的提示。可對照上述的揭示來實施更多的修正形態及變形形態，不是意圖限定發明的範圍。該等實施形態或其變形為發明的範圍或主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
1‧‧‧絕緣分離Si基板
2‧‧‧Si活性層
3‧‧‧埋入絕緣層
4‧‧‧Si支撐基板
10‧‧‧元件領域層
11‧‧‧半導體裝置元件
12‧‧‧源極･汲極領域
13‧‧‧通道領域
14‧‧‧源極･汲極電極層
15‧‧‧元件分離絕緣層
16‧‧‧閘極絕緣層
17‧‧‧閘極多晶矽電極層
18‧‧‧閘極電極層
20‧‧‧Si貫通電極
21‧‧‧貫通電極孔
22‧‧‧絕緣膜
23‧‧‧阻障膜
24‧‧‧Cu膜
30‧‧‧多層配線層
31‧‧‧第1配線層
32‧‧‧第2配線層
33‧‧‧第3配線層
34‧‧‧第4配線層
35‧‧‧第1導通孔層
36‧‧‧第2導通孔層
37‧‧‧第3導通孔層
38‧‧‧第4導通孔層
39‧‧‧配線層間絕緣層
40‧‧‧裝置層
41‧‧‧第1裝置層
42‧‧‧第2裝置層
43‧‧‧第3裝置層
44‧‧‧第4裝置層
圖1A是被用在本案的實施形態的半導體裝置的製造方法的(A)絕緣分離Si基板的剖面圖。
圖1B是表示本案的實施形態的半導體裝置的製造方法之形成半導體裝置元件的工程的剖面圖。
圖1C是表示本案的實施形態的半導體裝置的製造方法之形成貫通電極孔的工程的剖面圖。
圖2A是表示本案的實施形態的半導體裝置的製造方法之形成Si貫通電極的工程的剖面圖。
圖2B是表示本案的實施形態的半導體裝置的製造方法之形成多層配線層的工程的剖面圖。
圖2C是表示本案的實施形態的半導體裝置的製造方法之使Cu膜露出的工程的剖面圖。
圖3是表示本案的實施形態的半導體裝置的製造方法之接合裝置層的工程的剖面圖。
圖4是表示本案的實施形態的半導體裝置的製造方法之接合裝置層的工程的剖面圖。

Claims (5)

  1. 一種半導體裝置的製造方法，其特徵係具備以下的工程： A)在Si活性層、埋入絕緣層及Si支撐基板為依此順序配設而含的絕緣分離Si基板的前述Si活性層形成半導體裝置元件； B)在包含前述被形成的半導體裝置元件的元件領域層中，形成貫通前述Si活性層及前述埋入絕緣層而到達前述Si支撐基板的一部分領域的複數的貫通電極孔； C)在前述貫通電極孔的內部依序形成絕緣膜、阻障膜及Cu膜，而將前述貫通電極孔完全充填，藉此形成Si貫通電極； D)在形成有前述Si貫通電極的前述元件領域層的外面形成包含被連接至前述半導體裝置元件的配線層之多層配線層； E)在形成前述多層配線層之後，除去前述Si支撐基板，而使前述Si貫通電極的前述Cu膜露出。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，工程E)的前述Si支撐基板的除去，係藉由鑽石砥石的研削法、前述研削法與CMP法的組合及蝕刻法與前述CMP法的組合之中的任一個來進行。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，具備： 在於工程D)後取得的第1裝置層，利用其他的絕緣分離Si基板來接合在工程D)後取得的第2裝置層之工程。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，具備： 在被形成於前述第1裝置層的前述多層配線層接合被形成於前述第2裝置層的前述多層配線層之工程。
  5. 如申請專利範圍第3項之半導體裝置的製造方法，其中，具備以下的工程： 在被接合於前述第1裝置層的前述第2裝置層實施工程E)； 更利用其他的絕緣分離Si基板來形成在工程D)後取得的第3裝置層；及 在被形成於前述第2裝置層的前述Cu膜所露出的前述元件領域層接合前述第3裝置層的前述多層配線層。
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