TW201933345A - 記憶體陣列與資料儲存方法 - Google Patents

記憶體陣列與資料儲存方法 Download PDF

Info

Publication number
TW201933345A
TW201933345A TW107101446A TW107101446A TW201933345A TW 201933345 A TW201933345 A TW 201933345A TW 107101446 A TW107101446 A TW 107101446A TW 107101446 A TW107101446 A TW 107101446A TW 201933345 A TW201933345 A TW 201933345A
Authority
TW
Taiwan
Prior art keywords
memory
memory unit
voltage
selector
memory cell
Prior art date
Application number
TW107101446A
Other languages
English (en)
Other versions
TWI658469B (zh
Inventor
簡維志
何信義
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Priority to TW107101446A priority Critical patent/TWI658469B/zh
Application granted granted Critical
Publication of TWI658469B publication Critical patent/TWI658469B/zh
Publication of TW201933345A publication Critical patent/TW201933345A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning

Landscapes

  • Semiconductor Memories (AREA)

Abstract

資料儲存方法包含下列操作。施加形成電壓至記憶體陣列中的第一記憶體單元，以寫入第一資料至第一記憶體單元；在記憶體陣列進行回焊製程後，藉由參考電壓辨別記憶體陣列中之第一記憶體單元與第二記憶體單元，其中參考電壓高於第一記憶體單元的臨界電壓並低於形成電壓，且該第二記憶體單元欲被寫入不同於第一資料的第二資料；以及依序施加形成電壓與重置脈波至第二記憶體單元，以寫入第二資料至第二記憶體單元，其中在進行回焊製程前，不施加形成電壓至第二記憶體單元。

Description

記憶體陣列與資料儲存方法
本案是有關於一種記憶體裝置，且特別是有關於利用選擇器的形成過程儲存資料的記憶體裝置與資料儲存方法。
隨著電腦速度越來越快，對於記憶體的速度以及穩定性的要求越來越高。近年來，對於非揮發性記憶體的設計的相關討論越來越多。非揮發性記憶體有多種實施類型，例如包含相變化記憶體、電阻式記憶體、磁阻式記憶體等等。然而，目前上述的記憶體可能會因為一些製程(例如為回焊製程等)的操作溫度過高，而造成記憶體內部的資料發生錯誤。
為了解決上述問題，本案之一態樣提供一種資料儲存方法。資料儲存方法包含下列操作：施加一形成電壓至一記憶體陣列中的一第一記憶體單元，以寫入一第一預定資料至該第一記憶體單元；在該記憶體陣列進行一回焊製程後，藉由一參考電壓辨別該記憶體陣列中之該第一記憶體單元與一第 二記憶體單元，其中參考電壓高於該第一記憶體單元的臨界電壓並低於該形成電壓，且該第二記憶體單元欲被寫入不同於該第一預定資料的一第二預定資料；以及依序施加該形成電壓與一重置脈波至該第二記憶體單元，以寫入該第二預定資料至該第二記憶體單元，其中該第一記憶體單元與該第二記憶體單元每一者包含一選擇器以及一記憶層，該形成電壓用於設置該選擇器，且在進行該回焊製程前，不施加該形成電壓至該第二記憶體單元，該第二記憶體單元在被施加該形成電壓之前的臨界電壓不同於該第二記憶體單元被施加該形成電壓之後的臨界電壓。
本案之另一態樣提供一種記憶體陣列，其包含複數條字元線、複數條位元線以及複數個記憶體單元。複數條位元線與該些字元線交錯設置。該些記憶體單元每一者耦接於該些條字元線中之一對應字元線以及該些條位元線中之一對應位元線之間，且該些記憶體單元每一者包含一選擇器以及一記憶層。該些記憶體單元包含一第一記憶體單元以及一第二記憶體單元。第一記憶體單元用以被施加一形成電壓以寫入一第一預定資料，其中該形成電壓用於設置該選擇器並高於該第一記憶體單元的臨界電壓。在一回焊製程後，該第二記憶體單元被依序施加該形成電壓與一重置脈波，以寫入不同於該第一預定資料的一第二預定資料，其中在進行該回焊製程前，該第二記憶體單元未被施加過該形成電壓，該第二記憶體單元在被施加該形成電壓之前的臨界電壓不同於該第二記憶體單元被施加該形成電壓之後的臨界電壓，且在進行該回焊製程後，該些記 憶體單元用以根據一參考電壓被讀取，以區分該第一記憶體單元以及該第二記憶體單元，且該參考電壓高於該第一記憶體單元的臨界電壓並低於該形成電壓。
綜上所述，本案提供的記憶體陣列以及資料儲存方法可利用選擇器的形成過程寫入初次欲儲存的資料，以確保記憶體陣列的資料不會因為回焊製程(或其他製程)所引起的高溫造成的熱擾動發生錯誤。
100‧‧‧記憶體陣列
120‧‧‧記憶體單元
BL1~BL3‧‧‧位元線
WL1~WL3‧‧‧字元線
122‧‧‧記憶層
123‧‧‧選擇器
121‧‧‧上電極
124‧‧‧下電極
RESET‧‧‧重置脈波
Tmelt、Tcrystal‧‧‧溫度
SET‧‧‧設定脈波
Read‧‧‧讀取脈波
VF‧‧‧形成電壓
VT1、VT2‧‧‧臨界電壓
300、310‧‧‧曲線
400、410‧‧‧曲線
RM‧‧‧讀取範圍
VREF‧‧‧參考電壓
500‧‧‧資料儲存方法
S510、S520‧‧‧操作
S530、S540‧‧‧操作
S511、S512‧‧‧次操作
505‧‧‧記憶體陣列
M1、M2‧‧‧記憶體單元
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，本案所附圖式之說明如下：第1A圖為根據本案的一些實施例所繪示的記憶體陣列的示意圖；第1B圖為根據本案的一些實施例所繪示的第1A圖中的記憶體單元的示意圖；第2圖為根據本案的一些實施例所繪示的第1B圖中的記憶體單元的操作狀態示意圖；第3圖為根據本案的一些實施例所繪示的第1B圖中的選擇器的操作示意圖；第4圖為根據本案的一些實施例所繪示的第1B圖中的記憶體單元的操作示意圖；第5A圖為根據本案的一些實施例所繪示的一種資料儲存方法的操作流程圖；第5B圖為根據本案的一些實施例所繪示的在執 行第5A圖的操作後之記憶體陣列中所儲存的資料狀態之簡易示意圖；以及第5C圖為根據本案的一些實施例所繪示的在執行第5A圖的操作後之記憶體陣列中所儲存的資料狀態之簡易示意圖。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本案所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本案所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同或相似的元件將以相同之符號標示來說明。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致約』所表示的誤差或範圍。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
參照第1A圖與第1B圖，第1A圖為根據本案的一些實施例所繪示的記憶體陣列100的示意圖，且第1B圖為根據本案的一些實施例所繪示的第1A圖中的記憶體單元120的示 意圖。其中，為易於理解，第1A圖與第1B圖中的相同元件將被指定為相同標號。
如第1A圖所示，記憶體陣列100包含多個記憶體單元120、多條位元線BL1~BL3以及多條字元線WL1~WL3。每一個記憶體單元120耦接於多條位元線BL1~BL3中的一對應位元線以及多條字元線WL1~WL3中的一對應字元線之間。於一些實施例中，第1A圖所示之設置方式為交叉點(cross-point)記憶體單元陣列。
如第1B圖所示，每一個記憶體單元120包含上電極121、記憶層122、選擇器123以及下電極124。上電極121耦接於第1A圖中多條位元線BL1~BL3中的一對應位元線以及記憶層122之間。
記憶層122設置於選擇器123之上。記憶層122由一特定材料製成，其中此特定材料可基於一外部操作條件改變其內部元件狀態(例如：晶態/非晶態、磁場等等)而具有不同的電性。如此，依據記憶層122所呈現的不同電性(例如：電阻、磁阻等等)，記憶體單元120可等效儲存不同的資料。舉例而言，在一些實施例中，記憶體單元120可為相變化(phase change)隨機存取式記憶體單元，其中記憶層122可由硫族化物等材料實現，但不限於此。如後第2圖說明，在不同的操作溫度下，記憶層122具有不同的結晶狀態，以等效儲存不同的資料。
上述關於記憶體單元120的類型以及其實施材料僅為示例。可用於實現記憶體單元120的其他形式的記憶體， 例如包含可變式電阻隨機存取式記憶體(ReRAM)、磁阻式隨機存取式記憶體(MRAM)等等，皆為本案所涵蓋的範圍。
於各個實施例中，選擇器123可操作為用於控制記憶層122的開關。選擇器123耦接於第1A圖中多條字元線WL1~WL3中的一對應字元線以及記憶層122之間。選擇器123用以根據上電極121與下電極124之間的跨壓導通。選擇器123導通時，記憶體單元120等效被選取。於此條件下，一偏壓電壓/電流自一對應的位元線施加至被選取的記憶體單元120的記憶層122，以改變此記憶層122的元件狀態。於一些實施例中，選擇器123可由雙向閥值開關(Ovonic threshold switch,OTS)實施。
上述第1A圖中的位元線BL1~BL3、字元線WL1~WL3以及記憶體單元120的數量僅為示例，本案並不以此為限。各種數量的位元線BL1~BL3、字元線WL1~WL3以及記憶體單元120皆為本案所涵蓋的範圍。
為易於說明，以下段落以記憶體單元120由相變式記憶體單元實施為例說明，但如先前所述，本案的記憶體單元120並不僅以相變式記憶體單元為限。
參照第2圖，第2圖為根據本案的一些實施例所繪示的第1B圖中的記憶體單元120的操作狀態示意圖。
如第2圖所示，若在記憶體單元120施加一重置脈波RESET，記憶層122的操作溫度將快速超過溫度Tmelt並經過快速退火後，記憶層122的元件狀態為非晶態。於此條件下，記憶體單元120具有高阻值，且記憶體單元120等效地被寫入 資料"0"。
或者，若在記憶體單元120施加一設定脈波SET，記憶層122的操作溫度將在一定期間內超過溫度Tcrystal後，記憶層122的元件狀態為晶態。於此條件下，記憶體單元120具有低阻值，記憶體單元120等效地被寫入資料"1"。
當欲讀取記憶體單元120時，可在記憶體單元120上施加一讀取脈波Read，並判別記憶體單元120的電流大小以辨別所儲存的資料是資料"1"或資料"0"。其中，如第2圖所示，相關於重置脈波RESET的操作溫度Tmelt明顯高於相關於設定脈波SET的操作溫度Tcrystal，且相關於讀取脈波Read的操作溫度明顯低於溫度Tcrystal。
在一些情況下，當記憶體陣列100進行回焊製程(solder reflow)時，記憶體陣列100的一或多個接腳將被加熱並焊接至一電路板上。於此過程中，回焊製程產生的高溫可能導致記憶體陣列100發生熱擾動現象，而使得原先處於非晶態的記憶體單元120變為晶態。如此一來，記憶體單元120所儲存的資料"0"將被誤寫為資料"1"。如後第5A圖所述，本案的資料儲存方法500可避免記憶體陣列被上述熱擾動的現象發生資料損失。
為理解後述資料儲存方法500的操作概念，以下段落將先參照第3~4圖說明第1A圖與第1B圖中記憶體單元120的元件特性。
參照第3圖，第3圖為根據本案的一些實施例所繪示的第1B圖中的選擇器123的操作示意圖。為理解選擇器123 的特性，第3圖為單獨對選擇器123施加電壓的測試結果。此外，為避免元件電流過大，第3圖以及後述第4圖的測試中皆有設置電流限制(current compliance)為0.1毫安培。
如第3圖所示，曲線300表示選擇器123的形成過程(forming process)，亦即初次在選擇器123上施加電壓的過程。如曲線300所表示，當初次施加於選擇器123的電壓自0伏特提升至形成電壓VF(例如約為3.8伏特)時，元件電流將大幅提升至超過0.1毫安培。於此條件下，選擇器123為導通。
曲線310表示在形成過程後對選擇器123上再度施加電壓的多次過程。如曲線310所表示，在施加形成電壓VF後再度對選擇器123施加電壓。當所施加的電壓自0伏特提升至臨界電壓VT1(例如約為2.5伏特)時，元件電流將大幅提升至超過0.1毫安培。於此條件下，選擇器123為導通。換言之，在執行形成過程(即施加初次的形成電壓VF)後，選擇器123的臨界電壓被設置為臨界電壓VT1。當施加於選擇器123的跨壓大於臨界電壓VT1時，選擇器123可被導通。
接著，如曲線310所表示，當所施加的電壓降低自臨界電壓VT1下降至低於臨界電壓VT2(例如約為1.5伏特)時，元件電流將快速下降。於此條件下，選擇器123為關斷。換言之，在執行形成過程(即施加初次的形成電壓VF)後，選擇器123的另一臨界電壓被設置為臨界電壓VT2。當施加於選擇器123的跨壓低於臨界電壓VT2時，選擇器123可被關斷。
基於上述內容，可得知形成電壓VF高於臨界電壓VT1，且臨界電壓VT1高於臨界電壓VT2。在初次施加電壓至 選擇器123時(如曲線300所示)，此電壓須高於形成電壓VF時選擇器123才會導通。換句話說，在初次操作時，選擇器123的臨界電壓約相同於形成電壓VF。接著，後續施加電壓至選擇器123時，此電壓僅須高於臨界電壓VT1而使選擇器123導通，並在低於臨界電壓VT2時使選擇器123關斷。據此，如第3圖的曲線310所示，在形成過程執行後，選擇器123的電流/電壓的操作特性具有明顯再現性。換言之，經過形成過程後，選擇器123的臨界電壓VT1與臨界電壓VT2可被設置。
參照第4圖，第4圖為根據本案的一些實施例所繪示的第1B圖中的記憶體單元120的操作示意圖。相較於第3圖，第4圖呈現的是為對記憶體單元120(亦即包含記憶層122以及選擇器123)施加電壓的測試結果。另外，須說明的是，經測試經回焊製程後的記憶體單元120後，其電流/電壓特性與第4圖呈現的結果大致相同。
相同於前述的曲線300，第4圖的曲線400表示選擇器123的形成過程，亦即初次在記憶體單元120上施加電壓的過程。相同於前述的曲線310，第4圖的曲線410表示在形成過程後對記憶體單元120上再度施加電壓的多次過程。
如第4圖所示，記憶體單元120的電流/電壓的操作特性於前述第3圖中選擇器123單獨呈現的操作特性十分類似。據此，可得知在選擇器123的形成過程中，記憶體單元120所呈現的電流/電壓的操作特性(即曲線400)大致是由選擇器123決定。
在選擇器123的形成過程中，其所需的操作溫度 與操作時間大致相同於第2圖的設定脈波SET。於此條件下，在選擇器123的形成過程中，記憶體單元120中的記憶層122將變為晶態而具有低阻值(即被寫入資料"1")。換言之，在初次施加的電壓提升至形成電壓VF後，記憶層122已為低阻值。因此，在選擇器123的形成過程中，記憶體單元120所呈現的電流/電壓的操作特性(即曲線400)大致是由選擇器123決定。同理，在後續的操作過程中，記憶體單元120所呈現的電流/電壓的操作特性(即曲線410)亦大致是由選擇器123決定。
此外，如第4圖所示，在執行回焊製程後，記憶體單元120的讀取範圍(read margin)RM為臨界電壓VT1至形成電壓VF之間。此讀取範圍RM可用於判別記憶體單元120是否有執行過形成過程。例如，如先前所述，臨界電壓VT1約為2.5伏特，且形成電壓VF約為3.8伏特。可藉由在此讀取範圍RM取一個參考電壓VREF，例如約為3.15伏特，來讀取記憶體單元120。如先前所述，若選擇器123未被執行過形成過程，其臨界電壓約相同於形成電壓VF。據此，在參考電壓VREF為3.15伏特的條件下，記憶體單元120的選擇器123為關斷。此時，雖記憶層122經後端(BEOL)製程與/或回焊製程後具有低阻態，但由於選擇器123仍為關斷，故記憶體單元120整體仍呈現一高阻值而輸出極低的電流。據此，可判別此記憶體單元120尚未被執行過形成過程。
相反地，若選擇器123被執行過形成過程，其臨界電壓已被設置為臨界電壓VT1。據此，在參考電壓VREF為3.15伏特的條件下，記憶體單元120的選擇器123為導通，且 其記憶層122為低阻態。此時，記憶體單元120整體呈現一低阻值而輸出較大的電流。據此，可判別此記憶體單元120已被執行過形成過程。
參照第5A圖~第5C圖，第5A圖為根據本案的一些實施例所繪示的一種資料儲存方法500的操作流程圖，第5B圖為根據本案的一些實施例所繪示的在執行第5A圖的操作S510後之記憶體陣列505中所儲存的資料狀態之簡易示意圖，且第5C圖為根據本案的一些實施例所繪示的在執行第5A圖的操作S540後之記憶體陣列505中所儲存的資料狀態之簡易示意圖。其中，第5B圖與第5C圖中所示的記憶體陣列505之具體設置方式可參考前述第1A圖的記憶體陣列100，故於此不再重複說明。
如第5A圖所示，資料儲存方法500包含多個操作S510、S520、S530以及S540。於操作S510中，對記憶體陣列505寫入資料。其中，操作S510包含兩個次操作S511以及S512。
於次操作S511中，對記憶體陣列505中欲被寫入資料"1"的一或多個記憶體單元M1施加形成電壓VF，以寫入資料"1"至該一或多個記憶體單元M1。例如，如第5B圖所示，多個記憶體單元M1被施加形成電壓VF。其內部記憶層122將變為晶態而具有低阻值。等效而言，多個記憶體單元M1被寫入資料"1"。
於次操作S512中，對記憶體陣列505中欲被寫入資料"0"的一或多個記憶體單元M2不施加形成電壓VF，以寫 入資料"0"至該一或多個記憶體單元M2。例如，如第5B圖所示，多個記憶體單元M2未被施加形成電壓VF。如先前所述，在未被施加形成電壓VF時，記憶體單元整體將呈現高阻值。等效而言，多個記憶體單元M2所具有的資料相當於資料"0"。
於操作S520中，對記憶體陣列505進行回焊製程。亦即透過將記憶體陣列與電路板加熱，以使記憶體陣列505的多個接腳能夠焊接於電路板上。
於操作S530中，透過參考電壓VREF讀取記憶體陣列505的多個記憶體單元，以辨別存有資料"1"的一或多個記憶體單元M1以及存有資料"0"的一或多個記憶體單元M2。
如先前所述，參考電壓VREF可依據第4圖中的讀取範圍RM選取。例如，參考電壓VREF可設置約為3.15伏特。如第5B圖所示，存有資料"1"的多個記憶體單元M1因為已在次操作S511被執行形成過程，多個記憶體單元M1中的選擇器的臨界電壓已被設置為前述的臨界電壓VT1(例如約為2.5伏特)。據此，由於參考電壓VREF大於臨界電壓VT1，多個記憶體單元M1的選擇器可被導通而輸出較大的電流。
反之，如第5B圖所示，存有資料"0"的多個記憶體單元M2因為在先前的操作中未被執行過形成過程，多個記憶體單元M2中的選擇器的臨界電壓仍約相同於形成電壓VF(例如約為3.8伏特)。據此，參考電壓VREF低於形成電壓VF，故多個記憶體單元M2的選擇器不會被導通而輸出較低的電流。如此，藉由參考電壓VREF讀取記憶體陣列505中多個記憶體單元M1與M2各自所儲存的資料，可依據該些記憶體單 元M1與M2所輸出的電流大小區分出那些記憶體單元沒有被執行過形成過程。
繼續參照第5A圖，於操作S540中，對尚未被執行過形成過程的一或多個記憶體單元M2依序施加形成電壓VF以及重置脈波RESET，以寫入資料"0"至該一或多個記憶體單元M2。
例如，在前述的操作S530中已辦別區出多個記憶體單元M2尚未被執行過形成過程。如第5C圖所示，先對這些記憶體單元M2施加形成電壓VF，以設置這些記憶體單元M2中的選擇器之臨界電壓。據此，可確保記憶體陣列505中的所有記憶體單元M1與M2的臨界電壓已被設置為第4圖中的臨界電壓VT1以及臨界電壓VT2。接著，在透過施加第2圖的重置脈波RESET至多個記憶體單元M2，以寫入資料"0"。
據此，透過上述操作，可確保欲被寫入資料"0"的記憶體單元M2不會因為回焊製程引起的高溫被誤寫為資料"1"。如此一來，記憶體陣列的資料可靠度得以改善。
在執行完資料儲存方法500後，在正常操作中，可藉由控制多個記憶體單元的選擇器以及記憶層的元件狀態(亦即利用重置脈波RESET或設定脈波SET)來控制記憶體單元欲被寫入資料"0"或資料"1"。
上述的資料儲存方法500僅以相變記憶體單元為例說明。然而，如先前所述，本案的實施例並不限於相變記憶體單元。資料儲存方法500亦可適用於其他類型的記憶體單元(例如包含ReRAM、MRAM等等)。
此外，本文所提及的各種電壓(形成電壓VF、臨界電壓VT1、臨界電壓VT2以及參考電壓VREF)的數值僅用於理解，本案並不僅以上述數值為限。
綜上所述，本案提供的記憶體陣列以及資料儲存方法可利用選擇器的形成過程寫入初次欲儲存的資料，以確保記憶體陣列的資料不會因為回焊製程(或其他製程)所引起的高溫造成的熱擾動發生錯誤。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種資料儲存方法，包含：施加一形成電壓至一記憶體陣列中的一第一記憶體單元，以寫入一第一預定資料至該第一記憶體單元；在該記憶體陣列進行一回焊製程後，藉由一參考電壓辨別該記憶體陣列中之該第一記憶體單元與一第二記憶體單元，其中該參考電壓高於該第一記憶體單元的臨界電壓並低於該形成電壓，且該第二記憶體單元欲被寫入不同於該第一預定資料的一第二預定資料；以及依序施加該形成電壓與一重置脈波至該第二記憶體單元，以寫入該第二預定資料至該第二記憶體單元，其中該第一記憶體單元與該第二記憶體單元每一者包含一選擇器以及一記憶層，該形成電壓用於設置該選擇器，在進行該回焊製程前，該第二記憶體單元未被施加過該形成電壓，且該第二記憶體單元在被施加該形成電壓之前的臨界電壓不同於該第二記憶體單元被施加該形成電壓之後的臨界電壓。
  2. 如請求項1所述的資料儲存方法，其中該第二記憶體單元在被施加該形成電壓之前的臨界電壓相同於該形成電壓。
  3. 如請求項1所述的資料儲存方法，其中該第二記憶體單元被施加該形成電壓之後的臨界電壓低於該形成電壓。
  4. 如請求項1所述的資料儲存方法，其中藉由該參考電壓辨別該第一記憶體單元與該第二記憶體單元之操作包含：藉由該參考電壓讀取該第一記憶體單元以及該第二記憶體單元，以辨別該第一記憶體單元與該第二記憶體單元。
  5. 如請求項4所述的資料儲存方法，其中該第一記憶體單元輸出的電流高於該第二記憶體單元輸出的電流。
  6. 如請求項1所述的資料儲存方法，其中該選擇器為一雙向閥值開關。
  7. 如請求項1所述的資料儲存方法，其中該第一記憶體單元與該第二記憶體單元中每一者為一相變化隨機存取式記憶體單元、一可變式電阻隨機存取式記憶體單元或一磁阻式隨機存取式記憶體單元。
  8. 一種記憶體陣列，包含：複數條字元線；複數條位元線，與該些字元線交錯設置；以及複數個記憶體單元，其中該些記憶體單元每一者耦接於該些條字元線中之一對應字元線以及該些條位元線中之一對應位元線之間，且該些記憶體單元每一者包含一選擇器以及 一記憶層，其中該些記憶體單元包含：一第一記憶體單元，用以被施加一形成電壓以寫入一第一預定資料，其中該形成電壓用於設置該選擇器並高於該第一記憶體單元的臨界電壓；以及一第二記憶體單元，其中在一回焊製程後，該第二記憶體單元被依序施加該形成電壓與一重置脈波，以寫入不同於該第一預定資料的一第二預定資料，其中在進行該回焊製程前，該第二記憶體單元未被施加過該形成電壓，該第二記憶體單元在被施加該形成電壓之前的臨界電壓不同於該第二記憶體單元被施加該形成電壓之後的臨界電壓，且在進行該回焊製程後，該些記憶體單元用以根據一參考電壓被讀取，以區分該第一記憶體單元以及該第二記憶體單元，且該參考電壓高於該第一記憶體單元的臨界電壓並低於該形成電壓。
  9. 如請求項8所述的記憶體陣列，其中該選擇器為一雙向閥值開關。
  10. 如請求項8所述的記憶體陣列，其中該些記憶體單元中每一者為一相變化隨機存取式記憶體單元、一可變式電阻隨機存取式記憶體單元或一磁阻式隨機存取式記憶體單元。
TW107101446A 2018-01-15 2018-01-15 記憶體陣列與資料儲存方法 TWI658469B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW107101446A TWI658469B (zh) 2018-01-15 2018-01-15 記憶體陣列與資料儲存方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107101446A TWI658469B (zh) 2018-01-15 2018-01-15 記憶體陣列與資料儲存方法

Publications (2)

Publication Number Publication Date
TWI658469B TWI658469B (zh) 2019-05-01
TW201933345A true TW201933345A (zh) 2019-08-16

Family

ID=67348066

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107101446A TWI658469B (zh) 2018-01-15 2018-01-15 記憶體陣列與資料儲存方法

Country Status (1)

Country Link
TW (1) TWI658469B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055100A (ja) * 2002-07-24 2004-02-19 Elpida Memory Inc メモリモジュールの救済方法、メモリモジュール、及び揮発性メモリ
US7472477B2 (en) * 2006-10-12 2009-01-06 International Business Machines Corporation Method for manufacturing a socket that compensates for differing coefficients of thermal expansion
TWI387023B (zh) * 2008-12-25 2013-02-21 Silicon Motion Inc 防止迴焊過程中資料遺失之方法及使用該方法之記憶體裝置
US8179717B2 (en) * 2009-09-29 2012-05-15 Sandisk Technologies Inc. Maintaining integrity of preloaded content in non-volatile memory during surface mounting
KR20110048304A (ko) * 2009-11-02 2011-05-11 삼성전자주식회사 솔더 리플로우에서 코드 데이터의 손실을 방지할 수 있는 방법과 그 장치들
WO2011064801A1 (en) * 2009-11-30 2011-06-03 Andrea Redaelli Memory including a low thermal budget selector switch on a variable resistance memory cell
US9793003B2 (en) * 2015-09-15 2017-10-17 Avalanche Technology, Inc. Programming of non-volatile memory subjected to high temperature exposure
US9721919B2 (en) * 2015-12-14 2017-08-01 International Business Machines Corporation Solder bumps formed on wafers using preformed solder balls with different compositions and sizes

Also Published As

Publication number Publication date
TWI658469B (zh) 2019-05-01

Similar Documents

Publication Publication Date Title
KR101374319B1 (ko) 가변 저항 메모리 장치 및 그것의 동작 방법
TWI699767B (zh) 用於寫入至電阻式隨機存取記憶體單元陣列及從電阻式隨機存取記憶體單元陣列讀取之電路系統
TWI715048B (zh) 隨機碼產生器及相關隨機碼產生方法
JP6251885B2 (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法
JP4594878B2 (ja) 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
US8817525B2 (en) Semiconductor memory device
CN102822901B (zh) 电阻变化型非易失性元件的写入方法及存储装置
US7826255B2 (en) Variable write and read methods for resistive random access memory
JP5204825B2 (ja) 半導体記憶装置
JP5351863B2 (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101067538B1 (ko) 반도체 메모리 장치
JP5209151B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
US8780609B2 (en) Variable-resistance memory device and driving method thereof
US9842644B1 (en) Memory device, operation method of the same, and operation method of memory controller
TWI581266B (zh) 電阻式記憶體的記憶胞陣列
JP5400253B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
KR20090123244A (ko) 상 변화 메모리 장치 및 그것의 쓰기 방법
CN101271918A (zh) 相变存储器装置
CN110010179A (zh) 电阻式随机存取存储器件及其操作方法
JP2014211937A (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
KR20200058635A (ko) 메모리 장치
JP2006134398A (ja) 記憶装置及び半導体装置
CN108062961A (zh) 用于刷新存储单元的方法以及存储系统
Zheng et al. Modeling framework for cross-point resistive memory design emphasizing reliability and variability issues
TWI658469B (zh) 記憶體陣列與資料儲存方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees