TW201921212A - 半導體裝置、半導體系統及半導體裝置之製造方法 - Google Patents

半導體裝置、半導體系統及半導體裝置之製造方法 Download PDF

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Abstract

本發明之目的在於提供一種可以良好精度對監視對象電路的最低動作電壓進行監視的半導體裝置、半導體系統以及半導體裝置的製造方法。為了達成上述目的，根據本發明一實施態樣，半導體系統SYS1的監視部，包含：電壓監視器11，其被與供給到作為監視對象電路的內部電路10的電源電壓VDD相異的電源電壓SVCC所驅動，並監視電源電壓VDD；以及延遲監視器12，其被電源電壓VDD所驅動，並監視內部電路10中的關鍵路徑的信號傳播時間；延遲監視器12，以構成延遲監視器12的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成內部電路10的複數個電晶體各自的導通電阻之中的最大的導通電阻更小的方式構成。

Description

半導體裝置、半導體系統及半導體裝置之製造方法
本發明係關於一種半導體裝置、半導體系統以及半導體裝置的製造方法，其係關於一種適合用來精度良好地對監視對象電路的最低動作電壓進行監視的半導體裝置、半導體系統以及半導體裝置的製造方法。
近年來，於半導體系統，為了保證被電源電壓所驅動之內部電路的動作，而設置了監視電源電壓是否低於內部電路的最低動作電壓的監視器電路。
例如，於專利文獻1，揭示了藉由組合差異雖大但最低動作電壓較低的電源電壓檢出電路與精度雖高但最低動作電壓較高的電源電壓檢出電路，以精度良好且即使在低電壓下動作也不會發生錯誤地檢出電源電壓的構造。
另外，於專利文獻2，揭示了藉由使用環狀振盪器測量傳播延遲時間以監視電源電壓的構造。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開平6－296125號公報 [專利文獻2] 日本特開平8－274607號公報
[發明所欲解決的問題]
已知電源電壓檢出電路對電源電壓的檢出精度，會因為經過長時間而劣化等的影響而逐漸降低。在此，專利文獻1的構造，僅係設置了2種電源電壓檢出電路，故仍會有因為經過長時間而劣化的影響而導致電源電壓的檢出精度降低此等問題的存在。其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置，包含：電壓監視器，其被與供給到監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；以及延遲監視器，其被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；該延遲監視器，以構成該延遲監視器的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成該監視對象電路的複數個電晶體各自的導通電阻之中的最大的導通電阻更小的方式構成。
另外，本發明另一實施態樣之半導體裝置的製造方法，包含：形成電壓監視器的步驟，該電壓監視器被與供給到監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；以及形成延遲監視器的步驟，該延遲監視器被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；在形成該延遲監視器的步驟中，令構成該延遲監視器的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成該監視對象電路的複數個電晶體各自的導通電阻之中的最大的導通電阻更小。 [發明的功效]
若根據該等實施態樣，便可提供出一種可以良好精度對監視對象電路的最低動作電壓進行監視的半導體裝置、半導體系統以及半導體裝置的製造方法。
為了令説明更明確，以下的記載以及圖式，會適當地省略以及簡化。另外，作為實行各種處理的功能區塊而記載於圖式的各要件，就硬體而言，可用CPU、記憶體、其他電路構成，就軟體而言，可由讀取到記憶體的程式等實現之。因此，本領域從業人員自當理解該等功能區塊可用硬體、軟體，或其組合以各種形態實現之，而並非僅限於其中任一種態樣。另外，在各圖式中，會對相同的要件附上相同的符號，因應需要其重複説明省略之。
另外，上述的程式，可用各種類型的非暫時性的電腦可讀取媒體儲存之，並供應到電腦。非暫時性的電腦可讀取媒體，包含各種類型的具有實體的記錄媒體在內。非暫時性的電腦可讀取媒體的例子，包含磁性記錄媒體（例如軟碟、磁帶、硬碟裝置）、磁光記錄媒體（例如磁光碟）、CD－ROM（Read Only Memory，唯讀記憶體）、CD－R、CD－R／W、半導體記憶體 [ 例如，遮罩ROM、PROM（Programmable ROM，可程式化唯讀記憶體）、EPROM（Erasable PROM，可抹除可程式化唯讀記憶體）、快閃ROM、RAM（Random Access Memory，隨機存取記憶體）] 。另外，程式，亦可由各種類型的暫時性的電腦可讀取媒體供應到電腦。暫時性的電腦可讀取媒體的例子，包含電子信號、光信號，以及電磁波在內。暫時性的電腦可讀取媒體，可透過電線以及光纖等的有線通信線路或無線通信線路，將程式供應到電腦。
＜發明人的事前檢討＞ 在針對實施態樣1之半導體系統的詳細內容進行説明之前，先針對本發明人所事前檢討之半導體系統SYS50進行説明。
圖31，係用來說明思及實施態樣之前所構想之半導體系統SYS50的概要內容的圖式。如圖31所示的，半導體系統SYS50，具備：內部電路50，以及電壓監視器51。
內部電路50，被電源電壓VDD所驅動，例如具有CPU以及其周邊電路等。另外，內部電路50，係被電壓監視器51所監視之監視對象電路。
電壓監視器51，被與電源電壓VDD不同的電源電壓SVCC所驅動，監視電源電壓VDD是否收斂在保證內部電路50的動作的電壓範圍（動作保證電壓範圍）內。
在此，以內部電路50的動作保證電壓範圍為0.9V～1.1V的態樣為例進行説明。因此，電壓監視器51，監視電源電壓VDD是否收斂在0.9V～1.1V的電壓範圍內。
例如，當電源電壓VDD降低到內部電路50的最低動作保證電壓（亦即0.9V）時，電壓監視器51，在內部電路50變得無法正常動作之前，便發送重置信號VRST，令內部電路50初始化。
在此，已知電壓監視器51對電源電壓VDD的檢出精度，會因為經過長時間而劣化等的影響而逐漸降低。例如，當電壓監視器51的精度誤差為0.1V時，電壓監視器51，便會有即使電源電壓VDD已降低到0.8V仍並未將內部電路50初始化的可能性存在。
因此，內部電路50，必須設計成當電源電壓VDD顯示為0.8V時也會動作。換言之，內部電路50，必須設計成附加了較大的電壓餘裕。此時，內部電路50，會有因為嚴格的設計限制而無法令動作頻率提高此等問題存在。
於是，吾人思及實施態樣1之半導體系統SYS1，其具有可以良好精度對監視對象電路的最低動作電壓進行監視的監視功能。藉此，便能夠以較小的電壓餘裕設計監視對象電路，其結果，可令監視對象電路的動作頻率提高。
＜實施態樣1＞ 圖1，係用來說明實施態樣1之半導體系統SYS1的概要內容的圖式。如圖1所示的，半導體系統SYS1，具備：內部電路10、電壓監視器11、延遲監視器12，以及AND電路13。
內部電路10，被電源電壓VDD所驅動，例如具有CPU以及其周邊電路等。另外，內部電路10，係被電壓監視器11以及延遲監視器12所監視之監視對象電路。
電壓監視器11，被與電源電壓VDD不同的電源電壓SVCC所驅動，監視電源電壓VDD是否收斂在保證內部電路10的動作的電壓範圍（動作保證電壓範圍）內。
本實施態樣，以內部電路10的動作保證電壓範圍為0.9V～1.1V的態樣為例進行説明。因此，電壓監視器11，監視電源電壓VDD是否收斂在0.9V～1.1V的電壓範圍內。
例如，當電源電壓VDD降低到內部電路10的最低動作保證電壓（亦即0.9V）時，電壓監視器11，在內部電路10變得無法正常動作之前，發送重置信號VRST。
延遲監視器12，與內部電路10一起被電源電壓VDD所驅動，監視內部電路10中的關鍵路徑的信號傳播時間是否收斂在既定時間內。所謂既定時間，例如，係容許作為內部電路10中的關鍵路徑的信號傳播時間的最長傳播時間。
例如，當伴隨著電源電壓VDD的降低而關鍵路徑的信號傳播時間變成在既定時間以上時，延遲監視器12，在內部電路10變得無法正常動作的期間內，發送重置信號DRST。
在此，已知電壓監視器11對電源電壓VDD的檢出精度，會因為經過長時間而劣化等的影響而逐漸降低。因此，例如，當電壓監視器11的精度誤差為0.1V時，電壓監視器11，會有即使電源電壓VDD降低到0.8V仍並未將內部電路10初始化的可能性存在。
於是，延遲監視器12，考慮到電壓監視器11的精度誤差，以即使電源電壓VDD低於內部電路10的最低動作保證電壓（亦即0.9V）仍會動作的方式構成。換言之，延遲監視器12，以即使在具有精度誤差的電壓監視器11判斷電源電壓VDD已到達最低動作保證電壓（亦即0.9V）的情況下仍會動作的方式構成。在本實施態樣中，延遲監視器12，以即使在電源電壓VDD顯示為0.8V的情況下仍會動作的方式構成。
像這樣，在半導體系統SYS1中，電壓監視器11，監視電源電壓VDD是否降低到內部電路10的最低動作保證電壓（亦即0.9V），同時，延遲監視器12，即使在電壓監視器11的精度誤差範圍（亦即0.8V～0.9V）的電壓範圍內，仍會監視內部電路10中的關鍵路徑的信號傳播時間是否在容許範圍內。亦即，延遲監視器12，即使在電壓監視器11存在精度誤差的情況下，仍可以良好精度監視電源電壓VDD是否達到內部電路10的實際的最低動作電壓。
藉此，便可不考慮電壓監視器11的精度誤差而以較小的電壓餘裕實行內部電路10的設計。亦即，在本實施態樣中，內部電路10只要設計成「當電源電壓VDD在0.9V以上時便至少會動作」即可。其結果，內部電路10，因為設計限制的放寬，便可令動作頻率提高。
（半導體系統SYS1的詳細內容） 接著，用圖2～圖4，針對半導體系統SYS1的詳細內容進行説明。圖2，係表示半導體系統SYS1的構造例的方塊圖。
如圖2所示的，半導體系統SYS1，係由被電源電壓VDD所驅動之VDD驅動區域1、被電源電壓SVCC所驅動之SVCC驅動區域2以及被電源電壓VCC所驅動之VCC驅動區域3所構成。另外，電源電壓VDD、SVCC、VCC，各自從不同的電源供給之。
在本實施態樣中，係以半導體系統SYS1設置在1個晶片上的態樣為例進行説明，惟並非僅限於此。半導體系統SYS1，亦可分割並設置在複數個晶片上。
於VDD驅動區域1，設置了內部電路10、延遲監視器12、頻率資訊儲存記錄器15、控制電路16，以及時脈監視器19。於SVCC驅動區域2，設置了電壓監視器11、AND電路13，以及重置控制電路14。於VCC驅動區域3，設置了主振盪器17以及快閃記憶體18。
圖3，係表示電壓監視器11的構造例的方塊圖。參照圖3，電壓監視器11，具有：電壓比較器111、基準電壓生成部112、控制電路113、設定資訊儲存記錄器114，以及旗標儲存記錄器115。
例如從CPU賦予電壓監視器11所必要之設定資訊，並將其儲存於設定資訊儲存記錄器114。控制電路113，根據儲存於設定資訊儲存記錄器114的設定資訊，控制基準電壓生成部112所生成之基準電壓VREF的值或電壓比較器111的比較精度等。電壓比較器111，比較來自基準電壓生成部112的基準電壓VREF與電源電壓VDD，並因應比較結果輸出重置信號VRST。旗標儲存記錄器115，在重置信號VRST變成有效時儲存該資訊（錯誤旗標）。另外，儲存於旗標儲存記錄器115的資訊，在內部電路10被初始化時仍保持著。
例如，基準電壓VREF，設定為0.9V。然後，電壓比較器111，在電源電壓VDD比基準電壓VREF更高時，將重置信號VRST維持在非有效，並在電源電壓VDD在基準電壓VREF以下時，令重置信號VRST為有效。
圖4，係表示延遲監視器12的構造例的方塊圖。參照圖4，延遲監視器12，具有：振盪部121、計算部122、比較部123、判定部124、設定資訊儲存記錄器126、閾值儲存記錄器127、閂鎖電路128、129、控制電路130，以及旗標儲存記錄器131。
從快閃記憶體18所讀出之既定的閾值TR儲存於閾值儲存記錄器127。另外，關於儲存於快閃記憶體18的閾值TR的決定方法，容後敘述之。例如從CPU賦予延遲監視器12所必要之設定資訊，並將其儲存於設定資訊儲存記錄器126。
另外，延遲監視器12，考慮到電壓監視器11的精度誤差，有必要即使電源電壓VDD低於0.9V仍會動作。因此，儲存於記錄器126、127的資訊，例如與來自設定資訊儲存記錄器126的鎖定信號LK同步，分別被閂鎖於閂鎖電路128、129。藉此，即使在因為電源電壓VDD的降低而非意圖之資訊重新儲存於記錄器126、127的情況下，仍可不受其影響。
控制電路130，根據閂鎖電路128所閂鎖之設定資訊，控制振盪部121、計算部122、比較部123，以及判定部124。具體而言，控制電路130，控制是否驅動振盪部121、計算部122的計算期間、比較部123的比較精度，以及判定部124的判定基準等。
振盪部121，係由對應內部電路10的關鍵路徑的n（n為自然數）個路徑所構成之部位（延遲資訊生成部）。例如，振盪部121，具有由用於內部電路10的電晶體所構成之溫度相依性、電壓相依性以及程序相依性相異的n個環狀振盪器1211～121n。在此，延遲監視器12，藉由監視特性相異的複數個環狀振盪器1211～121n的每既定期間的振盪次數（相當於信號傳播時間），以監視內部電路10中的關鍵路徑的信號傳播時間是否在容許範圍內。
計算部122，計算振盪部121的每既定期間的振盪次數。具體而言，計算部122，具有n個計算器1221～122n。計算器1221～122n，分別計算環狀振盪器1211～121n的每既定期間的振盪次數。另外，當電源電壓VDD降低時，環狀振盪器的頻率便降低，故每既定期間的振盪次數便減少。
比較部123，比較計算部122的計算值與事前設定的閾值TR。具體而言，比較部123，具有n個比較電路1231～123n。比較電路1231～123n，分別比較計算器1221～122n的計算值與其所對應之事前設定的n個閾值TR。
判定部124，輸出與比較部123的比較結果對應的重置信號DRST。具體而言，判定部124，具有：n個判定電路1241～124n，以及AND電路125。判定電路1241～124n，各自輸出與比較電路1231～123n的比較結果對應的判定結果。
例如，判定電路1241～124n，各自於計算器1221～122n的計算值比與其對應的閾值TR更高時，輸出H位準的判定結果，並於計算器1221～122n的計算值在與其對應的閾值TR以下時，輸出L位準的判定結果。另外，判定電路1241～124n，亦可各自於計算值在閾值TR以下的次數到達既定次數時，輸出L位準的判定結果。
AND電路125，將判定電路1241～124n各自的判定結果的邏輯積作為重置信號DRST輸出。例如，AND電路125，在判定電路1241～124n均為H位準時，將重置信號DRST維持在非有效（H位準），並在判定電路1241～124n無論何者均變為L位準時，令重置信號DRST為有效（L位準）。
旗標儲存記錄器131，在重置信號DRST變成有效時儲存該資訊（錯誤旗標）。另外，儲存於旗標儲存記錄器131的資訊，在內部電路10被初始化時仍保持著。
回到圖2，繼續説明。AND電路13，輸出電壓監視器11的重置信號VRST以及延遲監視器12的重置信號DRST的邏輯積。重置控制電路14，輸出與AND電路13的輸出信號對應的重置信號RST。重置信號RST，在有效時（L位準時）將VDD驅動區域1的電路初始化，同時作為通知有無發生錯誤的錯誤信號ERR輸出到半導體系統SYS1的外部。另外，重置控制電路14，若不需要亦可不設置。此時，AND電路13的輸出便作為重置信號RST使用。
例如從CPU賦予設定於主振盪器17之頻率的資訊，並將其儲存於頻率資訊儲存記錄器15。控制電路16，根據儲存於頻率資訊儲存記錄器15的頻率資訊令主振盪器17振盪。藉此，主振盪器17，輸出控制電路16所指定之頻率的時脈信號CLK。該時脈信號CLK，供給到內部電路10、延遲監視器12以及時脈監視器19等。
時脈監視器19，監視來自主振盪器17的時脈信號CLK是否具有吾人所期望之頻率。在時脈監視器19對時脈信號CLK的動作確認之後，且在延遲監視器12的自我診斷之後，例如，CPU，將動作時脈，從內建振盪器iOCO的低速時脈信號，切換成將來自主振盪器17的時脈信號CLK用PLL倍增所生成之高速時脈信號。
另外，儲存於頻率資訊儲存記錄器15的頻率資訊，被從延遲監視器12在自我診斷之後輸出的鎖定信號LK所鎖定。藉此，便可防止因為電源電壓VDD的降低而主振盪器17以非意圖之頻率振盪。
（內部電路10以及延遲監視器12的構造上的差異） 接著，針對內部電路10與延遲監視器12的構造上的差異進行説明；該內部電路10，係監視對象電路；該延遲監視器12，與內部電路10被共通的電源電壓VDD所驅動，且用比內部電路10更低的電壓也會動作。
圖5，係內部電路10以及延遲監視器12的概略俯視圖。如圖5所示的，在半導體系統SYS1的單元配置區域之中，在大部分的區域配置了內部電路10的單元（亦即電晶體），以被其包圍的方式於一部分的區域配置了延遲監視器12的單元（亦即電晶體）。另外，在內部電路10的單元配置區域AI與延遲監視器12的單元配置區域AD之間，設置了緩衝區域AB。
在此，延遲監視器12，係由電晶體所構成，其導通電阻比構成監視對象電路（亦即內部電路10）的電晶體的導通電阻更小。藉此，延遲監視器12，相較於內部電路10，更可減緩電源電壓VDD的降低所導致之速度劣化。以下，具體説明之。
（內部電路10以及延遲監視器12各自的電晶體的第1構造例） 圖6，係表示構成內部電路10的各電晶體以及構成延遲監視器12的各電晶體各自的第1構造例的概略俯視圖。如圖6所示的，延遲監視器12，係由閾值電壓為Vth2的電晶體所構成，其比構成內部電路10的電晶體的閾值電壓Vth1更小。
更詳細而言，在閾值電壓以外的條件相同的情況下，構成延遲監視器12的複數個電晶體之中的顯示出最大閾值電壓的電晶體的閾值電壓Vth2，比構成內部電路10的複數個電晶體之中的顯示出最大閾值電壓的電晶體的閾值電壓Vth1更小。更佳的態樣為，構成延遲監視器12的複數個電晶體的閾值電壓，均比構成內部電路10的複數個電晶體的閾值電壓更小。藉此，延遲監視器12，相較於內部電路10，更可減緩電源電壓VDD的降低所導致之速度劣化。
另外，當延遲監視器12不存在時，內部電路10，為了保證低電壓動作，有必要僅由閾值電壓Vth2以下的電晶體所構成。因此，當延遲監視器12不存在時，洩漏電力會增大。
（內部電路10以及延遲監視器12各自的電晶體的第2構造例） 圖7，係表示構成內部電路10的各電晶體以及構成延遲監視器12的各電晶體各自的第2構造例的概略俯視圖。如圖7所示的，延遲監視器12，係由閘極長度為L2的電晶體所構成，其比構成內部電路10的電晶體的閘極長度L1更短。
更詳細而言，在閘極長度以外的條件相同的情況下，構成延遲監視器12的複數個電晶體之中的顯示出最長閘極長度的電晶體的閘極長度L2，比構成內部電路10的複數個電晶體之中的顯示出最長閘極長度的電晶體的閘極長度L1更短。更佳的態樣為，構成延遲監視器12的複數個電晶體的閘極長度，均比構成內部電路10的複數個電晶體的閘極長度更短。藉此，延遲監視器12，相較於內部電路10，更可減緩電源電壓VDD的降低所導致之速度劣化。
另外，當延遲監視器12不存在時，內部電路10，為了保證低電壓動作，有必要僅由閘極長度L2以下的電晶體所構成。因此，當延遲監視器12不存在時，洩漏電力會增大。
（內部電路10以及延遲監視器12各自的電晶體的第3構造例） 圖8，係表示構成內部電路10的各電晶體以及構成延遲監視器12的各電晶體各自的第3構造例的概略俯視圖。如圖8所示的，延遲監視器12，係由閘極寬度為W2的電晶體所構成，其比構成內部電路10的電晶體的閘極寬度W1更長。
更詳細而言，在閘極寬度以外的條件相同的情況下，構成延遲監視器12的複數個電晶體之中的顯示出最短閘極寬度的電晶體的閘極寬度W2，比構成內部電路10的複數個電晶體之中的顯示出最短閘極寬度的電晶體的閘極寬度W1更長。更佳的態樣為，構成延遲監視器12的複數個電晶體的閘極寬度，均比構成內部電路10的複數個電晶體的閘極寬度更長。藉此，延遲監視器12，相較於內部電路10，更可減緩電源電壓VDD的降低所導致之速度劣化。
另外，當延遲監視器12不存在時，內部電路10，為了保證低電壓動作，有必要僅由閘極寬度在W2以上的電晶體所構成。因此，當延遲監視器12不存在時，洩漏電力會增大，且電路規模會增大。
（內部電路10以及延遲監視器12各自的電晶體的第4構造例） 圖9，係表示構成內部電路10的各電晶體以及構成延遲監視器12的各電晶體各自的第4構造例的概略剖面圖。另外，在圖9的例子中，係顯示出NMOS電晶體，惟在PMOS電晶體的情況下可謂也是相同。如圖9所示的，延遲監視器12，係由具有閘極氧化膜Tox2的電晶體所構成，該閘極氧化膜Tox2比構成內部電路10的電晶體的閘極氧化膜Tox1更薄。
更詳細而言，在閘極氧化膜以外的條件相同的情況下，構成延遲監視器12的複數個電晶體各自的閘極氧化膜之中的顯示出最厚的閘極氧化膜的電晶體的閘極氧化膜Tox2，比構成內部電路10的複數個電晶體之中的最厚的閘極氧化膜Tox1更薄。更佳的態樣為，構成延遲監視器12的複數個電晶體的閘極氧化膜，均比構成內部電路10的複數個電晶體的閘極氧化膜更薄。藉此，延遲監視器12，相較於內部電路10，更可減緩電源電壓VDD的降低所導致之速度劣化。
另外，當延遲監視器12不存在時，內部電路10，為了保證低電壓動作，有必要僅由閘極氧化膜在Tox2以下的電晶體所構成。因此，當延遲監視器12不存在時，洩漏電力會增大。
（內部電路10以及延遲監視器12各自的時序餘裕度的差異） 圖10，係表示內部電路10的各路徑的時序餘裕度以及延遲監視器12的各路徑的時序餘裕度的圖式。在此，時序餘裕度，例如，係表示相對於各路徑所規定之設定時間以及保持時間的餘裕度。
如圖10所示的，延遲監視器12的各路徑的時序餘裕度，設計成比內部電路10的各路徑的時序餘裕度更大例如10％左右。藉此，延遲監視器12，相較於內部電路10，更可減緩電源電壓VDD的降低所導致之速度劣化。
另外，當延遲監視器12不存在時，內部電路10，為了保證低電壓動作，有必要將電晶體的尺寸加大，使用低閾值電壓的電晶體，並令全部的路徑的時序餘裕度擴大。因此，當延遲監視器12不存在時，洩漏電力會增大，且電路規模會增大。
（延遲監視器12的噪訊對策） 接著，針對延遲監視器12的噪訊對策進行説明。如以下所示的，藉由抑制從內部電路10傳播到延遲監視器12的噪訊，便可令延遲監視器12即使在低電壓下也能確實地動作。以下，具體進行説明。
（半導體系統SYS1的第1配置例） 圖11，係表示設置於半導體系統SYS1的內部電路10、延遲監視器12以及保護環GR1的第1配置例的概略俯視圖。另外，圖12，係表示圖11所示之保護環GR1的A－A’剖面的概略剖面圖。
如圖11所示的，於半導體系統SYS1的單元配置區域，在大部分的區域配置了內部電路10的單元，以被其所包圍的方式在一部分的區域配置了延遲監視器12的單元。在內部電路10的單元配置區域AI與延遲監視器12的單元配置區域AD之間，設置了緩衝區域（配置了虛設單元的區域）AB。
另外，於緩衝區域AB，以包圍延遲監視器12的方式配置了保護環GR1。在本例中，保護環GR1，係由保護環GR11、GR12所構成。
參照圖12，保護環GR11，係由對P型井PW1的表面摻雜P型雜質所形成之P型擴散層PX1所構成。在該P型的保護環GR11上，配置了複數個接觸部，透過該等複數個接觸部供給了接地電壓VSS。另一方面，保護環GR12，係由對N型井NW1的表面摻雜N型雜質所形成之N型擴散層NX1所構成。於該N型的保護環GR12，配置了複數個接觸部，透過該等複數個接觸部供給了電源電壓VDD。
像這樣，藉由在內部電路10與延遲監視器12之間設置了保護環GR1，便可抑制噪訊從內部電路10傳播到延遲監視器12。藉此，延遲監視器12，便不會受到來自內部電路10的噪訊影響，即使在低電壓下也能確實地動作。
在本例中，係針對保護環GR1由保護環GR11、GR12所構成之態樣進行説明，惟並非僅限於此。保護環GR1，亦可僅由保護環GR11、GR12其中任一方所構成。
（半導體系統SYS1的第2配置例） 圖13，係表示設置於半導體系統SYS1的內部電路10、延遲監視器12以及保護環GR2的第2配置例的概略俯視圖。另外，圖14，係表示圖13所示之保護環GR2的B－B’剖面的概略剖面圖。
如圖13所示的，在緩衝區域AB上，以包圍延遲監視器12的方式配置了保護環GR2。
參照圖14，保護環GR2，係由對N型井的表面摻雜N型雜質所形成之N型擴散層NX1所構成。於該N型的保護環GR2，配置了複數個接觸部，透過該等複數個接觸部供給了電源電壓VDD。
另外，在N型井NW1的下層，以覆蓋保護環GR2所包圍之區域的方式形成了DeepN型井NW2。參照圖14，被N型井NW1與DeepN型井NW2所包圍之P型井PW1與其以外的P型井PW2電性分離。
像這樣，藉由在內部電路10與延遲監視器12之間設置保護環GR2，同時用DeepN型井NW2將形成於保護環GR2的內側區域的P型井PW1與形成於保護環GR2的外側區域的P型井PW2電性分離，便可更進一步抑制噪訊從內部電路10傳播到延遲監視器12。藉此，延遲監視器12，便不會受到來自內部電路10的噪訊影響，即使在低電壓下仍可確實地動作。
（半導體系統SYS1的信號配線的第1配線例） 圖15，係表示設置於半導體系統SYS1的內部電路10、延遲監視器12以及其信號配線的第1配線例的圖式。
如圖15所示的，於內部電路10的單元配置區域AI，配置了內部電路10的信號配線WI；於延遲監視器12的單元配置區域AD，配置了延遲監視器12的信號配線WD。相對於此，於緩衝區域AB，並未配置信號配線WI、WD，僅配置了在內部電路10與延遲監視器12之間傳遞信號的一部分的信號配線WB。
像這樣，藉由在內部電路10與延遲監視器12之間設置並未配置信號配線WI、WD的緩衝區域AB，便可抑制串音噪訊從內部電路10的信號配線WI傳播到延遲監視器12的信號配線WD。藉此，延遲監視器12，便不會受到來自內部電路10的串音噪訊影響，即使在低電壓下仍可確實地動作。
（半導體系統SYS1的信號配線的第2配線例） 圖16，係表示設置於半導體系統SYS1的內部電路10、延遲監視器12以及其信號配線的第2配線例的圖式。
在圖16所示之構造中，在緩衝區域AB上，以包圍延遲監視器12之外周的方式，配置了固定於接地電壓VSS等的虛設配線WRG。然而，針對在內部電路10與延遲監視器12之間傳遞信號的信號配線WB的配線區域，並未配置虛設配線WRG。關於其他的構造，與圖15的構造相同，故省略其説明。
像這樣，藉由在緩衝區域AB上，以包圍延遲監視器12之外周的方式，配置固定於接地電壓VSS等地虛設配線WRG，便可更進一步抑制串音噪訊從內部電路10的信號配線WI傳播到延遲監視器12的信號配線WD。藉此，延遲監視器12，即使在低電壓下仍可更進一步確實地動作。
（延遲監視器12的具體例） 針對延遲監視器12列舉具體的例子以更進一步詳細地説明。圖17，係表示振盪部121的具體例的方塊圖。
在圖17的例子中，振盪部121，具有4個環狀振盪器1211～1214。例如，環狀振盪器1211，係由用於內部電路10的3種閾值電壓的電晶體之中的最低閾值電壓LVT的電晶體所構成。環狀振盪器1212，係由中間閾值電壓SVT的電晶體所構成。環狀振盪器1213，係由最高閾值電壓HVT的電晶體所構成。環狀振盪器1214，以具有與環狀振盪器1211～1213的溫度相依性相反的溫度相依性的方式構成。另外，環狀振盪器1214，係以預料存在具有與環狀振盪器1211～1213的溫度相依性相反的溫度相依性的關鍵路徑的方式設置。
圖18，係表示在高溫最差條件下的各環狀振盪器1211～1214的動作速度與溫度的關係圖。圖19，係表示在低溫最差條件下的各環狀振盪器1211～1214的動作速度與溫度的關係圖。另外，環狀振盪器的動作速度係指動作頻率，動作速度越快，每既定期間的振動次數（計算值）越大，動作速度越慢，每既定期間的振動次數（計算值）越小。
在圖18所示之高溫最差條件下，環狀振盪器1211～1213的動作速度，伴隨溫度的上升變慢，伴隨溫度的下降變快。然而，作為例外，具有與其相反的溫度相依性的環狀振盪器1214的動作速度，為相反情況。
因此，對應環狀振盪器1211～1213的振動次數所設定之用來決定閾值的調整，在動作速度最慢的高溫時（125℃）實行。相對於此，對應環狀振盪器1214的振動次數所設定之用來決定閾值的調整，在動作速度最慢的低溫時（－40℃）實行。
在圖19所示之低溫最差條件下，環狀振盪器1211～1213的動作速度，伴隨溫度的上升變快，伴隨溫度的下降變慢。然而，作為例外，具有與其相反的溫度相依性的環狀振盪器1214的動作速度，為相反情況。
因此，對應環狀振盪器1211～1213的振動次數所設定之用來決定閾值的調整，在動作速度最慢的低溫時（－40℃）實行。相對於此，對應環狀振盪器1214的振動次數所設定之用來決定閾值的調整，在動作速度最慢的高溫時（125℃）實行。
（環狀振盪器1211～1213的具體構造例） 圖20，係顯示出環狀振盪器1211a作為環狀振盪器1211的具體構造例的圖式。另外，環狀振盪器1211a，係由最低閾值電壓LVT的電晶體所構成。
如圖20所示的，環狀振盪器1211a，具有：5組NAND電路ND1～ND5以及NOR電路NR1～NR5、NAND電路ND0、緩衝器BF1。另外，NAND電路以及NOR電路的組數，不限於5組，可變更為任意的組數。
NAND電路ND1～ND5以及NOR電路NR1～NR5，交替地設置成環狀。NAND電路ND0，設置在由NAND電路ND1～ND5以及NOR電路NR1～NR5所形成之環上，由來自外部的賦能信號En控制其振盪的有無。緩衝器BF1，將環上的節點電壓輸出作為振盪信號ROUT。
在此，環狀振盪器1211a，為了抑制經過長時間而劣化所導致之精度誤差，採用非對稱構造。具體而言，係令各NOR電路NR1～NR5的驅動能力，比各NAND電路ND1～ND5的驅動能力更大例如9倍左右。另外，為了縮小在長時間劣化中具支配性的NBTI（Negative Bias Temperature Instability，負偏壓溫度不穩定性）劣化的影響，藉由增大PMOS電晶體的驅動能力，以縮小上升期間佔振盪信號1周期的比例。藉此，環狀振盪器1211a，便可抑制在長時間劣化中具支配性的NBTI劣化所導致之精度誤差的增大。
另外，HCI（Hot Carrier Injection，熱載子注入）劣化，在NMOS電晶體中容易發生，可能會引起振盪信號的下降期間的劣化。然而，在下降期間較長的NAND電路中，複數個NMOS電晶體係縱向堆疊，各NMOS電晶體的源極－汲極間電壓較小，故不易受到HCI劣化的影響。因此，環狀振盪器1211a，可抑制HCI劣化所導致之精度誤差的增大。
關於環狀振盪器1212、1213的構造，除了各自係由閾值電壓為SVT、HVT的電晶體所構成之外，與環狀振盪器1212a的態樣相同，故省略其説明。
（環狀振盪器1214的第1具體構造例） 圖21，係顯示出環狀振盪器1214a作為環狀振盪器1214的第1具體構造例的圖式。在圖21的例子中，係用具有高溫最差的溫度相依性的電晶體，實現具有相反的溫度相依性的環狀振盪器1214a。
如圖21所示的，環狀振盪器1214a，具有：5組NAND電路ND1～ND5以及NOR電路NR1～NR5、位準偏移器LS1、逆變器IV1、PMOS電晶體（以下簡稱為電晶體）MP1、緩衝器BF1。另外，NAND電路以及NOR電路的組數，不限於5組，可變更為任意的組數。
NAND電路ND1～ND5以及NOR電路NR1～NR5，交替地設置成環狀。位準偏移器LS1，設置在由NAND電路ND1～ND5以及NOR電路NR1～NR5所形成之環上，根據來自外部的賦能信號En控制位準偏移的有無（亦即振盪的有無）。逆變器IV1，輸出位準偏移器LS1的輸出的反轉信號。在圖21的例子中，位準偏移器LS1以及逆變器IV1，設置在NOR電路NR2與NAND電路ND3之間。電晶體MP1，在電源電壓VDD的線路與中間電壓VM的線路之間連接成二極體。NOR電路NR2，被中間電壓VM所驅動，取代被電源電壓VDD所驅動。緩衝器BF1，將環上的節點電壓輸出作為振盪信號ROUT。
在此，於高溫時，二極體的下降電壓Vf減小，中間電壓VM增大，故對NOR電路NR2的電流供給量增加。其結果，環狀振盪器1214a的振盪頻率便增加。相對於此，於低溫時，二極體的下降電壓Vf增大，中間電壓VM減小，故對NOR電路NR2的電流供給量減少。其結果，環狀振盪器1214a的振盪頻率便減少。亦即，環狀振盪器1214a，即使在高溫最差的條件下，仍可具有伴隨著溫度的降低而振盪頻率（每既定期間的振動次數）減少此等低溫最差的溫度相依性。
（環狀振盪器1214的第2具體構造例） 圖22，係顯示出環狀振盪器1214b作為環狀振盪器1214的第2具體構造例的圖式。在圖22的例子中，係用具有低溫最差的溫度相依性的電晶體，實現具有相反的溫度相依性的環狀振盪器1214b。
如圖22所示的，環狀振盪器1214b，具有：5組NAND電路ND1～ND5以及NOR電路NR1～NR5、NAND電路ND0、電阻元件R1、R2、緩衝器BF1。另外，NAND電路以及NOR電路的組數，不限於5組，可變更為任意的組數。
NAND電路ND1～ND5以及NOR電路NR1～NR5，交替地設置成環狀。NAND電路ND0，設置在由NAND電路ND1～ND5以及NOR電路NR1～NR5所形成之環上，根據來自外部的賦能信號En控制振盪的有無。電阻元件R1、R2亦設置在環上。緩衝器BF1，將環上的節點電壓輸出作為振盪信號ROUT。
在此，於高溫時，電阻元件R1、R2的信號傳播延遲變大，故環狀振盪器1214b的振盪頻率減少。相對於此，於低溫時，電阻元件R1、R2的信號傳播延遲變小，故環狀振盪器1214b的振盪頻率增加。亦即，環狀振盪器1214b，即使在低溫最差的條件下，仍可具有伴隨著溫度的上升而振盪頻率（每既定期間的振動次數）減少此等高溫最差的溫度相依性。
（環狀振盪器1214的第3具體構造例） 圖23，係顯示出環狀振盪器1214c作為環狀振盪器1214的第3具體構造例的圖式。
如圖23所示的，環狀振盪器1214c，具備：NAND電路ND1～ND5、PMOS電晶體MP11～MP15、電容元件C1～C5、電容元件Cs、電阻元件R11～R15，以及NMOS電晶體MN1。另外，NAND電路ND1～ND5的個數，不限於5個，可變更為任意的個數。然而，隨著NAND電路ND1～ND5的個數的變更，電晶體MP11～MP15的個數以及電容元件C1～C5的個數亦同樣有變更之必要。
NAND電路ND1～ND5，設置成環狀。NAND電路ND1，根據來自外部的賦能信號En控制振盪的有無。具體而言，NAND電路ND1，輸出賦能信號En與振盪信號ROUT的否定邏輯積。NAND電路ND2，以2個輸入端子接收NAND電路ND1的輸出並輸出否定邏輯積。亦即，NAND電路ND2，將NAND電路ND1的輸出邏輯反轉並輸出。同樣地，NAND電路ND3，將NAND電路ND2的輸出邏輯反轉並輸出。NAND電路ND4，將NAND電路ND3的輸出邏輯反轉並輸出。NAND電路ND5，將NAND電路ND4的輸出邏輯反轉，並輸出作為振盪信號ROUT。
電阻元件R11～R15以及電晶體MN1，設置成在電源電壓端子VDD與接地電壓端子VSS之間串聯。電晶體MN1，根據來自外部的賦能信號En控制導通（ON）、切斷（OFF）。在電阻元件R13、R14間的節點N1與接地電壓端子VSS之間，設置了用來令節點N1的電壓Vpg穩定的電容元件Cs。例如，當賦能信號En為L位準時，電晶體MN1為切斷（OFF），故電壓Vpg上升到電源電壓位準（H位準）。另一方面，當賦能信號En為H位準時，電晶體MN1為導通（ON），故電壓Vpg顯示出對應電阻元件R11～R15的電阻比的電壓值。
電容元件C1，設置在電源電壓端子VDD與電晶體MP11的源極之間。電晶體MP11的汲極，與NAND電路ND1的輸出端子連接。電晶體MP11，因應施加於閘極的電壓Vpg，導通電阻受到控制。電容元件C2，設置在電源電壓端子VDD與電晶體MP12的源極之間。電晶體MP12的汲極，與NAND電路ND2的輸出端子連接。電晶體MP12，因應施加於閘極的電壓Vpg，導通電阻受到控制。電容元件C3，設置在電源電壓端子VDD與電晶體MP13的源極之間。電晶體MP13的汲極，與NAND電路ND3的輸出端子連接。電晶體MP13，因應施加於閘極的電壓Vpg，導通電阻受到控制。電容元件C4，設置在電源電壓端子VDD與電晶體MP14的源極之間。電晶體MP14的汲極，與NAND電路ND4的輸出端子連接。電晶體MP14，因應施加於閘極的電壓Vpg，導通電阻受到控制。電容元件C5，設置在電源電壓端子VDD與電晶體MP15的源極之間。電晶體MP15的汲極，與NAND電路ND5的輸出端子連接。電晶體MP15，因應施加於閘極的電壓Vpg，導通電阻受到控制。
例如，當各電晶體具有低溫最差的溫度相依性時，NAND電路ND1～ND5的動作速度，會伴隨著溫度上升而變快。相對於此，由於電晶體MP11～MP15的導通電阻會伴隨著溫度上升而變小，故從NAND電路ND1～ND5的輸出端子觀察的電容元件C1～C5的電容值，係伴隨著溫度上升而變大。然後，從NAND電路ND1～ND5的輸出端子觀察的電容元件C1～C5的電容值越大，NAND電路ND1～ND5的動作速度便越慢。因此，藉由調整電容元件C1～C5的實際電容值，或電晶體MP11～MP15的導通電阻，便可自由地調整環狀振盪器1214c的振盪頻率的溫度相依性。
另外，例如，當各電晶體具有高溫最差的溫度相依性時，NAND電路ND1～ND5的動作速度，會伴隨著溫度上升而變慢。相對於此，由於電晶體MP11～MP15的導通電阻會伴隨著溫度上升而變大，故從NAND電路ND1～ND5的輸出端子觀察的電容元件C1～C5的電容值，係伴隨著溫度上升而變小。然後，從NAND電路ND1～ND5的輸出端子觀察的電容元件C1～C5的電容值越小，NAND電路ND1～ND5的動作速度便越快。因此，藉由調整電容元件C1～C5的實際電容值或電晶體MP11～MP15的導通電阻，便可自由地調整環狀振盪器1214c的振盪頻率的溫度相依性。
（半導體系統SYS1的動作） 接著，針對半導體系統SYS1的動作進行説明。圖24，係表示半導體系統SYS1的起動動作的流程圖。
如圖24所示的，在半導體系統SYS1的起動動作中，首先，在電源電壓VDD起動之後（步驟S101），利用內部電路10內的CPU實行電壓監視器（VMON）11的自我診斷（步驟S102）。若診斷結果有問題（步驟S102的NO），便判定電壓監視器11發生故障（步驟S103），動作結束。若診斷結果無問題（步驟S102的YES），電壓監視器11便開始監視動作（步驟S104）。
之後，利用CPU實行時脈監視器（CLMON）19的自我診斷（步驟S105）。若診斷結果有問題（步驟S105的NO），便判定時脈監視器19發生故障（步驟S106），動作結束。若診斷結果無問題（步驟S105的YES），時脈監視器19便開始監視動作（步驟S107）。
之後，利用時脈監視器19，實行主振盪器17所生成之時脈信號CLK的頻率診斷（步驟S108）。當時脈信號CLK的頻率並非吾人所期望之頻率時（步驟S108的NO），便判定主振盪器17發生故障（步驟S109），動作結束。當時脈信號CLK的頻率為吾人所期望之頻率時（步驟S108的YES），亦即，當判定供給到延遲監視器（DMON）12的電源電壓VDD以及時脈信號CLK為正常時，便利用CPU實行延遲監視器（DMON）12的自我診斷（步驟S110）。
若延遲監視器12的自我診斷的結果有問題（步驟S110的NO），便判定延遲監視器12發生故障（步驟S111），動作結束。若延遲監視器12的自我診斷的結果無問題（步驟S110的YES），延遲監視器12便開始監視動作（步驟S112）。亦即，全部的監視器電路的監視動作開始。
藉此，CPU，將動作時脈，從內建振盪器iOCO的低速時脈信號，切換成將來自主振盪器17的時脈信號CLK倍增所生成之高速時脈信號（步驟S113）。藉此，半導體系統SYS1，便可實行包含各監視器電路的監視動作在內的通常動作。
（延遲監視器12的自我診斷方法的具體例） 圖25，係表示延遲監視器12的自我診斷方法的具體例的流程圖。如圖25所示的，在延遲監視器12的自我診斷中，實行計算檢查以及錯誤檢出檢查這2種檢查。
在計算檢查中，實行振盪部121的各環狀振盪器以及計算部122的各計算器的自我診斷。首先，令環狀振盪器的振盪開始（步驟S201），在經過了超過計算器的計算值的上限的振動次數之後，令振盪停止（步驟S202）。在此，當計算器的計算並未溢出時（步驟S203的NO），便判定環狀振盪器以及計算器其中任一個發生故障（步驟S204）。相對於此，當計算器的計算溢出時（步驟S203的YES），便判定環狀振盪器以及計算器均正常，並前進到接下來的錯誤檢出檢查。
在錯誤檢出檢查中，實行比較部123的各比較電路以及判定部124的各判定電路的自我診斷。首先，令環狀振盪器的振盪開始（步驟S205），在經過既定期間之後，令振盪停止（步驟S206）。之後，比較每既定期間的振動次數（計算器的計算值）與以刻意形成錯誤的方式設定的閾值TR，判定是否發生錯誤（步驟S207）。在此，當判定電路的判定結果並未顯示出錯誤時（步驟S207的NO），便判定比較電路以及判定電路其中任一個發生故障（步驟S208）。相對於此，當判定電路的判定結果顯示出錯誤時（步驟S207的YES），便判定比較電路以及判定電路均正常，延遲監視器12的自我診斷結束。
（各監視器電路的監測流程） 接著，針對各監視器電路的監測流程進行説明。圖26，係表示各監視器電路的監測流程的流程圖。
如圖26所示的，首先，當電壓監視器11以及延遲監視器12以外的監視器電路等檢出錯誤而錯誤旗標立起時（步驟S301的YES），VDD驅動區域1內的電路（內部電路10以及延遲監視器12等）便被重置（步驟S302）。在該錯誤旗標並未立起的情況下（步驟S301的NO），當電壓監視器11檢出錯誤而錯誤旗標立起時（步驟S303的YES），便利用電壓監視器11將VDD驅動區域1內的電路重置（步驟S304）。在電壓監視器11的錯誤旗標並未立起的情況下（步驟S303的NO），當延遲監視器12檢出錯誤而錯誤旗標立起時（步驟S305的YES），便利用延遲監視器12將VDD驅動區域1內的電路重置（步驟S306）。當延遲監視器12的錯誤旗標並未立起時（步驟S305的NO），由於無論哪一個錯誤旗標都並未立起，故半導體系統SYS1的通常動作繼續進行。
（時序圖） 接著，用圖27，說明半導體系統SYS1的動作的一例。圖27，係表示半導體系統SYS1的動作的一例的時序圖。
在圖27的例子中，首先，在電源電壓VDD起動之後（時刻t0），VDD驅動區域1的端子重置（Terminal reset）被解除（時刻t1），伴隨於此，VDD驅動區域1內部的重置（Internal reset）被解除（時刻t2）。藉此，設置於內部電路10的CPU與內建振盪器iOCO的低速時脈信號同步開始動作（時刻t2）。此時，主振盪器（Main OSC）17的振盪亦開始（時刻t2）。
之後，利用CPU實行電壓監視器（VMON）11的自我診斷（時刻t3）。電壓監視器11，在確認診斷結果並無問題之後，開始監視動作（時刻t4）。此時，雖圖中並未顯示，惟亦實行時脈監視器（CLMON）19的自我診斷，藉由使用自我診斷後的時脈監視器19，實行來自主振盪器17的時脈信號CLK的頻率診斷。
在確認供給到延遲監視器（DMON）12的電源電壓VDD以及時脈信號CLK正常之後，利用CPU實行延遲監視器12的自我診斷（時刻t5）。延遲監視器12，在確認診斷結果並無問題之後，開始監視動作（時刻t6）。亦即，全部的監視器電路的監視動作開始。
藉此，CPU，將動作時脈，從內建振盪器iOCO的低速時脈信號，切換成將來自主振盪器17的時脈信號CLK倍增所生成之高速時脈信號。另外，錯誤信號ERR亦被清除。亦即，半導體系統SYS1，開始實行包含各監視器電路的監視動作在內的通常動作。
在此，當因為電源電壓VDD的降低，而內部電路10中的關鍵路徑的信號傳播時間，在容許的最長傳播時間以上時（時刻t7），延遲監視器12便檢出錯誤並將重置信號DRST設為有效（L位準）（時刻t8）。因此，重置信號RST以及錯誤信號ERR亦變成有效（L位準）（時刻t8）。藉此，VDD驅動區域1內部的重置信號變成有效（L位準），故具備CPU的內部電路10以及延遲監視器12被初始化。然而，儲存於延遲監視器12的旗標儲存記錄器131的錯誤旗標仍被保持著。
然後，在經過一定期間之後，重置信號DRST解除（時刻t9），重置信號RST解除（時刻t10），還有，內部重置信號解除（時刻t11）。然後，CPU，再度與內建振盪器iOCO的低速時脈信號同步開始動作（時刻t11）。此時，主振盪器17的振盪亦開始（時刻t11）。在此，針對儲存了錯誤旗標的延遲監視器12，再度實行自我診斷。另外，此時，錯誤旗標被清除（時刻t12以後）。
在半導體系統SYS1中，該等動作重複。
（延遲監視器與關鍵路徑的關係） 圖28，係表示延遲監視器的檢出精度與監視對象電路的關鍵路徑的關係圖。參照圖28，內部電路10的最低動作電壓Vddmin＿c考慮到長時間劣化之部分而被抽出。對該最低動作電壓Vddmin＿c附加了餘裕的電壓，為相當於閾值TR的電壓。在此，如上所述的，延遲監視器12，以盡可能縮小經過長時間而劣化所導致之精度誤差的方式構成。因此，可令延遲監視器12的錯誤檢出時的電源電壓VDD，經常在電壓監視器11可檢出的電源電壓VDD的下限值以下。
另外，如圖29所示的，亦可使用根據過去的事例等所適當決定之最低動作電壓Vddmin＿c，取代藉由調整所抽出之最低動作電壓Vddmin＿c。
如以上所述的，在上述實施態樣1之半導體系統SYS1中，電壓監視器11，監視電源電壓VDD是否降低到內部電路10的最低動作保證電壓（亦即0.9V），同時延遲監視器12，在電壓監視器11的精度誤差範圍（亦即0.8V～0.9V）的電壓範圍內，仍會監視內部電路10中的關鍵路徑的信號傳播時間是否在容許範圍內。亦即，延遲監視器12，在電壓監視器11存在精度誤差的情況下，仍可以良好精度監視電源電壓VDD是否到達內部電路10的實際最低動作電壓。
藉此，便可不考慮電壓監視器11的精度誤差而以較小的電壓餘裕設計內部電路10。亦即，在本實施態樣中，內部電路10只要設計成電源電壓VDD在0.9V以上時至少會動作即可。其結果，內部電路10，便可因為設計限制的放寬，而令動作頻率提高。
另外，專利文獻2所揭示之構造，係用環狀振盪器測量傳播延遲時間以監視電源電壓。然而，在專利文獻2的構造中，會有因為電源電壓的降低而環狀振盪器本身變得無法動作的可能性存在。亦即，無法保證環狀振盪器本身的最低動作電壓。另外，環狀振盪器經過長時間而劣化會導致監視精度的誤差變大。相對於此，在上述實施態樣1、2之半導體系統SYS1中，具備環狀振盪器的延遲監視器12的最低動作電壓，被電壓監視器11所確保。另外，環狀振盪器，以抑制經過長時間而劣化所導致之精度誤差的方式構成。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於上述的實施態樣，在不超出其發明精神的範圍內可作出各種變更自不待言。
例如，延遲監視器12，不限於使用環狀振盪器的構造，可適當變更成使用延遲線等的構造。以下，簡單説明延遲監視器12的變化實施例。
（延遲監視器12的變化實施例） 圖30，係顯示出延遲監視器22作為延遲監視器12的變化實施例的圖式。圖30所示之延遲監視器22，相較於圖4所示之延遲監視器12，取代振盪部121而具有延遲電路部221，取代計算部122而具有時間數位轉換部222。
延遲電路部221，具有特性相異的n條延遲線2211～221n。在此，延遲監視器22，藉由監視從信號分別輸入特性相異的複數條延遲線2211～221n到信號輸出為止的時間（信號傳播時間），以監視內部電路10中的關鍵路徑的信號傳播時間是否在容許範圍內。
時間數位轉換部222，具有n個轉換電路2221～222n。轉換電路2221～222n，各自將延遲線2211～221n的信號傳播時間轉換成數位值。然後，比較部123，比較時間數位轉換部222的數位值與事前設定好的閾值。
關於延遲監視器22的其他構造，基本上與延遲監視器12的態樣相同，故省略其説明。
另外，例如，在上述實施態樣1之半導體裝置中，亦可設置成將半導體基板、半導體層、擴散層（擴散區域）等的導電型（p型或n型）反轉的構造。因此，當以n型以及p型其中一方的導電型為第1導電型，並以另一方的導電型為第2導電型時，可令第1導電型為p型，令第2導電型為n型，亦可相反地令第1導電型為n型，令第2導電型為p型。
上述實施態樣的一部分或全部，亦可記載成如以下附註所述者，惟並非僅限於以下之內容。
（附註1） 一種半導體系統，包含：監視對象電路；電壓監視器，其被與供給到該監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；延遲監視器，其被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；以及保護環，其以俯視包圍該延遲監視器之外周的方式設置。
（附註2） 如附註1所記載之半導體系統，其中，該保護環，具有第1保護環，其係由形成於P型井的表面且被施加了接地電壓的P型擴散層所形成。
（附註3） 如附註2所記載之半導體系統，其中，該保護環，更具有第2保護環，其係由形成於N型井的表面且被施加了該第1電源電壓的N型擴散層所形成。
（附註4） 如附註1所記載之半導體系統，其中，該保護環，具有第1保護環，其係由形成於N型井的表面且被施加了該第1電源電壓的N型擴散層所形成。
（附註5） 如附註4所記載之半導體系統，其中，更包含DeepN型井，其在該N型井的下層，以覆蓋被該第1保護環所包圍之區域的方式設置；被該N型井以及該DeepN型井所包圍之P型井，與其以外的P型井，電性分離。
（附註6） 一種半導體系統，其特徵為包含：監視對象電路；電壓監視器，其被與供給到該監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；以及延遲監視器，其被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；在俯視下，於該延遲監視器的單元配置區域與該監視對象電路的單元配置區域的界線區域，形成了配置虛設單元的緩衝區域。
（附註7） 如附註6所記載之半導體系統，其中，於該緩衝區域，配置了以俯視包圍該延遲監視器之外周的方式設置且被供給固定電位的虛設配線。
（附註8） 如附註6所記載之半導體系統，其中，該延遲監視器的信號配線，配置於該延遲監視器的單元配置區域；該監視對象電路的信號配線，配置於該監視對象電路的單元配置區域；於該緩衝區域，僅配置了實行該延遲監視器與該監視對象電路之間的信號的傳遞的信號配線。
（附註9） 一種半導體系統的製造方法，包含：形成監視對象電路的步驟；形成電壓監視器的步驟，該電壓監視器被與供給到該監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；形成延遲監視器的步驟，該延遲監視器被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；以及以俯視包圍該延遲監視器之外周的方式形成保護環的步驟。
（附註10） 如附註9所記載之半導體系統的製造方法，其中，在該形成保護環的步驟中，形成第1保護環，其係由形成於P型井的表面且被施加接地電壓的P型擴散層所形成。
（附註11） 如附註10所記載之半導體系統的製造方法，其中，在該形成保護環的步驟中，更形成第2保護環，其係由形成於N型井的表面且被施加該第1電源電壓的N型擴散層所形成。
（附註12） 如附註9所記載之半導體系統的製造方法，其中，在該形成保護環的步驟中，形成第1保護環，其係由形成於N型井的表面且被施加了該第1電源電壓的N型擴散層所形成。
（附註13） 如附註12所記載之半導體系統的製造方法，其中，更包含：在該N型井的下層形成以覆蓋被該第1保護環所包圍之區域的方式設置的DeepN型井，將被該N型井以及該DeepN型井所包圍之P型井與其以外的P型井電性分離的步驟。
（附註14） 一種半導體系統的製造方法，包含：形成監視對象電路的步驟；形成電壓監視器的步驟，該電壓監視器被與供給到該監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；形成延遲監視器的步驟，該延遲監視器被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；以及在俯視下，於該延遲監視器的單元配置區域與該監視對象電路的單元配置區域的界線區域，形成配置了虛設單元的緩衝區域的步驟。
（附註15） 如附註14所記載之半導體系統的製造方法，其中，於該緩衝區域，配置以俯視包圍該延遲監視器之外周的方式設置且被供給固定電位的虛設配線。
（附註16） 如附註14所記載之半導體系統的製造方法，其中，於該延遲監視器的單元配置區域配置該延遲監視器的信號配線；於該監視對象電路的單元配置區域配置該監視對象電路的信號配線；於該緩衝區域，僅配置實行該延遲監視器與該監視對象電路之間的信號的傳遞的信號配線。
（附註17） 一種半導體裝置，其特徵為包含：電壓監視器，其被與供給到監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；以及延遲監視器，其被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間；該延遲監視器，以構成該延遲監視器的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成該監視對象電路的複數個電晶體各自的導通電阻之中的最大的導通電阻更小的方式構成。
（附註18） 如附註17所記載之半導體裝置，其中，該延遲監視器，具備被該第1電源電壓所驅動之延遲資訊生成部，藉由監視該延遲資訊生成部所生成之延遲資訊，以監視該監視對象電路中的關鍵路徑的信號傳播時間。
（附註19） 如附註18所記載之半導體裝置，其中，該延遲資訊生成部，具有被第1電源電壓所驅動之第1環狀振盪器；該延遲監視器，更包含：第1計算器，其計算該第1環狀振盪器所輸出之振盪信號的每既定期間的振動次數；第1比較電路，其比較該第1計算器的計算值與第1閾值；第1判定電路，其根據該第1比較電路的比較結果，判定該監視對象電路中的關鍵路徑的信號傳播時間是否在容許範圍內。
（附註20） 如附註19所記載之半導體裝置，其中，該第1判定電路，在該第1計算器的計算值比該第1閾值更高時，判定該監視對象電路中的關鍵路徑的信號傳播時間在容許範圍內，並在該第1計算器的計算值在該第1閾值以下時，判定該監視對象電路中的關鍵路徑的信號傳播時間在容許範圍外。
（附註21） 如附註20所記載之半導體裝置，其中，該第1判定電路，在該第1計算器的計算值在該第1閾值以下的次數到達既定次數時，判定該監視對象電路中的關鍵路徑的信號傳播時間在容許範圍外。
（附註22） 如附註19所記載之半導體裝置，其中，該第1環狀振盪器，具有交替地設置成環狀的複數個NOR電路以及複數個NAND電路，該複數個NOR電路各自的驅動能力，比該複數個NAND電路各自的驅動能力更大。
（附註23） 如附註22所記載之半導體裝置，其中，該第1環狀振盪器，更包含：二極體，其設置在該複數個NOR電路以及該複數個NAND電路其中任一個電路的高電位側電壓端子與被供給該第1電源電壓的電源電壓端子之間；以及位準偏移器，其令該其中任一個電路的輸出信號的電壓範圍，移到該第1電源電壓以及接地電壓的範圍。
（附註24） 如附註22所記載之半導體裝置，其中，該第1環狀振盪器，更包含設置在該複數個NOR電路以及該複數個NAND電路所形成之環上的電阻元件。
（附註25） 如附註19所記載之半導體裝置，其中，該延遲資訊生成部，更包含第2環狀振盪器，其被該第1電源電壓所驅動，且溫度相依性與該第1環狀振盪器相異；該延遲監視器，更包含：第2計算器，其計算該第2環狀振盪器所輸出之振盪信號的每既定期間的振動次數；第2比較電路，其比較該第2計算器的計算值與第2閾值；以及第2判定電路，其根據該第2比較電路的比較結果，判定該監視對象電路中的關鍵路徑的信號傳播時間是否在容許範圍內。
（附註26） 如附註25所記載之半導體裝置，其中，該第2環狀振盪器，具有與該第1環狀振盪器相反的溫度相依性。
（附註27） 如附註18所記載之半導體裝置，其中，該延遲資訊生成部，被該第1電源電壓所驅動，並具有輸出對應輸入信號的輸出信號的第1信號傳播路徑；該延遲監視器，更包含：第1轉換電路，其將從輸入信號輸入該第1信號傳播路徑到輸出信號輸出為止的時間轉換成數位信號；第1比較電路，其比較該第1轉換電路的轉換結果與第1閾值；以及第1判定電路，其根據該第1比較電路的比較結果，判定該監視對象電路中的關鍵路徑的信號傳播時間是否在容許範圍內。
（附註28） 如附註17所記載之半導體裝置，其中，該延遲監視器，以在該電壓監視器判斷該第1電源電壓到達該監視對象電路的最低動作保證電壓的情況下仍會動作的方式構成。
（附註29） 一種半導體系統，包含：如附註17所記載之半導體裝置；以及該半導體裝置所監視之監視對象電路。
1 cycle‧‧‧1周期
1‧‧‧VDD驅動區域
2‧‧‧SVCC驅動區域
3‧‧‧VCC驅動區域
10‧‧‧內部電路（監視對象電路）
11‧‧‧電壓監視器
12‧‧‧延遲監視器
13‧‧‧AND電路
14‧‧‧重置控制電路
15‧‧‧頻率資訊儲存記錄器
16‧‧‧控制電路
17‧‧‧主振盪器
18‧‧‧快閃記憶體
19‧‧‧時脈監視器
22‧‧‧延遲監視器
50‧‧‧內部電路
51‧‧‧電壓監視器
111‧‧‧電壓比較器
112‧‧‧基準電壓生成部
113‧‧‧控制電路
114‧‧‧設定資訊儲存記錄器
115‧‧‧旗標儲存記錄器
121‧‧‧振盪部
122‧‧‧計算部
123‧‧‧比較部
124‧‧‧判定部
125‧‧‧AND電路
126‧‧‧設定資訊儲存記錄器
127‧‧‧閾值儲存記錄器
128、129‧‧‧閂鎖電路
130‧‧‧控制電路
131‧‧‧旗標儲存記錄器
221‧‧‧延遲電路部
222‧‧‧時間數位轉換部
1211～121n、1214a～1214c‧‧‧環狀振盪器
1221～122n‧‧‧計算器
1231～123n‧‧‧比較電路
1241～124n‧‧‧判定電路
2211～221n‧‧‧延遲線
2221～222n‧‧‧轉換電路
A-A、B-B‧‧‧剖面線
AB‧‧‧緩衝區域
AD‧‧‧延遲監視器的單元配置區域
AI‧‧‧內部電路的單元配置區域
BF1‧‧‧緩衝器
C1～C5‧‧‧電容元件
Clear‧‧‧清除
CLK‧‧‧時脈信號
CPU operation‧‧‧中央處理器運作
Cs‧‧‧電容元件
Ctrl reg‧‧‧設定資訊儲存記錄器
Diag‧‧‧診斷
DMON‧‧‧延遲監視器
DMON detection level‧‧‧延遲監視器偵測位準
DMON state‧‧‧延遲監視器狀態
dmon_flag‧‧‧延遲監視器旗標
DRST‧‧‧重置信號
En‧‧‧賦能信號
ERR‧‧‧錯誤信號
Error‧‧‧錯誤
Flag reg‧‧‧旗標儲存記錄器
GR1、GR2‧‧‧保護環
GR11、GR12‧‧‧保護環
HVT‧‧‧最高閾值電壓
Initial‧‧‧初始化
Internal reset‧‧‧內部重置
IV1‧‧‧逆變器
L／S‧‧‧位準偏移器
L1、L2‧‧‧閘極長度
Life time‧‧‧使用年限
LK‧‧‧鎖定信號
LS1‧‧‧位準偏移器 LVT‧‧‧最低閾值電壓
Main OSC‧‧‧主振盪器
MN1NMOS‧‧‧電晶體
MP11～MP15PMOS‧‧‧電晶體
MP1PMOS‧‧‧電晶體
N1‧‧‧節點
NAND、ND0、ND1～ND5‧‧‧NAND電路
NBTI stress‧‧‧負偏壓溫度不穩定性應力
NOR、NR1～NR5‧‧‧NOR電路
NW1‧‧‧N型井
NW2‧‧‧DeepN型井
NX1‧‧‧N型擴散層
OK‧‧‧正常
PW1、PW2‧‧‧P型井
PX1‧‧‧P型擴散層
R1、R2、R11～R15‧‧‧電阻元件
reg‧‧‧儲存記錄器
Reset‧‧‧重置
Reset hold‧‧‧重置保持
ROSC‧‧‧環狀振盪器
ROUT‧‧‧振盪信號
RST‧‧‧重置信號
Run‧‧‧運作
Run by iOCO‧‧‧運作根據內建振盪器
Run by PLL‧‧‧運作根據鎖相迴路
S101～S113、S201～S208、S301～S306‧‧‧步驟
Send‧‧‧傳送
Special‧‧‧例外
SVCC‧‧‧電源電壓
SVT‧‧‧中間閾值電壓
SYS1、SYS50‧‧‧半導體系統
t0～t12‧‧‧時刻
Terminal reset‧‧‧端子重置
Tf‧‧‧下降周期
Threshold data‧‧‧閾值資料
Tox1、Tox2‧‧‧閘極氧化膜
TR‧‧‧閾值
Tr‧‧‧上升周期
Trim reg‧‧‧閾值儲存記錄器
VDD‧‧‧電源電壓
Vddmin_c‧‧‧最低動作電壓
Vf‧‧‧下降電壓
VM‧‧‧中間電壓
Vmin‧‧‧最低動作電壓
VMON‧‧‧電壓監視器
VMON state‧‧‧電壓監視器狀態
vmon_flag‧‧‧電壓監視器旗標
Vpg‧‧‧電壓
VREF‧‧‧基準電壓
VRST‧‧‧重置信號
VSS‧‧‧接地電壓
Vth1、Vth2‧‧‧閾值電壓
W1、W2‧‧‧閘極寬度
WB‧‧‧內部電路以及延遲監視器間的信號配線
WD‧‧‧延遲監視器的信號配線
WI‧‧‧內部電路的信號配線
WRG‧‧‧配線
x、y、z‧‧‧方向
XTAL‧‧‧外部
[圖1] 係用來說明實施態樣1之半導體系統的概要內容的圖式。 [圖2] 係表示實施態樣1之半導體系統的構造例的方塊圖。 [圖3] 係表示設置於圖2所示之半導體系統的電壓監視器的構造例的方塊圖。 [圖4] 係表示設置於圖2所示之半導體系統的延遲監視器的構造例的方塊圖。 [圖5] 係內部電路以及延遲監視器的概略俯視圖。 [圖6] 係表示構成內部電路的電晶體以及構成延遲監視器的電晶體各自的第1構造例的概略俯視圖。 [圖7] 係表示構成內部電路的電晶體以及構成延遲監視器的電晶體各自的第2構造例的概略俯視圖。 [圖8] 係表示構成內部電路的電晶體以及構成延遲監視器的電晶體各自的第3構造例的概略俯視圖。 [圖9] 係表示構成內部電路的電晶體以及構成延遲監視器的電晶體各自的第4構造例的概略剖面圖。 [圖10] 係表示內部電路的各路徑的時序餘裕度以及延遲監視器的各路徑的時序餘裕度的圖式。 [圖11] 係表示內部電路、延遲監視器以及設置於其之間的保護環的第1配置例的概略俯視圖。 [圖12] 係表示圖11所示之保護環的A－A’剖面的概略剖面圖。 [圖13] 係表示內部電路、延遲監視器以及設置於其之間的保護環的第2配置例的概略俯視圖。 [圖14] 係表示圖13所示之保護環的B－B’剖面的概略剖面圖。 [圖15] 係表示內部電路、延遲監視器以及其信號配線的第1配線例的概略俯視圖。 [圖16] 係表示內部電路、延遲監視器以及其信號配線的第2配線例的概略俯視圖。 [圖17] 係表示設置於圖4所示之延遲監視器的振盪部的構造例的方塊圖。 [圖18] 係表示設置於圖17所示之振盪部的各環狀振盪器的在高溫最差條件下的溫度與動作速度的關係圖。 [圖19] 係表示設置於圖17所示之振盪部的各環狀振盪器的在低溫最差條件下的溫度與動作速度的關係圖。 [圖20] 係表示設置於圖17所示之振盪部的環狀振盪器的具體構造例的圖式。 [圖21] 係表示設置於圖17所示之振盪部的環狀振盪器的具體構造例的圖式。 [圖22] 係表示設置於圖17所示之振盪部的環狀振盪器的具體構造例的圖式。 [圖23] 係表示設置於圖17所示之振盪部的環狀振盪器的具體構造例的圖式。 [圖24] 係表示圖2所示之半導體系統的起動動作的流程圖。 [圖25] 係表示設置於圖2所示之半導體系統的延遲監視器的自我診斷方法的流程圖。 [圖26] 係表示設置於圖2所示之半導體系統的各監視器電路的監測流程的流程圖。 [圖27] 係表示圖2所示之半導體系統的動作的時序圖。 [圖28] 係表示延遲監視器的檢出精度與監視對象電路的關鍵路徑的關係圖。 [圖29] 係表示延遲監視器的檢出精度與監視對象電路的關鍵路徑的關係圖。 [圖30] 係表示圖4所示之延遲監視器的變化實施例的方塊圖。 [圖31] 係用來說明思及實施態樣之前所構想的半導體系統的概要內容的圖式。

Claims (20)

  1. 一種半導體裝置，包含： 電壓監視器，其係由與供給到監視對象電路的第1電源電壓相異的第2電源電壓所驅動，用以監視該第1電源電壓；以及 延遲監視器，其係由該第1電源電壓所驅動，用以監視該監視對象電路中的關鍵路徑的信號傳播時間； 該延遲監視器之構成方式為：構成該延遲監視器的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成該監視對象電路的複數個電晶體各自的導通電阻之中的最大的導通電阻更小。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該延遲監視器之構成方式為：構成該延遲監視器的該複數個電晶體各自的閾值電壓之中的最大的閾值電壓，比構成該監視對象電路的該複數個電晶體各自的閾值電壓之中的最大的閾值電壓更小。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該延遲監視器之構成方式為：構成該延遲監視器的該複數個電晶體各自的閘極電極的閘極長度之中的最長的閘極長度，比構成該監視對象電路的該複數個電晶體各自的閘極電極的閘極長度之中的最長的閘極長度更短。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該延遲監視器之構成方式為：構成該延遲監視器的該複數個電晶體各自的閘極電極的閘極寬度之中的最短的閘極寬度，比構成該監視對象電路的該複數個電晶體各自的閘極電極的閘極寬度之中的最短的閘極寬度更長。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該延遲監視器之構成方式為：構成該延遲監視器的該複數個電晶體各自的閘極氧化膜之中的最厚的閘極氧化膜，比構成該監視對象電路的該複數個電晶體各自的閘極氧化膜之中的最厚的閘極氧化膜更薄。
  6. 一種半導體系統，包含： 如申請專利範圍第1項所記載之半導體裝置；以及 該半導體裝置所監視之監視對象電路。
  7. 如申請專利範圍第6項之半導體系統，其中， 更包含保護環，其以俯視包圍該延遲監視器之外周的方式設置。
  8. 如申請專利範圍第7項之半導體系統，其中， 該保護環，包含第1保護環，該第1保護環係由形成於P型井的表面且被施加接地電壓的P型擴散層所構成。
  9. 如申請專利範圍第8項之半導體系統，其中， 該保護環，更包含第2保護環，該第2保護環係由形成於N型井的表面且被施加該第1電源電壓的N型擴散層所構成。
  10. 如申請專利範圍第7項之半導體系統，其中， 該保護環，包含第1保護環，該第1保護環係由形成於N型井的表面且被施加該第1電源電壓的N型擴散層所構成。
  11. 如申請專利範圍第10項之半導體系統，其中， 更包含DeepN型井，該DeepN型井在該N型井的下層，以覆蓋該第1保護環所包圍之區域的方式設置； 被該N型井以及該DeepN型井所包圍之P型井，與其以外的P型井，兩者在電性上分離。
  12. 如申請專利範圍第6項之半導體系統，其中， 在俯視下，於該延遲監視器的單元配置區域與該監視對象電路的單元配置區域之界線區域，形成了配置有虛設單元的緩衝區域。
  13. 如申請專利範圍第12項之半導體系統，其中， 於該緩衝區域，配置了以俯視包圍該延遲監視器之外周的方式設置且被供給固定電位的虛設配線。
  14. 如申請專利範圍第12項之半導體系統，其中， 該延遲監視器的信號配線，配置於該延遲監視器的單元配置區域； 該監視對象電路的信號配線，配置於該監視對象電路的單元配置區域； 於該緩衝區域，僅配置了實行該延遲監視器與該監視對象電路之間的信號之傳遞的信號配線。
  15. 一種半導體裝置的製造方法，包含： 形成電壓監視器的步驟，該電壓監視器被與供給到監視對象電路的第1電源電壓相異的第2電源電壓所驅動，並監視該第1電源電壓；以及 形成延遲監視器的步驟，該延遲監視器被該第1電源電壓所驅動，並監視該監視對象電路中的關鍵路徑的信號傳播時間； 在形成該延遲監視器的步驟中，令構成該延遲監視器的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成該監視對象電路的複數個電晶體各自的導通電阻之中的最大的導通電阻更小。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中， 在形成該延遲監視器的步驟中，令構成該延遲監視器的該複數個電晶體各自的閾值電壓之中的最大的閾值電壓，比構成該監視對象電路的該複數個電晶體各自的閾值電壓之中的最大的閾值電壓更小。
  17. 如申請專利範圍第15項之半導體裝置的製造方法，其中， 在形成該延遲監視器的步驟中，令構成該延遲監視器的該複數個電晶體各自的閘極電極的閘極長度之中的最長的閘極長度，比構成該監視對象電路的該複數個電晶體各自的閘極電極的閘極長度之中的最長的閘極長度更短。
  18. 如申請專利範圍第15項之半導體裝置的製造方法，其中， 在形成該延遲監視器的步驟中，令構成該延遲監視器的該複數個電晶體各自的閘極電極的閘極寬度之中的最短的閘極寬度，比構成該監視對象電路的該複數個電晶體各自的閘極電極的閘極寬度之中的最短的閘極寬度更長。
  19. 如申請專利範圍第15項之半導體裝置的製造方法，其中， 在形成該延遲監視器的步驟中，令構成該延遲監視器的該複數個電晶體各自的閘極氧化膜之中的最厚的閘極氧化膜，比構成該監視對象電路的該複數個電晶體各自的閘極氧化膜之中的最厚的閘極氧化膜更薄。
  20. 如申請專利範圍第15項之半導體裝置的製造方法，其中， 在形成該延遲監視器的步驟中，令該延遲監視器的各路徑的時序餘裕度，比該監視對象電路的各路徑的時序餘裕度更大。
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