KR102612419B1 - 반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법 Download PDF

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Abstract

감시 대상 회로의 최저 동작 전압을 고정밀도로 모니터하는 것이 가능한 반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법을 제공하는 것.
일 실시 형태에 의하면, 반도체 시스템 SYS1의 모니터부는, 감시 대상 회로인 내부 회로(10)에 공급되는 전원 전압 VDD와는 상이한 전원 전압 SVCC에 의하여 구동되어 전원 전압 VDD를 모니터하는 전압 모니터(11)와, 전원 전압 VDD에 의하여 구동되어 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터(12)를 구비하고, 지연 모니터(12)는, 지연 모니터(12)를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항이, 내부 회로(10)를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항보다도 작아지도록 구성되어 있다.

Description

반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SYSTEM, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법에 관한 것이며, 감시 대상 회로의 최저 동작 전압을 고정밀도로 모니터하는 데 적합한 반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법에 관한 것이다.
근년, 반도체 시스템에는, 전원 전압에 의하여 구동되는 내부 회로의 동작을 보증하기 위하여, 전원 전압이 내부 회로의 최저 동작 전압을 하회하고 있지는 않은지를 모니터하는 모니터 회로가 설치되어 있다.
예를 들어 특허문헌 1에는, 변동은 크지만 최저 동작 전압이 낮은 전원 전압 검출 회로와, 정밀도는 높지만 최저 동작 전압이 높은 전원 전압 검출 회로를 조합함으로써, 고정밀도로, 또한 낮은 전압에서도 오동작하지 않고 전원 전압을 검출하는 구성이 개시되어 있다.
그 외에 특허문헌 2에는, 링 오실레이터를 사용하여 전반 지연 시간을 계측함으로써 전원 전압을 감시하는 구성이 개시되어 있다.
일본 특허 공개 평6-296125호 공보 일본 특허 공개 평8-274607호 공보
전원 전압 검출 회로에 의한 전원 전압의 검출 정밀도는 경년 열화 등의 영향에 의하여 서서히 저하되는 것이 알려져 있다. 여기서, 특허문헌 1의 구성에서는 2종류의 전원 전압 검출 회로가 설치되어 있는 것에 불과하기 때문에, 경년 열화의 영향에 의하여 전원 전압의 검출 정밀도가 저하되어 버린다는 문제가 있었다. 그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터와, 상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 구비하고, 상기 지연 모니터는, 상기 지연 모니터를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항이, 상기 감시 대상 회로를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항보다도 작아지도록 구성되어 있다.
또 다른 실시 형태에 의하면, 반도체 장치의 제조 방법은, 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터를 형성하는 스텝과, 상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 형성하는 스텝을 구비하고, 상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항을, 상기 감시 대상 회로를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항보다도 작게 한다.
상기 일 실시 형태에 의하면, 감시 대상 회로의 최저 동작 전압을 고정밀도로 모니터하는 것이 가능한 반도체 장치, 반도체 시스템, 및 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 실시 형태 1에 따른 반도체 시스템의 개요를 설명하기 위한 도면이다.
도 2는 실시 형태 1에 따른 반도체 시스템의 구성예를 도시하는 블록도이다.
도 3은 도 2에 도시하는 반도체 시스템에 설치된 전압 모니터의 구성예를 도시하는 블록도이다.
도 4는 도 2에 도시하는 반도체 시스템에 설치된 지연 모니터의 구성예를 도시하는 블록도이다.
도 5는 내부 회로 및 지연 모니터의 개략 평면도이다.
도 6은 내부 회로를 구성하는 트랜지스터 및 지연 모니터를 구성하는 트랜지스터의 각각의 제1 구성예를 도시하는 개략 평면도이다.
도 7은 내부 회로를 구성하는 트랜지스터 및 지연 모니터를 구성하는 트랜지스터의 각각의 제2 구성예를 도시하는 개략 평면도이다.
도 8은 내부 회로를 구성하는 트랜지스터 및 지연 모니터를 구성하는 트랜지스터의 각각의 제3 구성예를 도시하는 개략 평면도이다.
도 9는 내부 회로를 구성하는 트랜지스터 및 지연 모니터를 구성하는 트랜지스터의 각각의 제4 구성예를 도시하는 개략 단면도이다.
도 10은 내부 회로의 각 패스의 타이밍 여유도 및 지연 모니터의 각 패스의 타이밍 여유도를 나타내는 도면이다.
도 11은 내부 회로, 지연 모니터, 및 그들 사이에 설치된 가드 링의 제1 배치예를 도시하는 개략 평면도이다.
도 12는 도 11에 도시하는 가드 링의 A-A' 단면을 도시하는 개략 단면도이다.
도 13은 내부 회로, 지연 모니터, 및 그들 사이에 설치된 가드 링의 제2 배치예를 도시하는 개략 평면도이다.
도 14는 도 13에 도시하는 가드 링의 B-B' 단면을 도시하는 개략 단면도이다.
도 15는 내부 회로, 지연 모니터, 및 그들의 신호 배선의 제1 배선예를 도시하는 개략 평면도이다.
도 16은 내부 회로, 지연 모니터, 및 그들의 신호 배선의 제2 배선예를 도시하는 개략 평면도이다.
도 17은 도 4에 도시하는 지연 모니터에 설치된 발진부의 구성예를 도시하는 블록도이다.
도 18은 도 17에 도시하는 발진부에 설치된 각 링 오실레이터의 고온 워스트 조건에서의 온도와 동작 속도의 관계를 나타내는 도면이다.
도 19는 도 17에 도시하는 발진부에 설치된 각 링 오실레이터의 저온 워스트 조건에서의 온도와 동작 속도의 관계를 나타내는 도면이다.
도 20은 도 17에 도시하는 발진부에 설치된 링 오실레이터의 구체적 구성예를 도시하는 도면이다.
도 21은 도 17에 도시하는 발진부에 설치된 링 오실레이터의 구체적 구성예를 도시하는 도면이다.
도 22는 도 17에 도시하는 발진부에 설치된 링 오실레이터의 구체적 구성예를 도시하는 도면이다.
도 23은 도 17에 도시하는 발진부에 설치된 링 오실레이터의 구체적 구성예를 도시하는 도면이다.
도 24는 도 2에 도시하는 반도체 시스템의 스타트업 동작을 도시하는 흐름도이다.
도 25는 도 2에 도시하는 반도체 시스템에 설치된 지연 모니터의 자기 진단 방법을 도시하는 흐름도이다.
도 26은 도 2에 도시하는 반도체 시스템에 설치된 각 모니터 회로에 의한 모니터링의 흐름을 도시하는 흐름도이다.
도 27은 도 2에 도시하는 반도체 시스템의 동작을 나타내는 타이밍 차트이다.
도 28은 지연 모니터의 검출 정밀도와 감시 대상 회로의 크리티컬 패스의 관계를 나타내는 도면이다.
도 29는 지연 모니터의 검출 정밀도와 감시 대상 회로의 크리티컬 패스의 관계를 나타내는 도면이다.
도 30은 도 4에 도시하는 지연 모니터의 변형예를 도시하는 블록도이다.
도 31은 실시 형태에 이르기 전의 구상에 따른 반도체 시스템의 개요를 설명하기 위한 도면이다.
설명의 명확화를 위하여, 이하의 기재 및 도면은 적절히 생략 및 간략화가 이루어져 있다. 또한 다양한 처리를 행하는 기능 블록으로서 도면에 기재되는 각 요소는, 하드웨어적으로는 CPU, 메모리, 그 외의 회로로 구성할 수 있고, 소프트웨어적으로는 메모리에 로드된 프로그램 등에 의하여 실현된다. 따라서 이들 기능 블록이 하드웨어만, 소프트웨어만, 또는 그들의 조합에 의하여 다양한 형태로 실현될 수 있음은 당업자에게는 이해되는 바이며, 어느 것에 한정되는 것은 아니다. 또한 각 도면에 있어서 동일한 요소에는 동일한 부호가 붙어 있으며, 필요에 따라 중복 설명은 생략되어 있다.
또한 상술한 프로그램은, 다양한 타입의 비일시적인 컴퓨터 가독 매체를 사용하여 저장되어 컴퓨터에 공급될 수 있다. 비일시적인 컴퓨터 가독 매체는, 다양한 타입의 실체가 있는 기록 매체를 포함한다. 비일시적인 컴퓨터 가독 매체의 예는 자기 기록 매체(예를 들어 플렉시블 디스크, 자기 테이프, 하드 디스크 드라이브), 광 자기 기록 매체(예를 들어 광 자기 디스크), CD-ROM(Read Only Memory), CD-R, CD-R/W, 반도체 메모리(예를 들어 마스크 ROM, PROM(Programmable ROM), EPROM(Erasable PROM), 플래시 ROM, RAM(Random Access Memory))를 포함한다. 또한 프로그램은, 다양한 타입의 일시적인 컴퓨터 가독 매체에 의하여 컴퓨터에 공급되어도 된다. 일시적인 컴퓨터 가독 매체의 예는 전기 신호, 광 신호 및 전자파를 포함한다. 일시적인 컴퓨터 가독 매체는, 전선 및 광 파이버 등의 유선 통신로, 또는 무선 통신로를 통하여 프로그램을 컴퓨터에 공급할 수 있다.
<발명자들에 의한 사전 검토>
실시 형태 1에 따른 반도체 시스템의 상세에 대하여 설명하기 전에, 본 발명자들이 사전 검토한 반도체 시스템 SYS50에 대하여 설명한다.
도 31은, 실시 형태에 이르기 전의 구상에 따른 반도체 시스템 SYS50의 개요를 설명하기 위한 도면이다. 도 31에 도시한 바와 같이 반도체 시스템 SYS50은 내부 회로(50)와 전압 모니터(51)를 구비한다.
내부 회로(50)는 전원 전압 VDD에 의하여 구동되며, 예를 들어 CPU 및 그 주변 회로 등을 갖는다. 또한 내부 회로(50)는, 전압 모니터(51)에 의하여 모니터되는 감시 대상 회로이다.
전압 모니터(51)는 전원 전압 VDD와는 상이한 전원 전압 SVCC에 의하여 구동되며, 전원 전압 VDD가 내부 회로(50)의 동작을 보증하는 전압 범위(동작 보증 전압 범위) 내에 들어가 있는지의 여부를 모니터한다.
여기서는, 내부 회로(50)의 동작 보증 전압 범위가 0.9V 내지 1.1V인 경우를 예로 들어 설명한다. 따라서 전압 모니터(51)는, 전원 전압 VDD가 0.9V 내지 1.1V의 전압 범위 내에 들어가 있는지의 여부를 모니터한다.
예를 들어 전압 모니터(51)는, 전원 전압 VDD가 내부 회로(50)의 최저 동작 보증 전압인 0.9V까지 저하되면, 내부 회로(50)가 정상 동작하지 않게 되기 전에 리셋 신호 VRST를 액티브로 하여 내부 회로(50)를 초기화한다.
여기서, 전압 모니터(51)에 의한 전원 전압 VDD의 검출 정밀도는 경년 열화 등의 영향에 의하여 서서히 저하되는 것이 알려져 있다. 예를 들어 전압 모니터(51)의 정밀도 오차가 0.1V인 경우, 전압 모니터(51)는, 전원 전압 VDD가 0.8V로 저하되기까지 내부 회로(50)를 초기화하지 않을 가능성이 있다.
그 때문에 내부 회로(50)는, 전원 전압 VDD가 0.8V를 나타내는 경우에도 동작하도록 설계될 필요가 있다. 달리 말하면 내부 회로(50)는, 큰 전압 마진을 부가하여 설계될 필요가 있다. 그 경우, 내부 회로(50)는 엄격한 설계 제약에 의하여 동작 주파수를 향상시킬 수 없다는 문제가 있었다.
그래서, 감시 대상 회로의 최저 동작 전압을 고정밀도로 모니터하는 것이 가능한 모니터 기능을 갖는 실시 형태 1에 따른 반도체 시스템 SYS1이 고안되었다. 그것에 의하여, 감시 대상 회로를 작은 전압 마진으로 설계하는 것이 가능해지며, 그 결과, 감시 대상 회로의 동작 주파수를 향상시키는 것이 가능해진다.
<실시 형태 1>
도 1은, 실시 형태 1에 따른 반도체 시스템 SYS1의 개요를 설명하기 위한 도면이다. 도 1에 도시한 바와 같이 반도체 시스템 SYS1은 내부 회로(10)와 전압 모니터(11)와 지연 모니터(12)와 AND 회로(13)를 구비한다.
내부 회로(10)는 전원 전압 VDD에 의하여 구동되며, 예를 들어 CPU 및 그 주변 회로 등을 갖는다. 또한 내부 회로(10)는, 전압 모니터(11) 및 지연 모니터(12)에 의하여 모니터되는 감시 대상 회로이다.
전압 모니터(11)는 전원 전압 VDD와는 상이한 전원 전압 SVCC에 의하여 구동되며, 내부 회로(10)의 동작이 보증되는 전압 범위(동작 보증 전압 범위) 내에 전원 전압 VDD가 들어가 있는지의 여부를 모니터한다.
본 실시 형태에서는, 내부 회로(10)의 동작 보증 전압 범위가 0.9V 내지 1.1V인 경우를 예로 들어 설명한다. 따라서 전압 모니터(11)는, 전원 전압 VDD가 0.9V 내지 1.1V의 전압 범위 내에 들어가 있는지의 여부를 모니터한다.
예를 들어 전압 모니터(11)는, 전원 전압 VDD가 내부 회로(10)의 최저 동작 보증 전압인 0.9V까지 저하되면, 내부 회로(10)가 정상 동작하지 않게 되기 전에 리셋 신호 VRST를 액티브로 한다.
지연 모니터(12)는 내부 회로(10)와 함께 전원 전압 VDD에 의하여 구동되며, 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간이 소정 시간 내에 들어 가 있는지의 여부를 모니터한다. 소정 시간이란, 예를 들어 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간으로서 허용되는 최장 전반 시간이다.
예를 들어 지연 모니터(12)는, 전원 전압 VDD의 저하에 수반하여 크리티컬 패스의 신호 전반 시간이 소정 시간 이상으로 되면, 내부 회로(10)가 정상 동작하지 않게 되는 동안에 리셋 신호 DRST를 액티브로 한다.
여기서, 전압 모니터(11)에 의한 전원 전압 VDD의 검출 정밀도는 경년 열화 등의 영향에 의하여 서서히 저하되는 것이 알려져 있다. 그 때문에, 예를 들어 전압 모니터(11)의 정밀도 오차가 0.1V인 경우, 전압 모니터(11)는, 전원 전압 VDD가 0.8V로 저하되기까지 내부 회로(10)를 초기화하지 않을 가능성이 있다.
그래서 지연 모니터(12)는, 전압 모니터(11)의 정밀도 오차를 고려하여, 전원 전압 VDD가 내부 회로(10)의 최저 동작 보증 전압인 0.9V를 하회하더라도 동작하도록 구성된다. 달리 말하면 지연 모니터(12)는, 정밀도 오차를 갖는 전압 모니터(11)에 의하여 전원 전압 VDD가 최저 동작 보증 전압인 0.9V에 도달했다고 판단된 경우에도 동작하도록 구성된다. 본 실시 형태에서는, 지연 모니터(12)는, 전원 전압 VDD가 0.8V를 나타내는 경우에도 동작하도록 구성되어 있다.
이와 같이 반도체 시스템 SYS1에서는, 전압 모니터(11)가, 전원 전압 VDD가 내부 회로(10)의 최저 동작 보증 전압인 0.9V로 저하되었는지의 여부를 모니터함과 함께, 지연 모니터(12)가, 전압 모니터(11)의 정밀도 오차 범위인 0.8V 내지 0.9V의 전압 범위에 있어서도, 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 모니터한다. 즉, 지연 모니터(12)는, 전압 모니터(11)에 정밀도 오차가 있는 경우에도, 전원 전압 VDD가 내부 회로(10)의 실제의 최저 동작 전압에 도달했는지의 여부를 고정밀도로 모니터할 수 있다.
그것에 의하여, 전압 모니터(11)의 정밀도 오차를 고려하지 않고 작은 전압 마진으로 내부 회로(10)의 설계를 행하는 것이 가능해진다. 즉, 본 실시 형태에서는, 내부 회로(10)는 전원 전압 VDD가 0.9V 이상인 경우에 적어도 동작하도록 설계되면 된다. 그 결과, 내부 회로(10)는 설계 제약의 완화에 의하여 동작 주파수를 향상시킬 수 있다.
(반도체 시스템 SYS1의 상세)
계속해서, 도 2 내지 도 4를 이용하여 반도체 시스템 SYS1의 상세에 대하여 설명한다.
도 2는, 반도체 시스템 SYS1의 구성예를 도시하는 블록도이다.
도 2에 도시한 바와 같이 반도체 시스템 SYS1은, 전원 전압 VDD에 의하여 구동되는 VDD 구동 영역(1)과, 전원 전압 SVCC에 의하여 구동되는 SVCC 구동 영역(2)과, 전원 전압 VCC에 의하여 구동되는 VCC 구동 영역(3)에 의하여 구성되어 있다. 또한 전원 전압 VDD, SVCC, VCC는 각각 상이한 전원으로부터 공급되고 있다.
본 실시 형태에서는, 반도체 시스템 SYS1이 하나의 칩 상에 설치된 경우를 예로 들어 설명하는데, 이에 한정되지 않는다. 반도체 시스템 SYS1은 복수의 칩 상에 분할되어 설치되어 있어도 된다.
VDD 구동 영역(1)에는 내부 회로(10), 지연 모니터(12), 주파수 정보 저장 레지스터(15), 제어 회로(16) 및 클럭 모니터(19)가 설치되어 있다. SVCC 구동 영역(2)에는 전압 모니터(11), AND 회로(13) 및 리셋 제어 회로(14)가 설치되어 있다. VCC 구동 영역(3)에는 메인 오실레이터(17) 및 플래시 메모리(18)가 설치되어 있다.
도 3은, 전압 모니터(11)의 구성예를 도시하는 블록도이다.
도 3을 참조하면, 전압 모니터(11)는 전압 비교기(111)와 기준 전압 생성부(112)와 제어 회로(113)와 설정 정보 저장 레지스터(114)와 플래그 저장 레지스터(115)를 갖는다.
설정 정보 저장 레지스터(114)에는, 전압 모니터(11)에 필요한 설정 정보가, 예를 들어 CPU로부터 부여되어 저장된다. 제어 회로(113)는, 설정 정보 저장 레지스터(114)에 저장된 설정 정보에 기초하여, 기준 전압 생성부(112)에 의하여 생성되는 기준 전압 VREF의 값이나 전압 비교기(111)의 비교 정밀도 등을 제어한다. 전압 비교기(111)는, 기준 전압 생성부(112)로부터의 기준 전압 VREF와, 전원 전압 VDD를 비교하고, 비교 결과에 따른 리셋 신호 VRST를 출력한다. 플래그 저장 레지스터(115)는, 리셋 신호 VRST가 액티브로 된 경우에 그 정보(에러 플래그)를 저장한다. 또한 플래그 저장 레지스터(115)에 저장된 정보는, 내부 회로(10)가 초기화된 경우에도 유지된다.
예를 들어 기준 전압 VREF는 0.9V로 설정된다. 그리고 전압 비교기(111)는, 전원 전압 VDD가 기준 전압 VREF보다 높은 경우, 리셋 신호 VRST를 인액티브로 유지하고, 전원 전압 VDD가 기준 전압 VREF 이하로 된 경우, 리셋 신호 VRST를 액티브로 한다.
도 4는, 지연 모니터(12)의 구성예를 도시하는 블록도이다.
도 4를 참조하면, 지연 모니터(12)는 발진부(121)와 카운트부(122)와 비교부(123)와 판정부(124)와 설정 정보 저장 레지스터(126)와 역치 저장 레지스터(127)와 래치 회로(128, 129)와 제어 회로(130)와 플래그 저장 레지스터(131)를 갖는다.
역치 저장 레지스터(127)에는, 플래시 메모리(18)로부터 판독된 소정의 역치 TR이 저장된다. 또한 플래시 메모리(18)에 저장되는 역치 TR의 결정 방법에 대해서는 후술한다. 설정 정보 저장 레지스터(126)에는, 지연 모니터(12)에 필요한 설정 정보가, 예를 들어 CPU로부터 부여되어 저장된다.
또한 지연 모니터(12)는, 전압 모니터(11)의 정밀도 오차를 고려하여, 전원 전압 VDD가 0.9V를 하회하더라도 동작할 필요가 있다. 그 때문에, 레지스터(126, 127)에 저장된 정보는, 예를 들어 설정 정보 저장 레지스터(126)로부터의 로크 신호 LK에 동기하여 각각 래치 회로(128, 129)에 래치된다. 그것에 의하여, 전원 전압 VDD의 저하에 의하여 레지스터(126, 127)에 의도치 않은 정보가 새로이 저장된 경우에도 그 영향을 받지 않도록 할 수 있다.
제어 회로(130)는, 래치 회로(128)에 의하여 래치된 설정 정보에 기초하여 발진부(121), 카운트부(122), 비교부(123) 및 판정부(124)를 제어한다. 구체적으로는 제어 회로(130)는, 발진부(121)를 구동시킬지의 여부, 카운트부(122)에 의한 카운트 기간, 비교부(123)에 의한 비교 정밀도, 판정부(124)에 의한 판정 기준 등을 제어한다.
발진부(121)는, 내부 회로(10)의 크리티컬 패스에 대응하는 n(n은 자연수)개의 패스를 포함하는 부(지연 정보 생성부)이다. 예를 들어 발진부(121)는, 내부 회로(10)에 사용되는 트랜지스터에 의하여 구성된 온도 의존성, 전압 의존성 및 프로세스 의존성이 상이한 n개의 링 오실레이터(1211 내지 121n)를 갖는다. 여기서, 지연 모니터(12)는, 특성이 상이한 복수의 링 오실레이터(1211 내지 121n)의 소정 기간당 발진 횟수(신호 전반 시간에 상당)를 모니터함으로써, 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 모니터하고 있다.
카운트부(122)는, 발진부(121)에 의한 소정 기간당 발진 횟수를 카운트한다. 구체적으로는, 카운트부(122)는 n개의 카운터(1221 내지 122n)를 갖는다. 카운터(1221 내지 122n)는 각각, 링 오실레이터(1211 내지 121n)에 의한 소정 기간당 발진 횟수를 카운트한다. 또한 전원 전압 VDD가 저하되면 링 오실레이터의 주파수가 저하되기 때문에 소정 기간당 발진 횟수는 감소한다.
비교부(123)는 카운트부(122)의 카운트값과 사전에 설정된 역치 TR을 비교한다. 구체적으로는, 비교부(123)는 n개의 비교 회로(1231 내지 123n)를 갖는다. 비교 회로(1231 내지 123n)는 각각, 카운터(1221 내지 122n)의 카운트값과, 그들에 대응하여 사전에 설정된 n개의 역치 TR을 비교한다.
판정부(124)는, 비교부(123)의 비교 결과에 따른 리셋 신호 DRST를 출력한다. 구체적으로는, 판정부(124)는 n개의 판정 회로(1241 내지 124n)와 AND 회로(125)를 갖는다. 판정 회로(1241 내지 124n)는 각각 비교 회로(1231 내지 123n)의 비교 결과에 따른 판정 결과를 출력한다.
예를 들어 판정 회로(1241 내지 124n)는 각각, 카운터(1221 내지 122n)의 카운트값이 그들에 대응하는 역치 TR보다 높은 경우, H 레벨의 판정 결과를 출력하고, 카운터(1221 내지 122n)의 카운트값이 그들에 대응하는 역치 TR 이하인 경우, L 레벨의 판정 결과를 출력한다. 또한 판정 회로(1241 내지 124n)는 각각, 카운트값이 역치 TR 이하로 된 횟수가 소정 횟수에 도달한 경우에 L 레벨의 판정 결과를 출력하도록 해도 된다.
AND 회로(125)는, 판정 회로(1241 내지 124n)의 각각의 판정 결과의 논리곱을 리셋 신호 DRST로서 출력한다. 예를 들어 AND 회로(125)는, 판정 회로(1241 내지 124n)가 모두 H 레벨인 경우에 리셋 신호 DRST를 인액티브(H 레벨)로 유지하고, 판정 회로(1241 내지 124n) 중 어느 하나라도 L 레벨로 된 경우에 리셋 신호 DRST를 액티브(L 레벨)로 한다.
플래그 저장 레지스터(131)는, 리셋 신호 DRST가 액티브로 된 경우에 그 정보(에러 플래그)를 저장한다. 또한 플래그 저장 레지스터(131)에 저장된 정보는, 내부 회로(10)가 초기화된 경우에도 유지된다.
도 2로 되돌아가 설명을 계속한다.
AND 회로(13)는, 전압 모니터(11)의 리셋 신호 VRST 및 지연 모니터(12)의 리셋 신호 DRST의 논리곱을 출력한다. 리셋 제어 회로(14)는, AND 회로(13)의 출력 신호에 따른 리셋 신호 RST를 출력한다. 리셋 신호 RST는, 액티브 시(L 레벨 시)에 VDD 구동 영역(1)의 회로를 초기화함과 함께, 에러 발생의 유무를 알리는 에러 신호 ERR로서 반도체 시스템 SYS1의 외부에 출력된다. 또한 리셋 제어 회로(14)는, 불요하다면 설치되어 있지 않아도 된다. 그 경우, AND 회로(13)의 출력이 리셋 신호 RST로서 이용된다.
주파수 정보 저장 레지스터(15)에는, 메인 오실레이터(17)에 설정되는 주파수의 정보가, 예를 들어 CPU로부터 부여되어 저장된다. 제어 회로(16)는, 주파수 정보 저장 레지스터(15)에 저장된 주파수 정보에 기초하여 메인 오실레이터(17)를 발진시킨다. 그것에 의하여, 메인 오실레이터(17)는, 제어 회로(16)에 의하여 지정된 주파수의 클럭 신호 CLK를 출력한다. 이 클럭 신호 CLK는 내부 회로(10), 지연 모니터(12) 및 클럭 모니터(19) 등에 공급된다.
클럭 모니터(19)는, 메인 오실레이터(17)로부터의 클럭 신호 CLK가 원하는 주파수를 갖고 있는지의 여부를 모니터한다. 클럭 모니터(19)에 의한 클럭 신호 CLK의 동작 확인 후, 및 지연 모니터(12)의 자기 진단 후, 예를 들어 CPU는 동작 클럭을, 내장 발진기 iOCO에 의한 저속 클럭 신호로부터, 메인 오실레이터(17)로부터의 클럭 신호 CLK를 PLL을 사용하여 체배함으로써 생성된 고속 클럭 신호로 전환한다.
또한 주파수 정보 저장 레지스터(15)에 저장된 주파수의 정보는, 지연 모니터(12)로부터 자기 진단 후에 출력되는 로크 신호 LK에 의하여 로크된다. 그것에 의하여, 전원 전압 VDD의 저하에 의하여 메인 오실레이터(17)가 의도치 않은 주파수로 발진하는 것을 방지할 수 있다.
(내부 회로(10) 및 지연 모니터(12)의 구조상의 차이)
계속해서, 감시 대상 회로인 내부 회로(10)와, 내부 회로(10)와 공통의 전원 전압 VDD에 의하여 구동되고 또한 내부 회로(10)보다도 저전압에서도 동작하는 지연 모니터(12)의 구조상의 차이에 대하여 설명한다.
도 5는, 내부 회로(10) 및 지연 모니터(12)의 개략 평면도이다. 도 5에 도시한 바와 같이, 반도체 시스템 SYS1의 셀 배치 영역 중, 대부분의 영역에 있어서 내부 회로(10)의 셀(달리 말하면 트랜지스터)이 배치되고, 그것에 둘러싸이도록 일부 영역에 지연 모니터(12)의 셀(달리 말하면 트랜지스터)이 배치되어 있다. 또한 내부 회로(10)의 셀 배치 영역 AI와 지연 모니터(12)의 셀 배치 영역 AD의 사이에는 완충 영역 AB가 형성되어 있다.
여기서, 지연 모니터(12)는, 감시 대상 회로인 내부 회로(10)를 구성하는 트랜지스터의 온 저항보다도 작은 온 저항의 트랜지스터에 의하여 구성되어 있다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)와 비교하여 전원 전압 VDD의 저하에 의한 속도 열화를 작게 할 수 있다. 이하, 구체적으로 설명한다.
(내부 회로(10) 및 지연 모니터(12)의 각각의 트랜지스터의 제1 구성예)
도 6은, 내부 회로(10)를 구성하는 각 트랜지스터 및 지연 모니터(12)를 구성하는 각 트랜지스터의 각각의 제1 구성예를 도시하는 개략 평면도이다. 도 6에 도시한 바와 같이 지연 모니터(12)는, 내부 회로(10)를 구성하는 트랜지스터의 역치 전압 Vth1보다도 작은 역치 전압 Vth2의 트랜지스터에 의하여 구성되어 있다.
보다 상세하게는, 역치 전압 이외의 조건이 동일한 경우에 있어서, 지연 모니터(12)를 구성하는 복수의 트랜지스터 중 가장 큰 역치 전압을 나타내는 트랜지스터의 역치 전압 Vth2가, 내부 회로(10)를 구성하는 복수의 트랜지스터 중 가장 큰 역치 전압을 나타내는 트랜지스터의 역치 전압 Vth1보다도 작아져 있다. 보다 바람직하게는, 지연 모니터(12)를 구성하는 복수의 트랜지스터의 역치 전압이 모두, 내부 회로(10)를 구성하는 복수의 트랜지스터의 역치 전압보다도 작아져 있다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)와 비교하여 전원 전압 VDD의 저하에 의한 속도 열화를 작게 할 수 있다.
또한 지연 모니터(12)가 존재하지 않는 경우에는, 내부 회로(10)는, 저전압 동작을 보증하기 위하여 역치 전압 Vth2 이하의 트랜지스터만에 의하여 구성될 필요가 있다. 그 때문에, 지연 모니터(12)가 존재하지 않는 경우에는 누설 전력이 증대되어 버린다.
(내부 회로(10) 및 지연 모니터(12)의 각각의 트랜지스터의 제2 구성예)
도 7은, 내부 회로(10)를 구성하는 각 트랜지스터 및 지연 모니터(12)를 구성하는 각 트랜지스터의 각각의 제2 구성예를 도시하는 개략 평면도이다. 도 7에 도시한 바와 같이 지연 모니터(12)는, 내부 회로(10)를 구성하는 트랜지스터의 게이트 길이 L1보다도 짧은 게이트 길이 L2의 트랜지스터에 의하여 구성되어 있다.
보다 상세하게는, 게이트 길이 이외의 조건이 동일한 경우에 있어서, 지연 모니터(12)를 구성하는 복수의 트랜지스터 중 가장 긴 게이트 길이를 나타내는 트랜지스터의 게이트 길이 L2가, 내부 회로(10)를 구성하는 복수의 트랜지스터 중 가장 긴 게이트 길이를 나타내는 트랜지스터의 게이트 길이 L1보다도 짧아져 있다. 보다 바람직하게는, 지연 모니터(12)를 구성하는 복수의 트랜지스터의 게이트 길이가 모두, 내부 회로(10)를 구성하는 복수의 트랜지스터의 게이트 길이보다도 짧아져 있다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)와 비교하여 전원 전압 VDD의 저하에 의한 속도 열화를 작게 할 수 있다.
또한 지연 모니터(12)가 존재하지 않는 경우에는, 내부 회로(10)는, 저전압 동작을 보증하기 위하여 게이트 길이 L2 이하의 트랜지스터만에 의하여 구성될 필요가 있다. 그 때문에, 지연 모니터(12)가 존재하지 않는 경우에는 누설 전력이 증대되어 버린다.
(내부 회로(10) 및 지연 모니터(12)의 각각의 트랜지스터의 제3 구성예)
도 8은, 내부 회로(10)를 구성하는 각 트랜지스터 및 지연 모니터(12)를 구성하는 각 트랜지스터의 각각의 제3 구성예를 도시하는 개략 평면도이다. 도 8에 도시한 바와 같이 지연 모니터(12)는, 내부 회로(10)를 구성하는 트랜지스터의 게이트 폭 W1보다도 긴 게이트 폭 W2의 트랜지스터에 의하여 구성되어 있다.
보다 상세하게는, 게이트 폭 이외의 조건이 동일한 경우에 있어서, 지연 모니터(12)를 구성하는 복수의 트랜지스터 중 가장 짧은 게이트 폭을 나타내는 트랜지스터의 게이트 폭 W2가, 내부 회로(10)를 구성하는 복수의 트랜지스터 중 가장 짧은 게이트 폭을 나타내는 트랜지스터의 게이트 폭 W1보다도 길어져 있다. 보다 바람직하게는, 지연 모니터(12)를 구성하는 복수의 트랜지스터의 게이트 폭이 모두, 내부 회로(10)를 구성하는 복수의 트랜지스터의 게이트 폭보다도 길어져 있다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)와 비교하여 전원 전압 VDD의 저하에 의한 속도 열화를 작게 할 수 있다.
또한 지연 모니터(12)가 존재하지 않는 경우에는, 내부 회로(10)는, 저전압 동작을 보증하기 위하여 게이트 폭 W2 이상의 트랜지스터만에 의하여 구성될 필요가 있다. 그 때문에, 지연 모니터(12)가 존재하지 않는 경우에는 누설 전력이 증대되거나 회로 규모가 증대되거나 해 버린다.
(내부 회로(10) 및 지연 모니터(12)의 각각의 트랜지스터의 제4 구성예)
도 9는, 내부 회로(10)를 구성하는 각 트랜지스터 및 지연 모니터(12)를 구성하는 각 트랜지스터의 각각의 제4 구성예를 도시하는 개략 단면도이다. 또한 도 9의 예에서는 NMOS 트랜지스터가 도시되어 있지만, PMOS 트랜지스터의 경우에도 마찬가지라고 할 수 있다. 도 9에 도시한 바와 같이 지연 모니터(12)는, 내부 회로(10)를 구성하는 트랜지스터의 게이트 산화막 Tox1보다도 얇은 게이트 산화막 Tox2의 트랜지스터에 의하여 구성되어 있다.
보다 상세하게는, 게이트 산화막 이외의 조건이 동일한 경우에 있어서, 지연 모니터(12)를 구성하는 복수의 트랜지스터의 각각의 게이트 산화막 중 가장 두꺼운 게이트 산화막을 나타내는 트랜지스터의 게이트 산화막 Tox2가, 내부 회로(10)를 구성하는 복수의 트랜지스터 중 가장 두꺼운 게이트 산화막 Tox1보다도 얇아져 있다. 보다 바람직하게는, 지연 모니터(12)를 구성하는 복수의 트랜지스터의 게이트 산화막이 모두, 내부 회로(10)를 구성하는 복수의 트랜지스터의 게이트 산화막보다도 얇아져 있다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)와 비교하여 전원 전압 VDD의 저하에 의한 속도 열화를 작게 할 수 있다.
또한 지연 모니터(12)가 존재하지 않는 경우에는, 내부 회로(10)는, 저전압 동작을 보증하기 위하여 게이트 산화막 Tox2 이하의 트랜지스터만에 의하여 구성될 필요가 있다. 그 때문에, 지연 모니터(12)가 존재하지 않는 경우에는 누설 전력이 증대되어 버린다.
(내부 회로(10) 및 지연 모니터(12)의 각각의 타이밍 여유도의 차이)
도 10은, 내부 회로(10)의 각 패스의 타이밍 여유도, 및 지연 모니터(12)의 각 패스의 타이밍 여유도를 나타내는 도면이다. 여기서 타이밍 여유도란, 예를 들어 각 패스에 규정된 셋업 타임 및 홀드 타임에 대한 여유도를 나타내고 있다.
도 10에 나타낸 바와 같이, 지연 모니터(12)의 각 패스의 타이밍 여유도는 내부 회로(10)의 각 패스의 타이밍 여유도보다도, 예를 들어 10% 정도 커지도록 설계되어 있다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)와 비교하여 전원 전압 VDD의 저하에 의한 속도 열화를 작게 할 수 있다.
또한 지연 모니터(12)가 존재하지 않는 경우에는, 내부 회로(10)는 저전압 동작을 보증하기 위하여, 트랜지스터의 사이즈를 크게 하거나 저역치 전압의 트랜지스터를 사용하거나 하여, 모든 패스의 타이밍 여유도를 크게 할 필요가 있다. 그 때문에, 지연 모니터(12)가 존재하지 않는 경우에는 누설 전력이 증대되거나 회로 규모가 증대되거나 해 버린다.
(지연 모니터(12)의 노이즈 대책)
계속해서, 지연 모니터(12)의 노이즈 대책에 대하여 설명한다. 이하에 기재한 바와 같이, 내부 회로(10)로부터 지연 모니터(12)로 전반하는 노이즈를 억제함으로써 지연 모니터(12)를 저전압에서도 확실히 동작시킬 수 있다. 이하, 구체적으로 설명한다.
(반도체 시스템 SYS1의 제1 배치예)
도 11은, 반도체 시스템 SYS1에 설치된 내부 회로(10), 지연 모니터(12) 및 가드 링 GR1의 제1 배치예를 도시하는 개략 평면도이다. 또한 도 12는, 도 11에 도시하는 가드 링 GR1의 A-A' 단면을 도시하는 개략 단면도이다.
도 11에 도시한 바와 같이, 반도체 시스템 SYS1의 셀 배치 영역에는, 대부분의 영역에 내부 회로(10)의 셀이 배치되고, 그것에 둘러싸이도록 일부 영역에 지연 모니터(12)의 셀이 배치되어 있다. 내부 회로(10)의 셀 배치 영역 AI와 지연 모니터(12)의 셀 배치 영역 AD 사이에는 완충 영역(더미 셀이 배치된 영역) AB가 형성되어 있다.
또한 완충 영역 AB에는, 지연 모니터(12)를 둘러싸도록 하여 가드 링 GR1이 배치되어 있다. 본 예에서는, 가드 링 GR1은 가드 링 GR11, GR12에 의하여 구성되어 있다.
도 12를 참조하면, 가드 링 GR11은, P 웰 PW1의 표면에 P형 불순물을 도핑함으로써 형성된 P형 확산층 PX1에 의하여 구성되어 있다. 이 P형의 가드 링 GR11 상에는 복수의 콘택트가 배치되어 있으며, 이들 복수의 콘택트를 통하여 접지 전압 VSS가 공급되고 있다. 한편, 가드 링 GR12는, N 웰 NW1의 표면에 N형 불순물을 도핑함으로써 형성된 N형 확산층 NX1에 의하여 구성되어 있다. 이 N형의 가드 링 GR12에는 복수의 콘택트가 배치되어 있으며, 이들 복수의 콘택트를 통하여 전원 전압 VDD가 공급되고 있다.
이와 같이, 내부 회로(10)와 지연 모니터(12) 사이에 가드 링 GR1을 설치함으로써 내부 회로(10)로부터 지연 모니터(12)로의 노이즈의 전반이 억제된다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)로부터의 노이즈의 영향을 받지 않고 저전압에서도 확실히 동작하는 것이 가능해진다.
본 예에서는, 가드 링 GR1이 가드 링 GR11, GR12에 의하여 구성된 경우에 대하여 설명했지만, 이에 한정되지 않는다. 가드 링 GR1은, 가드 링 GR11, GR12 중 어느 한쪽만에 의하여 구성되어 있어도 된다.
(반도체 시스템 SYS1의 제2 배치예)
도 13은, 반도체 시스템 SYS1에 설치된 내부 회로(10), 지연 모니터(12) 및 가드 링 GR2의 제2 배치예를 도시하는 개략 평면도이다. 또한 도 14는, 도 13에 도시하는 가드 링 GR2의 B-B' 단면을 도시하는 개략 단면도이다.
도 13에 도시한 바와 같이, 완충 영역 AB 상에는, 지연 모니터(12)를 둘러싸도록 하여 가드 링 GR2가 배치되어 있다.
도 14를 참조하면, 가드 링 GR2는, N 웰의 표면에 N형 불순물을 도핑함으로써 형성된 N형 확산층 NX1에 의하여 구성되어 있다. 이 N형의 가드 링 GR2에는 복수의 콘택트가 배치되어 있으며, 이들 복수의 콘택트를 통하여 전원 전압 VDD가 공급되고 있다.
또한 N 웰 NW1의 하층에 있어서, 가드 링 GR2에 둘러싸인 영역을 덮도록 하여 DeepN 웰 NW2가 형성되어 있다. 도 14를 참조하면, N 웰 NW1과 DeepN 웰 NW2에 의하여 둘러싸인 P 웰 PW1과, 그 이외의 P 웰 PW2가, 전기적으로 분리되어 있다.
이와 같이, 내부 회로(10)와 지연 모니터(12) 사이에 가드 링 GR2를 설치함과 함께, DeepN 웰 NW2를 사용하여, 가드 링 GR2의 내측 영역에 형성된 P 웰 PW1과 가드 링 GR2의 외측 영역에 형성된 P 웰 PW2를 전기적으로 분리함으로써, 내부 회로(10)로부터 지연 모니터(12)로의 노이즈의 전반이 더욱 억제된다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)로부터의 노이즈의 영향을 받지 않고 저전압에서도 확실히 동작하는 것이 가능해진다.
(반도체 시스템 SYS1의 신호 배선의 제1 배선예)
도 15는, 반도체 시스템 SYS1에 설치된 내부 회로(10), 지연 모니터(12), 및 그들의 신호 배선의 제1 배선예를 도시하는 도면이다.
도 15에 도시한 바와 같이, 내부 회로(10)의 셀 배치 영역 AI에는 내부 회로(10)의 신호 배선 WI가 배선되고, 지연 모니터(12)의 셀 배치 영역 AD에는 지연 모니터(12)의 신호 배선 WD가 배선되어 있다. 그에 비해, 완충 영역 AB에는 신호 배선 WI, WD는 배선되지 않으며, 내부 회로(10)와 지연 모니터(12) 사이의 신호의 수수를 행하는 일부의 신호 배선 WB만이 배선되어 있다.
이와 같이, 내부 회로(10)와 지연 모니터(12) 사이에 신호 배선 WI, WD가 배치되지 않는 완충 영역 AB를 형성함으로써 내부 회로(10)의 신호 배선 WI로부터 지연 모니터(12)의 신호 배선 WD로의 크로스 토크 노이즈의 전반이 억제된다. 그것에 의하여 지연 모니터(12)는, 내부 회로(10)로부터의 크로스 토크 노이즈의 영향을 받지 않고 저전압에서도 확실히 동작하는 것이 가능해진다.
(반도체 시스템 SYS1의 신호 배선의 제2 배선예)
도 16은, 반도체 시스템 SYS1에 설치된 내부 회로(10), 지연 모니터(12) 및 그들의 신호 배선의 제2 배선예를 도시하는 도면이다.
도 16에 도시하는 구성에서는, 완충 영역 AB 상에 지연 모니터(12)의 외주를 둘러싸도록 하여, 접지 전압 VSS 등에 고정된 더미 배선 WRG가 배선되어 있다. 단, 내부 회로(10)와 지연 모니터(12) 사이의 신호의 수수를 행하는 신호 배선 WB의 배선 영역에 대해서는, 더미 배선 WRG는 배선되지 않는다. 그 외의 구성에 대해서는 도 15의 구성과 마찬가지이기 때문에 그 설명을 생략한다.
이와 같이, 완충 영역 AB 상에 지연 모니터(12)의 외주를 둘러싸도록 하여, 접지 전압 VSS 등에 고정된 더미 배선 WRG를 배치함으로써, 내부 회로(10)의 신호 배선 WI로부터 지연 모니터(12)의 신호 배선 WD로의 크로스 토크 노이즈의 전반이 더욱 억제된다. 그것에 의하여 지연 모니터(12)는, 저전압에서도 더욱 확실히 동작하는 것이 가능해진다.
(지연 모니터(12)의 구체예)
지연 모니터(12)에 대하여, 구체예를 들어 더욱 상세히 설명한다.
도 17은, 발진부(121)의 구체예를 도시하는 블록도이다.
도 17의 예에서는, 발진부(121)가 4개의 링 오실레이터(1211 내지 1214)를 갖고 있다. 예를 들어 링 오실레이터(1211)는, 내부 회로(10)에 사용되는 3종류의 역치 전압의 트랜지스터 중 가장 낮은 역치 전압 LVT의 트랜지스터에 의하여 구성되어 있다. 링 오실레이터(1212)는, 중간의 역치 전압 SVT의 트랜지스터에 의하여 구성되어 있다. 링 오실레이터(1213)는, 가장 높은 역치 전압 HVT의 트랜지스터에 의하여 구성되어 있다. 링 오실레이터(1214)는, 링 오실레이터(1211 내지 1213)의 온도 의존성과는 반대의 온도 의존성을 갖도록 구성되어 있다. 또한 링 오실레이터(1214)는, 링 오실레이터(1211 내지 1213)의 온도 의존성과는 반대의 온도 의존성을 갖는 크리티컬 패스가 존재하는 것을 상정하여 설치되어 있다.
도 18은, 고온 워스트 조건에서의 각 링 오실레이터(1211 내지 1214)의 동작 속도와 온도의 관계를 나타내는 도면이다. 도 19는, 저온 워스트 조건에서의 각 링 오실레이터(1211 내지 1214)의 동작 속도와 온도의 관계를 나타내는 도면이다. 또한 링 오실레이터의 동작 속도란 동작 주파수를 말하며, 동작 속도가 빠를수록 소정 기간당 발진 횟수(카운트값)은 커지고 동작 속도가 느릴수록 소정 기간당 발진 횟수(카운트값)는 작아진다.
도 18에 나타내는 고온 워스트 조건에서는, 링 오실레이터(1211 내지 1213)의 동작 속도는 온도의 상승에 수반하여 느려지고 온도의 저하에 수반하여 빨라진다. 단, 예외로서, 그들과 반대의 온도 의존성을 갖는 링 오실레이터(1214)의 동작 속도는 그 반대로 된다.
그 때문에, 링 오실레이터(1211 내지 1213)의 발진 횟수에 대응하여 설정되는 역치 결정을 위한 트리밍은, 동작 속도가 가장 느려지는 고온 시(125℃)에 행해진다. 그에 비해, 링 오실레이터(1214)의 발진 횟수에 대응하여 설정되는 역치 결정을 위한 트리밍은, 동작 속도가 가장 느려지는 저온 시(-40℃)에 행해진다.
도 19에 나타내는 저온 워스트 조건에서는, 링 오실레이터(1211 내지 1213)의 동작 속도는 온도의 상승에 수반하여 빨라지고 온도의 저하에 수반하여 느려진다. 단, 예외로서, 그들과 반대의 온도 의존성을 갖는 링 오실레이터(1214)의 동작 속도는 그 반대로 된다.
그 때문에, 링 오실레이터(1211 내지 1213)의 발진 횟수에 대응하여 설정되는 역치 결정을 위한 트리밍은, 동작 속도가 가장 느려지는 저온 시(-40℃)에 행해진다. 그에 비해, 링 오실레이터(1214)의 발진 횟수에 대응하여 설정되는 역치 결정을 위한 트리밍은, 동작 속도가 가장 느려지는 고온 시(125℃)에 행해진다.
(링 오실레이터(1211 내지 1213)의 구체적 구성예)
도 20은, 링 오실레이터(1211)의 구체적 구성예를 링 오실레이터(1211a)로서 도시하는 도면이다. 또한 링 오실레이터(1211a)는, 가장 낮은 역치 전압 LVT의 트랜지스터에 의하여 구성되어 있다.
도 20에 도시한 바와 같이 링 오실레이터(1211a)는, 5조의 NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5와, NAND 회로 ND0과, 버퍼 BF1를 갖는다. 또한 NAND 회로 및 NOR 회로의 조 수는 5조에 한정되지 않으며, 임의의 조 수로 변경 가능하다.
NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5는 링 형상으로 교대로 설치되어 있다. NAND 회로 ND0은, NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5에 의하여 형성된 링 상에 설치되며, 외부로부터의 인에이블 신호 En에 의하여 발진의 유무를 제어한다. 버퍼 BF1은 링 상의 노드의 전압을 발진 신호 ROUT으로서 출력한다.
여기서, 링 오실레이터(1211a)는, 경년 열화에 의한 정밀도 오차를 억제하기 위하여 비대칭 구조를 채용하고 있다. 구체적으로는, 각 NOR 회로 NR1 내지 NR5의 드라이브 능력을 각 NAND 회로 ND1 내지 ND5의 드라이브 능력보다도, 예를 들어 9배 정도 크게 하고 있다. 또한 경년 열화에 있어서 지배적인 NBTI(Negative Bias Temperature Instability) 열화의 영향을 작게 하기 위하여, PMOS 트랜지스터의 드라이브 능력을 크게 함으로써, 발진 신호의 1주기에서 차지하는 상승 기간의 비율을 작게 하고 있다. 그것에 의하여 링 오실레이터(1211a)는, 경년 열화에 있어서 지배적인 NBTI 열화에 의한 정밀도 오차의 증대를 억제할 수 있다.
또한 HCI(Hot Carrier Injection) 열화는 NMOS 트랜지스터에 있어서 일어나기 쉬우며, 발진 신호의 하강 기간의 열화를 야기할 가능성이 있다. 그러나 하강 기간이 긴 NAND 회로에서는 복수의 NMOS 트랜지스터가 세로로 적층되어 있으며, 각 NMOS 트랜지스터의 소스-드레인 간 전압이 작기 때문에 HCI 열화의 영향을 받기 어렵다. 그 때문에 링 오실레이터(1211a)는, HCI 열화에 의한 정밀도 오차의 증대를 억제할 수 있다.
링 오실레이터(1212, 1213)의 구성에 대해서는, 각각 역치 전압 SVT, HVT의 트랜지스터에 의하여 구성되어 있는 것 이외에는 링 오실레이터(1212a)의 경우와 마찬가지이기 때문에 그 설명을 생략한다.
(링 오실레이터(1214)의 제1 구체적 구성예)
도 21은, 링 오실레이터(1214)의 제1 구체적 구성예를 링 오실레이터(1214a)로서 도시하는 도면이다. 도 21의 예에서는, 고온 워스트의 온도 의존성을 갖는 트랜지스터를 사용하여, 그 반대의 온도 의존성을 갖는 링 오실레이터(1214a)를 실현하고 있다.
도 21에 도시한 바와 같이 링 오실레이터(1214a)는, 5조의 NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5와, 레벨 시프터 LS1과, 인버터 IV1과, PMOS 트랜지스터(이하, 간단히 트랜지스터라 칭함) MP1과, 버퍼 BF1를 갖는다. 또한 NAND 회로 및 NOR 회로의 조 수는 5조에 한정되지 않으며, 임의의 조 수로 변경 가능하다.
NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5는 링 형상으로 교대로 설치되어 있다. 레벨 시프터 LS1은, NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5에 의하여 형성된 링 상에 설치되며, 외부로부터의 인에이블 신호 En에 의하여 레벨 시프트의 유무(즉, 발진의 유무)를 제어한다. 인버터 IV1은 레벨 시프터 LS1의 출력의 반전 신호를 출력한다. 도 21의 예에서는, 레벨 시프터 LS1 및 인버터 IV1은 NOR 회로 NR2와 NAND 회로 ND3 사이에 설치되어 있다. 트랜지스터 MP1은 전원 전압 VDD의 라인과 중간 전압 VM의 라인 사이에 다이오드 접속되어 있다. NOR 회로 NR2는 전원 전압 VDD 대신 중간 전압 VM에 의하여 구동되고 있다. 버퍼 BF1은 링 상의 노드의 전압을 발진 신호 ROUT으로서 출력한다.
여기서, 고온 시에는, 다이오드의 강하 전압 Vf가 작아지고 중간 전압 VM이 커지기 때문에 NOR 회로 NR2로의 전류 공급량이 증가한다. 그 결과, 링 오실레이터(1214a)의 발진 주파수는 증가한다. 그에 비해, 저온 시에는, 다이오드의 강하 전압 Vf가 커지고 중간 전압 VM이 작아지기 때문에 NOR 회로 NR2로의 전류 공급량이 감소한다. 그 결과, 링 오실레이터(1214a)의 발진 주파수는 감소한다. 즉, 링 오실레이터(1214a)는, 고온 워스트의 조건 하임에도 불구하고, 온도의 저하에 수반하여 발진 주파수(소정 기간당 발진 횟수)가 감소한다는 저온 워스트의 온도 의존성을 갖게 할 수 있다.
(링 오실레이터(1214)의 제2 구체적 구성예)
도 22는, 링 오실레이터(1214)의 제2 구체적 구성예를 링 오실레이터(1214b)로서 도시하는 도면이다. 도 22의 예에서는, 저온 워스트의 온도 의존성을 갖는 트랜지스터를 사용하여, 그 반대의 온도 의존성을 갖는 링 오실레이터(1214b)를 실현하고 있다.
도 22에 도시한 바와 같이 링 오실레이터(1214b)는, 5조의 NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5와, NAND 회로 ND0과, 저항 소자 R1, R2와, 버퍼 BF1를 갖는다. 또한 NAND 회로 및 NOR 회로의 조 수는 5조에 한정되지 않으며, 임의의 조 수로 변경 가능하다.
NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5는 링 형상으로 교대로 설치되어 있다. NAND 회로 ND0은, NAND 회로 ND1 내지 ND5 및 NOR 회로 NR1 내지 NR5에 의하여 형성된 링 상에 설치되며, 외부로부터의 인에이블 신호 En에 의하여 발진의 유무를 제어한다. 저항 소자 R1, R2도 링 상에 설치되어 있다. 버퍼 BF1은 링 상의 노드의 전압을 발진 신호 ROUT으로서 출력한다.
여기서, 고온 시에는, 저항 소자 R1, R2의 신호 전반 지연이 커지기 때문에 링 오실레이터(1214b)의 발진 주파수는 감소한다. 그에 비해, 저온 시에는, 저항 소자 R1, R2의 신호 전반 지연이 작아지기 때문에 링 오실레이터(1214b)의 발진 주파수는 증가한다. 즉, 링 오실레이터(1214b)는, 저온 워스트의 조건 하임에도 불구하고, 온도의 상승에 수반하여 발진 주파수(소정 기간당 발진 횟수)가 감소한다는 고온 워스트의 온도 의존성을 갖게 할 수 있다.
(링 오실레이터(1214)의 제3 구체적 구성예)
도 23은, 링 오실레이터(1214)의 제3 구체적 구성예를 링 오실레이터(1214c)로서 도시하는 도면이다.
도 23에 도시한 바와 같이 링 오실레이터(1214c)는, NAND 회로 ND1 내지 ND5와, PMOS 트랜지스터 MP11 내지 MP15와, 용량 소자 C1 내지 C5와, 용량 소자 Cs와, 저항 소자 R11 내지 R15와, NMOS 트랜지스터 MN1를 구비한다. 또한 NAND 회로 ND1 내지 ND5의 개수는 5개에 한정되지 않으며, 임의의 개수로 변경 가능하다. 단, NAND 회로 ND1 내지 ND5의 개수 변경에 따라 트랜지스터 MP11 내지 MP15의 개수 및 용량 소자 C1 내지 C5의 개수도 마찬가지로 변경할 필요가 있다.
NAND 회로 ND1 내지 ND5는 링 형상으로 설치되어 있다. NAND 회로 ND1은, 외부로부터의 인에이블 신호 En에 의하여 발진의 유무를 제어한다. 구체적으로는, NAND 회로 ND1은 인에이블 신호 En과 발진 신호 ROUT의 부정 논리곱을 출력한다. NAND 회로 ND2는 NAND 회로 ND1의 출력을 2개의 입력 단자에서 받아 부정 논리곱을 출력한다. 즉, NAND 회로 ND2는 NAND 회로 ND1의 출력을 논리 반전하여 출력한다. 마찬가지로, NAND 회로 ND3은 NAND 회로 ND2의 출력을 논리 반전하여 출력한다. NAND 회로 ND4는 NAND 회로 ND3의 출력을 논리 반전하여 출력한다. NAND 회로 ND5는 NAND 회로 ND4의 출력을 논리 반전하여 발진 신호 ROUT으로서 출력한다.
저항 소자 R11 내지 R15 및 트랜지스터 MN1은 전원 전압 단자 VDD와 접지 전압 단자 VSS 사이에 직렬로 설치되어 있다. 트랜지스터 MN1은 외부로부터의 인에이블 신호 En에 의하여 온오프 제어된다. 저항 소자 R13, R14 간의 노드 N1과, 접지 전압 단자 VSS 사이에는, 노드 N1의 전압 Vpg를 안정시키기 위한 용량 소자 Cs가 설치되어 있다. 예를 들어 인에이블 신호 En이 L 레벨인 경우, 트랜지스터 MN1이 오프되기 때문에 전압 Vpg는 전원 전압 수준(H 레벨)으로 상승한다. 한편, 인에이블 신호 En이 H 레벨인 경우, 트랜지스터 MN1이 온되기 때문에, 전압 Vpg는 저항 소자 R11 내지 R15의 저항비에 따른 전압값을 나타낸다.
용량 소자 C1은 전원 전압 단자 VDD와 트랜지스터 MP11의 소스 사이에 설치되어 있다. 트랜지스터 MP11의 드레인은 NAND 회로 ND1의 출력 단자에 접속되어 있다. 트랜지스터 MP11은, 게이트에 인가되는 전압 Vpg에 따라 온 저항이 제어된다. 용량 소자 C2는 전원 전압 단자 VDD와 트랜지스터 MP12의 소스 사이에 설치되어 있다. 트랜지스터 MP12의 드레인은 NAND 회로 ND2의 출력 단자에 접속되어 있다. 트랜지스터 MP12는, 게이트에 인가되는 전압 Vpg에 따라 온 저항이 제어된다. 용량 소자 C3은 전원 전압 단자 VDD와 트랜지스터 MP13의 소스 사이에 설치되어 있다. 트랜지스터 MP13의 드레인은 NAND 회로 ND3의 출력 단자에 접속되어 있다. 트랜지스터 MP13은, 게이트에 인가되는 전압 Vpg에 따라 온 저항이 제어된다. 용량 소자 C4는 전원 전압 단자 VDD와 트랜지스터 MP14의 소스 사이에 설치되어 있다. 트랜지스터 MP14의 드레인은 NAND 회로 ND4의 출력 단자에 접속되어 있다. 트랜지스터 MP14는, 게이트에 인가되는 전압 Vpg에 따라 온 저항이 제어된다. 용량 소자 C5는 전원 전압 단자 VDD와 트랜지스터 MP15의 소스 사이에 설치되어 있다. 트랜지스터 MP15의 드레인은 NAND 회로 ND5의 출력 단자에 접속되어 있다. 트랜지스터 MP15는, 게이트에 인가되는 전압 Vpg에 따라 온 저항이 제어된다.
예를 들어 각 트랜지스터가 저온 워스트의 온도 의존성을 갖는 경우, NAND 회로 ND1 내지 ND5의 동작 속도는 온도 상승에 수반하여 빨라진다. 그에 비해, NAND 회로 ND1 내지 ND5의 출력 단자로부터 보이는 용량 소자 C1 내지 C5의 용량값은, 트랜지스터 MP11 내지 MP15의 온 저항이 온도 상승에 수반하여 작아지기 때문에, 온도 상승에 수반하여 커진다. 그리고 NAND 회로 ND1 내지 ND5의 출력 단자로부터 보이는 용량 소자 C1 내지 C5의 용량값이 커질수록 NAND 회로 ND1 내지 ND5의 동작 속도는 느려진다. 따라서 용량 소자 C1 내지 C5의 실제의 용량값이나 트랜지스터 MP11 내지 MP15의 온 저항을 조정함으로써, 링 오실레이터(1214c)의 발진 주파수의 온도 의존성을 자유로이 조정하는 것이 가능해진다.
또한 예를 들어 각 트랜지스터가 고온 워스트의 온도 의존성을 갖는 경우, NAND 회로 ND1 내지 ND5의 동작 속도는 온도 상승에 수반하여 느려진다. 그에 비해, NAND 회로 ND1 내지 ND5의 출력 단자로부터 보이는 용량 소자 C1 내지 C5의 용량값은, 트랜지스터 MP11 내지 MP15의 온 저항이 온도 상승에 수반하여 커지기 때문에, 온도 상승에 수반하여 작아진다. 그리고 NAND 회로 ND1 내지 ND5의 출력 단자로부터 보이는 용량 소자 C1 내지 C5의 용량값이 작아질수록 NAND 회로 ND1 내지 ND5의 동작 속도는 빨라진다. 따라서 용량 소자 C1 내지 C5의 실제의 용량값이나 트랜지스터 MP11 내지 MP15의 온 저항을 조정함으로써, 링 오실레이터(1214c)의 발진 주파수의 온도 의존성을 자유로이 조정하는 것이 가능해진다.
(반도체 시스템 SYS1의 동작)
계속해서, 반도체 시스템 SYS1의 동작에 대하여 설명한다.
도 24는, 반도체 시스템 SYS1의 스타트업 동작을 도시하는 흐름도이다.
도 24에 도시한 바와 같이 반도체 시스템 SYS1의 스타트업 동작에서는,
먼저, 전원 전압 VDD의 기동 후(스텝 S101), 내부 회로(10) 내의 CPU에 의하여 전압 모니터(VMON)(11)의 자기 진단이 행해진다(스텝 S102). 진단 결과에 문제가 있으면(스텝 S102의 "아니오"), 전압 모니터(11)가 고장 나 있다고 판정되어(스텝 S103), 동작이 종료된다. 진단 결과에 문제가 없으면(스텝 S102의 "예"), 전압 모니터(11)는 모니터 동작을 개시한다(스텝 S104).
그 후, CPU에 의하여 클럭 모니터(CLMON)(19)의 자기 진단이 행해진다(스텝 S105). 진단 결과에 문제가 있으면(스텝 S105의 "아니오"), 클럭 모니터(19)가 고장 나 있다고 판정되어(스텝 S106), 동작이 종료된다. 진단 결과에 문제가 없으면(스텝 S105의 "예"), 클럭 모니터(19)는 모니터 동작을 개시한다(스텝 S107).
그 후, 클럭 모니터(19)에 의하여, 메인 오실레이터(17)에 의하여 생성된 클럭 신호 CLK의 주파수 진단이 행해진다(스텝 S108). 클럭 신호 CLK의 주파수가 원하는 주파수가 아닌 경우(스텝 S108의 "아니오"), 메인 오실레이터(17)가 고장 나 있다고 판정되어(스텝 S109), 동작이 종료된다. 클럭 신호 CLK의 주파수가 원하는 주파수인 경우(스텝 S108의 "예"), 즉, 지연 모니터(DMON)(12)에 공급되는 전원 전압 VDD 및 클럭 신호 CLK가 정상이라고 판정된 경우, CPU에 의하여 지연 모니터(DMON)(12)의 자기 진단이 행해진다(스텝 S110).
지연 모니터(12)의 자기 진단의 결과에 문제가 있으면(스텝 S110의 "아니오"), 지연 모니터(12)가 고장 나 있다고 판정되어(스텝 S111), 동작이 종료된다. 지연 모니터(12)의 자기 진단의 결과에 문제가 없으면(스텝 S110의 "예"), 지연 모니터(12)는 모니터 동작을 개시한다(스텝 S112). 즉, 모든 모니터 회로에 의한 모니터 동작이 개시된다.
그것에 의하여, CPU는 동작 클럭을, 내장 발진기 iOCO에 의한 저속 클럭 신호로부터, 메인 오실레이터(17)로부터의 클럭 신호 CLK를 체배함으로써 생성된 고속 클럭 신호로 전환한다(스텝 S113). 그것에 의하여 반도체 시스템 SYS1은, 각 모니터 회로에 의한 모니터 동작을 포함하는 통상 동작을 행하는 것이 가능해진다.
(지연 모니터(12)의 자기 진단 방법의 구체예)
도 25는, 지연 모니터(12)의 자기 진단 방법의 구체예를 도시하는 흐름도이다.
도 25에 도시한 바와 같이, 지연 모니터(12)의 자기 진단에서는, 카운트 체크 및 에러 검출 체크의 2개의 체크가 행해진다.
카운트 체크에서는, 발진부(121)의 각 링 오실레이터 및 카운트부(122)의 각 카운터의 자기 진단이 행해진다. 먼저, 링 오실레이터의 발진을 개시시키고(스텝 S201), 카운터의 카운트값의 상한을 초과하는 발진 횟수의 경과 후에 발진을 정지시킨다(스텝 S202). 여기서, 카운터에 의한 카운트가 오버플로하지 않은 경우(스텝 S203의 "아니오"), 링 오실레이터 및 카운터 중 어느 것이 고장 나 있다고 판정된다(스텝 S204). 그에 비해, 카운터에 의한 카운트가 오버플로한 경우(스텝 S203의 "예"), 링 오실레이터 및 카운터가 모두 정상이라고 판정되어 다음 에러 검출 체크로 나아간다.
에러 검출 체크에서는, 비교부(123)의 각 비교 회로 및 판정부(124)의 각 판정 회로의 자기 진단이 행해진다. 먼저, 링 오실레이터의 발진을 개시시키고(스텝 S205), 소정 기간 경과 후에 발진을 정지시킨다(스텝 S206). 그 후, 소정 기간당 발진 횟수(카운터에 의한 카운트값)와, 의도적으로 에러로 되도록 설정된 역치 TR을 비교하여, 에러가 발생할지의 여부를 판정한다(스텝 S207). 여기서, 판정 회로에 의한 판정 결과가 에러를 나타내지 않은 경우(스텝 S207의 "아니오"), 비교 회로 및 판정 회로 중 어느 것이 고장 나 있다고 판정된다(스텝 S208). 그에 비해, 판정 회로에 의한 판정 결과가 에러를 나타낸 경우(스텝 S207의 "예"), 비교 회로 및 판정 회로가 모두 정상이라고 판정되어 지연 모니터(12)의 자기 진단이 완료된다.
(각 모니터 회로에 의한 모니터링의 흐름)
계속해서, 각 모니터 회로에 의한 모니터링의 흐름에 대하여 설명한다.
도 26은, 각 모니터 회로에 의한 모니터링의 흐름을 도시하는 흐름도이다.
도 26에 도시한 바와 같이 먼저, 전압 모니터(11) 및 지연 모니터(12) 이외의 모니터 회로 등에 의하여 에러가 검출되어 에러 플래그가 세팅(설정)된 경우(스텝 S301의 "예"), VDD 구동 영역(1) 내의 회로(내부 회로(10) 및 지연 모니터(12) 등)가 리셋된다(스텝 S302). 이 에러 플래그가 세팅되어 있지 않은 경우에 있어서(스텝 S301의 "아니오"), 전압 모니터(11)에 의하여 에러가 검출되어 에러 플래그가 세팅된 경우(스텝 S303의 "예"), 전압 모니터(11)에 의하여 VDD 구동 영역(1) 내의 회로가 리셋된다(스텝 S304). 전압 모니터(11)에 의한 에러 플래그가 세팅되어 있지 않은 경우에 있어서(스텝 S303의 "아니오"), 지연 모니터(12)에 의하여 에러가 검출되어 에러 플래그가 세팅된 경우(스텝 S305의 "예"), 지연 모니터(12)에 의하여 VDD 구동 영역(1) 내의 회로가 리셋된다(스텝 S306). 지연 모니터(12)에 의한 에러 플래그가 세팅되어 있지 않은 경우(스텝 S305의 "아니오"), 어느 에러 플래그도 세팅되어 있지 않기 때문에 반도체 시스템 SYS1에 의한 통상 동작은 계속된다.
(타이밍 차트)
계속해서, 도 27을 이용하여 반도체 시스템 SYS1의 동작 일례를 설명한다.
도 27은, 반도체 시스템 SYS1의 동작의 일례를 나타내는 타이밍 차트이다.
도 27의 예에서는 먼저, 전원 전압 VDD가 기동하면(시각 t0), VDD 구동 영역(1)의 단자 리셋(Terminal reset)이 해제되고(시각 t1), 그에 수반하여 VDD 구동 영역(1) 내부의 리셋(Internal reset)이 해제된다(시각 t2). 그것에 의하여, 내부 회로(10)에 설치된 CPU는, 내장 발진기 iOCO에 의한 저속 클럭 신호에 동기하여 동작을 개시한다(시각 t2). 이때, 메인 오실레이터(Main OSC)(17)에 의한 발진도 개시된다(시각 t2).
그 후, CPU에 의하여 전압 모니터(VMON)(11)의 자기 진단이 행해진다(시각 t3). 전압 모니터(11)는, 진단 결과에 문제가 없다고 확인된 후, 모니터 동작을 개시한다(시각 t4). 이때, 도시되어 있지는 않지만, 클럭 모니터(CLMON)(19)의 자기 진단도 행해지며, 자기 진단 후의 클럭 모니터(19)를 사용함으로써 메인 오실레이터(17)로부터의 클럭 신호 CLK의 주파수 진단이 행해진다.
지연 모니터(DMON)(12)에 공급되는 전원 전압 VDD 및 클럭 신호 CLK가 정상이라고 확인된 후, CPU에 의하여 지연 모니터(12)의 자기 진단이 행해진다(시각 t5). 지연 모니터(12)는, 진단 결과에 문제가 없다고 확인된 후, 모니터 동작을 개시한다(시각 t6). 즉, 모든 모니터 회로에 의한 모니터 동작이 개시된다.
그것에 의하여, CPU는 동작 클럭을, 내장 발진기 iOCO에 의한 저속 클럭 신호로부터, 메인 오실레이터(17)로부터의 클럭 신호 CLK를 체배함으로써 생성된 고속 클럭 신호로 전환한다. 또한 에러 신호 ERR도 클리어된다. 즉, 반도체 시스템 SYS1은, 각 모니터 회로에 의한 모니터 동작을 포함하는 통상 동작을 개시한다.
여기서, 전원 전압 VDD의 저하에 의하여, 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간이, 허용되는 최장 전반 시간 이상으로 되면(시각 t7), 지연 모니터(12)는 에러를 검출하여 리셋 신호 DRST를 액티브(L 레벨)로 한다(시각 t8). 그 때문에, 리셋 신호 RST 및 에러 신호 ERR도 액티브(L 레벨)로 된다(시각 t8). 그것에 의하여, VDD 구동 영역(1) 내부의 리셋 신호가 액티브(L 레벨)로 되기 때문에, CPU를 구비한 내부 회로(10) 및 지연 모니터(12)가 초기화된다. 단, 지연 모니터(12)의 플래그 저장 레지스터(131)에 저장된 에러 플래그는 유지된다.
그 후, 일정 기간이 경과하면, 리셋 신호 DRST가 해제되고(시각 t9), 리셋 신호 RST가 해제되고(시각 t10), 또한 내부 리셋 신호가 해제된다(시각 t11). 그리고 다시 CPU는, 내장 발진기 iOCO에 의한 저속 클럭 신호에 동기하여 동작을 개시한다(시각 t11). 이때, 메인 오실레이터(17)에 의한 발진도 개시된다(시각 t11). 여기서, 에러 플래그가 저장되어 있는 지연 모니터(12)에 대해서만 다시 자기 진단이 행해진다. 또한 그때, 에러 플래그는 클리어된다(시각 t12 이후).
반도체 시스템 SYS1에서는 이와 같은 동작이 반복된다.
(지연 모니터와 크리티컬 패스의 관계)
도 28은, 지연 모니터의 검출 정밀도와 감시 대상 회로의 크리티컬 패스의 관계를 나타내는 도면이다. 도 28을 참조하면, 내부 회로(10)의 최저 동작 전압 Vddmin_c는 경년 열화 분을 고려하여 추출되어 있다. 이 최저 동작 전압 Vddmin_c에 마진을 부가한 것이 역치 TR 상당의 전압으로 된다. 여기서, 상술한 바와 같이 지연 모니터(12)는, 경년 열화에 의한 정밀도 오차가 가능한 한 작아지도록 구성되어 있다. 그 때문에, 지연 모니터(12)에 의한 에러 검출 시의 전원 전압 VDD를, 항시 전압 모니터(11)에 의하여 검출 가능한 전원 전압 VDD의 하한값 이하로 하는 것이 가능해진다.
또한 도 29에 나타낸 바와 같이, 트리밍에 의하여 최저 동작 전압 Vddmin_c를 추출하는 대신, 과거의 사례 등에 기초하여 적당히 결정된 최저 동작 전압 Vddmin_c가 이용되어도 된다.
이상과 같이, 상기 실시 형태 1에 따른 반도체 시스템 SYS1에서는, 전압 모니터(11)가, 전원 전압 VDD가 내부 회로(10)의 최저 동작 보증 전압인 0.9V로 저하되었는지의 여부를 모니터함과 함께, 지연 모니터(12)가, 전압 모니터(11)의 정밀도 오차 범위인 0.8V 내지 0.9V의 전압 범위에 있어서도, 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 모니터한다. 즉, 지연 모니터(12)는, 전압 모니터(11)에 정밀도 오차가 있는 경우에도, 전원 전압 VDD가 내부 회로(10)의 실제의 최저 동작 전압에 도달했는지의 여부를 고정밀도로 모니터할 수 있다.
그것에 의하여, 전압 모니터(11)의 정밀도 오차를 고려하지 않고 작은 전압 마진으로 내부 회로(10)의 설계를 행하는 것이 가능해진다. 즉, 본 실시 형태에서는, 내부 회로(10)는 전원 전압 VDD가 0.9V 이상인 경우에 적어도 동작하도록 설계되면 된다. 그 결과, 내부 회로(10)는 설계 제약의 완화에 의하여 동작 주파수를 향상시킬 수 있다.
또한 특허문헌 2에 개시된 구성은, 링 오실레이터를 사용하여 전반 지연 시간을 계측함으로써 전원 전압을 감시하고 있다. 그러나 특허문헌 2의 구성에서는, 전원 전압의 저하에 의하여 링 오실레이터 자체의 동작이 불능으로 될 가능성이 있다. 즉, 링 오실레이터 자체의 최저 동작 전압을 보증하지 못한다. 또한 링 오실레이터의 경년 열화에 의하여 모니터 정밀도의 오차가 커져 버린다. 그에 비해, 상기 실시 형태 1, 2에 따른 반도체 시스템 SYS1에서는, 링 오실레이터를 구비한 지연 모니터(12)의 최저 동작 전압은 전압 모니터(11)에 의하여 보증되어 있다. 또한 링 오실레이터는 경년 열화에 의한 정밀도 오차를 억제하도록 구성되어 있다.
이상, 본 발명자에 의하여 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능함은 물론이다.
예를 들어 지연 모니터(12)는, 링 오실레이터를 사용한 구성에 한정되지 않으며, 지연선 등을 이용한 구성으로 적절히 변경 가능하다. 이하, 지연 모니터(12)의 변형예를 간단히 설명한다.
(지연 모니터(12)의 변형예)
도 30은, 지연 모니터(12)의 변형예를 지연 모니터(22)로서 도시하는 도면이다.
도 30에 도시하는 지연 모니터(22)는, 도 4에 도시하는 지연 모니터(12)와 비교하여, 발진부(121) 대신 지연 회로부(221)를 갖고 카운트부(122) 대신 타임 디지털 변환부(222)를 갖는다.
지연 회로부(221)는, 특성이 상이한 n개의 지연선(2211 내지 221n)을 갖는다. 여기서, 지연 모니터(22)는, 특성이 상이한 복수의 지연선(2211 내지 221n)의 각각에 신호가 입력되고 나서 출력되기까지의 시간(신호 전반 시간)을 모니터함으로써, 내부 회로(10)에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 모니터하고 있다.
타임 디지털 변환부(222)는 n개의 변환 회로(2221 내지 222n)를 갖는다. 변환 회로(2221 내지 222n)는 각각 지연선(2211 내지 221n)의 신호 전반 시간을 디지털값으로 변환한다. 그리고 비교부(123)는 타임 디지털 변환부(222)의 디지털값과 사전에 설정된 역치를 비교한다.
지연 모니터(22)의 그 외의 구성에 대해서는 기본적으로는 지연 모니터(12)의 경우와 마찬가지이기 때문에 그 설명을 생략한다.
또한, 예를 들어 상기 실시 형태 1에 따른 반도체 장치에서는, 반도체 기판, 반도체층, 확산층(확산 영역) 등의 도전형(p형 또는 n형)을 반전시킨 구성으로 해도 된다. 그 때문에, n형 및 p형 중 한쪽 도전형을 제1 도전형이라 하고 다른 쪽 도전형을 제2 도전형이라 한 경우, 제1 도전형을 p형, 제2 도전형을 n형으로 할 수도 있고, 반대로 제1 도전형을 n형, 제2 도전형을 p형으로 할 수도 있다.
상기 실시 형태의 일부 또는 전부는 이하의 부기와 같이 기재될 수도 있지만, 이하에 한정되지는 않는다.
(부기 1)
감시 대상 회로와,
상기 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터와,
상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터와,
평면에서 보아 상기 지연 모니터의 외주를 둘러싸도록 설치된 가드 링
을 구비한, 반도체 시스템.
(부기 2)
상기 가드 링은, P 웰의 표면에 형성되고, 또한 접지 전압이 인가된, P형 확산층에 의하여 형성된 제1 가드 링을 갖는,
부기 (1)에 기재된 반도체 시스템.
(부기 3)
상기 가드 링은, N 웰의 표면에 형성되고, 또한 상기 제1 전원 전압이 인가된, N형 확산층에 의하여 형성된 제2 가드 링을 더 갖는,
부기 (2)에 기재된 반도체 시스템.
(부기 4)
상기 가드 링은, N 웰의 표면에 형성되고, 또한 상기 제1 전원 전압이 인가된, N형 확산층에 의하여 형성된 제1 가드 링을 갖는,
부기 (1)에 기재된 반도체 시스템.
(부기 5)
상기 N 웰의 하층에 있어서, 상기 제1 가드 링에 둘러싸인 영역을 덮도록 설치된 DeepN 웰을 더 구비하고,
상기 N 웰과 상기 DeepN 웰에 의하여 둘러싸인 P 웰과, 그 이외의 P 웰은, 전기적으로 분리되어 있는,
부기 (4)에 기재된 반도체 시스템.
(부기 6)
감시 대상 회로와,
상기 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터와,
상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 구비하고,
평면에서 보아, 상기 지연 모니터의 셀 배치 영역과 상기 감시 대상 회로의 셀 배치 영역의 경계 영역에, 더미 셀이 배치된 완충 영역이 형성되어 있는,
반도체 시스템.
(부기 7)
상기 완충 영역에는, 평면에서 보아 상기 지연 모니터의 외주를 둘러싸도록 설치되고, 또한 고정 전위가 공급된, 더미 배선이 배선되어 있는,
부기 (6)에 기재된 반도체 시스템.
(부기 8)
상기 지연 모니터의 신호 배선은 상기 지연 모니터의 셀 배치 영역에 배선되고,
상기 감시 대상 회로의 신호 배선은 상기 감시 대상 회로의 셀 배치 영역에 배선되고,
상기 완충 영역에는, 상기 지연 모니터와 상기 감시 대상 회로 사이의 신호의 수수를 행하는 신호 배선만이 배선되어 있는,
부기 (6)에 기재된 반도체 시스템.
(부기 9)
감시 대상 회로를 형성하는 스텝과,
상기 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터를 형성하는 스텝과,
상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 형성하는 스텝과,
평면에서 보아 상기 지연 모니터의 외주를 둘러싸도록 가드 링을 형성하는 스텝
을 구비한, 반도체 시스템의 제조 방법.
(부기 10)
상기 가드 링을 형성하는 스텝에서는, P 웰의 표면에 형성되고, 또한 접지 전압이 인가된, P형 확산층에 의하여 형성된 제1 가드 링을 형성하는,
부기 (9)에 기재된 반도체 시스템의 제조 방법.
(부기 11)
상기 가드 링을 형성하는 스텝에서는, N 웰의 표면에 형성되고, 또한 상기 제1 전원 전압이 인가된, N형 확산층에 의하여 형성된 제2 가드 링을 더 형성하는,
부기 (10)에 기재된 반도체 시스템의 제조 방법.
(부기 12)
상기 가드 링을 형성하는 스텝에서는, N 웰의 표면에 형성되고, 또한 상기 제1 전원 전압이 인가된, N형 확산층에 의하여 형성된 제1 가드 링을 형성하는,
부기 (9)에 기재된 반도체 시스템의 제조 방법.
(부기 13)
상기 N 웰의 하층에 있어서, 상기 제1 가드 링에 둘러싸인 영역을 덮도록 설치된 DeepN 웰을 형성함으로써, 상기 N 웰과 상기 DeepN 웰에 의하여 둘러싸인 P 웰과, 그 이외의 P 웰을, 전기적으로 분리하는 스텝
을 더 구비한,
부기 (12)에 기재된 반도체 시스템의 제조 방법.
(부기 14)
감시 대상 회로를 형성하는 스텝과,
상기 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터를 형성하는 스텝과,
상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 형성하는 스텝과,
평면에서 보아, 상기 지연 모니터의 셀 배치 영역과 상기 감시 대상 회로의 셀 배치 영역의 경계 영역에, 더미 셀이 배치된 완충 영역을 형성하는 스텝
을 구비한, 반도체 시스템의 제조 방법.
(부기 15)
상기 완충 영역에, 평면에서 보아 상기 지연 모니터의 외주를 둘러싸도록 설치되고, 또한 고정 전위가 공급된, 더미 배선을 배선하는,
부기 (14)에 기재된 반도체 시스템의 제조 방법.
(부기 16)
상기 지연 모니터의 셀 배치 영역에 상기 지연 모니터의 신호 배선을 배선하고,
상기 감시 대상 회로의 셀 배치 영역에 상기 감시 대상 회로의 신호 배선을 배선하고,
상기 완충 영역에, 상기 지연 모니터와 상기 감시 대상 회로 사이의 신호의 수수를 행하는 신호 배선만을 배선하는,
부기 (14)에 기재된 반도체 시스템의 제조 방법.
(부기 17)
감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터와,
상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 구비하고,
상기 지연 모니터는, 상기 지연 모니터를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항이, 상기 감시 대상 회로를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항보다도 작아지도록 구성되어 있는,
반도체 장치.
(부기 18)
상기 지연 모니터는,
상기 제1 전원 전압에 의하여 구동되는 지연 정보 생성부를 구비하고,
상기 지연 정보 생성부에 의하여 생성되는 지연 정보를 모니터함으로써 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는,
부기 (17)에 기재된 반도체 장치.
(부기 19)
상기 지연 정보 생성부는,
제1 전원 전압에 의하여 구동되는 제1 링 오실레이터를 갖고,
상기 지연 모니터는,
상기 제1 링 오실레이터로부터 출력되는 발진 신호의 소정 기간당 발진 횟수를 카운트하는 제1 카운터와,
상기 제1 카운터의 카운트값과 제1 역치를 비교하는 제1 비교 회로와,
상기 제1 비교 회로에 의한 비교 결과에 기초하여 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 판정하는 제1 판정 회로
를 더 구비한, 부기 (18)에 기재된 반도체 장치.
(부기 20)
상기 제1 판정 회로는, 상기 제1 카운터의 카운트값이 상기 제1 역치보다 높은 경우에는 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내라고 판정하고, 상기 제1 카운터의 카운트값이 상기 제1 역치 이하인 경우에는 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 외라고 판정하는,
부기 (19)에 기재된 반도체 장치.
(부기 21)
상기 제1 판정 회로는, 상기 제1 카운터의 카운트값이 상기 제1 역치 이하로 된 횟수가 소정 횟수에 도달한 경우에 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 외라고 판정하는,
부기 (20)에 기재된 반도체 장치.
(부기 22)
상기 제1 링 오실레이터는,
링 형상으로 교대로 설치된 복수의 NOR 회로 및 복수의 NAND 회로를 갖고,
상기 복수의 NOR 회로의 각각의 구동 능력이 상기 복수의 NAND 회로의 각각의 구동 능력보다 큰,
부기 (19)에 기재된 반도체 장치.
(부기 23)
상기 제1 링 오실레이터는,
상기 복수의 NOR 회로 및 상기 복수의 NAND 회로 중 어느 회로의 고전위측 전압 단자와 상기 제1 전원 전압이 공급되는 전원 전압 단자 사이에 설치된 다이오드와,
상기 어느 회로의 출력 신호의 전압 범위를 상기 제1 전원 전압 및 접지 전압의 범위까지 시프트시키는 레벨 시프터
를 더 구비한, 부기 (22)에 기재된 반도체 장치.
(부기 24)
상기 제1 링 오실레이터는,
상기 복수의 NOR 회로 및 상기 복수의 NAND 회로에 의하여 형성된 링 상에 설치된 저항 소자를 더 구비한, 부기 (22)에 기재된 반도체 장치.
(부기 25))
상기 지연 정보 생성부는,
상기 제1 전원 전압에 의하여 구동되고 상기 제1 링 오실레이터와는 온도 의존성이 상이한 제2 링 오실레이터를 더 갖고,
상기 지연 모니터는,
상기 제2 링 오실레이터로부터 출력되는 발진 신호의 소정 기간당 발진 횟수를 카운트하는 제2 카운터와,
상기 제2 카운터의 카운트값과 제2 역치를 비교하는 제2 비교 회로와,
상기 제2 비교 회로의 비교 결과에 기초하여 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 판정하는 제2 판정 회로
를 더 구비한, 부기 (19)에 기재된 반도체 장치.
(부기 26)
상기 제2 링 오실레이터는,
상기 제1 링 오실레이터와 반대의 온도 의존성을 갖는,
부기 (25)에 기재된 반도체 장치.
(부기 27)
상기 지연 정보 생성부는,
상기 제1 전원 전압에 의하여 구동되어 입력 신호에 따른 출력 신호를 출력하는 제1 신호 전반 경로를 갖고,
상기 지연 모니터는,
상기 제1 신호 전반 경로에 입력 신호가 입력되고 나서 출력 신호가 출력되기까지의 시간을 디지털 신호로 변환하는 제1 변환 회로와,
상기 제1 변환 회로에 의한 변환 결과와 제1 역치를 비교하는 제1 비교 회로와,
상기 제1 비교 회로에 의한 비교 결과에 기초하여 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간이 허용 범위 내인지의 여부를 판정하는 제1 판정 회로
를 더 구비한, 부기 (18)에 기재된 반도체 장치.
(부기 28)
상기 지연 모니터는, 상기 전압 모니터에 의하여 상기 제1 전원 전압이 상기 감시 대상 회로의 최저 동작 보증 전압에 도달했다고 판단된 경우에도 동작하도록 구성되어 있는,
부기 (17)에 기재된 반도체 장치.
(부기 29)
부기 (17)에 기재된 반도체 장치와,
상기 반도체 장치에 의하여 모니터되는 감시 대상 회로
를 구비한, 반도체 시스템.
1: VDD 구동 영역
2: SVCC 구동 영역
3: VCC 구동 영역
10: 내부 회로(감시 대상 회로)
11: 전압 모니터
12: 지연 모니터
13: AND 회로
14: 리셋 제어 회로
15: 주파수 정보 저장 레지스터
16: 제어 회로
17: 메인 오실레이터
18: 플래시 메모리
19: 클럭 모니터
111: 전압 비교기
112: 기준 전압 생성부
113: 제어 회로
114: 설정 정보 저장 레지스터
115: 플래그 저장 레지스터
121: 발진부
122: 카운트부
123: 비교부
124: 판정부
125: AND 회로
126: 설정 정보 저장 레지스터
127: 역치 저장 레지스터
128: 래치 회로
129: 래치 회로
130: 제어 회로
131: 플래그 저장 레지스터
1211 내지 121n: 링 오실레이터
1221 내지 122n: 카운터
1231 내지 123n: 비교 회로
1241 내지 124n: 판정 회로
221: 지연 회로부
222: 타임 디지털 변환부
2211 내지 221n: 지연선
2221 내지 222n: 변환 회로
AB: 완충 영역
AD: 지연 모니터의 셀 배치 영역
AI: 내부 회로의 셀 배치 영역
BF1: 버퍼
C1 내지 C5: 용량 소자
Cs: 용량 소자
GR1, GR2: 가드 링
GR11, GR12: 가드 링
IV1: 인버터
LS1: 레벨 시프터
MN1: NMOS 트랜지스터
MP1: PMOS 트랜지스터
MP11 내지 MP15: PMOS 트랜지스터
ND0: NAND 회로
ND1 내지 ND5: NAND 회로
NR1 내지 NR5: NOR 회로
NW1: N 웰
NW2: DeepN 웰
NX1: N형 확산층
PW1, PW2: P 웰
PX1: P형 확산층
R1, R2: 저항 소자
R11 내지 R15: 저항 소자
SYS1: 반도체 시스템
WI: 내부 회로의 신호 배선
WB: 내부 회로 및 지연 모니터 간의 신호 배선
WD: 지연 모니터의 신호 배선
WRG: 배선

Claims (20)

  1. 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터와,
    상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 구비하고,
    상기 지연 모니터는, 상기 지연 모니터를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항이, 상기 감시 대상 회로를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항보다도 작아지도록 구성되어 있고,
    상기 지연 모니터는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 역치 전압 중 가장 큰 역치 전압이, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 역치 전압 중 가장 큰 역치 전압보다도 작아지도록 구성되어 있는,
    반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 지연 모니터는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 길이 중 가장 긴 게이트 길이가, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 길이 중 가장 긴 게이트 길이보다도 짧아지도록 구성되어 있는,
    반도체 장치.
  4. 제1항에 있어서,
    상기 지연 모니터는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 폭 중 가장 짧은 게이트 폭이, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 폭 중 가장 짧은 게이트 폭보다도 길어지도록 구성되어 있는,
    반도체 장치.
  5. 제1항에 있어서,
    상기 지연 모니터는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 산화막 중 가장 두꺼운 게이트 산화막이, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 산화막 중 가장 두꺼운 게이트 산화막보다도 얇아지도록 구성되어 있는,
    반도체 장치.
  6. 제1항에 기재된 반도체 장치와,
    상기 반도체 장치에 의하여 모니터되는 감시 대상 회로
    를 구비한, 반도체 시스템.
  7. 제6항에 있어서,
    평면에서 보아 상기 지연 모니터의 외주를 둘러싸도록 설치된 가드 링을 더 구비한,
    반도체 시스템.
  8. 제7항에 있어서,
    상기 가드 링은, P 웰의 표면에 형성되고, 또한 접지 전압이 인가된, P형 확산층에 의하여 형성된 제1 가드 링을 갖는,
    반도체 시스템.
  9. 제8항에 있어서,
    상기 가드 링은, N 웰의 표면에 형성되고, 또한 상기 제1 전원 전압이 인가된, N형 확산층에 의하여 형성된 제2 가드 링을 더 갖는,
    반도체 시스템.
  10. 제7항에 있어서,
    상기 가드 링은, N 웰의 표면에 형성되고, 또한 상기 제1 전원 전압이 인가된, N형 확산층에 의하여 형성된 제1 가드 링을 갖는,
    반도체 시스템.
  11. 제10항에 있어서,
    상기 N 웰의 하층에 있어서, 상기 제1 가드 링에 둘러싸인 영역을 덮도록 설치된 DeepN 웰을 더 구비하고,
    상기 N 웰과 상기 DeepN 웰에 의하여 둘러싸인 P 웰과, 그 이외의 P 웰은, 전기적으로 분리되어 있는,
    반도체 시스템.
  12. 제6항에 있어서,
    평면에서 보아, 상기 지연 모니터의 셀 배치 영역과 상기 감시 대상 회로의 셀 배치 영역의 경계 영역에, 더미 셀이 배치된 완충 영역이 형성되어 있는,
    반도체 시스템.
  13. 제12항에 있어서,
    상기 완충 영역에는, 평면에서 보아 상기 지연 모니터의 외주를 둘러싸도록 설치되고, 또한 고정 전위가 공급된, 더미 배선이 배선되어 있는,
    반도체 시스템.
  14. 제12항에 있어서,
    상기 지연 모니터의 신호 배선은 상기 지연 모니터의 셀 배치 영역에 배선되고,
    상기 감시 대상 회로의 신호 배선은 상기 감시 대상 회로의 셀 배치 영역에 배선되고,
    상기 완충 영역에는, 상기 지연 모니터와 상기 감시 대상 회로 사이의 신호의 수수를 행하는 신호 배선만이 배선되어 있는,
    반도체 시스템.
  15. 감시 대상 회로에 공급되는 제1 전원 전압과는 상이한 제2 전원 전압에 의하여 구동되어 상기 제1 전원 전압을 모니터하는 전압 모니터를 형성하는 스텝과,
    상기 제1 전원 전압에 의하여 구동되어 상기 감시 대상 회로에 있어서의 크리티컬 패스의 신호 전반 시간을 모니터하는 지연 모니터를 형성하는 스텝
    을 구비하고,
    상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항을, 상기 감시 대상 회로를 구성하는 복수의 트랜지스터의 각각의 온 저항 중 가장 큰 온 저항보다도 작게 하고,
    상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 역치 전압 중 가장 큰 역치 전압을, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 역치 전압 중 가장 큰 역치 전압보다도 작게 하는,
    반도체 장치의 제조 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 길이 중 가장 긴 게이트 길이를, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 길이 중 가장 긴 게이트 길이보다도 짧게 하는,
    반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 폭 중 가장 짧은 게이트 폭을, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 전극의 게이트 폭 중 가장 짧은 게이트 폭보다도 길게 하는,
    반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 산화막 중 가장 두꺼운 게이트 산화막을, 상기 감시 대상 회로를 구성하는 상기 복수의 트랜지스터의 각각의 게이트 산화막 중 가장 두꺼운 게이트 산화막보다도 얇게 하는,
    반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 지연 모니터를 형성하는 스텝에서는, 상기 지연 모니터의 각 패스의 타이밍 여유도를 상기 감시 대상 회로의 각 패스의 타이밍 여유도보다도 커지도록 하는,
    반도체 장치의 제조 방법.
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