TW201916336A - 影像感測器和影像感測器製造方法 - Google Patents

影像感測器和影像感測器製造方法 Download PDF

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Abstract

本發明一些實施例揭露一種影像感測器。該影像感測器包含：一共同節點，其重度摻雜有一第一導電類型之摻雜物，該共同節點係在基板內且毗連該基板之前表面；及一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前表面；一互連結構，其中該基板之該前表面面向該互連結構；一分佈式布拉格(Bragg)反射器(DBR)，其介於該基板之該前表面與該互連結構之間；一第一接觸插塞，其穿過該DBR且使該共同節點耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。

Description

影像感測器和影像感測器製造方法
本發明實施例係有關影像感測器和影像感測器製造方法。
數位相機及光學成像裝置採用影像感測器。影像感測器將光學影像轉換至可表示為數位影像之數位資料。一影像感測器通常包含一像素感測器陣列，該等像素感測器係用於將一光學影像轉換成電訊號之單元裝置。像素感測器通常顯現為電荷耦合裝置(CCD)或互補式金屬氧化物半導體(CMOS)裝置。 崩潰光電二極體(APD)係與傳統CMOS裝置相容之固態裝置。當一反向偏壓p-n接面接收額外載子(諸如藉由入射輻射產生之載子)時，可觸發一崩潰程序。例如，為偵測具有低強度之輻射，p-n接面經加偏壓而高於其崩潰電壓，藉此容許一單光生載子觸發可偵測之一崩潰電流。在此模式中操作之影像感測器被稱為單光子崩潰二極體(SPAD)影像感測器，或蓋格(Geiger)模式崩潰光電二極體或G-APD。
本發明的一實施例係關於一種影像感測器，其包括：一基板，其具有一前表面及一後表面，其中該基板包含：一共同節點，其重度摻雜有一第一導電類型之摻雜物，該共同節點係在該基板內且毗連該基板之該前表面；及一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前表面；一互連結構，其中該基板之該前表面面向該互連結構；一分佈式布拉格反射器(DBR)，其介於該基板之該前表面與該互連結構之間；一第一接觸插塞，其穿過該DBR且使該共同節點耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。 本發明的一實施例係關於一種影像感測器，其包括：一基板，其具有一前側及一後側，其中該基板包含各具有以下各者之一第一像素及一第二像素：一第一共同節點及一第二共同節點，其等重度摻雜有一第一導電類型之摻雜物，該第一共同節點及該第二共同節點係在該基板內且毗連該基板之該前側；及一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前側，且該感測節點介於該第一共同節點與該第二共同節點之間；一互連結構，其中該基板之該前側面向該互連結構；一分佈式布拉格反射器(DBR)，其介於該基板之該前側與該互連結構之間，該DBR之至少一部分在該第一像素與該第二像素之間延伸至該基板中；一第一接觸插塞，其穿過該DBR且使該第一共同節點及該第二共同節點耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。 本發明的一實施例係關於一種影像感測器，其包括：一基板，其具有一前表面及一後表面；一光電二極體(PD)，其在該基板內且毗連該基板之該前表面；一浮動擴散區(FD)，其在該基板內且毗連該基板之該前表面；一閘極，其在該基板之該前表面處介於該PD與該FD之間；一互連結構，其中該基板之該前表面面向該互連結構；一分佈式布拉格反射器(DBR)，其介於該基板之該前表面與該互連結構之間；一第一接觸插塞，其穿過該DBR且使該閘極耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該FD耦合至該互連結構。
以下揭露內容提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。 此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式經定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。 儘管闡述本揭露之廣範疇之數值範圍及參數係近似值，但儘可能精確地報告在具體實例中闡述之數值。然而，任何數值固有地含有必然源自在各自測試量測中發現之標準偏差之某些誤差。又，如本文中使用，術語「約」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「約」意謂在由一般技術者考量時在平均值之一可接受標準誤差內。除了在操作/工作實例中之外，或除非另外明確指定，否則全部數值範圍、量、值及百分比(諸如針對材料數量、持續時間、溫度、操作條件、量之比率及本文中揭示之其類似者之數值範圍、量、值及百分比)應理解為在全部例項中由術語「約」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中闡述之數值參數係可視需要變動之近似值。至少，各數值參數應至少依據所報告有效數字之數目且藉由應用普通捨入技術而理解。可在本文中將範圍表達為自一個端點至另一端點或在兩個端點之間。除非另外指定，否則本文中揭示之全部範圍皆包含端點。 SPAD (單光子崩潰二極體)影像感測器可偵測具有非常低強度之入射輻射(例如，單光子)。SPAD影像感測器包含配置成一陣列之複數個SPAD胞元。SPAD胞元分別包含一p-n接面、一滅弧電路及一讀取電路。p-n接面在遠高於其崩潰電壓之一反向偏壓下操作。在操作期間，光生載子移動至p-n接面之一空乏區(即，一倍增區)且觸發一崩潰效應使得可偵測一訊號電流。使用滅弧電路來切斷崩潰效應且重設SPAD胞元。讀取電路接收且傳輸訊號電流。 一現有SPAD影像感測器經組態以包含一反射器。在不具有該反射器的情況下，光可朝向基板傳播且藉由該基板吸收(若SPAD影像感測器形成於一光吸收基板(諸如矽)上)。在該情況下，相當一部分光將損耗而非被充分使用。類似地，當藉由一發光二極體(LED)產生光時，該光通常將在所有方向上向外傳播。然而，在大多數情況中，期望沿著一非常特定方向引導光，在不具有任何類型之反射器的情況下，此將僅接收藉由該LED發射之總光之一小部分。又，若該LED形成於一光吸收基板(諸如矽)上，則朝向該基板傳播之光可藉由該基板吸收且大部分損耗而非僅沿著一非所要方向行進。 一現有金屬反射器可靠近矽基板放置於第一金屬下方，因此增加金屬污染之風險。本揭露提供一分佈式布拉格反射器(DBR)，其使用具有不同折射率之交替絕緣層來反射光。非導電DBR可在無該非導電DBR與接觸插塞之間的電短路之風險的情況下更靠近基板而放置。因此SPAD影像感測器之諧振效率及靈敏度將增加。 圖1係繪示根據本揭露之一第一實施例之包含接合在一起之一CMOS (互補式金屬氧化物半導體)晶片103及一成像晶片101之一SPAD影像感測器100之一剖面圖之一圖式。SPAD影像感測器100包含如圖1中為了闡釋性目的展示之像素101a至101b之一陣列。針對許多例項，SPAD影像感測器100可包含兩個以上像素。CMOS晶片103具有複數個主動裝置105。在一些實施例中，CMOS晶片103包含放置於一基板206上方之一互連結構212。在一些實施例中，互連結構212包含放置於一層間介電(ILD)層203內之複數個金屬層201。主動裝置105至少放置於基板206中。成像晶片101包含放置於CMOS晶片103之互連結構212與成像晶片101之一基板109之間之一互連結構124。互連結構124包含放置於一ILD層128內之複數個金屬層111。 像素101a及101b之各者包含放置於基板109內之一SPAD胞元。基板109包含面向互連結構124之一前表面100a及背朝互連結構124之一後表面100b。一介電層129介於基板109與互連結構124之間。一DBR 104介於介電質層129與基板109之間。該DBR 104由交替絕緣層構成。例如，該DBR可至少包含一對層，包含選自二氧化矽(SiO2 )、未摻雜多晶矽(poly)及氮化矽(Si3 N4 )之兩者之一第一層及一第二層。然而，此並非對本揭露之一限制。DBR 104可經組態以根據不同程序及設計考量而包含基於所需折射率之其他材料。特定言之，DBR 104較佳由二氧化矽(SiO2 )/未摻雜多晶矽(poly)對形成。在一些實施例中，DBR 104可由氮化矽(SiN或Si3 N4 )/未摻雜多晶矽(poly)對形成。在一些實施例中，DBR 104可由二氧化矽(SiO2 )/氮化矽(SiN或Si3 N4 )對形成。對數可在少至一對到多至十對之範圍中。儘管反射光之有效性隨著層對增加而變得更佳，但所獲得之邊際效應亦隨著層對增加而呈指數衰減。因而，根據一些實施例，對數可經組態為約兩對層至三對層。 如圖1中所繪示，展示構成DBR 104之兩對層，包含第一SiO2 層104a、第一未摻雜多晶矽層104b、第二SiO2 層104c、第二未摻雜多晶矽層104d。DBR 104不連續地形成於基板109之前表面100a與互連結構124之間。在圖1中，DBR 104並不與接觸插塞120及122之側壁實體接觸。在一些實施例中，DBR 104與接觸插塞122之側壁之間的一距離D1可大於約0.05 µm以進一步增加DBR 104與接觸插塞122之間的一邊限以便降低感測節點110之電短路及洩漏的風險。DBR 104與接觸插塞120之側壁之間的一距離D2可大於約0.05 µm以便降低共同節點116之電短路及洩漏的風險。 在一些實施例中，接觸插塞120及122係藉由圖案化介電質層129而製造之自對準接點(SAC)。在介電質層129與基板109之前表面100a之間，可視需要形成一接點蝕刻停止層(CESL) 130。CESL 130包含氮化矽基化合物(諸如SiN、SiON、SiCN或SiOCN)之一或多個層。如圖1中所展示，CESL 130係介於DBR 104與基板109之前表面100a之間。特定言之，CESL 130之面向基板109之一第一側與基板109之前表面100a實體接觸；且CESL 130之背朝基板109之前表面100a之一第二側與DBR 104之第一SiO2 層104a實體接觸。 基板109可包含摻雜有一第一導電類型(例如，p型)之摻雜物之一第一層114。第一導電類型之第一層114之一摻雜物濃度可處於約1e16/cm3 之一位準。基板109可進一步包含在像素101a及101b之各者中之一第二層102。第二層102可摻雜有一第二導電類型(例如，n型)之摻雜物，該第二導電類型與第一層114之導電類型相反。第二層102之一摻雜物濃度可處於約1e17/cm3 至約1e19/cm3 之一位準。第二層102介於第一層114與基板109之前表面100a之間。特定言之，第二層102緊鄰基板109之前表面100a。針對許多例項，像素101a之第二層102與像素101b之第二層102分離，且像素101a之第二層102不與像素101b之第二層102接觸。在一些實施例中，第二層102可被省略，即，被第一層114取代。 像素101a及101b之各者進一步包含重度摻雜有第二導電類型(例如，n型)之摻雜物之一感測節點110，該第二導電類型與第二層102之導電類型相同。感測節點110之一摻雜物濃度可重於第二層102之摻雜物濃度。在一些實施例中，感測節點110之摻雜物濃度對第二層102之摻雜物濃度之一比率可在自約10至約1000之一範圍中。在一實施例中，感測節點110之摻雜物濃度可處於約1e20/cm3 之一位準。感測節點110形成於基板109中且緊鄰基板109之前表面100a。特定言之，感測節點110形成於第二層102內且由第二層102包圍。換言之，感測節點110藉由第二層102與第一層114分離。透過接觸插塞122，感測節點110能夠經由互連結構124及ILD層203而耦合至CMOS晶片103之主動裝置105。在一些實施例中，主動裝置105可包含主動滅弧電路以停止SPAD胞元之崩潰效應及重設偏壓。主動裝置105亦可包含讀取電路及其他控制或邏輯電路。舉例而言，主動裝置105可包含具有一閘極結構202及源極/汲極區204之一電晶體裝置。感測節點110可透過一接觸插塞208耦合至電晶體之一源極/汲極區204。 像素101a及101b之各者可進一步包含摻雜有第一導電類型(例如，p型)之摻雜物之一第三層112，該第一導電類型與第一層114之導電類型相同。第三層112之一摻雜物濃度可重於第一層114之摻雜物濃度。在一些實施例中，第三層112之摻雜物濃度對第一層114之摻雜物濃度之一比率可在自約1至約100之一範圍中。在一實施例中，第三層112之摻雜物濃度可處於約1e17/cm3 之一位準。第三層112形成於第一層114中且緊鄰第二層102。特定言之，第三層112形成於第一層114內且由第一層114包圍。特定言之，第三層112藉由第二層102與感測節點110分離。 一共同節點116經形成於每兩個相鄰像素之間且毗連基板109之前表面100a。共同節點116可重度摻雜有與第一層114及第三層112之導電類型相同之第一導電類型(例如，p型)之摻雜物。共同節點116之一摻雜物濃度可重於第一層114及第三層112之摻雜物濃度。在一些實施例中，共同節點116之摻雜物濃度對第三層112之摻雜物濃度之一比率可在自約10至約1000之一範圍中。在一實施例中，共同節點116之摻雜物濃度可處於約5e18/cm3 之一位準。透過接觸插塞120，共同節點116能夠經由互連結構124及ILD層203耦合至CMOS 103之主動裝置105。在一實施例中，共同節點116及接觸插塞120之各者由鄰近SPAD胞元共用。 在一些實施例中，藉由一混合接合(包含一金屬間接合及一介電質間接合)將成像晶片101及CMOS晶片103接合在一起。金屬間接合(例如，一擴散接合)可在複數個金屬層111之一頂部金屬層126與複數個金屬層201之一頂部金屬層210之間。介電質間接合可在ILD層128與ILD層203之間使得ILD層128及ILD層203彼此直接接觸。頂部金屬層126及210充當一對接墊且可包含重佈層(RDL)。在一些實施例中，介電質間接合係氧化物間接合。 在一些實施例中，成像晶片101亦可具有在基板109之周邊區中像素101a至101b之陣列周圍之複數個主動裝置。舉例而言，主動滅弧電路、讀取電路及上文提及之其他控制或邏輯電路之一部分或全部可放置於成像晶片101之基板109中而非CMOS晶片103中。 在一些實施例中，SPAD影像感測器100進一步包含放置於基板109之後表面100b上方之一高介電係數層214及/或一抗反射塗佈(ARC)層216，其經組態以促進將入射光子115自後表面100b透射至SPAD胞元107。SPAD影像感測器100可進一步包含在ARC層216上方之一彩色濾波器層217。針對許多例項，彩色濾波器層217含有經定位使得傳入輻射被引導於其上且穿過其之複數個彩色濾波器。彩色濾波器包含用於對傳入輻射之一特定波長帶濾波之一基於染料(或基於顏料)之聚合物或樹脂，該特定波長帶對應於一色譜(例如，紅色、綠色及藍色)。含有複數個微透鏡之一微透鏡層218形成於彩色濾波器層217上方。微透鏡218引導且聚焦傳入輻射115朝向SPAD胞元。取決於用於微透鏡218之一材料之一折射率及距一感測器表面之距離，微透鏡218可以各種配置定位且具有各種形狀。針對許多例項，自一俯視圖，微透鏡218之各者之一中心與對應SPAD胞元之各者之一中心重疊。在一些實施例中，SPAD影像感測器100可進一步包含用以增加諧振效率之一光捕集結構。 圖2係繪示根據本揭露之一第二實施例之包含接合在一起之CMOS晶片103及一成像晶片201之一SPAD影像感測器200之一剖面圖的一圖式。成像晶片201與成像晶片101相同，惟DBR 205可與接觸插塞120之側壁實體接觸(因為共同節點116之洩漏並非如感測節點110般重要)除外。因而，DBR 205與接觸插塞122之側壁仍保持大於約0.05 µm之一距離D1以便降低感測節點110之電短路及洩漏之風險。在許多例項中，DBR 205可由與圖1之DBR 104實質上相同或類似之材料構成。 圖3係繪示根據本揭露之一第三實施例之包含接合在一起之CMOS晶片103及一成像晶片301之一SPAD影像感測器300之一剖面圖的一圖式。成像晶片301與成像晶片101相同，惟DBR 304介於CESL 330與基板109之前表面100a之間除外。特定言之，DBR 304之一第一表面與基板109之前表面100a實體接觸。CESL 330覆蓋DBR 304之與該DBR 304之第一表面相對之一第二表面及該DBR 304之側壁。CESL 330在故意經保留以便使DBR 304遠離接觸插塞120及122之區域處進一步延伸至基板109之前表面100a。在一些實施例中，SPAD影像感測器300之DBR 304可被DBR 205取代。換言之，可改變以容許DBR 304與接觸插塞120實體接觸。在許多例項中，DBR 304可由與圖1之DBR 104實質上相同或類似之材料構成。 圖4係繪示根據本揭露之一第四實施例之包含接合在一起之CMOS晶片103及一成像晶片401之一SPAD影像感測器400之一剖面圖的一圖式。相較於成像晶片301，成像晶片401之像素101a與像素101b之間的一距離進一步增加以容許DBR 404之一部分405自前表面100a插入至基板109中。DBR 404之部分405可比第三層112更進一步延伸至基板109中。在一些實施例中，DBR 404之部分405可穿過基板109。 DBR 404之部分405可用作一溝槽隔離以進一步減少相鄰像素之間的光學損耗及串擾。特定言之，部分405包含第一SiO2 層404a、第一未摻雜多晶矽層404b及第二SiO2 層404c。第二未摻雜多晶矽層404d並未延伸至基板109中。然而，第一未摻雜多晶矽層404b在部分405中形成一U形結構。因此，DBR 404之部分405之反射光之有效性並不比DBR 404之其他部分差。在許多例項中，DBR 404可由與圖1之DBR 104實質上相同或類似之材料構成。 圖5係繪示根據本揭露之一第五實施例之包含接合在一起之CMOS晶片103及一成像晶片501之一影像感測器500之一剖面圖的一圖式。在一項實施例中，影像感測器500係一互補式金屬氧化物半導體(CMOS)影像感測器(CIS)。影像感測器500包含一像素陣列，但是為闡釋性目的在圖1中僅展示一像素101a。圖5展示在基板109之一前表面100a處之一傳送電晶體之一閘極506及重設電晶體之一閘極507。基板109可包含一光電二極體(PD) 502及浮動擴散區(FD) 503及505。PD 502可緊靠傳送電晶體之閘極506。該傳送電晶體及該重設電晶體共用FD 503。像素501a藉由溝槽隔離512與其他像素分離。透過接觸插塞520及522，閘極506及FD 503能夠經由互連結構124及ILD層203耦合至CMOS晶片103之主動裝置105。 一DBR 504介於介電質層129與基板109之間。在許多例項中，DBR 504可由與圖1之DBR 104實質上相同或類似之材料構成。DBR 504覆蓋基板109之前表面100a且包圍閘極506及閘極507。在圖5中，DBR 504並不與接觸插塞520及522之側壁實體接觸。在一些實施例中，DBR 504與接觸插塞522之側壁之間的一距離D1可大於約0.05 µm以進一步增加DBR 504與接觸插塞522之間的一邊限以便降低FD 503之電短路及洩漏的風險。DBR 504與接觸插塞520之側壁之間的一距離D2可大於約0.05 µm以便降低PD 502之電短路及洩漏的風險。 在一些實施例中，一CESL (未展示)可視需要依類似於圖1及圖2之一方式形成於DBR 504與基板之前表面100a之間。在一些實施例中，DBR 504可依類似於圖3及圖4之一方式形成於CESL與基板之前表面100a之間。CESL可由與CESL 130及CESL 330實質上相同或類似之材料構成。 圖6係繪示根據本揭露之一第六實施例之包含接合在一起之CMOS晶片103及一成像晶片601之一影像感測器600之一剖面圖的一圖式。成像晶片601與成像晶片501相同，惟DBR 604可與接觸插塞520之側壁實體接觸(因為閘極506之洩漏並非如FD 503般重要)除外。因而，DBR 604與接觸插塞522之側壁仍保持大於約0.05 µm之一距離D1以便降低FD 503之電短路及洩漏之風險。在許多例項中，DBR 604可由與圖1之DBR 104實質上相同或類似之材料構成。 圖7至圖12係繪示根據本揭露之一些實施例之在製造之各個階段之SPAD影像感測器300之片段剖面圖的圖式。應理解，為了更佳理解本揭露之發明概念，圖7至圖12已經簡化且可不按比例繪製。參考圖7，提供基板109。基板109包含第一層114。第一層114可摻雜有第一導電類型之摻雜物，且具有處於約1e16/cm3 之一位準之摻雜物濃度。第一層114自基板109之前表面100a延伸至後表面100b。可在基板109之前表面100a上使用與第一層114之導電類型相反之第二導電類型之摻雜物(例如，n型摻雜物)執行一離子植入以形成第二層102。第二層102之摻雜物濃度可處於約1e17/cm3 至約1e19/cm3 之一位準。特定言之，第二層102自基板109之前表面100a朝向基板109之後表面100b延伸。 繼第二層102之後，亦可藉由離子植入形成第三層112、感測節點110及共同節點116。第三層112可摻雜有與第一層114之導電類型相同之第一導電類型(例如，p型)之摻雜物。第三層112之摻雜物濃度可重於第一層114之摻雜物濃度。在一些實施例中，第三層112之摻雜物濃度對第一層114之摻雜物濃度之一比率可在自約1至約100之一範圍中。在一實施例中，第三層112之摻雜物濃度可處於約1e17/cm3 之一位準。第三層112形成於第一層114中且緊鄰第二層102。特定言之，第三層112形成於第一層114內且由第一層114包圍。感測節點110可重度摻雜有與第二層102之導電類型相同之第二導電類型(例如，n型)之摻雜物。感測節點110之摻雜物濃度可重於第二層102之摻雜物濃度。在一些實施例中，感測節點110之摻雜物濃度對第二層102之摻雜物濃度之一比率可在自約10至約1000之一範圍中。在一實施例中，感測節點110之摻雜物濃度可處於約1e20/cm3 之一位準。感測節點110形成於基板109中且緊鄰基板109之前表面100a。特定言之，感測節點110形成於第二層102內且由第二層102包圍。 共同節點116經形成於每兩個相鄰像素之間且毗連基板109之前表面100a。共同節點116可重度摻雜有與第一層114及第三層112之導電類型相同之第一導電類型(例如，p型)之摻雜物。共同節點116之一摻雜物濃度可重於第一層114及第三層112之摻雜物濃度。在一些實施例中，共同節點116之摻雜物濃度對第三層112之摻雜物濃度之一比率可在自約10至約1000之一範圍中。在一實施例中，共同節點116之摻雜物濃度可處於約5e18/cm3 之一位準。 參考圖8，在基板109之前表面100a上方沉積DBR 304。特定言之，為闡釋性目的，藉由一物理氣相沉積技術(例如，PVD、CVD等)以一交替方式沉積第一SiO2 層304a、第一未摻雜多晶矽層304b、第二SiO2 層304c、第二未摻雜多晶矽層304d以形成兩個絕緣對。接著蝕刻DBR 304以形成開口以便暴露共同節點116及感測節點110之至少一部分。通過DBR 304之開口可具有如圖9中所展示之梯形輪廓。然而，此並非對本揭露之一限制。在許多例項中，通過DBR 304之開口可具有長形矩形輪廓。 參考圖10，在DBR 304及基板109之所得結構上方毯覆式形成CESL 330。CESL 330可沿著DBR 304之表面及側壁保形形成且覆蓋經暴露之共同節點116及感測節點110。CESL 330可包含氮化矽基化合物(諸如SiN、SiON、SiCN或SiOCN)之一或多個層。CESL 330可由CVD或ALD製成。接著，介電質層129可形成於基板109之前表面100a上方且填充DBR 304之開口，如圖11中所展示。隨後蝕刻介電質層129以形成通孔及/或金屬溝槽。接著使用一導電材料填充該等通孔及/或金屬溝槽以形成分別耦合感測節點110及共同節點116之接觸插塞122及120。在一些實施例中，接觸插塞122及120可由(例如)鎢、銅或鋁銅構成。在基板109上方形成互連結構124，從而形成成像晶片301。在一些實施例中，可藉由在介電層129上方形成ILD層128 (其包含一或多個ILD材料層)而形成互連結構124。隨後蝕刻ILD層128以形成通孔及/或金屬溝槽。接著使用一導電材料填充通孔及/或金屬溝槽以形成複數個金屬層111。在一些實施例中，可藉由一物理氣相沉積技術(例如，PVD、CVD等)沉積ILD層128。可使用一沉積程序及/或一鍍覆程序(例如，電鍍、無電式電鍍等)形成複數個金屬層111。在各項實施例中，複數個金屬層111可由(例如)鎢、銅或鋁銅構成。在一些實施例中，複數個金屬層111之一頂部金屬層126具有與ILD層128之一上表面對準之一上表面。 參考圖12，將成像晶片301接合至CMOS晶片103。CMOS晶片103包含基板206。在基板206內形成主動裝置105。在各項實施例中，基板206可包含任何類型之半導體本體(例如，矽/CMOS塊體、SiGe、SOI等)，諸如一半導體晶圓或一晶圓上之一或多個晶粒，以及任何其他類型之半導體及/或形成於其上及/或以其他方式與其相關之磊晶層。在一些實施例中，主動裝置105可包含藉由以下者形成之電晶體：在基板206上方沉積閘極結構202且藉由植入或磊晶生長而形成源極/汲極區204。在基板206上方形成互連結構212以形成CMOS晶片103。在一些實施例中，可藉由在基板206上方形成ILD層203 (其包含一或多個ILD材料層)而形成互連結構212。隨後蝕刻ILD層203以形成通孔及/或金屬溝槽。接著使用一導電材料填充通孔及/或金屬溝槽以形成複數個金屬層201。在一些實施例中，可藉由一物理氣相沉積技術(例如，PVD、CVD等)沉積ILD層203。可使用一沉積程序及/或一鍍覆程序(例如，電鍍、無電式電鍍等)形成金屬層201。在各項實施例中，複數個金屬層201可由(例如)鎢、銅或鋁銅構成。在一些實施例中，複數個金屬層201之頂部金屬層210具有與ILD層203之一上表面對準之一上表面。 在一些實施例中，接合程序可形成一混合接合，該混合接合包含一金屬間接合及一介電質間接合。頂部金屬層210及頂部金屬層126可直接接合在一起。ILD層128及ILD層203可彼此毗連以定義混合接合之一介電質間接合。在一些實施例中，介電質間接合係氧化物間接合。在一些其他實施例中，接合程序可使用配置於ILD層128與ILD層203之間之一中間接合氧化物層(未展示)。 再次參考圖3，可執行蝕刻(併入蝕刻劑，諸如酸性溶液)以自後表面100b移除基板109之一部分。在其他實施例中，可藉由機械研磨基板109之後表面100b而薄化基板109。在一些實施例中，可形成一光捕集結構。接著在基板109之後表面100b上方形成高介電係數層214。可在高介電係數層214上方形成一ARC層216。在一些實施例中，可使用一物理氣相沉積技術沉積高介電係數層214及ARC層216。 可在基板109之後表面100b上方形成彩色濾波器217。在一些實施例中，可藉由形成一彩色濾波器層且圖案化該彩色濾波器層而形成彩色濾波器217。彩色濾波器層係由容許透射具有一特定波長範圍之輻射(例如，光)同時阻擋具有在指定範圍之外之波長之光之一材料形成。此外，在一些實施例中，彩色濾波器層在形成之後經平坦化。亦可在彩色濾波器217上方形成微透鏡218。在一些實施例中，可藉由在複數個彩色濾波器上方沉積一微透鏡材料(例如，藉由一旋塗方法或一沉積程序)而形成微透鏡218。在微透鏡材料上方圖案化具有一彎曲上表面之一微透鏡模板(未展示)。在一些實施例中，微透鏡模板可包含一光阻劑材料，其使用分散曝光劑量進行曝光(例如，針對一負光阻劑，在曲面之底部處曝光較多光且在曲面之頂部處曝光較少光)、顯影且烘烤以形成一圓形形狀。接著藉由根據微透鏡模板選擇性地蝕刻微透鏡材料而形成微透鏡218。 圖13至圖20係繪示根據本揭露之一些實施例之在製造之各個階段之SPAD影像感測器400之片段剖面圖的圖式。應理解，為更佳理解本揭露之發明概念，圖13至圖20已經簡化且可不按比例繪製。參考圖13，提供基板109且接著可在基板109之前表面100a上執行一離子植入以依實質上與圖7相同或類似之一方式形成第二層102、第三層112、感測節點110及共同節點116。圖13與圖7之間的差異在於，圖13之兩個感測節點110經進一步分離。此外，圖13之共同節點116之數目比圖7多，因為圖13之共同節點116不再由相鄰像素共用。 參考圖14，在基板109中像素之間形成自前表面100a朝向後表面100b但未穿過基板109之一溝槽1402。在許多例項中，溝槽1402可具有如圖14中所展示之一梯形輪廓。然而，此並非對本揭露之一限制。在許多例項中，溝槽1402可具有一長形矩形輪廓。參考圖15，藉由一物理氣相沉積技術(例如，PVD、CVD等)沉積第一SiO2 層404a及第一未摻雜多晶矽層404b。第一SiO2 層404a及第一未摻雜多晶矽層404b可沿著基板109之前表面100a保形形成且沿著溝槽1402之側壁及一底部延伸至溝槽1402中。如圖1中所展示，在沉積第一未摻雜多晶矽層404b之後，溝槽1402仍未完全填滿。然而，此並非對本揭露之一限制。在一些實施例中，可在沉積第一SiO2 層404a及第一未摻雜多晶矽層404b之後填滿溝槽1402。 接著，在第一未摻雜多晶矽層404b上方沉積第二SiO2 層404c。藉由第二SiO2 層404c填滿溝槽1402，且接著在第二SiO2 層404c上方沉積第二未摻雜多晶矽層404d。可在沉積第二未摻雜多晶矽層404d之前對第二SiO2 層404c執行一平坦化程序(例如，化學機械拋光(CMP))。在一些實施例中，在第二SiO2 層404c之一頂表面未藉由平坦化程序完全平坦化時，第二未摻雜多晶矽層404d可包含自第二未摻雜多晶矽層404d之一底部延伸至第二SiO2 層404c中之三角形區域。 第一SiO2 層404a、第一未摻雜多晶矽層404b、第二SiO2 層404c及第二未摻雜多晶矽層404d形成DBR 404。接著蝕刻DBR 404以形成開口以便暴露共同節點116及感測節點110之至少一部分。通過DBR 404之開口可具有如圖17中所展示之梯形輪廓。然而，此並非對本揭露之一限制。在許多例項中，通過DBR 404之開口可具有長形矩形輪廓。參考圖18，以與圖10之方式實質上相同或類似之一方式在DBR 404及基板109之所得結構上方毯覆式形成CESL 330。可透過與圖11及圖12之方式實質上相同或類似之一方式達成剩餘操作。因此此處為簡潔而省略細節。 本揭露之一些實施例提供一種影像感測器。該影像感測器包含：一共同節點，其重度摻雜有一第一導電類型之摻雜物，該共同節點係在基板內且毗連該基板之前表面；及一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前表面；一互連結構，其中該基板之該前表面面向該互連結構；一分佈式布拉格反射器(DBR)，其介於該基板之該前表面與該互連結構之間；一第一接觸插塞，其穿過該DBR且使該共同節點耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。 本揭露之一些實施例提供一種影像感測器。該影像感測器包含：一基板，其具有一前側及一後側，其中該基板包含各具有以下各者之一第一像素及一第二像素：一第一共同節點及一第二共同節點，其等重度摻雜有一第一導電類型之摻雜物，該第一共同節點及該第二共同節點係在該基板內且毗連該基板之該前側；及一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前側，且該感測節點介於該第一共同節點與該第二共同節點之間；一互連結構，其中該基板之該前側面向該互連結構；一分佈式布拉格反射器(DBR)，其介於該基板之該前側與該互連結構之間，該DBR之至少一部分在該第一像素與該第二像素之間延伸至該基板中；一第一接觸插塞，其穿過該DBR且使該第一共同節點及該第二共同節點耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。 本揭露之一些實施例提供一種影像感測器。該影像感測器包含：一基板，其具有一前表面及一後表面；一光電二極體(PD)，其在該基板內且毗連該基板之該前表面；一浮動擴散區(FD)，其在該基板內且毗連該基板之該前表面；一閘極，其在該基板之該前表面處介於該PD與該FD之間；一互連結構，其中該基板之該前表面面向該互連結構；一分佈式布拉格反射器(DBR)，其介於該基板之該前表面與該互連結構之間；一第一接觸插塞，其穿過該DBR且使該閘極耦合至該互連結構；及一第二接觸插塞，其穿過該DBR且使該FD耦合至該互連結構。 上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
100‧‧‧單光子突崩二極體(SPAD)影像感測器
100a‧‧‧前表面
100b‧‧‧後表面
101‧‧‧成像晶片
101a‧‧‧像素
101b‧‧‧像素
102‧‧‧第二層
103‧‧‧互補式金屬氧化物半導體(CMOS)晶片
104‧‧‧分佈式布拉格反射器(DBR)
104a‧‧‧第一SiO2層
104b‧‧‧第一未摻雜多晶矽層
104c‧‧‧第二SiO2層
104d‧‧‧第二未摻雜多晶矽層
105‧‧‧主動裝置
109‧‧‧基板
110‧‧‧感測節點
111‧‧‧金屬層
112‧‧‧第三層
114‧‧‧第一層
115‧‧‧入射光子/傳入輻射
116‧‧‧共同節點
120‧‧‧接觸插塞
122‧‧‧接觸插塞
124‧‧‧互連結構
126‧‧‧頂部金屬層
128‧‧‧層間介電質(ILD)層
129‧‧‧介電質層
130‧‧‧接點蝕刻停止層(CESL)
200‧‧‧單光子突崩二極體(SPAD)影像感測器
201‧‧‧金屬層/成像晶片
202‧‧‧閘極結構
203‧‧‧層間介電質(ILD)層
204‧‧‧源極/汲極區
205‧‧‧分佈式布拉格反射器(DBR)
206‧‧‧基板
208‧‧‧接觸插塞
210‧‧‧頂部金屬層
212‧‧‧互連結構
214‧‧‧高介電係數層
216‧‧‧抗反射塗佈(ARC)層
217‧‧‧彩色濾波器層/彩色濾波器
218‧‧‧微透鏡層/微透鏡
300‧‧‧單光子突崩二極體(SPAD)影像感測器
301‧‧‧成像晶片
304‧‧‧分佈式布拉格反射器(DBR)
304a‧‧‧第一SiO2層
304b‧‧‧第一未摻雜多晶矽層
304c‧‧‧第二SiO2層
304d‧‧‧第二未摻雜多晶矽層
330‧‧‧接點蝕刻停止層(CESL)
400‧‧‧單光子突崩二極體(SPAD)影像感測器
401‧‧‧成像晶片
404‧‧‧分佈式布拉格反射器(DBR)
404a‧‧‧第一SiO2層
404b‧‧‧第一未摻雜多晶矽層
404c‧‧‧第二SiO2層
404d‧‧‧第二未摻雜多晶矽層
405‧‧‧分佈式布拉格反射器(DBR)之部分
500‧‧‧單光子突崩二極體(SPAD)影像感測器
501‧‧‧成像晶片
501a‧‧‧像素
502‧‧‧光電二極體(PD)
503‧‧‧浮動擴散區(FD)
504‧‧‧分佈式布拉格反射器(DBR)
505‧‧‧浮動擴散區(FD)
506‧‧‧閘極
507‧‧‧閘極
512‧‧‧溝槽隔離結構
520‧‧‧接觸插塞
522‧‧‧接觸插塞
600‧‧‧單光子突崩二極體(SPAD)影像感測器
601‧‧‧成像晶片
604‧‧‧分佈式布拉格反射器(DBR)
1402‧‧‧溝槽
D1‧‧‧距離
D2‧‧‧距離
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。 圖1係繪示根據本揭露之一第一實施例之包含接合在一起之一CMOS (互補式金屬氧化物半導體)晶片及一成像晶片之一SPAD影像感測器之一剖面圖之一圖式； 圖2係繪示根據本揭露之一第二實施例之包含接合在一起之CMOS晶片及一成像晶片之一SPAD影像感測器之一剖面圖之一圖式； 圖3係繪示根據本揭露之一第三實施例之包含接合在一起之CMOS晶片及一成像晶片之一SPAD影像感測器之一剖面圖之一圖式； 圖4係繪示根據本揭露之一第四實施例之包含接合在一起之CMOS晶片及一成像晶片之一SPAD影像感測器之一剖面圖的一圖式； 圖5係繪示根據本揭露之一第五實施例之包含接合在一起之CMOS晶片及一成像晶片之一影像感測器之一剖面圖的一圖式； 圖6係繪示根據本揭露之一第六實施例之包含接合在一起之CMOS晶片及一成像晶片之一影像感測器之一剖面圖的一圖式； 圖7至圖12係繪示根據本揭露之一些實施例之在製造之各個階段之SPAD影像感測器之片段剖面圖的圖式；及 圖13至圖20係繪示根據本揭露之一些實施例之在製造之各個階段之SPAD影像感測器之片段剖面圖的圖式。

Claims (20)

  1. 一種影像感測器，其包括： 一基板，其具有一前表面及一後表面，其中該基板包含： 一共同節點，其重度摻雜有一第一導電類型之摻雜物，該共同節點係在該基板內且毗連該基板之該前表面；及 一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前表面； 一互連結構，其中該基板之該前表面面向該互連結構； 一分佈式布拉格反射器(DBR)，其介於該基板之該前表面與該互連結構之間； 一第一接觸插塞，其穿過該DBR且使該共同節點耦合至該互連結構；及 一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。
  2. 如請求項1之影像感測器，其中該DBR包含交替絕緣層。
  3. 如請求項2之影像感測器，其中該DBR包含至少一對層，該對層包含選自二氧化矽(SiO2 )、未摻雜多晶矽(poly)及氮化矽(Si3 N4 )之兩者之一第一層及一第二層。
  4. 如請求項3之影像感測器，其中該第一層包含SiO2 ，該第二層包含未摻雜多晶矽，且該第一層面向該基板之該前表面。
  5. 如請求項1之影像感測器，其中該DBR與該第一接觸插塞及該第二接觸插塞相距大於0之一距離。
  6. 如請求項1之影像感測器，其中該DBR與該第二接觸插塞相距大於0之一距離，且該DBR與該第一接觸插塞實體接觸。
  7. 如請求項1之影像感測器，其進一步包括介於該DBR與該基板之該前表面之間的一接點蝕刻停止層(CESL)。
  8. 如請求項1之影像感測器，其進一步包括介於該DBR與該互連結構之間的一接點蝕刻停止層(CESL)。
  9. 如請求項7之影像感測器，其進一步包括該基板之該後表面處之一透鏡。
  10. 一種影像感測器，其包括： 一基板，其具有一前側及一後側，其中該基板包含各具有以下各者之一第一像素及一第二像素： 一第一共同節點及一第二共同節點，其等重度摻雜有一第一導電類型之摻雜物，該第一共同節點及該第二共同節點係在該基板內且毗連該基板之該前側；及 一感測節點，其重度摻雜有與該第一導電類型相反之一第二導電類型之摻雜物，該感測節點係在該基板內且毗連該基板之該前側，且該感測節點介於該第一共同節點與該第二共同節點之間； 一互連結構，其中該基板之該前側面向該互連結構； 一分佈式布拉格反射器(DBR)，其介於該基板之該前側與該互連結構之間，該DBR之至少一部分在該第一像素與該第二像素之間延伸至該基板中； 一第一接觸插塞，其穿過該DBR且使該第一共同節點及該第二共同節點耦合至該互連結構；及 一第二接觸插塞，其穿過該DBR且使該感測節點耦合至該互連結構。
  11. 如請求項10之影像感測器，其中該DBR包含交替絕緣層。
  12. 如請求項11之影像感測器，其中該DBR包含至少兩對層，且各對層包含選自二氧化矽(SiO2 )、未摻雜多晶矽(poly)及氮化矽(Si3 N4 )之兩者之一第一層及一第二層。
  13. 如請求項12之影像感測器，其中該第一層包含SiO2 ，該第二層包含未摻雜多晶矽且該第一層面向該基板之該前側。
  14. 如請求項12之影像感測器，其中該DBR包含一第一對及一第二對SiO2 /未摻雜多晶矽，且該第一對及該第二對之該SiO2 在該第一像素與該第二像素之間延伸至該基板中，且該第二對之該未摻雜多晶矽未延伸至該基板中。
  15. 如請求項14之影像感測器，其中該第一對之該未摻雜多晶矽在該基板中形成一U形結構。
  16. 如請求項10之影像感測器，其中該DBR與該第一接觸插塞及該第二接觸插塞相距大於0之一距離。
  17. 如請求項10之影像感測器，其中該DBR與該第二接觸插塞相距大於0之一距離，且該DBR與該第一接觸插塞實體接觸。
  18. 一種影像感測器，其包括： 一基板，其具有一前表面及一後表面； 一光電二極體(PD)，其在該基板內且毗連該基板之該前表面； 一浮動擴散區(FD)，其在該基板內且毗連該基板之該前表面； 一閘極，其在該基板之該前表面處介於該PD與該FD之間； 一互連結構，其中該基板之該前表面面向該互連結構； 一分佈式布拉格反射器(DBR)，其介於該基板之該前表面與該互連結構之間； 一第一接觸插塞，其穿過該DBR且使該閘極耦合至該互連結構；及 一第二接觸插塞，其穿過該DBR且使該FD耦合至該互連結構。
  19. 如請求項18之影像感測器，其中該DBR包含交替絕緣層。
  20. 如請求項18之影像感測器，其中該DBR與該第二接觸插塞相距大於0之一距離，且該DBR與該第一接觸插塞實體接觸。
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