KR102102426B1 - Spad 이미지 센서 및 관련 제조 방법 - Google Patents

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Abstract

SPAD(single photon avalanche diode) 이미지 센서가 개시된다. SPAD 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판; 및 상기 기판 내의 트렌치 격리부를 포함하고, 상기 트렌치 격리부는, 상기 기판의 상기 전방 표면으로부터 상기 기판의 상기 후방 표면을 향해 연장되고, 제1 표면 및 상기 제1 표면에 반대편인 제2 표면을 갖고, 상기 제1 표면은 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 제2 표면은 0보다 큰 거리만큼 상기 기판의 상기 후방 표면으로부터 이격되고, 상기 기판은, 제1 도전성 타입의 도펀트로 도핑된 제1 층을 포함하고, 상기 제1 층은 상기 기판의 상기 후방 표면으로부터 상기 트렌치 격리부를 향해 연장되고, 상기 트렌치 격리부의 측벽의 적어도 일부를 측방으로 둘러싼다.

Description

SPAD 이미지 센서 및 관련 제조 방법{SPAD IMAGE SENSOR AND ASSOCIATED FABRICATING METHOD}
본 출원은 그 전체가 참조에 의해 여기에 포함된 미국 가출원 No.62/566,138(2017년 9월 29일 출원)에 대한 이익을 주장한다.
디지털 카메라 및 광학 이미징 디바이스는 이미지 센서를 채용한다. 이미지 센서는 광학 이미지를 디지털 이미지로 표현될 수 있는 디지털 데이터로 변환한다. 이미지 센서는 통상적으로 광학 이미지의 전기 신호로의 변환을 위한 유닛 디바이스인 픽셀 센서의 어레이를 포함한다. 픽셀 센서는 주로 CCD(charge-coupled device) 또는 CMOS(complementary metal oxide semiconductor) 디바이스로서 나타난다.
어발란체 포토다이오드(avalanche photodiode; APD)는 종래의 CMOS 디바이스와 호환 가능한 솔리드 디바이스(solid device)이다. 어발란체 프로세스는 역 바이어스된 p-n 접합부가 입사 방사선에 의해 생성된 캐리어와 같은 추가 캐리어를 수신할 때 트리거될 수 있다. 예컨대, 낮은 강도의 방사선을 검출하기 위해, p-n 접합부는 브레이크다운(breakdown) 전압보다 높게 바이어 싱되어, 단일 광자 생성 캐리어가, 검출될 수 있는 어발란체 전류를 트리거할 수 있게 한다. 이러한 모드로 동작되는 이미지 센서는 단일 광자 어발란체 다이오드(single photon avalanche diode; SPAD) 이미지 센서 또는 가이거-모드 어발란체 포토다이오드(Geiger-mode avalanche photodiode) 또는 G-APD로 알려져 있다.
SPAD(single photon avalanche diode) 이미지 센서가 개시된다. SPAD 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판; 및 상기 기판 내의 트렌치 격리부를 포함하고, 상기 트렌치 격리부는, 상기 기판의 상기 전방 표면으로부터 상기 기판의 상기 후방 표면을 향해 연장되고, 제1 표면 및 상기 제1 표면에 반대편인 제2 표면을 갖고, 상기 제1 표면은 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 제2 표면은 0보다 큰 거리만큼 상기 기판의 상기 후방 표면으로부터 이격되고, 상기 기판은, 제1 도전성 타입의 도펀트로 도핑된 제1 층을 포함하고, 상기 제1 층은 상기 기판의 상기 후방 표면으로부터 상기 트렌치 격리부를 향해 연장되고, 상기 트렌치 격리부의 측벽의 적어도 일부를 측방으로 둘러싼다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 본 개시의 제1 실시형태에 따른, 함께 본딩된 CMOS(complementary metal-oxide-semiconductor) 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 예시하는 다이어그램이다.
도 2는, 본 개시의 제2 실시형태에 따른, 함께 본딩된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 예시하는 다이어그램이다.
도 3은, 본 개시의 제3 실시형태에 따른, 함께 본딩된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 예시하는 다이어그램이다.
도 4는, 본 개시의 제4 실시형태에 따른, 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 예시하는 다이어그램이다.
도 5 내지 도 11은 본 개시의 바람직한 실시형태에 따른, 제조의 다수의 스테이지에서의 SPAD 이미지 센서의 부분적 단면도를 예시하는 다이어그램이다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시의 넓은 범위를 설명하는 수치 범위 및 파라미터가 근사값임에도 불구하고, 특정 실시예에 기재된 수치 값은 양호한 수치로 보고되지만, 본질적으로 각각의 테스트 측정에서 발견되는 표준 편차로부터 필연적으로 초래되는 특정 에러를 포함한다. 또한 여기에 사용된 바와 같이, 용어 "약(about)"은 일반적으로 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 이내(within)를 의미한다. 대안 적으로, 용어 "약"은 통상의 기술자가 고려할 때 평균의 허용 가능한 표준 오차 이내를 의미한다. 동작/작업 실시예 이외에, 또는 달리 명시되지 않는 한, 여기에 개시된 물질의 양, 시간의 기간, 온도, 동작 조건, 양의 비율 등의 모든 수치 범위, 양, 값, 및 백분율은, 모든 예에서 "약"이라는 용어에 의해 수정된 것으로 이해되어야 한다. 따라서, 달리 지시되지 않는 한, 본 개시 및 첨부된 청구 범위에 기재된 수치 파라미터는 원하는 바에 따라 변경될 수 있는 근사치이다. 최소한, 각 수치 파라미터는 적어도 보고된 유효 자릿수의 수와 일반적인 반올림법을 적용하여 해석되어야 한다. 범위는 여기에서 하나의 엔드포인트(endpoint)로부터 다른 엔드포인트까지 또는 두개의 엔드포인트 사이로 표현될 수 있다. 여기에 개시된 모든 범위는 다르게 특정되지 않는 한 엔드포인트를 포함한다.
SPAD(단일 광자 어발란체 다이오드) 이미지 센서는 매우 낮은 강도를 가진 입사 방사선(예컨대, 단일 광자)을 검출할 수 있다. SPAD 이미지 센서는 어레이로 배열된 복수의 SPAD 셀을 포함한다. SPAD 셀은 각각 p-n 접합부, 퀸치 회로(quench circuit), 및 판독 회로를 포함한다. p-n 접합부는 브레이크다운 전압보다 높은 역 바이어스 웰(reverse bias well)에서 동작한다. 동작 중에, 광자 생성 캐리어는, p-n 접합부의 고갈 영역(depletion region)(즉, 증배 영역(multiplication region))으로 이동하고, 단일 전류가 검출될 수 있도록 어발란체 효과를 트리거한다. 퀸치 회로는 어발란체 효과를 컷 오프(cut off)하고 SPAD 셀을 리셋하는데 사용된다. 판독 회로는 신호 전류를 수신 및 송신한다.
기존의 평면 SPAD 이미지 센서는 감지 노드와 공통 노드 사이에 가드 링(guard ring)을 포함하도록 구성된다. 감지 노드와 공통 노드 사이의 부근에서 전계를 완화시키는 가드 링이 없으면, 광 검출부에서 브레이크다운이 발생하기 전에 에지 브레이크다운(edge breakdown)이 발생할 수 있다. 우선, 에지 브레이크다운이 발생하면, 전압의 상승에 의해서만 전류가 흐르기 때문에, 광 검출부에서의 전계 강도를 충분히 상승시킬 수 없다. 특히, 광 검출부에서의 브레이크다운 전압보다 낮은 전압에서 에지 브레이크다운이 발생하면, 광 검출부에서의 전계 강도가 충분히 상승될 수 없기 때문에, 광 검출부에서 충분한 증배율(multiplication factor)를 얻을 수 없고, 충분히 높은 광 검출 감도가 확보될 수 없고, 결과적으로 SPAD로서 충분히 기능하는 것이 불가능하다. 또한, 에지 브레이크다운이 발생하면 과도한 노이즈가 발생하여 문제가 된다.
그러나, 가드 링은 큰 영역을 소비하므로 전체 픽셀 영역에 대한 포토다이오드 영역의 비율을 특징 짓는 파라미터인 필 팩터(fill factor)를 제한한다. 결과적으로, 기존 SPAD 이미지 센서의 경우 픽셀 영역 축소 및 성능 유지가 어렵다. 본 개시는 기존 SPAD 이미지 센서에 비해 퍼포먼스를 희생하지 않고 더 작은 영역을 소비하는 SPAD 이미지 센서에 관련된다.
도 1은, 본 개시의 제1 실시형태에 따른, 함께 본딩된 CMOS(complementary metal-oxide-semiconductor) 칩(103)과 이미징 칩(101)을 포함하는 SPAD 이미지 센서(100)의 단면도를 예시하는 다이어그램이다. SPAD 이미지 센서(100)는, 예시를 목적으로 도 1에 도시된 바와 같이, 픽셀(101a 내지 101b)의 어레이를 포함한다. 많은 경우에 있어서, SPAD 이미지 센서(100)는 2개 이상의 픽셀을 포함할 수 있다. CMOS 칩(103)은 복수의 액티브 디바이스(105)를 갖는다. 일부 실시형태에서, CMOS 칩(103)은 기판(206) 위에 배치된 상호접속 구조체(212)를 포함한다. 일부 실시형태에서, 상호접속 구조체(212)는 ILD(inter-layer dielectric) 층(203) 내에 배치된 복수의 금속 층(201)을 포함한다. 액티브 디바이스(105)는 적어도 기판(206) 내에 배치된다. 이미징 칩(101)은 CMOS 칩(103)의 상호접속 구조체(212)와 이미징 칩(101)의 기판(109) 사이에 배치된다. 상호접속 구조체(124)는 ILD 층(128) 내에 배치된 복수의 금속 층(111)을 포함한다.
픽셀(101a 및 101b) 각각은 기판(109) 내에 배치된 SPAD 셀을 포함한다. 기판(109)은 상호접속 구조체(124)를 대면하는(facing) 전방 표면(100a) 및 상호접속 구조체(124)의 반대편을 대면하는 후방 표면(100b)을 포함한다. 유전체 층(129)은 기판(109)과 상호접속 구조체(124) 사이에 있다. 2개의 인접한 SPAD 셀 각각은 트렌치 격리부(trench isolation)(117)에 의해 분리된다. 일부 실시형태에서, 트렌치 격리부(117)는 전방 표면(100a)으로부터 후방 표면(100b)을 향하여 연장되는 메인 구조체(108)를 포함할 수 있다. 메인 구조체(108)는 긴 직사각형 프로파일을 가질 수 있다. 메인 구조체(108)의 제1 표면은 전방 표면(100a)과 동일 평면에 있고, 메인 구조체(108)의 제2 표면(108b)은 기판(109) 내에 있고 후방 표면(100b)과 접촉하거나 중첩되지 않는다. 다수의 경우에 있어서, 트렌치 격리부(117)는 선택적으로 내부 스페이서(106) 및 외부 스페이서(104)를 포함할 수 있다.
내부 스페이서(106)는 메인 구조체(108)의 측벽(108a)을 따라 전방 표면(100a)로부터 후방 표면(100b)을 향해 연장되는 긴 직각 삼각형 프로파일을 가질 수 있다. 내부 스페이서(106)의 긴 직각 삼각형 프로파일은 빗변(hypotenuse), 제1 레그(leg), 및 제1 레그보다 긴 제2 레그를 포함한다. 내부 스페이서(106)의 제1 레그는 전방 표면(100a)과 동일 평면에 있고, 내부 스페이서(106)의 제2 레그는 트렌치 격리부(117)의 측벽(108a)에 바로 접해 있다. 내부 스페이서(106)의 제2 레그는 트렌치 격리부(117)의 측벽(108a)과 동일한 길이를 가질 수 있다. 이러한 방식으로, 내부 스페이서(106)는 트렌치 격리부(117)의 측벽(108a)을 완전히 커버할 수 있고, 측벽(108a)은 기판(109)과 직접 접촉하지 않는다.
외부 스페이서(104)는 내부 스페이서(106)의 측벽(106a)을 따라 전방 표면(100a)으로부터 후방 표면(100b)을 향해 연장되는 긴 삼각형 프로파일을 가질 수 있다. 외부 스페이서(104)의 긴 삼각형 프로파일은 빗변, 제1 레그, 및 제1 레그보다 긴 제2 레그를 포함한다. 외부 스페이서(104)의 제1 레그는 전방 표면(100a)과 동일 평면에 있고, 외부 스페이서(104)의 제2 레그는 내부 스페이서(106)의 빗변에 바로 접해 있다. 외부 스페이서(104)의 제2 레그의 길이는 내부 스페이서(106)의 빗변의 길이보다 짧을 수 있다. 이러한 방식으로, 내부 스페이서(106)는 외부 스페이서(104)의 빗변의 일부만을 커버할 수 있고, 외부 스페이서(104)에 의해 커버되지 않는 외부 스페이서(104)의 빗변의 일부는 기판(109)과 직접 접촉할 수 있다.
트렌치 격리부(117)는 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물 또는 실리콘 산질화물), 로우 k 유전체, 및/또는 다른 적합한 유전체 물질 등의 유전체 물질로 형성될 수 있다.
기판(109)은 제1 도전성 타입 예컨대 p 타입의 도펀트로 도핑된 제1 층(114)을 포함할 수 있다. 제1 도전성 타입의 제1 층(114)의 도펀트 농도는 약 1e16/㎤의 레벨이 될 수 있다. 제1 층(114)은 기판(109)의 후방 표면(100b)으로부터 트렌치 격리부(117)를 향해 연장되고, 후방 표면(100b)에 이웃한 트렌치 격리부(117)의 적어도 일부를 둘러싼다. 기판(109)은 픽셀(101a 및 101b) 각각에 제2 층(102)을 더 포함할 수 있다. 제2 층(102)은 제1 층(114)의 도전성 타입과 반대인 제2 도전성 타입 예컨대 n 타입의 도펀트로 도핑될 수 있다. 제2 층(102)의 도펀트 농도는 약 1e17/㎤ 내지 약 1e19/㎤의 레벨이 될 수 있다. 제2 층(102)은 기판(109)의 전방 표면(100a)과 제1 층(114) 사이에 있다. 특히, 제2 층(102)은 트렌치 격리부(117) 및 기판(109)의 전방 표면(100a)에 바로 접해 있다. 다수의 경우에, 픽셀(101a)의 제2 층(102)은 트렌치 격리부(117)에 의해 픽셀(101b)의 제2 층(102)으로부터 분리되고, 픽셀(101a)의 제2 층(102)은 픽셀(101b)의 제2 층(102)과 접촉하지 않는다. 일부 실시형태에서, 제2 층(102)은 생략되거나, 제1 층(114)으로 교체될 수 있다.
픽셀(101a 및 101b) 각각은 제2 층(102)의 도전성 타입과 동일한 제2 도전성 타입 예컨대 n 타입의 도펀트로 고농도로 도핑된 감지 노드(110)를 더 포함한다. 감지 노드(110)의 도펀트 농도는 제2 층(102)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에서, 제2 층(102)의 도펀트 농도에 대한 감지 노드(110)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위가 될 수 있다. 실시형태에서, 감지 노드(110)의 도펀트 농도는 약 1e20/㎤의 레벨이 될 수 있다. 감지 노드(110)는 기판(109)에 형성되고 기판(109)의 전방 표면(100a)에 직접 접한다. 특히, 감지 노드(110)는 제2 층(102) 내에 형성되고 제2 층(102)에 의해 둘러싸인다. 환언하면, 감지 노드(110)는 제2 층(102)에 의해 제1 층(114)으로부터 분리된다. 콘택트 플러그(122)를 통해, 감지 노드(110)는 상호접속 구조체(124) 및 ILD 층(203)을 통해 CMOS 칩(103)의 액티브 디바이스(105)에 연결될 수 있다. 일부 실시형태에서, 액티브 디바이스(105)는, 어발란체 효과를 중단시키고 SPAD 셀의 바이어스를 리셋하기 위해, 액티브 퀸치 회로를 포함할 수 있다. 액티브 디바이스(105)는 판독 회로 및 다른 제어 또는 논리 회로를 포함할 수도 있다. 예컨대, 액티브 디바이스(105)는 게이트 구조체(202) 및 소스/드레인 영역(204)를 가진 트랜지스터 디바이스를 포함할 수 있다. 감지 노드(110)는 콘택트 플러그(208)를 통해 트랜지스터의 소스/드레인 영역(204)에 연결될 수 있다.
픽셀(101a 및 101b) 각각은 제1 층(114)의 도전성 타입과 동일한 제1 도전성 타입 예컨대 p 타입의 도펀트로 도핑된 제3 층(112)을 더 포함할 수 있다. 제3 층(112)의 도펀트 농도는 제1 층(114)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에서, 제1 층(114)의 도펀트 농도에 대한 제3 층(112)의 도펀트 농도의 비는 약 1 내지 약 100의 범위가 될 수 있다. 실시형태에서, 제3 층(112)의 도펀트 농도는 약 1e17/㎤의 레벨이 될 수 있다. 제3 층(112)은 제1 층(114) 내에 형성되고 제2 층(102)에 직접 접한다. 특히, 제3 층(112)은 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 환언하면, 제3 층(112)은 제2 층(102)에 의해 감지 노드(110)로부터 분리된다.
공통 노드(116)는 트렌치 격리부(117) 각각의 제2 표면(108)에 인접한다. 다수의 경우에, 공통 노드(116)는 트렌치 격리부(117) 각각의 제2 표면(108b)에 직접 접한다. 공통 노드(116)는 제1 층(114) 및 제3 층(112)의 도전성 타입과 동일한 제1 도전성 타입 예컨대 p 타입의 도펀트로 고농도로 도핑된다. 공통 노드(116)의 도펀트 농도는 제1 층(114) 및 제3 층(112)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에서, 제3 층(112)의 도펀트 농도에 대한 공통 노드(116)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위가 될 수 있다. 실시형태에서, 공통 노드(116)의 도펀트 농도는 약 1e20/㎤의 레벨이 될 수 있다. 공통 노드(116)는 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 특히, 공통 노드(116)는, 기판의 전방 표면 또는 후방 표면의 방향에 수직인 수직 방향에 대해, 거리(D1)만큼 제2 층(102)으로부터 분리된다. 일부 실시형태에서, 거리(D1)는 약 0.5 ㎛ 내지 약 1 ㎛의 범위가 될 수 있다. 콘택트 플러그(120)를 통해, 공통 노드(116)는 상호접속 구조체(124) 및 ILD 층(203)을 통해 CMOS 칩(103)의 액티브 디바이스(105)에 연결될 수 있다.
본 개시의 다수의 실시형태에 따르면, 제3 층(112)과 제2 층(102)의 인터페이스 주위에 원하는 브레이크다운 영역(119)이 도 1에 도시되어 있다. 제3 층(112)과 제2 층(102) 사이의 거리가 공통 노드(116)와 제2 층(102) 사이의 수직 거리(D1)보다 짧기 때문에, 원하는 브레이크다운 영역(119)에서 발생하는 브레이크다운에 비해 엣지 브레이크다운이 발생하기 어렵다. 환언하면, 공통 노드(116)와 제2 층(102) 사이의 수직 거리(D1)는 기존 SPAD 셀의 가드 링의 기능을 대체할(replace) 수 있다. 공통 노드(116)의 위치를 기판(109)의 전방 표면(100a)으로부터 기판(109)의 깊은 내부까지 조정(adjusting)함으로써, 본래 전방 표면(100a)에서의 그리고 감지 노드(110)와 공통 노드(116) 사이에서의 가드 링이 절약될 수 있다. 따라서, 본 개시의 필 팩터가 개선될 수 있다. 브레이크다운이 브레이크다운 영역(119)에서 성공적으로 발생하면, 정공(hole)은 감지 노드(110)로 흐르고 감지 노드(110)에 의해 수집되고, 전자(electron)는 공통 노드(116)에 의해 흡수된다. 실시형태에서, 공통 노드(116) 및 콘택트 플러그(120) 각각은 이웃하는 SPAD 셀에 의해 공유된다.
일부 실시형태에서, 이미징 칩(101) 및 CMOS 칩(103)은 금속 대 금속 본드(metal-to-metal bond) 및 유전체 대 유전체 본드(dielectric-to-dielectric bond)를 포함하는 하이브리드 본드에 의해 함께 본딩된다. 금속 대 금속 본드(예컨대, 확산 본드)는, 복수의 금속 층(111)의 상부 금속 층(126)과 복수의 금속 층(201)의 상부 금속 층(210) 사이에 있을 수 있다. 유전체 대 유전체 본드는, ILD 층(128)과 ILD 층(203)이 서로 직접 접촉하도록, ILD 층(128)과 ILD 층(203) 사이에 있을 수 있다. 상부 금속 층(126 및 210)은 한쌍의 본딩 패드로서 기능하고 재배선 층(re-distribution layer; RDL)을 포함할 수 있다. 일부 실시형태에서, 유전체 대 유전체 본드는 산화물 대 산화물 본드이다.
일부 실시형태에서, 이미징 칩(101)은 또한, 픽셀(101a 내지 101b)의 어레이 주변에서 기판(109)의 주변 영역에 복수의 액티브 디바이스를 가질 수 있다. 예컨대, 전술한 액티브 퀸치 회로, 판독 회로, 및 다른 제어 또는 논리 회로의 일부 또는 전부는 CMOS 칩(103) 대신에 이미징 칩(101)의 기판(109)에 배치될 수 있다.
일부 실시형태에서, SPAD 이미지 센서(100)는 기판(109)의 후방 표면(100b) 위에 배치되고 후방 표면(100b)으로부터 SPAD 셀(107)까지의 입사 광자(115)의 전송을 용이하게 하도록 구성된 하이 k 유전체 층(214) 및/또는 반사 방지 코팅(anti-reflective coating; ARC) 층(216)을 더 포함한다. SPAD 이미지 센서(100)는 ARC 층(216) 위에 컬러 필터 층(217)을 더 포함할 수 있다. 많은 경우에 있어서, 컬러 필터 층(217)은 입사 방사선(incoming radiation)이 그 위에 그리고 그 곳을 통해 지향되도록 배치된 복수의 컬러 필터를 포함한다. 컬러 필터는 컬러 스펙트럼(예컨대, 적색, 녹색, 및 청색)에 대응하는 입사 방사선의 특정 파장 대역을 필터링하기 위한 염료계(dye-based)(또는, 안료계(pigment based)) 폴리머 또는 수지를 포함한다. 복수의 마이크로 엔즈를 포함하는 마이크로 렌즈 층(218)은 컬러 필터 층(217) 위에 형성된다. 마이크로 렌즈(218)는 입사 방사선(115)을 SPAD 셀을 향해 지향 및 포커싱한다. 마이크로 렌즈(218)는 다양한 배열로 배치될 수 있으며, 마이크로 렌즈(218)에 사용되는 물질의 굴절률 및 센서 표면으로부터의 거리에 따라 다양한 형상을 가질 수 있다. 다수의 경우에, 상면도에서 마이크로 렌즈(218) 각각의 중심은 대응하는 SPAD 셀 각각의 중심과 중첩된다.
도 2는, 본 개시의 제2 실시형태에 따른, 함께 본딩된 CMOS 칩(103)과 이미징 칩(301)을 포함하는 SPAD 이미지 센서(200)의 단면도를 예시하는 다이어그램이다. 이미징 칩(301)의 기판(109)이 제1 블록 영역(302) 및 제2 블록 영역(304)을 포함하는 것을 제외하고, 이미징 칩(301)은 이미징 칩(101)과 동일하다.
제1 블록 영역(302)은 공통 노드(116)의 도전성 타입과 동일한 제1 도전성 타입 예컨대 p 타입의 도펀트로 도핑될 수 있다. 일부 실시형태에서, 제1 블록 영역(302)의 도펀트 농도에 대한 공통 노드(116)의 도펀트 농도의 비는 약 10 내지 약 100의 범위가 될 수 있다. 예컨대, 제1 블록 영역(302)의 도펀트 농도는 약 1e19/㎤의 레벨이 될 수 있다. 제1 블록 영역(302)은 제1 층(114) 내에 있다. 특히, 제1 블록 영역(302)은 트렌치 격리부(117)의 일부 및 공통 노드(116)에 바로 접해서 둘러싼다. 다수의 경우에, 제1 블록 영역(302)은 후방 표면(100b) 및 제2 층(102)으로 연장되지 않는다. 제 1 블록 영역(302)은 SPAD 셀의 조기 에지 브레이크다운(premature edge breakdown)을 더 방지하기 위해 전계 완화용 가드 링으로서 사용될 수 있다.
제2 블록 영역(304)은 제2 층(102)의 도전성 타입과 동일한 제2 도전성 타입 예컨대 n 타입의 도펀트로 도핑될 수 있다. 일부 실시형태에서, 제2 블록 영역(304)의 도펀트 농도에 대한 제2 층(102)의 도펀트 농도의 비는 약 10 내지 약 100의 범위가 될 수 있다. 예컨대, 제2 블록 영역(304)의 도펀트 농도는 약 1e16/㎤ 내지 약 1e18/㎤의 레벨이 될 수 있다. 제2 블록 영역(304)은 제1 층(114) 내에 있다. 특히, 제2 블록 영역(304)은 트렌치 격리부(117)의 일부에 바로 접해서 둘러싼다. 다수의 경우에. 제2 블록 영역(304)은 제1 블록 영역(100b)과 제2 층(102)사이에 있다. 일부 실시형태에서, 제2 블록 영역(304)은 제1 블록 영역(302)과 제2 층(1012)에 바로 접해 있다. 제 1 블록 영역(302)과 마찬가지로, 제2 블록 영역(304)은 SPAD 셀의 조기 엣지 브레이크다운을 더 방지하기 위해 전계 완화용 가드 링으로도 사용될 수 있다.
도 3은, 본 개시의 제3 실시형태에 따른, 함께 본딩된 CMOS 칩(103)과 이미징 칩(401)을 포함하는 SPAD 이미지 센서(300)의 단면도를 예시하는 다이어그램이다. 전술한 바와 같이, 이미징 칩(101) 및 이미징 칩(301)의 공통 노드(116) 및 콘택트 플러그(120)는 이웃하는 SPAD 셀에 의해 공유된다. 이미징 칩(101) 및 이미징 칩(301)의 공통 노드(116)가 2개의 공통 노드(116a 및 116b)로 분리되고, 콘택트 플러그(120)가 2개의 콘택트 플러그(120a 및 120b)로 분리되는 대안적 구성이 이미징 칩(401)에서 도시된다. 콘택트 플러그(120a 및 120b)는 각각 공통 노드(116a) 및 공통 노드(116b)에 연결된다. 특히, 트렌치 격리부(117)는 공통 노드(116a)와 공통 노드(116b) 사이에 격리체(isolator)(306)를 더 포함할 수 있다. 일부 실시형태에서, 격리체(306)는 트렌치 격리부(117)의 제2 표면(108b)으로부터 후방 표면(100b)을 향해 연장되고 제1 블록 영역(302)을 분리시킨다. 일부 실시형태에서, 격리체(306)는 인접한 픽셀들 사이에서 크로스토크(crosstalk)를 더 잘 방지하기 위해 후방 표면(100b)과 접촉한다. 트렌치 격리부(117)의 다른 부분과 마찬가지로, 격리체(306)는 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물 또는 실리콘 산질화물), 로우 k 유전체, 및/또는 다른 적합한 유전체 물질 등의 유전체 물질로 형성될 수 있다. 다수의 경우에, 제1 블록 영역(302) 및/또는 제2 블록 영역(304)은 SPAD 이미지 센서(300)에서 선택적으로 생략될 수 있다.
전술한 바와 같이, 이미징 칩(101)은 또한, 픽셀(101a 내지 101b)의 어레이 주변에서 기판(109)의 주변 영역에 복수의 액티브 디바이스를 가질 수 있다. 예컨대, 전술한 액티브 퀸치 회로, 판독 회로, 및 다른 제어 또는 논리 회로의 일부 또는 전부는 CMOS 칩(103) 대신에 이미징 칩(101)의 기판(109)에 배치될 수 있다. 다수의 경우에, 액티브 퀸치 회로, 판독 회로, 및 다른 제어 또는 논리 회로, 및 픽셀 모두는 동일 기판에 집적되고, CMOS 칩(103)은 생략될 수 있다. 도 4는, 본 개시의 제4 실시형태에 따른, 이미징 칩(501)을 포함하는 SPAD 이미지 센서(400)의 단면도를 예시하는 다이어그램이다. 버퍼 층(502)을 통해 캐리어 기판에 이미징 칩(501)이 본딩되는 것을 제외하고, 이미징 칩(501)은 이미징 칩(101)과 동일하다. 버퍼 층(502)은 실리콘 산화물 등의 유전체 물질을 포함할 수 있다. 대안적으로, 버퍼 층(502)은 선택적으로 실리콘 질화물을 포함할 수 있다.
캐리어 기판(504)은 실리콘 물질을 포함할 수 있다. 대안적으로, 캐리어 기판(504)은 유리 기판 또는 다른 적합한 물질을 포함할 수 있다. 캐리어 기판 (504)은 분자력, 즉 직접 본딩 또는 광 융합 본딩으로 공지된 기술, 또는 금속 확산 또는 양극 본딩과 같은 당업계에 공지된 다른 본딩 기술에 의해 버퍼층(502)에 본딩될 수 있다. 버퍼 층(502)은 기판(109)의 전방 표면 상에 형성된 다수의 피쳐를 위한 전기적 격리 및 보호를 제공한다. 캐피어 기판(504)은 또한 SPAD 이미지 센서(400)를 프로세싱하기 위한 기계적 강도 및 지지를 제공한다. 일부 실시형태에서, 복수의 액티브 디바이스(506 및 508)는 이미징 칩(501)에 집적될 수 있다. 액티브 디바이스는 픽셀(101a 내지 101b)의 어레이 주위의 기판(1090 내에 형성될 수 있다. 예컨대, 액티브 디바이스(506 및 508)는 액티브 퀸치 회로, 판독 회로, 및 다른 제어 또는 논리 회로를 포함할 수 있다.
도 5 내지 도 11은 본 개시의 바람직한 실시형태에 따른, 제조의 다수의 스테이지에서의 SPAD 이미지 센서(200)의 부분적 단면도를 예시하는 다이어그램이다. 도 5 내지 도 11은 본 발명의 개념에 대한 이해를 돕기 위해 간략화된 것이고, 일정한 비율로 도시되지 않을 수 있다. 도 5를 참조하면, 기판(109)이 제공된다. 기판(109)은 제1 층(114)을 포함한다. 제1 층(114)은 제1 도전성 타입의 도펀트로 도핑될 수 있고, 약 1e16/㎤의 레벨에서 도펀트 농도를 갖는다. 제1 층(114)은 기판(109)의 전방 표면(100a)으로부터 후방 표면(100b)으로 연장된다. 격리 구조체(404)는 제1 층(114)에 형성되고 각각 직사각형 형상, 어느정도의 사다리꼴 형상, 또는 다른 적합한 형상을 갖는다. 격리 구조체(404)의 각각은 하부 표면(404a) 및 측벽(404b)을 갖는다.
도 6을 참조하면, 제2 층(102)을 형성하기 위해 제1 층(114)의 도전성 타입과 반대인 제2 도전성 타입의 도펀트, 예컨대 n 타입 도펀트로, 기판(109)의 전방 표면(100a) 상에 이온 주입이 수행될 수 있다. 제2 층(102)의 도펀트 농도는 약 1e17/㎤ 내지 약 1e19/㎤의 레벨이 될 수 있다. 제2 층(102)은 격리 트렌치(404) 사이에 있다. 특히, 제2 층(102)은 기판(109)의 전방 표면(100a)으로부터 기판(109)의 후방 표면(100b)을 향해 연장되고, 격리 구조체(404)의 하부 표면(404a)을 초과하지 않는다. 환언하면, 제2 층(102)은 격리 구조체(404)의 측벽(404b)의 적어도 일부에 바로 접한다.
제2 층(102)에 후속하여, 제3 층(112) 및 감지 노드(110a)도 이온 주입에 의해 형성될 수 있다. 제3 층(112)은 제1 층(114)의 도전성 타입과 동일한 제1 도전성 타입, 예컨대 p 타입의 도펀트로 도핑될 수 있다. 제3 층(112)의 도펀트 농도는 제1 층(114)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에서, 제1 층(114)의 도펀트 농도에 대한 제3 층(112)의 도펀트 농도의 비는 약 1 내지 약 100의 범위가 될 수 있다. 실시형태에서, 제3 층(112)의 도펀트 농도는 약 1e17/㎤의 레벨이 될 수 있다. 제3 층(112)은 제1 층(114) 내에 형성되고 제2 층(102)에 직접 접한다. 특히, 제3 층(112)은 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 감지 노드(110a)는 제2 층(102)의 도전성 타입과 동일한 제2 도전성 타입, 예컨대 n 타입의 도펀트로 고농도로 도핑될 수 있다. 감지 노드(110)의 도펀트 농도는 제2 층(102)의 도펀트 농도보다 높을 수 있다. 일부 실시형태에서, 제2 층(102)의 도펀트 농도에 대한 감지 노드(110)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위가 될 수 있다. 실시형태에서, 감지 노드(110)의 도펀트 농도는 약 1e20/㎤의 레벨이 될 수 있다. 감지 노드(110)는 기판(109)에 형성되고 기판(109)의 전방 표면(100a)에 직접 접한다. 특히, 감지 노드(110)는 제2 층(102) 내에 형성되고 제2 층(102)에 의해 둘러싸인다.
일부 실시형태에서, 제1 블록 영역(302) 및 제2 블록 영역(304)은 이온 주입에 의해 형성될 수 있다. 제1 블록 영역(302)은 제1 도전성 타입 예컨대 p 타입의 도펀트로 도핑될 수 있다. 일부 실시형태에서, 제1 블록 영역(302)의 도펀트 농도는 약 1e19/㎤의 레벨이 될 수 있다. 제1 블록 영역(302)은 제1 층(114) 내에 있다. 특히, 제1 블록 영역(302)은 리세스 구조체(107)의 적어도 일부를 둘러싼다. 제2 블록 영역(304)은 제2 도전성 타입 예컨대 n 타입의 도펀트로 도핑될 수 있다. 일부 실시형태에서, 제2 블록 영역(304)의 도펀트 농도는 약 1e16/㎤ 내지 약 1e18/㎤의 레벨이 될 수 있다. 제2 블록 영역(304)은 제1 층(114) 내에 있다. 특히, 제2 블록 영역(304)은 제1 블록 영역(302)과 제2 층(102) 사이에 있고, 제2 블록 영역(304)은 적어도 리세스 구조체(107)의 적어도 일부를 둘러싼다. 제1 블록 영역(302) 및 제2 블록 영역(304)은 본 개시의 제1 실시형태의 SPAD 이미지 센서(100)로서 선택적으로 생략될 수 있다.
도 7을 참조하면, 전방 표면(100a)에 리세스 구조체(107)를 얻기 위해 에칭 프로세스가 수행될 수 있다. 특히, 리세스 구조체(107)는 각각 격리 구조체(404)의 하부 표면(404a)을 통과하고, 제2 블록 영역(304)을 추가로 통과하고, 제1 블록 영역(302)을 연장한다. 다수의 경우에, 격리 구조체(404)의 일부는 에칭되지 않고 의도적으로 남아있을 수 있고, 남은 부분은 외부 스페이서(104)로 지칭될 수 있다. 외부 스페이서(104)는 후속 프로세스 중에 감지 노드(110) 또는 기판(109) 내의 다른 주입 영역을 보호할 수 있다. 일부 실시형태에서, 에칭 프로세스는 건식 에칭 프로세스를 포함한다. 리세스 구조체(107)의 사이즈 및 위치를 규정하기 위해 에칭 프로세스가 수행되기 전에, 에칭 마스크(예컨대, 하드 마스크, 여기에 도시되지 않음)가 형성될 수 있다. 리세스 구조체(107)는 각각 직사각형 형상, 어느정도의 사다리꼴 형상, 또는 다른 적합한 형상으로 형성될 수 있다.
도 8을 참조하면, 표면(100a)에서 제2 층(102)의 노출 부분 및 감지 노드(110)를 커버하기 위해 기판의 전방 표면(100a) 상에 보호 층(702)이 성막될 수 있다. 일부 실시형태에서, 보호 층(702)은 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물 또는 실리콘 산질화물), 로우 k 유전체, 및/또는 다른 적합한 유전체 물질 등의 유전체 물질이 될 수 있다. 일부 실시형태에서, 보호 층(702)은 실세스퀴옥산(silsesquioxane) 스핀-온-글래스(spin-on-glass; SOG) 물질 및 비정질 탄소 물질로 구성된 그룹으로부터 선택된 물질로 형성된 하드 마스크일 수 있다. 일부 실시형태에서, 리세스 구조체(107)의 측벽을 커버하기 위해 선택적으로 내부 스페이서(106)가 형성될 수 있다. 특히, 내부 스페이서(106)는 리세스 구조체(107)를 통해 노출된 기판(109)의 부분을 적어도 커버한다. 내부 스페이서(106)는 후속 프로세스 중에 감지 노드(110) 또는 기판(109) 내의 다른 주입 영역을 더 보호할 수 있다. 이러한 방식으로, 기판(109)의 노출된 영역만이 리세스 구조체(107)의 하부이다.
이어서, 공통 노드(116)를 생성하기 위해 리세스 구조체(107)의 하부에 대하여 이온 주입이 수행될 수 있다. 공통 노드(116)는 제1 층(114) 및 제3 층(112)의 도전성 타입과 동일한 제1 도전성 타입 예컨대 p 타입의 도펀트로 고농도로 도핑될 수 있다. 공통 노드(116)의 도펀트 농도는 제1 층(114) 및 제3 층(112)의 도펀트 농도보다 높을 수 있다.
도 9를 참조하면, 리세스 구조체(107)는 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물 또는 실리콘 산질화물), 로우 k 유전체, 및/또는 다른 적합한 유전체 물질 등의 유전체 물질로 충전된다. 이어서, 보호 층(7002) 및 내부 스페이서(106)와 유전체 물질(108)의 일부를 제거하여 감지 노드(110)를 노출시키기 위해 CMP(chemical mechanical polishing)가 수행될 수 있다.
도 10에 도시된 바와 같이, 고농도로 도핑된 공통 노드(116) 및 감지 노드(110)를 위한 콘택트 플러그(120 및 122)가 형성된다. 일부 실시형태에서, 기판(109)의 전방 표면(100a) 위에 유전체 층(129)을 형성함으로써 콘택트 플러그(120 및 122)가 형성될 수 있다. 후속하여, 비아 홀 및/또는 금속 트렌치를 형성하기 위해 유전체 층(129)이 에칭된다. 이어서, 비아 홀 및/또는 금속 트렌치는 콘택트 플러그(122)를 형성하기 위해 도전성 물질로 충전된다. 일부 실시형태에서, 콘택트 플러그(120 및 122)는 예컨대 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 상호접속 구조체(124)가 기판(109) 위에 형성되어 이미징 칩(101)을 형성한다. 일부 실시형태에서, ILD 물질의 하나 이상의 층을 포함하는 ILD 층(128)을 유전체 층(129) 위에 형성함으로써 상호접속 구조체(124)가 형성될 수 있다. 후속하여, 비아 홀 및/또는 금속 트렌치를 형성하기 위해 ILD 층(128)이 에칭된다. 이어서, 비아 홀 및/또는 금속 트렌치는 복수의 금속 층(111)을 형성하기 위해 도전성 물질로 충전된다. 일부 실시형태에서, ILD 층(128)은 물리적 기상 증착 기술(예컨대, PVD, CVD 등)에 의해 성막될 수 있다. 복수의 금속 층(111)은 성막 프로세스 및/또는 도금 프로세스(예컨대, 전기도금, 무전해 도금 등)를 사용하여 형성될 수 있다. 다수의 실시형태에서, 복수의 금속 층(111)은 예컨대 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시형태에서, 복수의 금속 층(111) 중 상부 금속 층(126)은 ILD 층(128)의 상부 표면과 정렬된(aligned) 상부 표면을 갖는다.
도 11에 도시된 바와 같이, 이미징 칩(101)이 CMOS 칩(103)에 본딩된다. CMOS 칩(103)은 기판(206)을 포함한다. 액티브 디바이스(105)는 기판(206) 내에 형성된다. 다수의 실시형태에서, 기판(206)은, 반도체 웨이퍼 또는 하나 이상의 웨이퍼 상의 다이(die on wafer) 등의 임의의 타입의 반도체 바디(body)(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등)뿐만 아니라 임의의 다른 타입의 반도체 및/또는 그 위에 형성된 그리고/또는 그와 연관된 에피택셜 층을 포함할 수 있다. 일부 실시형태에서, 액티브 디바이스(105)는 기판(206) 위에 게이트 구조체(202)를 성막하고 주입 또는 에피택셜 성장에 의해 소스/드레인 영역을 형성함으로써 형성된 트랜지스터를 포함할 수 있다. CMOS 칩(103)을 형성하기 위해 기판(206) 위에 상호접속 구조체(121)가 형성된다. 일부 실시형태에서, ILD 물질의 하나 이상의 층을 포함하는 ILD 층(203)을 기판(206) 위에 형성함으로써 상호접속 구조체(212)가 형성될 수 있다. 후속하여, 비아 홀 및/또는 금속 트렌치를 형성하기 위해 ILD 층(203)이 에칭된다. 이어서, 비아 홀 및/또는 금속 트렌치는 복수의 금속 층(201)을 형성하기 위해 도전성 물질로 충전된다. 일부 실시형태에서, ILD 층(203)은 물리적 기상 증착 기술(예컨대, PVD, CVD 등)에 의해 성막될 수 있다. 금속 층(201)은 성막 프로세스 및/또는 도금 프로세스(예컨대, 전기도금, 무전해 도금 등)를 사용하여 형성될 수 있다. 다수의 실시형태에서, 복수의 금속 층(201)은 예컨대 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시형태에서, 복수의 금속 층(201) 중 상부 금속 층(210)은 ILD 층(203)의 상부 표면과 정렬된(aligned) 상부 표면을 갖는다.
일부 실시형태에서, 본딩 프로세스는 금속 대 금속 본드 및 유전체 대 유전체 본드를 포함하는 하이브리드 본드를 형성할 수 있다. 상부 금속 층(210) 및 상부 금속 층(126)은 직접 함께 본딩될 수 있다. ILD 층(128) 및 ILD 층(203)은 서로 인접하여 하이브리드 본드의 유전체 대 유전체 본드를 규정한다. 일부 실시형태에서, 유전체 대 유전체 본드는 산화물 대 산화물 본드이다. 일부 다른 실시형태에서, 본딩 프로세스는 ILD 층(128)과 ILD 층(203) 사이에 배열된 중간 본딩 산화물 층(미도시)을 사용할 수 있다.
도 2를 다시 참조하면, 하이 k 유전체 층(214)은 기판(109)의 후방 표면(100b) 위에 형성된다. ARC 층(216)은 하이 k 유전체 층(214) 위에 형성될 수 있다. 일부 실시형태에서, 하이 k 유전체 층(214) 및 ARC 층(216)은 물리적 기상 증착 기술을 사용하여 성막될 수 있다. 일부 실시형태에서, 기판(109)의 후방 표면(100b) 위에 하이 k 유전체 층(214)이 형성되기 전에 본딩된 이미징 칩(101)의 두께가 감소될 수 있다. 일부 실시형태에서, 기판(109)은 기판(109)의 후방 표면(100b)을 에칭함으로써 박막화될 수 있다. 다른 실시형태에서, 기판(109)은 기판(109)의 후방 표면(100b)을 기계적으로 연마함으로써 박막화될 수 있다. 일부 실시형태에서, 기판(109)이 박막화되지만, 에피택셜 층(108)을 노출시키지 않을 수 있다.
컬러 필터(217)는 기판(109)의 후방 표면(100b) 위에 형성될 수 있다. 일부 실시형태에서, 컬러 필터 층을 형성하고 컬러 필터 층을 패터닝함으로써 컬러 필터(217)가 형성될 수 있다. 컬러 필터 층은 특정 범위의 파장을 갖는 방사선(예컨대, 광)의 투과를 허용하면서 특정 범위를 벗어난 파장의 광을 차단하는 물질로 형성된다. 또한, 일부 실시형태에서, 컬러 필터 층이 형성을 위해 후속하여 평탄화된다. 마이크로 렌즈(218)도 컬러 필터(217) 위에 형성될 수 있다. 일부 실시형태에서, 마이크로 렌즈(218)는 복수의 컬러 필터 상에 마이크로 렌즈 물질을 성막함으로써(예컨대, 스핀 온 방법 또는 성막 프로세스) 형성될 수 있다. 만곡된 상부 표면을 갖는 마이크로 렌즈 템플릿(template)(미도시)은 마이크로 렌즈 물질 위에 패터닝된다. 일부 실시형태에서, 마이크로 렌즈 템플릿은 분포 노출 광량(distributing exposing light dose)(예컨대, 네거티브 포토 레지스트에 대해 더 많은 광이 곡률의 바닥에서 노출되고 더 적은 광이 곡률의 상부에서 노출됨)을 사용하여 노출되고 라운딩 형상을 형성하기 위해 현상되고 베이킹된 포토레지스트 물질을 포함할 수 있다. 이어서, 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 물질을 선택적으로 에칭함으로써 마이크로 렌즈(218)가 형성된다.
본 개시의 일부 실시형태는 SPAD(single photon avalanche diode) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전방 표면 및 후방 표면을 갖는 기판; 및 상기 기판 내의 트렌치 격리부를 포함하고, 상기 트렌치 격리부는, 상기 기판의 상기 전방 표면으로부터 상기 기판의 상기 후방 표면을 향해 연장되고, 제1 표면 및 상기 제1 표면에 반대편인 제2 표면을 갖고, 상기 제1 표면은 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 제2 표면은 0보다 큰 거리만큼 상기 기판의 상기 후방 표면으로부터 이격되어 있고, 상기 기판은, 제1 도전성 타입의 도펀으로 도핑되고, 상기 기판의 상기 후방 표면으로부터 상기 트렌치 격리부를 향해 연장되고, 상기 트렌치 격리부의 측벽의 적어도 일부를 측방으로 둘러싸는 제1 층; 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 고농도로 도핑괴고, 상기 기판 내에 있고, 상기 기판의 상기 전방 표면에 인접한, 감지 노드; 및 상기 제1 도전성 타입의 도펀트로 고농도로 도핑되고, 상기 트렌치 격리부의 상기 제2 표면과 상기 기판의 상기 후방 표면 사이에 있는 공통 노드를 포함한다.
본 개시의 일부 실시형태는 SPAD(single photon avalanche diode) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판을 포함하고, 상기 기판은, 제1 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 후방 표면에 인접한 제1 층; 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 전방 표면에 인접한 제2 표면; 상기 제1 도전성 타입의 도펀트로 도핑되고 상기 제1 층 내에 있고 상기 제2 층에 인접한 제3 층; 상기 제2 도전성 타입의 도펀트로 도핑되고 상기 제2 층 내에 있는 감지 노드; 및 상기 제1 도전성 타입의 도펀트로 도핑되고 상기 제1 층 내에 있고 상기 기판의 상기 전방 표면의 제2 방향에 수직인 제1 방향에 관하여 0보다 큰 거리만큼 상기 제2 층으로부터 이격된 공통 노드를 포함하고, 상기 제3 층은 상기 제1 방향에 관하여 상기 감지 노드와 상기 공통 노드 사이에 있다.
본 개시의 일부 실시형태는 SPAD(single photon avalanche diode) 이미지 센서를 제공한다. SPAD 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판 내에 배열된 픽셀의 어레이; 및 상기 픽셀의 어레이의 인접한 픽셀에 대응하는 인접한 공통 노드 사이의 격리체(isolator)를 포함하고, 상기 각각의 픽셀은, 제1 도전성 타입의 도펀트로 도핑되고, 상기 기판 내에 있고, 상기 기판의 상기 후방 표면에 인접한 제1 층; 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판 내에 그리고 상기 기판의 상기 전방 표면과 상기 제1 층 사이에 있는 제2 층; 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한 제3 층; 상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 제2 층 내에 있는 감지 노드; 및 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 기판의 상기 전방 표면의 제2 방향에 수직인 제1 방향에 관하여 거리만큼 제2 층으로부터 이격된 공통 노드를 포함하고, 상기 제3 층은 상기 제1 방향에서 상기 감지 노드와 상기 공통 노드 사이에 있다.
1) 본 개시의 실시형태에 따른, SPAD(single photon avalanche diode) 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판; 및 상기 기판 내의 트렌치 격리부를 포함하고, 상기 트렌치 격리부는, 상기 기판의 상기 전방 표면으로부터 상기 기판의 상기 후방 표면을 향해 연장되고, 제1 표면 및 상기 제1 표면에 반대편인 제2 표면을 갖고, 상기 제1 표면은 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 제2 표면은 0보다 큰 거리만큼 상기 기판의 상기 후방 표면으로부터 이격되고, 상기 기판은, 제1 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 후방 표면으로부터 상기 트렌치 격리부를 향해 연장되고, 상기 트렌치 격리부의 측벽의 적어도 일부를 측방으로 둘러싸는, 제1 층; 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 고농도로 도핑되고, 상기 기판 내에 있고, 상기 기판의 상기 전방 표면에 인접한, 감지 노드; 및 상기 제1 도전성 타입의 도펀트로 고농도로 도핑되고, 상기 트렌치 격리부의 상기 제2 표면과 상기 기판의 상기 후방 표면 사이에 있는, 공통 노드를 포함한다.
2) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 기판은, 상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 전방 표면과 상기 제1 층 사이에 있는, 제2 층; 및 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한, 제3 층을 더 포함한다.
3) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 공통 노드와 상기 제2 층 사이의 거리는 약 0.5 ㎛ 내지 약 1 ㎛의 범위이다.
4) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 제2 층의 도펀트 농도에 대한 상기 감지 노드의 도펀트 농도의 비는 약 10 내지 약 1000의 범위이다.
5) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 제1 층의 도펀트 농도에 대한 상기 제3 층의 도펀트 농도의 비는 약 1 내지 약 100의 범위이다.
6) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 제3 층의 도펀트 농도에 대한 상기 공통 노드의 도펀트 농도의 비는 약 10 내지 약 1000의 범위이다.
7) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 기판은, 상기 제1 층 내에 있고 상기 공통 노드에 인접하여 상기 공통 노드를 둘러싸는 제1 블록 영역을 더 포함한다.
8) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 제1 블록 영역의 도펀트 농도에 대한 상기 공통 노드의 도펀트 농도의 비는 약 10 내지 약 100의 범위이다.
9) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 기판은, 상기 제1 층 내에 있고 상기 트렌치 격리부의 일부에 인접하여 상기 트렌치 격리부의 일부를 둘러싸는 제2 블록 영역을 더 포함한다.
10) 본 개시의 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 제2 블록 영역의 도펀트 농도에 대한 상기 제2 층의 도펀트 농도의 비는 약 10 내지 약 100의 범위가 될 수 있다.
11) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판을 포함하고, 상기 기판은, 제1 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 후방 표면에 인접한, 제1 층; 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 전방 표면에 인접한, 제2 층; 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한, 제3 층; 상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 제2 층 내에 있는, 감지 노드; 및 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 기판의 상기 전방 표면의 제2 방향에 수직인 제1 방향에 관하여 0보다 큰 거리만큼 상기 제2 층으로부터 이격되는, 공통 노드를 포함하고, 상기 제3 층은 상기 제1 방향에 관하여 상기 감지 노드와 상기 공통 노드 사이에 있다.
12) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 기판의 상기 전방 표면으로부터 상기 기판의 상기 후방 표면을 향해 연장되는 트렌치 격리부를 더 포함하고, 상기 트렌치 격리부는 제1 표면 및 상기 제1 표면에 반대편인 제2 표면을 갖고, 상기 제1 표면은 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 제2 표면은 0보다 큰 거리만큼 상기 기판의 상기 후방 표면으로부터 이격되어 있다.
13) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 트렌치 격리부는 메인 구조체 및 내부 스페이서를 포함하고, 상기 메인 구조체는 직사각형 프로파일을 갖고, 상기 내부 스페이서는 빗변, 제1 레그, 및 상기 제1 레그보다 긴 제2 레그를 포함하는 직각 삼각형 프로파일을 갖고, 상기 내부 스페이서의 상기 제1 레그는 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 내부 스페이서의 상기 제2 레그는 상기 메인 구조체의 측벽에 인접한다.
14) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서에 있어서, 상기 트렌치 격리부는, 빗변, 제1 레그, 및 상기 제1 레그보다 긴 제2 레그를 포함하는 직각 삼각형 프로파일을 가진 외부 스페이서를 더 포함하고, 상기 외부 스페이서의 상기 제1 레그는 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 외부 스페이서의 상기 제2 레그는 상기 내부 스페이서의 빗변에 인접하고, 상기 외부 스페이서의 상기 제2 레그의 길이는 상기 내부 스페이서의 상기 빗변의 길이보다 짧다.
15) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 상기 기판의 상기 전방 표면에 제1 ILD(inter-layer dielectric) 층을 더 포함하고, 상기 제1 ILD 층은 복수의 금속 층을 포함한다.
16) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 칩을 더 포함하고, 상기 칩은 복수의 액티브 디바이스 및 상기 제1 ILD 층에 본딩된 제2 ILD 층을 포함한다.
17) 본 개시의 다른 실시형태에 따른, SPAD 이미지 센서는, 상기 기판의 상기 후방 표면에 렌즈를 더 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 SPAD 이미지 센서는, 전방 표면 및 후방 표면을 가진 기판 내에 배열된 픽셀의 어레이; 및 상기 픽셀의 어레이의 인접한 픽셀들에 대응하는 인접한 공통 노드들 사이의 격리체(isolator)를 포함하고, 상기 각각의 픽셀은, 제1 도전성 타입의 도펀트로 도핑되고, 상기 기판 내에 있고, 상기 기판의 상기 후방 표면에 인접한, 제1 층; 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판 내에 그리고 상기 기판의 상기 전방 표면과 상기 제1 층 사이에 있는, 제2 층; 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한, 제3 층; 상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 제2 층 내에 있는, 감지 노드; 및 상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 기판의 상기 전방 표면의 제2 방향에 수직인 제1 방향에 관하여 거리를 두고 제2 층으로부터 이격된 공통 노드를 포함하고, 상기 제3 층은 상기 제1 방향에서 상기 감지 노드와 상기 공통 노드 사이에 있다.
19) 본 개시의 또 다른 실시형태에 따른 SPAD 이미지 센서에 있어서, 상기 제1 방향에 관하여 상기 공통 노드와 상기 제1 층 사이의 거리는 약 0.5 ㎛ 내지 약 1 ㎛의 범위이다.
20) 본 개시의 또 다른 실시형태에 따른 SPAD 이미지 센서에 있어서, 상기 제1 도전성 타입은 n 타입이고, 상기 제2 도전성 타입은 p 타입이다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. SPAD(single photon avalanche diode) 이미지 센서에 있어서,
    전방 표면 및 후방 표면을 가진 기판; 및
    상기 기판 내의 트렌치 격리부
    를 포함하고,
    상기 트렌치 격리부는, 상기 기판의 상기 전방 표면으로부터 상기 기판의 상기 후방 표면을 향해 연장되고, 제1 표면 및 상기 제1 표면에 반대편인 제2 표면을 갖고, 상기 제1 표면은 상기 기판의 상기 전방 표면과 동일 평면에 있고, 상기 제2 표면은 0보다 큰 거리만큼 상기 기판의 상기 후방 표면으로부터 이격되고,
    상기 기판은,
    제1 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 후방 표면으로부터 상기 트렌치 격리부를 향해 연장되고, 상기 트렌치 격리부의 측벽의 적어도 일부를 측방으로 둘러싸는, 제1 층;
    상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 고농도로 도핑되고, 상기 기판 내에 있고, 상기 기판의 상기 전방 표면에 인접한, 감지 노드; 및
    상기 제1 도전성 타입의 도펀트로 고농도로 도핑되고, 상기 트렌치 격리부의 상기 제2 표면과 상기 기판의 상기 후방 표면 사이에 있는, 공통 노드
    를 포함하는 것인, SPAD 이미지 센서.
  2. 제1항에 있어서,
    상기 기판은,
    상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 전방 표면과 상기 제1 층 사이에 있는, 제2 층; 및
    상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한, 제3 층
    을 더 포함하는 것인, SPAD 이미지 센서.
  3. 제2항에 있어서,
    상기 공통 노드와 상기 제2 층 사이의 거리는 0.5 ㎛ 내지 1 ㎛의 범위인 것인, SPAD 이미지 센서.
  4. 제2항에 있어서,
    상기 제2 층의 도펀트 농도에 대한 상기 감지 노드의 도펀트 농도의 비는 10 내지 1000의 범위인 것인, SPAD 이미지 센서.
  5. 제2항에 있어서,
    상기 제1 층의 도펀트 농도에 대한 상기 제3 층의 도펀트 농도의 비는 1 내지 100의 범위인 것인, SPAD 이미지 센서.
  6. 제2항에 있어서,
    상기 제3 층의 도펀트 농도에 대한 상기 공통 노드의 도펀트 농도의 비는 10 내지 1000의 범위인 것인, SPAD 이미지 센서.
  7. 제1항에 있어서,
    상기 기판은, 상기 제1 층 내에 있고 상기 공통 노드에 인접하여 상기 공통 노드를 둘러싸는 제1 블록 영역을 더 포함하는 것인, SPAD 이미지 센서.
  8. 제2항에 있어서,
    상기 기판은, 상기 제1 층 내에 있고 상기 트렌치 격리부의 일부에 인접하여 상기 트렌치 격리부의 일부를 둘러싸는 제2 블록 영역을 더 포함하는 것인, SPAD 이미지 센서.
  9. SPAD 이미지 센서에 있어서,
    전방 표면 및 후방 표면을 가진 기판을 포함하고,
    상기 기판은,
    제1 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 후방 표면에 인접한, 제1 층;
    상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판의 상기 전방 표면에 인접한, 제2 층;
    상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한, 제3 층;
    상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 제2 층 내에 있는, 감지 노드; 및
    상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 기판의 상기 전방 표면의 제2 방향에 수직인 제1 방향에 관하여 0보다 큰 거리만큼 상기 제2 층으로부터 이격되는, 공통 노드
    를 포함하고,
    상기 제3 층은 상기 제1 방향에 관하여 상기 감지 노드와 상기 공통 노드 사이에 있는 것인, SPAD 이미지 센서.
  10. SPAD 이미지 센서에 있어서,
    전방 표면 및 후방 표면을 가진 기판 내에 배열된 픽셀의 어레이; 및
    상기 픽셀의 어레이의 인접한 픽셀들에 대응하는 인접한 공통 노드들 사이의 격리체(isolator)
    를 포함하고,
    상기 각각의 픽셀은,
    제1 도전성 타입의 도펀트로 도핑되고, 상기 기판 내에 있고, 상기 기판의 상기 후방 표면에 인접한, 제1 층;
    상기 제1 도전성 타입과 반대인 제2 도전성 타입의 도펀트로 도핑되고, 상기 기판 내에 그리고 상기 기판의 상기 전방 표면과 상기 제1 층 사이에 있는, 제2 층;
    상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 제2 층에 인접한, 제3 층;
    상기 제2 도전성 타입의 도펀트로 도핑되고, 상기 제2 층 내에 있는, 감지 노드; 및
    상기 제1 도전성 타입의 도펀트로 도핑되고, 상기 제1 층 내에 있고, 상기 기판의 상기 전방 표면의 제2 방향에 수직인 제1 방향에 관하여 거리를 두고 제2 층으로부터 이격된 공통 노드
    를 포함하고,
    상기 제3 층은 상기 제1 방향에서 상기 감지 노드와 상기 공통 노드 사이에 있는 것인, SPAD 이미지 센서.
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