KR102102425B1 - 이미지 센서 및 관련 제조 방법 - Google Patents

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Abstract

이미지 센서가 개시된다. 이미지 센서는, 제1 도전형의 도펀트로 중도핑된(heavily doped) 공통 노드 - 상기 공통 노드는 상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있음 -; 및 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 기판 내에 있고 기판의 전면부에 접해 있음 -; 상호연결 구조물 - 상기 기판의 상기 전면부는 상기 상호연결 구조물을 마주보고 있음 -; 상기 기판의 상기 전면부와 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR); 상기 DBR을 관통하고, 상기 공통 노드를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및 상기 DBR을 관통하고, 상기 감지 노드를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그를 포함한다.

Description

이미지 센서 및 관련 제조 방법{IMAGE SENSOR AND ASSOCIATED FABRICATING METHOD}
본 출원은 2017년 9월 29일에 출원된 미국 가특허 출원 제62/566,194호의 이익을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에서 원용된다.
디지털 카메라와 광학 이미징 디바이스는 이미지 센서를 사용한다. 이미지 센서는 광학 이미지를, 디지털 이미지로서 표현될 수 있는 디지털 데이터로 변환한다. 이미지 센서는 일반적으로 픽셀 센서들의 어레이를 포함하는데, 이는 광학 이미지를 전기 신호로 변환하기 위한 단위 디바이스이다. 픽셀 센서는 종종 CCD(charge-coupled device) 또는 CMOS(complementary metal oxide semiconductor) 디바이스로서 나타난다.
APD(Avalanche photodiode)는 종래의 CMOS 디바이스와 호환가능한 솔리드 디바이스이다. 애벌런치 공정은 역 바이어스된 pn 접합부가 입사 방사선에 의해 생성된 캐리어와 같은 추가적인 캐리어를 수신할 때 트리거될 수 있다. 예를 들어, 낮은 세기의 방사선을 검출하기 위해, pn 접합부는 항복 전압 위로 바이어싱되어, 검출될 수 있는 애벌런치 전류를 단일 광자 생성 캐리어가 트리거할 수 있게 한다. 이 모드에서 동작하는 이미지 센서는 SPAD(single photon avalanche diode) 이미지 센서, 또는 가이거 모드 애벌런치 광다이오드(Geiger-mode avalanche photodiode, 또는 G-APD)로서 알려져 있다.
본 발명개시의 일부 실시예들은 이미지 센서를 제공한다. 이미지 센서는, 제1 도전형의 도펀트로 중도핑된 공통 노드 - 상기 공통 노드는 기판 내에 있고 기판의 전면부에 접해 있음 -; 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 기판 내에 있고 기판의 전면부에 접해 있음 -; 상호연결 구조물 - 기판의 전면부는 상호연결 구조물을 마주보고 있음 -; 기판의 전면부와 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR); DBR을 관통하고, 공통 노드를 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및 DBR을 관통하고, 감지 노드를 상호연결 구조물에 결합시키는 제2 접촉 플러그를 포함한다.
본 발명개시의 일부 실시예들은 이미지 센서를 제공한다. 이미지 센서는, 전측면과 후측면을 갖는 기판 - 상기 기판은 제1 픽셀과 제2 픽셀을 포함하고, 제1 픽셀과 제2 픽셀 각각은, 제1 도전형의 도펀트로 중도핑된 제1 공통 노드와 제2 공통 노드 - 상기 제1 공통 노드와 제2 공통 노드는 기판 내에 있고 기판의 전측면에 접해 있음 -; 및 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 기판 내에 있고 기판의 전측면에 접해 있으며, 상기 감지 노드는 제1 공통 노드와 제2 공통 노드 사이에 있음 - 을 구비함 -; 상호연결 구조물 - 기판의 전측면은 상호연결 구조물을 마주보고 있음 -; 기판의 전측면과 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR) - 상기 DBR의 적어도 일부는 제1 픽셀과 제2 픽셀 사이에서 기판 내로 연장됨 -; DBR을 관통하고, 제1 공통 노드와 제2 공통 노드를 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및 DBR을 관통하고, 감지 노드를 상호연결 구조물에 결합시키는 제2 접촉 플러그를 포함한다.
본 발명개시의 일부 실시예들은 이미지 센서를 제공한다. 이미지 센서는, 전면부와 후면부를 갖는 기판; 기판 내에 있고 기판의 전면부에 접해 있는 광다이오드(PD); 기판 내에 있고 기판의 전면부에 접해 있는 플로우팅 확산 영역(FD); PD와 FD 사이에서 기판의 전면부에 있는 게이트; 상호연결 구조물 - 기판의 전면부는 상호연결 구조물을 마주보고 있음 -; 기판의 전면부와 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR); DBR을 관통하고, 게이트를 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및 DBR을 관통하고, FD를 상호연결 구조물에 결합시키는 제2 접촉 플러그를 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 제1 실시예에 따라 함께 접합된 CMOS(complementary metal-oxide-semiconductor) 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 도시하는 도면이다.
도 2는 본 발명개시의 제2 실시예에 따라 함께 접합된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 도시하는 도면이다.
도 3은 본 발명개시의 제3 실시예에 따라 함께 접합된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 도시하는 도면이다.
도 4는 본 발명개시의 제4 실시예에 따라 함께 접합된 CMOS 칩과 이미징 칩을 포함하는 SPAD 이미지 센서의 단면도를 도시하는 도면이다.
도 5는 본 발명개시의 제5 실시예에 따라 함께 접합된 CMOS 칩과 이미징 칩을 포함하는 이미지 센서의 단면도를 도시하는 도면이다.
도 6은 본 발명개시의 제6 실시예에 따라 함께 접합된 CMOS 칩과 이미징 칩을 포함하는 이미지 센서의 단면도를 도시하는 도면이다.
도 7 내지 도 12는 본 발명개시의 일부 실시예에 따른 제조의 다양한 단계들에서의 SPAD 이미지 센서의 단편적 단면도들을 도시하는 도면들이다.
도 13 내지 도 20은 본 발명개시의 일부 실시예에 따른 제조의 다양한 단계들에서의 SPAD 이미지 센서의 단편적 단면도들을 도시하는 도면들이다.
아래의 발명개시는 본 발명개시의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시의 넓은 범위를 설명하는 수치 범위 및 파라미터는 근사치이지만, 특정 예시들에서 설명된 수치 값들은 가능한 한 정확하게 보고된다. 그러나, 어떠한 수치도 본질적으로는 각각의 테스트 측정에서 발견된 표준 편차로 인해 필연적으로 발생하는 특정 오차를 포함한다. 또한, 본원에서 사용되는 용어 "약"은 일반적으로 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 이내를 의미한다. 대안적으로, 용어 "약"은 당업자가 고려할 때 평균의 허용가능한 표준 오차 이내를 의미한다. 동작/작업 예시들 이외에, 또는 달리 명시하지 않는 한, 물질의 양, 시간의 지속기간, 온도, 동작 조건, 양의 비율 등과 같은 본원에서 개시된 모든 수치 범위, 양, 값, 및 백분율은 모든 예시들에서 "약"이라는 용어로 수정된 것으로서 이해되어야 한다. 따라서, 달리 표시되지 않는 한, 본 발명개시 및 첨부된 청구범위에서 기재된 수치 파라미터는 원하는 바에 따라 변할 수 있는 근사치이다. 적어도, 각각의 수치 파라미터는 적어도, 보고된 유효 자릿수의 숫자를 고려하여 통상적인 반올림 기술을 적용하여 해석되어야 한다. 범위들은 본원에서 하나의 종단점에서 다른 종단점까지로서 또는 두 종단점 사이로서 표현될 수 있다. 본원에서 개시된 모든 범위들은, 달리 명시되지 않는 한, 종단점들을 포함한다.
SPAD(single photon avalanche diode) 이미지 센서는 매우 낮은 세기(예를 들어, 단일 광자)의 입사 방사선을 검출할 수 있다. SPAD 이미지 센서는 어레이로 배열된 복수의 SPAD 셀들을 포함한다. SPAD 셀들은 각각 pn 접합부, 퀀치(quench) 회로, 및 판독 회로를 포함한다. pn 접합부는 항복 전압보다 훨씬 높은 역 바이어스에서 동작한다. 동작 중에, 광 생성 캐리어는 pn 접합부의 공핍 영역(즉, 증배 영역)으로 이동하고, 신호 전류가 검출될 수 있도록 애벌런치 효과를 트리거시킨다. 퀀치 회로는 애벌런치 효과를 차단하고 SPAD 셀을 리셋하는데 사용된다. 판독 회로는 신호 전류를 수신하고 전송한다.
기존의 SPAD 이미지 센서는 반사기를 포함하도록 구성된다. SPAD 이미지 센서가 실리콘과 같은 광 흡수성 기판 상에 형성되는 경우, 반사기가 없으면, 광은 기판을 향해 전파되어 기판에 의해 흡수될 수 있다. 이 경우, 광의 상당 부분이 충분히 사용되지 않고 손실될 것이다. 마찬가지로, 발광 다이오드(LED)에 의해 광이 생성될 때, 광은 일반적으로 모든 방향으로 바깥쪽으로 전파될 것이다. 그러나, 대부분의 경우, 매우 특정한 방향으로 광을 지향시키는 것이 바람직한데, 이 특정 방향으로는, 임의의 유형의 반사기가 없으면, LED에 의해 방출되는 전체 광 중에서 작은 부분만을 수신할 것이다. 다시, LED가 실리콘과 같은 광 흡수성 기판 상에 형성되는 경우, 기판쪽으로 전파되는 광은 기판에 의해 흡수될 수 있으며, 원하지 않는 방향으로 단순히 진행하기 보다는 대부분 손실될 수 있다.
기존의 금속 반사기는 제1 금속 아래의 실리콘 기판에 근접하여 배치될 수 있으며, 따라서 금속 오염의 위험을 증가시킨다. 본 발명개시는 광을 반사시키기 위해 상이한 굴절률을 갖는 교호적인 절연층들을 이용하는 분산형 브래그 반사기(distributed Bragg reflector; DBR)를 제공한다. 비도전성 DBR은 비도전성 DBR과 접촉 플러그 사이의 전기적 단락의 위험 없이 기판에 더 가깝게 배치될 수 있다. 따라서, SPAD 이미지 센서의 공진 효율 및 감도는 증가될 것이다.
도 1은 본 발명개시의 제1 실시예에 따라 함께 접합된 CMOS(complementary metal-oxide-semiconductor) 칩(103)과 이미징 칩(101)을 포함하는 SPAD 이미지 센서(100)의 단면도를 도시하는 도면이다. SPAD 이미지 센서(100)는 예시적인 목적으로 도 1에서 도시된 바와 같이 픽셀들(101a 내지 101b)의 어레이를 포함한다. 많은 경우에 있어서, SPAD 이미지 센서(100)는 2개보다 많은 픽셀들을 포함할 수 있다. CMOS 칩(103)은 복수의 능동 디바이스(105)를 갖는다. 일부 실시예들에서, CMOS 칩(103)은 기판(206) 위에 배치된 상호연결 구조물(212)을 포함한다. 일부 실시예들에서, 상호연결 구조물(212)은 층간 유전체(inter-layer dielectric; ILD)층(203) 내에 배치된 복수의 금속층(201)을 포함한다. 능동 디바이스(105)는 적어도 기판(206) 내에 배치된다. 이미징 칩(101)은 CMOS 칩(103)의 상호연결 구조물(212)과 이미징 칩(101)의 기판(109) 사이에 배치된 상호연결 구조물(124)을 포함한다. 상호연결 구조물(124)은 ILD 층(128) 내에 배치된 복수의 금속층(111)을 포함한다.
픽셀들(101a, 101b) 각각은 기판(109) 내에 배치된 SPAD 셀을 포함한다. 기판(109)은 상호연결 구조물(124)을 마주보고 있는 전면부(100a) 및 상호연결 구조물(124)을 등지고 있는 후면부(100b)를 포함한다. 유전체층(129)이 기판(109)과 상호연결 구조물(124) 사이에 있다. DBR(104)이 유전체층(129)과 기판(109) 사이에 있다. DBR(104)은 교호하는 절연층들로 구성된다. 예를 들어, DBR은 실리콘 이산화물(SiO2), 비도핑 폴리실리콘(폴리), 및 실리콘 질화물(Si3N4) 중 2개로부터 선택되는 제1 층과 제2 층을 포함하는 적어도 한 쌍의 층들을 포함할 수 있다. 그러나, 이는 본 발명개시의 제한사항은 아니다. DBR(104)은 상이한 공정들 및 설계 고려사항에 따라 필요한 굴절률에 기초하여 다른 물질들을 포함하도록 구성될 수 있다. 특히, DBR(104)은 실리콘 이산화물(SiO2)/비도핑 폴리실리콘(폴리) 쌍으로부터 형성되는 것이 바람직하다. 일부 실시예들에서, DBR(104)은 실리콘 질화물(SiN 또는 Si3N4)/비도핑 폴리실리콘(폴리) 쌍으로부터 형성될 수 있다. 일부 실시예들에서, DBR(104)은 실리콘 이산화물(SiO2)/실리콘 질화물(SiN 또는 Si3N4) 쌍으로부터 형성될 수 있다. 쌍들의 갯수는 1만큼 작은 갯수에서 10만큼 많은 갯수까지 다양할 수 있다. 광의 반사 효과는 층들의 쌍이 증가할수록 좋아지지만, 획득되는 한계 효과(marginal effect)가 또한 층들의 쌍의 증가에 따라 기하급수적으로 감소한다. 이와 같이, 쌍들의 갯수는, 일부 실시예들에 따라, 약 2개 내지 3개 쌍의 층들로 구성될 수 있다.
도 1에서 도시된 바와 같이, 제1 SiO2 층(104a), 제1 비도핑 폴리층(104b), 제2 SiO2 층(104c), 제2 비도핑 폴리층(104d)을 포함하는, DBR(104)을 구성하는 2개 쌍의 층들이 도시되어 있다. DBR(104)은 기판(109)의 전면부(100a)와 상호연결 구조물(124) 사이에서 불연속적으로 형성된다. 도 1에서, DBR(104)은 접촉 플러그(120, 122)의 측벽과 물리적으로 접촉하지 않는다. 일부 실시예들에서, DBR(104)과 접촉 플러그(122)의 측벽 사이의 거리(D1)는, DBR(104)과 접촉 플러그(122) 사이의 마진(margin)을 더 증가시켜서 감지 노드(110)의 전기적 단락 및 누설의 위험을 감소시키기 위해 약 0.05㎛보다 클 수 있다. DBR(104)과 접촉 플러그(120)의 측벽 사이의 거리(D2)는, 공통 노드(116)의 전기적 단락 및 누설의 위험을 감소시키기 위해 약 0.05㎛보다 클 수 있다.
일부 실시예들에서, 접촉 플러그들(120, 122)은 유전체층(129)을 패터닝함으로써 제조된 자기 정렬 접촉부(self-aligned contact; SAC)이다. 유전체층(129)과 기판(109)의 전면부(100a) 사이에는 선택적으로 접촉부 에칭 정지층(contact etch-stop layer; CESL)(130)이 형성될 수 있다. CESL(130)은 SiN, SiON, SiCN, 또는 SiOCN과 같은 실리콘 질화물계 화합물의 하나 이상의 층을 포함한다. 도 1에서 도시된 바와 같이, CESL(130)은 DBR(104)과 기판(109)의 전면부(100a) 사이에 있다. 구체적으로, 기판(109)을 마주보고 있는 CESL(130)의 제1 측면은 기판(109)의 전면부(100a)와 물리적으로 접촉하고; 기판(109)의 전면부(100a)를 등지고 있는 CESL(130)의 제2 측면은 DBR(104)의 제1 SiO2 층(104a)과 물리적으로 접촉한다.
기판(109)은 제1 도전형, 예컨대 p형의 도펀트로 도핑된 제1 층(114)을 포함할 수 있다. 제1 도전형의 제1 층(114)의 도펀트 농도는 약 1e16/㎤의 레벨일 수 있다. 기판(109)은 각각의 픽셀(101a, 101b) 내에 제2 층(102)을 더 포함할 수 있다. 제2 층(102)은 제1 층(114)의 도전형과 반대인, 제2 도전형, 예컨대 n형의 도펀트로 도핑될 수 있다. 제2 층(102)의 도펀트 농도는 약 1e17/㎤ 내지 약 1e19/㎤의 레벨일 수 있다. 제2 층(102)은 제1 층(114)과 기판(109)의 전면부(100a) 사이에 있다. 구체적으로, 제2 층(102)은 기판(109)의 전면부(100a)에 바로 접한다. 많은 경우, 픽셀(101a)의 제2 층(102)은 픽셀(101b)의 제2 층(102)으로부터 분리되어 있고, 픽셀(101a)의 제2 층(102)은 픽셀(101b)의 제2 층(102)과 접촉하지 않는다. 일부 실시예들에서, 제2 층(102)은 생략되거나, 즉 제1 층(114)으로 대체될 수 있다.
픽셀(101a, 101b) 각각은 제2 층(102)의 도전형과 동일한 제2 도전형, 예를 들어 n형의 도펀트로 중도핑된(heavily doped) 감지 노드(110)를 더 포함한다. 감지 노드(110)의 도펀트 농도는 제2 층(102)의 도펀트 농도보다 더 클 수 있다. 일부 실시예들에서, 감지 노드(110)의 도펀트 농도 대 제2 층(102)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위일 수 있다. 실시예에서, 감지 노드(110)의 도펀트 농도는 약 1e20/㎤의 레벨일 수 있다. 감지 노드(110)는 기판(109) 내에 형성되고 기판(109)의 전면부(100a)에 바로 접하도록 형성된다. 구체적으로, 감지 노드(110)는 제2 층(102) 내에 형성되고 제2 층(102)에 의해 둘러싸인다. 다시 말해, 감지 노드(110)는 제2 층(102)에 의해 제1 층(114)으로부터 분리된다. 접촉 플러그(122)를 통해, 감지 노드(110)는 상호연결 구조물(124) 및 ILD 층(203)을 통해 CMOS 칩(103)의 능동 디바이스(105)에 결합될 수 있다. 일부 실시예들에서, 능동 디바이스(105)는 SPAD 셀의 바이어스를 리셋하고 애벌런치 효과를 중단시키기 위한 능동 퀀치 회로를 포함할 수 있다. 능동 디바이스(105)는 또한 판독 회로 및 다른 제어 또는 논리 회로를 포함할 수 있다. 예를 들어, 능동 디바이스(105)는 게이트 구조물(202) 및 소스/드레인 영역(204)을 갖는 트랜지스터 디바이스를 포함할 수 있다. 감지 노드(110)는 접촉 플러그(208)를 통해 트랜지스터의 소스/드레인 영역(204)에 결합될 수 있다.
픽셀(101a, 101b) 각각은 제1 층(114)의 도전형과 동일한 제1 도전형, 예를 들어 p형의 도펀트로 도핑된 제3 층(112)을 더 포함할 수 있다. 제3 층(112)의 도펀트 농도는 제1 층(114)의 도펀트 농도보다 더 클 수 있다. 일부 실시예들에서, 제3 층(112)의 도펀트 농도 대 제1 층(114)의 도펀트 농도의 비는 약 1 내지 약 100의 범위일 수 있다. 실시예에서, 제3 층(112)의 도펀트 농도는 약 1e17/㎤의 레벨일 수 있다. 제3 층(112)은 제1 층(114) 내에 형성되고 제2 층(102)에 바로 접한다. 구체적으로, 제3 층(112)은 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 구체적으로, 제3 층(112)은 제2 층(102)에 의해 감지 노드(110)로부터 분리된다.
공통 노드(116)는 각각의 2개의 인접한 픽셀들 사이에 형성되고 기판(109)의 전면부(100a)에 접한다. 공통 노드(116)는 제1 층(114) 및 제3 층(112)의 도전형과 동일한 제1 도전형, 예컨대 p형의 도펀트로 중도핑될 수 있다. 공통 노드(116)의 도펀트 농도는 제1 층(114)과 제3 층(112)의 도펀트 농도보다 더 클 수 있다. 일부 실시예들에서, 공통 노드(116)의 도펀트 농도 대 제3 층(112)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위일 수 있다. 실시예에서, 공통 노드(116)의 도펀트 농도는 약 5e18/㎤의 레벨일 수 있다. 접촉 플러그(120)를 통해, 공통 노드(116)는 상호연결 구조물(124) 및 ILD 층(203)을 통해 CMOS 칩(103)의 능동 디바이스(105)에 결합될 수 있다. 실시예에서, 공통 노드(116)와 접촉 플러그(120) 각각은 이웃하는 SPAD 셀들에 의해 공유된다.
일부 실시예들에서, 이미징 칩(101)과 CMOS 칩(103)은 금속간 접합 및 유전체간 접합을 포함하는 하이브리드 접합에 의해 함께 접합된다. 금속간 접합부(예를 들어, 확산 접합부)는 복수의 금속층(111)의 최상부 금속층(126)과 복수의 금속층(201)의 최상부 금속층(210) 사이에 있을 수 있다. 유전체간 접합부는 ILD 층(128)과 ILD 층(203)이 서로 직접 접촉하도록 ILD 층(128)과 ILD 층(203) 사이에 있을 수 있다. 최상부 금속층들(126, 210)은 한 쌍의 접합 패드로서 기능하며, 재배선층(re-distribution layer; RDL)을 포함할 수 있다. 일부 실시예들에서, 유전체간 접합은 산화물간 접합이다.
일부 실시예들에서, 이미징 칩(101)은 픽셀들(101a 내지 101b)의 어레이 주위에서 기판(109)의 주변 영역에 복수의 능동 디바이스도 가질 수 있다. 예를 들어, 전술한 능동 퀀치 회로, 판독 회로, 및 다른 제어 또는 논리 회로의 일부 또는 전부는 CMOS 칩(103) 대신에 이미징 칩(101)의 기판(109)에 배치될 수 있다.
일부 실시예들에서, SPAD 이미지 센서(100)는 기판(109)의 후면부(100b) 위에 배치된 하이 k 유전체층(214) 및/또는 반사 방지 코팅(anti-reflective coating; ARC) 층(216)을 더 포함하며, 이들은 후면부(100b)로부터 SPAD 셀(107)로의 입사 광자(115)의 전송을 용이하게 하도록 구성된다. SPAD 이미지 센서(100)는 ARC 층(216) 위에 칼라 필터층(217)을 더 포함할 수 있다. 많은 경우들에서, 칼라 필터층(217)은 입사하는 방사선이 칼라 필터층 상에 지향되고 이를 관통하도록 위치가 정해진 복수의 칼라 필터들을 포함할 수 있다. 칼라 필터는 입사하는 방사선의 특정 파장길이 대역[이것은 칼라 스펙트럼에 대응함(예컨대, 적, 녹, 청)]을 필터링하기 위한 염료계(또는 안료계) 폴리머 또는 수지를 포함한다. 복수의 마이크로 렌즈들을 포함한 마이크로 렌즈층(218)이 칼라 필터층(217) 위에 형성된다. 마이크로 렌즈들(218)은 입사하는 방사선(115)을 SPAD 셀들쪽으로 지향시키고 포커싱시킨다. 마이크로 렌즈들(218)은 다양한 배열들로 위치될 수 있으며, 센서 표면으로부터의 거리 및 마이크로 렌즈들(218)을 위해 이용된 물질의 굴절률에 따라 다양한 형상들을 가질 수 있다. 많은 경우들에서, 각각의 마이크로 렌즈들(218)의 중심은 평면도에서 봤을 때 대응하는 SPAD 셀들 각각의 중심과 중첩된다. 일부 실시예들에서, SPAD 이미지 센서(100)는 공진의 효율을 증가시키기 위한 광 트래핑 구조물을 더 포함할 수 있다.
도 2는 본 발명개시의 제2 실시예에 따라 함께 접합된 CMOS 칩(103)과 이미징 칩(201)을 포함하는 SPAD 이미지 센서(200)의 단면도를 도시하는 도면이다. 이미징 칩(201)은, 공통 노드(116)의 누설이 감지 노드(110)만큼 중요하지 않기 때문에 DBR(205)이 접촉 플러그(120)의 측벽과 물리적으로 접촉할 수 있다는 점을 제외하고는, 이미징 칩(101)과 동일하다. 이와 같이, DBR(205) 및 접촉 플러그(122)의 측벽은, 감지 노드(110)의 전기적 단락 및 누설의 위험을 감소시키기 위해, 여전히 약 0.05㎛보다 큰 거리(D1)로 유지된다. 많은 경우들에서, DBR(205)은 도 1의 DBR(104)과 실질적으로 동일하거나 유사한 물질들로 구성될 수 있다.
도 3은 본 발명개시의 제3 실시예에 따라 함께 접합된 CMOS 칩(103)과 이미징 칩(301)을 포함하는 SPAD 이미지 센서(300)의 단면도를 도시하는 도면이다. 이미징 칩(301)은 DBR(304)이 CESL(330)과 기판(109)의 전면부(100a) 사이에 있는 것을 제외하고는 이미징 칩(101)과 동일하다. 구체적으로, DBR(304)의 제1 표면은 기판(109)의 전면부(100a)와 물리적으로 접촉한다. CESL(330)은 DBR(304)의 제1 표면과는 반대편의 DBR(304)의 제2 표면 및 DBR(304)의 측벽을 덮는다. CESL(330)은, DBR(304)을 접촉 플러그들(120, 122)로부터 이격시키기 위해 의도적으로 확보된 영역에서 기판(109)의 전면부(100a)까지 더 연장된다. 일부 실시예들에서, SPAD 이미지 센서(300)의 DBR(304)은 DBR(205)로 대체될 수 있다. 달리 말하면, DBR(304)이 접촉 플러그(120)와 물리적으로 접촉할 수 있도록 변경될 수 있다. 많은 경우들에서, DBR(304)은 도 1의 DBR(104)과 실질적으로 동일하거나 유사한 물질들로 구성될 수 있다.
도 4는 본 발명개시의 제4 실시예에 따라 함께 접합된 CMOS 칩(103)과 이미징 칩(401)을 포함하는 SPAD 이미지 센서(400)의 단면도를 도시하는 도면이다. 이미징 칩(301)과 비교하여, DBR(404)의 일부분(405)이 전면부(100a)로부터 기판(109) 내로 삽입될 수 있도록 이미징 칩(401)의 픽셀(101a)과 픽셀(101b) 사이의 거리는 더 증가된다. DBR(404)의 일부분(405)은 제3 층(112)보다 더 기판(109) 내로 연장될 수 있다. 일부 실시예들에서, DBR(404)의 일부분(405)은 기판(109)을 관통할 수 있다.
DBR(404)의 일부분(405)은 인접한 픽셀들 사이의 광학 손실 및 크로스토크를 더 감소시키기 위해 트렌치 격리로서 동작할 수 있다. 구체적으로, 일부분(405)은 제1 SiO2 층(404a), 제1 비도핑 폴리층(404b), 및 제2 SiO2 층(404c)을 포함한다. 제2 비도핑 폴리층(104d)은 기판(109) 내로 연장되지 않는다. 그러나, 제1 비도핑 폴리층(404b)은 일부분(405) 내에서 U자형 구조물을 형성한다. 따라서, DBR(404)의 일부분(405)의 광 반사 효과는 DBR(404)의 다른 부분보다 나쁘지 않다. 많은 경우들에서, DBR(404)은 도 1의 DBR(104)과 실질적으로 동일하거나 유사한 물질들로 구성될 수 있다.
도 5는 본 발명개시의 제5 실시예에 따라 함께 접합된 CMOS 칩(103)과 이미징 칩(501)을 포함하는 이미지 센서(500)의 단면도를 도시하는 도면이다. 실시예에서, 이미지 센서(500)는 CMOS(complementary metal-oxide-semiconductor) 이미지 센서(CMOS image sensor; CIS)이다. 이미지 센서(500)는 픽셀들의 어레이를 포함하지만, 도 5에서는 예시적인 목적으로 픽셀(501a)만이 도시되어 있다. 도 5는 기판(109)의 전면부(100a)에 있는 전송 트랜지스터의 게이트(506) 및 리셋 트랜지스터의 게이트(507)를 도시한다. 기판(109)은 광다이오드(photodiode; PD)(502) 및 플로우팅 확산 영역(floating diffusion region; FD)(503, 505)을 포함할 수 있다. PD(502)는 전송 트랜지스터의 게이트(506) 옆에 있을 수 있다. 전송 트랜지스터와 리셋 트랜지스터는 FD(503)를 공유한다. 픽셀(501a)은 트렌치 격리부(512)에 의해 다른 픽셀들로부터 분리된다. 접촉 플러그들(520, 522)을 통해, 게이트(503)와 FD(503)는 상호연결 구조물(124) 및 ILD 층(203)을 통해 CMOS 칩(103)의 능동 디바이스(105)에 결합될 수 있다.
DBR(504)이 유전체층(129)과 기판(109) 사이에 있다. 많은 경우들에서, DBR(504)은 도 1의 DBR(104)과 실질적으로 동일하거나 유사한 물질들로 구성될 수 있다. DBR(504)은 기판(109)의 전면부(100a)를 덮고 게이트(506)와 게이트(507)를 둘러싼다. 도 5에서, DBR(504)은 접촉 플러그(520, 522)의 측벽과 물리적으로 접촉하지 않는다. 일부 실시예들에서, DBR(504)과 접촉 플러그(522)의 측벽 사이의 거리(D1)는, DBR(504)과 접촉 플러그(522) 사이의 마진을 더 증가시켜서 FD(503)의 전기적 단락 및 누설의 위험을 감소시키기 위해 약 0.05㎛보다 클 수 있다. DBR(504)과 접촉 플러그(520)의 측벽 사이의 거리(D2)는, PD(502)의 전기적 단락 및 누설의 위험을 감소시키기 위해 약 0.05㎛보다 클 수 있다.
일부 실시예들에서, 도 1 및 도 2와 유사한 방식으로 CESL(도시되지 않음)이 DBR(504)과 기판의 전면부(100a) 사이에 선택적으로 형성될 수 있다. 일부 실시예들에서, DBR(504)은 도 3 및 도 4와 유사한 방식으로 CESL과 기판의 전면부(100a) 사이에 형성될 수 있다. CESL은 CESL(130) 및 CESL(330)과 실질적으로 동일하거나 유사한 물질들로 구성될 수 있다.
도 6은 본 발명개시의 제6 실시예에 따라 함께 접합된 CMOS 칩(103)과 이미징 칩(601)을 포함하는 이미지 센서(600)의 단면도를 도시하는 도면이다. 이미징 칩(601)은, 게이트(506)의 누설이 FD(503)만큼 중요하지 않기 때문에 DBR(604)이 접촉 플러그(520)의 측벽과 물리적으로 접촉할 수 있다는 점을 제외하고는, 이미징 칩(501)과 동일하다. 이와 같이, DBR(604) 및 접촉 플러그(522)의 측벽은, FD(503)의 전기적 단락 및 누설의 위험을 감소시키기 위해, 여전히 약 0.05㎛보다 큰 거리(D1)로 유지된다. 많은 경우들에서, DBR(604)은 도 1의 DBR(104)과 실질적으로 동일하거나 유사한 물질들로 구성될 수 있다.
도 7 내지 도 12는 본 발명개시의 일부 실시예에 따른 제조의 다양한 단계들에서의 SPAD 이미지 센서의 단편적 단면도들을 도시하는 도면들이다. 도 7 내지 도 12는 본 발명개시의 발명적 개념들의 보다 나은 이해를 위해 단순화되었으며, 실척도로 작도되지 않을 수 있다는 것을 이해한다. 도 7을 참조하면, 기판(109)이 제공된다. 기판(109)은 제1 층(114)을 포함한다. 제1 층(114)은 제1 도전형의 도펀트로 도핑될 수 있고, 약 1e16/㎤의 레벨의 도펀트 농도를 갖는다. 제1 층(114)은 기판(109)의 전면부(100a)로부터 후면부(100b)까지 연장된다. 제2 층(102)을 형성하도록, 이온 주입이, 제1 층(114)의 도전형과 반대인, 제2 도전형의 도펀트, 예를 들어, n형 도펀트로 기판(109)의 전면부(100a)에 대해 수행될 수 있다. 제2 층(102)의 도펀트 농도는 약 1e17/㎤ 내지 약 1e19/㎤의 레벨일 수 있다. 구체적으로, 제2 층(102)은 기판(109)의 전면부(100a)로부터 기판(109)의 후면부(100b)쪽으로 연장된다.
제2 층(102)에 이어서, 제3 층(112), 감지 노드(110), 및 공통 노드(116)도 이온 주입에 의해 형성될 수 있다. 제3 층(112)은 제1 층(114)의 도전형과 동일한 제1 도전형, 예컨대 p형의 도펀트로 도핑될 수 있다. 제3 층(112)의 도펀트 농도는 제1 층(114)의 도펀트 농도보다 더 클 수 있다. 일부 실시예들에서, 제3 층(112)의 도펀트 농도 대 제1 층(114)의 도펀트 농도의 비는 약 1 내지 약 100의 범위일 수 있다. 실시예에서, 제3 층(112)의 도펀트 농도는 약 1e17/㎤의 레벨일 수 있다. 제3 층(112)은 제1 층(114) 내에 형성되고 제2 층(102)에 바로 접한다. 구체적으로, 제3 층(112)은 제1 층(114) 내에 형성되고 제1 층(114)에 의해 둘러싸인다. 감지 노드(110)는 제2 층(102)의 도전형과 동일한 제2 도전형, 예컨대 n형의 도펀트로 중도핑될 수 있다. 감지 노드(110)의 도펀트 농도는 제2 층(102)의 도펀트 농도보다 더 클 수 있다. 일부 실시예들에서, 감지 노드(110)의 도펀트 농도 대 제2 층(102)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위일 수 있다. 실시예에서, 감지 노드(110)의 도펀트 농도는 약 1e20/㎤의 레벨일 수 있다. 감지 노드(110)는 기판(109) 내에 형성되고 기판(109)의 전면부(100a)에 바로 접하도록 형성된다. 구체적으로, 감지 노드(110)는 제2 층(102) 내에 형성되고 제2 층(102)에 의해 둘러싸인다.
공통 노드(116)는 각각의 2개의 인접한 픽셀들 사이에 형성되고 기판(109)의 전면부(100a)에 접한다. 공통 노드(116)는 제1 층(114) 및 제3 층(112)의 도전형과 동일한 제1 도전형, 예컨대 p형의 도펀트로 중도핑될 수 있다. 공통 노드(116)의 도펀트 농도는 제1 층(114)과 제3 층(112)의 도펀트 농도보다 더 클 수 있다. 일부 실시예들에서, 공통 노드(116)의 도펀트 농도 대 제3 층(112)의 도펀트 농도의 비는 약 10 내지 약 1000의 범위일 수 있다. 실시예에서, 공통 노드(116)의 도펀트 농도는 약 5e18/㎤의 레벨일 수 있다.
도 8을 참조하면, DBR(304)이 기판(109)의 전면부(100a) 위에 퇴적된다. 구체적으로, 예시적인 목적으로, 물리적 또는 화학적 증착 기술들(예를 들어, PVD, CVD 등)에 의해 제1 SiO2 층(304a), 제1 비도핑 폴리층(304b), 제2 SiO2 층(304c), 제2 비도핑 폴리층이 교호적인 방식으로 퇴적되어 2개의 절연 쌍을 형성한다. 그 후, 공통 노드(116) 및 감지 노드(110)의 적어도 일부를 노출시키기 위한 개구를 형성하도록 DBR(304)이 에칭된다. DBR(304)을 관통하는 개구는 도 9에서 도시된 바와 같이 사다리꼴 프로파일을 가질 수 있다. 그러나, 이는 본 발명개시의 제한사항은 아니다. 많은 경우들에서, DBR(304)을 관통하는 개구는 세장형 직사각형 프로파일을 가질 수 있다.
도 10을 참조하면, CESL(330)이 DBR(304) 및 기판(109)의 결과적인 구조물 위에 블랭킷 형성(blanket formed)된다. CESL(330)은 DBR(304)의 표면과 측벽을 따라 컨포멀하게(conformally) 형성될 수 있고, 노출된 공통 노드(116) 및 감지 노드(110)를 덮는다. CESL(330)은 SiN, SiON, SiCN, 또는 SiOCN과 같은 실리콘 질화물계 화합물의 하나 이상의 층을 포함할 수 있다. CESL(330)은 CVD 또는 ALD로 제조될 수 있다. 다음으로, 도 11에서 도시된 바와 같이, 유전체층(129)이 기판(109)의 전면부(100a) 위에 형성될 수 있고 DBR(304)의 개구를 채운다. 유전체층(129)은 비아 홀 및/또는 금속 트렌치를 형성하도록 나중에 에칭된다. 그 후, 비아 홀 및/또는 금속 트렌치는, 감지 노드(110) 및 공통 노드(116)를 각각 결합하기 위한 접촉 플러그들(122, 120)을 형성하도록, 도전성 물질로 채워진다. 일부 실시예들에서, 접촉 플러그들(122, 120)은, 예를 들어, 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 상호연결 구조물(124)이 기판(109) 위에 형성되어, 이미징 칩(301)을 형성한다. 일부 실시예들에서, 상호연결 구조물(124)은 ILD 물질의 하나 이상의 층을 포함하는 ILD 층(128)을 유전체층(129) 위에 형성함으로써 형성될 수 있다. ILD 층(128)은 비아 홀 및/또는 금속 트렌치를 형성하도록 나중에 에칭된다. 그 후, 비아 홀 및/또는 금속 트렌치는, 복수의 금속층(111)을 형성하도록, 도전성 물질로 채워진다. 일부 실시예들에서, ILD 층(128)은 물리적 또는 화학적 증착 기술들(예를 들어, PVD, CVD 등)에 의해 퇴적될 수 있다. 복수의 금속층(111)은 퇴적 공정 및/또는 도금 공정(예를 들어, 전기도금, 무전해 도금 등)을 이용하여 형성될 수 있다. 다양한 실시예들에서, 복수의 금속층(111)은, 예를 들어, 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시예들에서, 복수의 금속층(111)의 최상부 금속층(126)은 ILD 층(128)의 윗면과 정렬된 윗면을 갖는다.
도 12를 참조하면, 이미징 칩(301)이 CMOS 칩(103)에 접합된다. CMOS 칩(103)은 기판(206)을 포함한다. 능동 디바이스(105)가 기판(206) 내에 형성된다. 다양한 실시예들에서, 기판(206)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)뿐만 아니라, 웨이퍼 상에 형성되고 및/또는 이와 달리 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층들을 포함할 수 있다. 일부 실시예들에서, 능동 디바이스(105)는 기판(206) 위에 게이트 구조물(202)을 퇴적하고 주입 또는 에피택셜 성장에 의해 소스/드레인 영역(204)을 형성함으로써 형성된 트랜지스터를 포함할 수 있다. 상호연결 구조물(212)이 기판(206) 위에 형성되어, CMOS 칩(103)을 형성한다. 일부 실시예들에서, 상호연결 구조물(212)은 ILD 물질의 하나 이상의 층을 포함하는 ILD 층(203)을 기판(206) 위에 형성함으로써 형성될 수 있다. ILD 층(203)은 비아 홀 및/또는 금속 트렌치를 형성하도록 나중에 에칭된다. 그 후, 비아 홀 및/또는 금속 트렌치는, 복수의 금속층(201)을 형성하도록, 도전성 물질로 채워진다. 일부 실시예들에서, ILD 층(203)은 물리적 또는 화학적 증착 기술들(예를 들어, PVD, CVD 등)에 의해 퇴적될 수 있다. 금속층(201)은 퇴적 공정 및/또는 도금 공정(예를 들어, 전기도금, 무전해 도금 등)을 이용하여 형성될 수 있다. 다양한 실시예들에서, 복수의 금속층(201)은, 예를 들어, 텅스텐, 구리, 또는 알루미늄 구리로 구성될 수 있다. 일부 실시예들에서, 복수의 금속층(201)의 최상부 금속층(210)은 ILD 층(203)의 윗면과 정렬된 윗면을 갖는다.
일부 실시예들에서, 접합 공정은 금속간 접합 및 유전체간 접합을 포함하는 하이브리드 접합을 형성할 수 있다. 최상부 금속층(210)과 최상부 금속층(126)은 함께 직접 접합될 수 있다. ILD 층(128) 및 ILD 층(203)은 서로 접하여 하이브리드 접합의 유전체간 접합을 정의할 수 있다. 일부 실시예들에서, 유전체간 접합은 산화물간 접합이다. 일부 다른 실시예들에서, 접합 공정은 ILD 층(128)과 ILD 층(203) 사이에 배열된 중간 접합 산화물층(미도시됨)을 사용할 수 있다.
다시 도 3을 참조하면, 기판(109)의 일부분을 후면부(100b)로부터 제거하기 위해 산성 용액과 같은 에천트를 편입시켜서, 에칭이 수행될 수 있다. 다른 실시예들에서, 기판(109)은 기판(109)의 후면부(100b)를 기계적 그라인딩(mechanical grinding)함으로써 시닝(thin)될 수 있다. 일부 실시예들에서, 광 트래핑 구조물이 형성될 수 있다. 그 후, 하이 k 유전체층(214)이 기판(109)의 후면부(100b) 위에 형성된다. ARC 층(216)이 하이 k 유전체층(214) 위에 형성될 수 있다. 일부 실시예들에서, 하이 k 유전체층(214) 및 ARC 층(216)은 물리적 증착 기술을 사용하여 퇴적될 수 있다.
칼라 필터(217)가 기판(109)의 후면부(100b) 위에 형성될 수 있다. 일부 실시예들에서, 칼라 필터(217)는 칼라 필터층을 형성하고 칼라 필터층을 패터닝함으로써 형성될 수 있다. 칼라 필터층은 특정 파장 범위를 갖는 방사선(예를 들어, 광)의 투과를 허용하되 특정 파장 범위를 벗어난 파장의 광을 차단하는 물질로 형성된다. 또한, 일부 실시예들에서, 칼라 필터층은 형성 후에 평탄화된다. 마이크로 렌즈(218)가 또한 칼라 필터(217) 위에 형성될 수 있다. 일부 실시예들에서, 마이크로 렌즈(218)는 (예를 들어, 스핀 온 방법 또는 퇴적 공정에 의해) 복수의 칼라 필터 위에 마이크로 렌즈 물질을 퇴적함으로써 형성될 수 있다. 만곡된 윗면을 갖는 마이크로 렌즈 템플릿(미도시됨)이 마이크로 렌즈 물질 위에서 패터닝된다. 일부 실시예들에서, 마이크로 렌즈 템플릿은, 둥근 형상을 형성하도록 분배 노광 광량을 사용하여 노광되고, 현상되며, 베이킹되는 포토레지스트 물질을 포함할 수 있다(예를 들어, 네거티브 포토레지스트의 경우, 곡률부의 바닥에서 더 많은 광이 노광되고 곡률부의 최상부에서는 더 적은 광이 노광된다). 그 후, 마이크로 렌즈(218)는 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 물질을 선택적으로 에칭함으로써 형성된다.
도 13 내지 도 20은 본 발명개시의 일부 실시예에 따른 제조의 다양한 단계들에서의 SPAD 이미지 센서(400)의 단편적 단면도들을 도시하는 도면들이다. 도 13 내지 도 20은 본 발명개시의 발명적 개념들의 보다 나은 이해를 위해 단순화되었으며, 실척도로 작도되지 않을 수 있다는 것을 이해한다. 도 13을 참조하면, 기판(109)이 제공되고, 그 후, 도 7과 실질적으로 동일하거나 유사한 방식으로 제2 층(102), 제3 층(112), 감지 노드(110), 및 공통 노드(116)를 형성하도록, 기판(109)의 전면부(100a)에 대해 이온 주입이 수행될 수 있다. 도 13과 도 7의 차이는 도 13의 2개의 감지 노드(110)는 더 멀리 떨어져 있다는 것이다. 또한, 도 13의 공통 노드(116)는 더 이상 인접한 픽셀들에 의해 공유되지 않기 때문에, 도 13의 공통 노드(116)의 갯수는 도 7보다 더 많다.
도 14를 참조하면, 전면부(100a)로부터 후면부(100b)쪽을 향하되 기판(109)을 관통하지는 않는 트렌치(1402)가 픽셀들 사이에서 기판(109) 내에 형성된다. 많은 경우들에서, 트렌치(1402)는 사다리꼴 프로파일을 가질 수 있다. 그러나, 이는 본 발명개시의 제한사항은 아니다. 많은 경우들에서, 트렌치(1402)는 도 14에서 도시된 바와 같은 세장형 직사각형 프로파일을 가질 수 있다. 도 15를 참조하면, 제1 SiO2 층(404a) 및 제1 비도핑 폴리층(404b)이 물리적 또는 화학적 증착 기술들(예를 들어, PVD, CVD 등)에 의해 퇴적된다. 제1 SiO2 층(404a) 및 제1 비도핑 폴리층(404b)은 기판(109)의 전면부(100a)를 따라 컨포멀하게 형성될 수 있고 트렌치(1402)의 측벽 및 바닥을 따라 트렌치(1402) 내로 연장될 수 있다. 도 1에서 도시된 바와 같이, 제1 비도핑 폴리층(404b)을 퇴적한 후, 트렌치(1402)는 아직 완전히 채워져 있지 않다. 그러나, 이는 본 발명개시의 제한사항은 아니다. 일부 실시예들에서, 트렌치(1402)는 제1 SiO2 층(404a) 및 제1 비도핑 폴리층(404b)을 퇴적한 후 가득 채워질 수 있다.
다음으로, 제2 SiO2 층(404c)이 제1 비도핑 폴리층(404b) 위에 퇴적된다. 트렌치(1402)는 제2 SiO2 층(404c)에 의해 가득 채워지고, 제2 비도핑 폴리층(404d)이 제2 SiO2 층(404c) 위에 퇴적된다. 제2 비도핑 폴리층(404d)을 퇴적하기 전에 제2 SiO2 층(404c)에 대해 평탄화 공정, 예를 들어, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)이 수행될 수 있다. 일부 실시예들에서, 제2 SiO2 층(404c)의 최상면이 평탄화 공정에 의해 완전히 평탄화되지 않을 때, 제2 비도핑 폴리층(404d)은 제2 비도핑 폴리층(404d)의 바닥으로부터 제2 SiO2 층(404c) 내로 연장되는 삼각형 영역을 포함할 수 있다.
제1 SiO2 층(404a), 제1 비도핑 폴리층(404b), 제2 SiO2 층(404c), 및 제2 비도핑 폴리층(404d)은 DBR(404)을 형성한다. 그 후, 공통 노드(116) 및 감지 노드(110)의 적어도 일부를 노출시키기 위한 개구를 형성하도록 DBR(404)이 에칭된다. DBR(404)을 관통하는 개구는 도 17에서 도시된 바와 같이 사다리꼴 프로파일을 가질 수 있다. 그러나, 이는 본 발명개시의 제한사항은 아니다. 많은 경우들에서, DBR(404)을 관통하는 개구는 세장형 직사각형 프로파일을 가질 수 있다. 도 18을 참조하면, 도 10과 실질적으로 동일하거나 유사한 방식으로, CESL(330)이 DBR(404) 및 기판(109)의 결과적인 구조물 위에 블랭킷 형성된다. 나머지 동작들은 도 11 및 도 12와 실질적으로 동일하거나 유사한 방식을 통해 달성될 수 있다. 따라서, 상세한 설명은 간결함을 위해 여기에서 생략한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 이미지 센서에 있어서,
전면부와 후면부를 갖는 기판 - 상기 기판은,
제1 도전형의 도펀트로 중도핑된(heavily doped) 공통 노드 - 상기 공통 노드는 상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있음 -; 및
상기 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있음 - 을 포함함 -;
상호연결 구조물 - 상기 기판의 상기 전면부는 상기 상호연결 구조물을 마주보고 있음 -;
상기 기판의 상기 전면부와 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(distributed Bragg reflector; DBR);
상기 DBR을 관통하고, 상기 공통 노드를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및
상기 DBR을 관통하고, 상기 감지 노드를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그
를 포함하는 이미지 센서.
실시예 2. 실시예 1에 있어서, 상기 DBR은 교호하는 절연층들을 포함한 것인 이미지 센서.
실시예 3. 실시예 2에 있어서, 상기 DBR은 실리콘 이산화물(SiO2), 비도핑(undoped) 폴리실리콘(폴리), 및 실리콘 질화물(Si3N4) 중 2개로부터 선택되는 제1 층과 제2 층을 포함하는 적어도 한 쌍의 층들을 포함한 것인 이미지 센서.
실시예 4. 실시예 3에 있어서, 상기 제1 층은 SiO2를 포함하고, 상기 제2 층은 비도핑 폴리를 포함하며, 상기 제1 층은 상기 기판의 상기 전면부를 마주보고 있는 것인 이미지 센서.
실시예 5. 실시예 1에 있어서, 상기 DBR은 0보다 큰 거리만큼 상기 제1 접촉 플러그 및 상기 제2 접촉 플러그로부터 이격되어 있는 것인 이미지 센서.
실시예 6. 실시예 1에 있어서, 상기 DBR은 0보다 큰 거리만큼 상기 제2 접촉 플러그로부터 이격되어 있으며, 상기 DBR은 상기 제1 접촉 플러그와 물리적으로 접촉해 있는 것인 이미지 센서.
실시예 7. 실시예 1에 있어서, 상기 DBR과 상기 기판의 상기 전면부 사이에 있는 접촉부 에칭 정지층(contact etch-stop layer; CESL)을 더 포함하는 이미지 센서.
실시예 8. 실시예 1에 있어서, 상기 DBR과 상기 상호연결 구조물 사이에 있는 접촉부 에칭 정지층(CESL)을 더 포함하는 이미지 센서.
실시예 9. 실시예 7에 있어서, 상기 기판의 상기 후면부에 있는 렌즈를 더 포함하는 이미지 센서.
실시예 10. 이미지 센서에 있어서,
전측면과 후측면을 갖는 기판 - 상기 기판은 제1 픽셀과 제2 픽셀을 포함하고, 상기 제1 픽셀과 상기 제2 픽셀 각각은,
제1 도전형의 도펀트로 중도핑된 제1 공통 노드와 제2 공통 노드 - 상기 제1 공통 노드와 상기 제2 공통 노드는 상기 기판 내에 있고 상기 기판의 상기 전측면에 접해 있음 -; 및
상기 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 상기 기판 내에 있고 상기 기판의 상기 전측면에 접해 있으며, 상기 감지 노드는 상기 제1 공통 노드와 상기 제2 공통 노드 사이에 있음 - 을 구비함 -;
상호연결 구조물 - 상기 기판의 상기 전측면은 상기 상호연결 구조물을 마주보고 있음 -;
상기 기판의 전측면과 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR) - 상기 DBR의 적어도 일부는 상기 제1 픽셀과 상기 제2 픽셀 사이에서 상기 기판 내로 연장됨 -;
상기 DBR을 관통하고, 상기 제1 공통 노드와 상기 제2 공통 노드를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및
상기 DBR을 관통하고, 상기 감지 노드를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그
를 포함하는 이미지 센서.
실시예 11. 실시예 10에 있어서, 상기 DBR은 교호하는 절연층들을 포함한 것인 이미지 센서.
실시예 12. 실시예 11에 있어서, 상기 DBR은 적어도 2개 쌍의 층들을 포함하며, 각 쌍의 층들은 실리콘 이산화물(SiO2), 비도핑 폴리실리콘(폴리), 및 실리콘 질화물(Si3N4) 중 2개로부터 선택되는 제1 층과 제2 층을 포함한 것인 이미지 센서.
실시예 13. 실시예 12에 있어서, 상기 제1 층은 SiO2를 포함하고, 상기 제2 층은 비도핑 폴리를 포함하며, 상기 제1 층은 상기 기판의 상기 전측면을 마주보고 있는 것인 이미지 센서.
실시예 14. 실시예 12에 있어서, 상기 DBR은 SiO2/비도핑 폴리의 제1 쌍 및 제2 쌍을 포함하고, 상기 제2 쌍의 SiO2와 상기 제1 쌍은 상기 제1 픽셀과 상기 제2 픽셀 사이에서 상기 기판 내로 연장되며, 상기 제2 쌍의 비도핑 폴리는 상기 기판 내로 연장되지 않는 것인 이미지 센서.
실시예 15. 실시예 14에 있어서, 상기 제1 쌍의 비도핑 폴리는 상기 기판 내에서 U자형 구조물을 형성하는 것인 이미지 센서.
실시예 16. 실시예 10에 있어서, 상기 DBR은 0보다 큰 거리만큼 상기 제1 접촉 플러그 및 상기 제2 접촉 플러그로부터 이격되어 있는 것인 이미지 센서.
실시예 17. 실시예 10에 있어서, 상기 DBR은 0보다 큰 거리만큼 상기 제2 접촉 플러그로부터 이격되어 있으며, 상기 DBR은 상기 제1 접촉 플러그와 물리적으로 접촉해 있는 것인 이미지 센서.
실시예 18. 이미지 센서에 있어서,
전면부와 후면부를 갖는 기판;
상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있는 광다이오드(PD);
상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있는 플로우팅 확산 영역(FD);
상기 PD와 상기 FD 사이에서 상기 기판의 상기 전면부에 있는 게이트;
상호연결 구조물 - 상기 기판의 상기 전면부는 상기 상호연결 구조물을 마주보고 있음 -;
상기 기판의 상기 전면부와 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR);
상기 DBR을 관통하고, 상기 게이트를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및
상기 DBR을 관통하고, 상기 FD를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그
를 포함하는 이미지 센서.
실시예 19. 실시예 18에 있어서, 상기 DBR은 교호하는 절연층들을 포함한 것인 이미지 센서.
실시예 20. 실시예 18에 있어서, 상기 DBR은 0보다 큰 거리만큼 상기 제2 접촉 플러그로부터 이격되어 있으며, 상기 DBR은 상기 제1 접촉 플러그와 물리적으로 접촉해 있는 것인 이미지 센서.

Claims (10)

  1. 이미지 센서에 있어서,
    전면부와 후면부를 갖는 기판 - 상기 기판은,
    제1 도전형의 도펀트로 중도핑된(heavily doped) 공통 노드 - 상기 공통 노드는 상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있음 -; 및
    상기 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있음 -
    을 포함함 -;
    상호연결 구조물 - 상기 기판의 상기 전면부는 상기 상호연결 구조물을 마주보고 있음 -;
    상기 기판의 상기 전면부와 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(distributed Bragg reflector; DBR);
    상기 DBR을 관통하고, 상기 공통 노드를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및
    상기 DBR을 관통하고, 상기 감지 노드를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그
    를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 DBR은 교호하는 절연층들을 포함한 것인 이미지 센서.
  3. 제2항에 있어서,
    상기 DBR은 실리콘 이산화물(SiO2), 비도핑(undoped) 폴리실리콘(폴리), 및 실리콘 질화물(Si3N4) 중 2개로부터 선택되는 제1 층과 제2 층을 포함하는 적어도 한 쌍의 층들을 포함한 것인 이미지 센서.
  4. 제3항에 있어서,
    상기 제1 층은 SiO2를 포함하고, 상기 제2 층은 비도핑 폴리를 포함하며, 상기 제1 층은 상기 기판의 상기 전면부를 마주보고 있는 것인 이미지 센서.
  5. 제1항에 있어서,
    상기 DBR은 0보다 큰 거리만큼 상기 제1 접촉 플러그 및 상기 제2 접촉 플러그로부터 이격되어 있는 것인 이미지 센서.
  6. 제1항에 있어서,
    상기 DBR은 0보다 큰 거리만큼 상기 제2 접촉 플러그로부터 이격되어 있으며, 상기 DBR은 상기 제1 접촉 플러그와 물리적으로 접촉해 있는 것인 이미지 센서.
  7. 제1항에 있어서,
    상기 DBR과 상기 기판의 상기 전면부 사이에 있는 접촉부 에칭 정지층(contact etch-stop layer; CESL)
    을 더 포함하는 이미지 센서.
  8. 제1항에 있어서,
    상기 DBR과 상기 상호연결 구조물 사이에 있는 접촉부 에칭 정지층(CESL)
    을 더 포함하는 이미지 센서.
  9. 이미지 센서에 있어서,
    전측면과 후측면을 갖는 기판 - 상기 기판은 제1 픽셀과 제2 픽셀을 포함하고, 상기 제1 픽셀과 상기 제2 픽셀 각각은,
    제1 도전형의 도펀트로 중도핑된 제1 공통 노드와 제2 공통 노드 - 상기 제1 공통 노드와 상기 제2 공통 노드는 상기 기판 내에 있고 상기 기판의 상기 전측면에 접해 있음 -; 및
    상기 제1 도전형과 반대되는 제2 도전형의 도펀트로 중도핑된 감지 노드 - 상기 감지 노드는 상기 기판 내에 있고 상기 기판의 상기 전측면에 접해 있으며, 상기 감지 노드는 상기 제1 공통 노드와 상기 제2 공통 노드 사이에 있음 -
    을 구비함 -;
    상호연결 구조물 - 상기 기판의 상기 전측면은 상기 상호연결 구조물을 마주보고 있음 -;
    상기 기판의 전측면과 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR) - 상기 DBR의 적어도 일부는 상기 제1 픽셀과 상기 제2 픽셀 사이에서 상기 기판 내로 연장됨 -;
    상기 DBR을 관통하고, 상기 제1 공통 노드와 상기 제2 공통 노드를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및
    상기 DBR을 관통하고, 상기 감지 노드를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그
    를 포함하는 이미지 센서.
  10. 이미지 센서에 있어서,
    전면부와 후면부를 갖는 기판;
    상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있는 광다이오드(PD);
    상기 기판 내에 있고 상기 기판의 상기 전면부에 접해 있는 플로우팅 확산 영역(FD);
    상기 PD와 상기 FD 사이에서 상기 기판의 상기 전면부에 있는 게이트;
    상호연결 구조물 - 상기 기판의 상기 전면부는 상기 상호연결 구조물을 마주보고 있음 -;
    상기 기판의 상기 전면부와 상기 상호연결 구조물 사이에 있는 분산형 브래그 반사기(DBR);
    상기 DBR을 관통하고, 상기 게이트를 상기 상호연결 구조물에 결합시키는 제1 접촉 플러그; 및
    상기 DBR을 관통하고, 상기 FD를 상기 상호연결 구조물에 결합시키는 제2 접촉 플러그
    를 포함하는 이미지 센서.
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