KR20200037967A - 이미지 센서 - Google Patents

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Abstract

하나의 전극으로부터 연장된 랜딩 영역을 구비한 커패시터 연결 패턴을 통하여 집적도가 향상되고, 공정의 단순화를 이루는 이미지 센서가 제공된다. 이미지 센서는, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 기판 내의 광전 변환층, 제1 면의 상에, 커패시터 영역과, 커패시터 영역으로부터 돌출된 랜딩 영역을 포함하는 하부 커패시터 연결 패턴, 커패시터 영역 상에, 순차적으로 적층된 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함하는 커패시터 구조체로, 제1 도전 패턴은 하부 커패시터 연결 패턴과 연결되는 커패시터 구조체, 커패시터 구조체 상에 배치되고, 제2 도전 패턴과 연결되는 제1 배선 및 제1 배선과 동일 레벨에 형성되고, 랜딩 영역과 연결되는 제2 배선을 포함한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다. 보다 구체적으로, 본 발명은 후면 조사형(BSI; backside illumination) 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
최근에는 이미지 센서에 형성되는 픽셀들이 향상된 수광 효율 및 광 감도(sensitivity)를 가지도록 반도체 기판의 후면을 통하여 입사광이 조사되어 광전 변환되는 후면 조사형(BSI; backside illumination) 이미지 센서가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 하나의 전극에 연장된 랜딩 영역을 구비한 커패시터 연결 패턴을 통하여 배선 간의 연결을 단순화하고, 집적도를 향상시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 하나의 전극의 일부로부터 돌출된 랜딩 영역을 형성함으로써, 공정 단순화를 야기할 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서는, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 기판 내의 광전 변환층, 제1 면의 상에, 커패시터 영역과, 커패시터 영역으로부터 돌출된 랜딩 영역을 포함하는 하부 커패시터 연결 패턴, 커패시터 영역 상에, 순차적으로 적층된 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함하는 커패시터 구조체로, 제1 도전 패턴은 하부 커패시터 연결 패턴과 연결되는 커패시터 구조체, 커패시터 구조체 상에 배치되고, 제2 도전 패턴과 연결되는 제1 배선 및 제1 배선과 동일 레벨에 형성되고, 랜딩 영역과 연결되는 제2 배선을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서는, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 기판의 제1 면 상에 배치되고, 제1 하부 커패시터 연결 패턴 및 제1 커패시터 구조체를 포함하는 제1 구조체로서, 제1 하부 커패시터 연결 패턴은 커패시터 영역과, 커패시터 영역으로부터 돌출된 랜딩 영역을 포함하는 제1 구조체, 제1 구조체와 이격되어 배치되고, 각각이 제1 하부 커패시터 연결 패턴 및 제1 커패시터 구조체와 동일한 레벨에서 형성되며, 제2 하부 커패시터 연결 패턴 및 제2 커패시터 구조체를 포함하는 제2 구조체, 제1 구조체 상에 배치되고, 랜딩 영역과 연결되는 제1 배선, 제1 구조체 및 제2 구조체 상에 배치되고, 제1 커패시터 구조체 및 제2 커패시터 구조체와 연결되는 제2 배선 및 기판의 제2 면 상의 렌즈를 포함하고, 제1 커패시터 구조체는, 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서는, 서로 대향되는 제1 면 및 제2 면을 포함하는 기판, 기판의 제1 면 상에, 커패시터 영역과, 커패시터 영역의 일측벽으로부터 제1 방향으로 연장된 랜딩 영역을 포함하는 제1 커패시터 연결 패턴으로, 랜딩 영역은 커패시터 영역의 일측벽의 일부로부터 돌출된 제1 커패시터 연결 패턴, 커패시터 영역 상의 제1 커패시터 구조체, 제1 커패시터 구조체 상의 제1 배선층에 형성되고, 랜딩 영역과 연결되는 제1 배선 및 기판의 제2 면 상의 렌즈를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 픽셀 영역의 예시적인 회로도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 개략적인 평면도이다.
도 4는 도 3의 A-A'을 따라 절단한 단면도이다.
도 5는 도 4의 K 영역을 확대한 확대도이다.
도 6은 도 5의 Y-Y' 단면에서 화살표 방향으로 바라본 레이아웃을 도시한다.
도 7 내지 도 16은 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 도 3의 A-A'을 따라 절단한 단면도이다.
도 18은 도 17의 Q 영역을 확대한 확대도이다.
도 19는 도 18의 Y-Y' 단면에서 화살표 방향으로 바라본 레이아웃을 도시한다.
도 20 내지 도 22는 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 22를 참조하여 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 몇몇 실시 예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10; APS, Active Pixel Sensor array), 행 디코더(20; row decoder), 행 드라이버(30; row driver), 열 디코더(40; column decoder), 타이밍 발생기(50; timing generator), 상관 이중 샘플러(60; CDS, Correlated Double Sampler), 아날로그 디지털 컨버터(70; ADS, Analog to Digital Converter) 및 입출력 버퍼(80; I/O buffer)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀 영역을 포함하고, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀 영역을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀 영역이 행렬 형태로 배열된 경우에는 각 행 별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 픽셀 영역의 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시 예에 따른 이미지 센서의 픽셀 영역은 광전 변환 소자(PD), 제1 전송 트랜지스터(TG1), 플로팅 확산 영역(FD; Floating Diffusion region), 제1 리셋 트랜지스터(RG1), 제1 소스 팔로워 트랜지스터(SF1), 제1 선택 트랜지스터(SEL1), 제2 전송 트랜지스터(TG2), 제1 커패시터(C1), 제2 커패시터(C2), 제2 리셋 트랜지스터(RG2), 제2 소스 팔로워 트랜지스터(SF2) 및 제2 선택 트랜지스터(SEL2)를 포함할 수 있다.
광전 변환 소자(PD)는 광을 흡수하여 광량에 대응하는 전하를 축적할 수 있다. 광전 변환 소자(PD)는 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode), 유기 포토 다이오드(organic photo diode), 퀀텀닷(quantum dot) 및 이들의 조합을 포함할 수 있다.
광전 변환 소자(PD)는 축적된 전하를 플로팅 확산 영역(FD)으로 전송하는 제1 전송 트랜지스터(TG1)와 커플링될 수 있다. 플로팅 확산 영역(FD)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다.
제1 전송 트랜지스터(TG1)의 일단은 광전 변환 소자(PD)와 연결되고, 제1 전송 트랜지스터(TG1)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 제1 전송 트랜지스터(TG1)는 소정의 바이어스(예를 들어, 제1 전송 신호(TX1))에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. 제1 전송 트랜지스터(TG1)는, 광전 변환 소자(PD)로부터 생성된 전하인 광 신호를, 제1 전송 신호(TX1)에 따라, 플로팅 확산 영역(FD)으로 전송할 수 있다.
제1 리셋 트랜지스터(RG1)는 플로팅 확산 영역(FD)을 주기적으로 리셋시킬 수 있다. 제1 리셋 트랜지스터(RG1)는 소정의 바이어스(예를 들어, 제1 리셋 신호(RX1))를 인가하는 리셋 라인에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. 제1 리셋 신호(RX1)에 의해 제1 리셋 트랜지스터(RG1)가 턴온되면, 제1 리셋 트랜지스터(RG1)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 전달될 수 있다.
제1 소스 팔로워 트랜지스터(SF1)는, 광전 변환 소자(PD)에 축적된 전하를 전달받은 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 제2 전송 트랜지스터(TG2)로 출력할 수 있다. 제1 소스 팔로워 트랜지스터(SF1)가 턴온(turn-on)되면, 제1 소스 팔로워 트랜지스터(SF1)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 제2 전송 트랜지스터(TG2)의 일단으로 전달될 수 있다.
제1 선택 트랜지스터(SEL1)는 제1 소스 팔로워 트랜지스터(SF1)가 턴온 또는 턴오프(turn-off)되도록 할 수 있다. 제1 선택 트랜지스터(SEL1)는 소정의 바이어스(예를 들어, 제1 선택 신호(SX1))를 인가하는 선택 라인에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다.
제2 전송 트랜지스터(TG2)의 일단은 제1 소스 팔로워 트랜지스터(SF1)의 일단에 연결되고, 타단은 X 노드에 연결될 수 있다. 제2 전송 트랜지스터(TG2)는 소정의 바이어스(예를 들어, 제2 전송 신호(TX2))에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. 제2 전송 트랜지스터(TG2)는, 제1 소스 팔로워 트랜지스터(SF1)에 의해 증폭된 신호를, 제2 전송 신호(TX2)에 따라, X 노드로 전송할 수 있다.
제1 커패시터(C1)의 일단 및 제2 커패시터(C2)의 일단은 X 노드에서 연결될 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 제2 전송 트랜지스터(TG2)로부터 수신된 전하를 저장할 수 있다. 제1 커패시터(C1)의 타단은 외부 전압(Vc)에 연결될 수 있다.
전기적 셔터 방식은 롤링 셔터(rolling shutter) 방식과 글로벌 셔터(global shutter) 방식을 포함한다. 롤링 셔터 방식은 축적 시간을 픽셀 어레이의 로우(row) 별로 다르게 제어하는 방식이고, 글로벌 셔터 방식은 축적 시간을 픽셀 어레이의 모든 로우들에 대해 동일하게 제어하는 방식이다.
글로벌 셔터는 액티브 픽셀 센서 어레이(도 1의 10)에 포함된 모든 단위 픽셀이 빛에 노출되는 구간이 일치하므로, 롤링 셔터와 달리 움직이는 화상에도 이미지 왜곡을 제거할 수 있다. 따라서, 각각의 단위 픽셀들은 빛에 노출되는 구간이 종료된 이후, 자신이 출력하는 출력 전압(VOUT)이 측정될 때까지 단위 픽셀이 포함하는 광 감지 소자가 축적한 전하를 저장할 수 있다. 실시 예에 따라, 글로벌 셔터를 지원하기 위하여, 단위 픽셀은 광전 변환 소자(PD)가 축적한 전하를 임시로 저장하는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
제2 리셋 트랜지스터(RG2)의 일단은 전원 전압(VDD)과 연결되고, 제2 리셋 트랜지스터(RG2)의 타단은 제2 커패시터(C2)의 일단과 연결될 수 있다. 제2 리셋 트랜지스터(RG2)는 제2 리셋 제어 신호에 의해 게이팅될 수 있다. 제2 리셋 트랜지스터(RG2)는 제1 커패시터(C1) 또는 제2 커패시터(C2)를 전원 전압(VDD)으로 리셋할 수 있다.
제2 소스 팔로워 트랜지스터(SF2)의 일단은 전원 전압(VDD)과 연결되고, 제2 소스 팔로워 트랜지스터(SF2)의 타단은 제2 선택 트랜지스터(SEL2)의 일단과 연결될 수 있다. 제2 소스 팔로워 트랜지스터(SF2)는, 제1 커패시터(C1) 또는 제2 커패시터(C2)에 저장된 전하에 기초하여 출력 전압(VOUT)을 생성할 수 있는, 구동 트랜지스터일 수 있다. 제2 소스 팔로워 트랜지스터(SF2)는 픽셀 외부에 위치하는 정전류원과 조합되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 제1 커패시터(C1) 또는 제2 커패시터(C2)에서의 전위 변화를 증폭하고 출력 전압(VOUT)을 생성할 수 있다. 출력 전압(VOUT)은 제2 선택 트랜지스터(SEL2)로 출력될 수 있다.
제2 선택 트랜지스터(SEL2)의 일단은 제2 소스 팔로워 트랜지스터(SF2)의 타단과 연결되고, 제2 선택 트랜지스터(SEL2)의 타단은 컬럼 라인과 연결될 수 있다. 제2 선택 트랜지스터(SEL2)는 제2 선택 신호(SX2)에 의해 게이팅될 수 있다. 제2 선택 트랜지스터(SEL2)는 픽셀 영역에 연결된 컬럼 라인으로 출력 전압(VOUT)을 출력할 수 있다.
제1 전송 신호(TX1), 제1 선택 신호(SX1), 제1 리셋 신호(RX1), 제2 전송 신호(TX2), 제2 선택 신호(SX2) 및 제2 리셋 신호(RX2)는, 예를 들어, 도 1의 행 드라이버(30)로부터 출력될 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 개략적인 평면도이다. 도 4는 도 3의 A-A'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3을 참조하면, 몇몇 실시 예에 따른 이미지 센서는 센서 어레이 영역(I) 및 주변 회로 영역(II)을 포함할 수 있다. 설명의 편의를 위해, 도 3에서는 광전 변환 소자, 트랜지스터, 컨택 및 배선의 도시를 생략한다.
센서 어레이 영역(I)은, 예를 들어, 도 1의 액티브 픽셀 센서 어레이(10)가 형성되는 영역일 수 있다. 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는 복수의 픽셀 영역을 포함할 수 있다. 예를 들어, 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는 단위 픽셀을 포함할 수 있다.
주변 회로 영역(II)은, 예를 들어, 도 1의 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 등이 형성되는 영역일 수 있다. 도 3에서, 주변 회로 영역(II)은 센서 어레이 영역(I)을 둘러싸는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 이미지 센서(1)는 센서 어레이 영역(I)의 기판(100), 제1 소자 분리막(105), 제2 소자 분리막(106), 기판(100) 내의 웰 불순물층(150), 플로팅 확산 영역(130), 소스 영역(140a), 드레인 영역(140b), 전송 게이트(120), 논리 게이트(140), 제1 배선층(220), 층간 절연막(230), 제2 배선층(240), 제3 배선층(250), 반사 방지막(300), 컬러 필터층(310), 그리드 패턴(320) 및 마이크로 렌즈(330)를 포함할 수 있다.
기판(100)은 서로 대향되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 기판(100)의 제2 면(100b)은 광이 입사되는 면일 수 있다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
광전 변환층(110)은 기판(100) 내에 배치될 수 있다. 광전 변환층(110)은 입사광의 세기에 비례하여 광전하를 생성한다. 예를 들어, 광전 변환층(110)은 포토 다이오드일 수 있다.
광전 변환층(110)은 기판(100) 내에 불순물을 도핑하여 형성될 수 있다. 예를 들어, 광전 변환층(110)은 기판(100) 내에 n형 불순물이 이온주입되어 형성될 수 있다. 또한, 광전 변환층(110)은 포텐셜 기울기를 가질 수 있도록, 광전 변환층(110)의 상부 및 하부 사이에 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환층(110)은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수 있다.
웰 불순물층(150)은 광전 변환층(110) 상에 배치될 수 있다. 웰 불순물층(150)은 광전 변환층(110)과 반대의 도전형을 갖는 불순물을 기판(100) 내에 도핑하여 형성될 수 있다. 예를 들어, 웰 불순물층(150)은 p형 불순물이 이온주입되어 형성될 수 있다.
제1 소자 분리막(105)은 액티브 픽셀 센서 어레이에 배치되어 활성 픽셀 또는 기준 픽셀을 정의할 수 있다. 즉, 제1 소자 분리막(105)은 활성 픽셀 또는 기준 픽셀을 둘러싸고, 기판(100)의 하면으로부터 상면으로 연장되어 활성 픽셀 또는 기준 픽셀을 분리시킬 수 있다.
구체적으로, 제1 소자 분리막(105)은 기판(100)을 패터닝하여 깊은 트렌치(deep trench)를 형성한 후, 깊은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 이에 따라, 제1 소자 분리막(105)은 기판(100)의 하면으로부터 상면으로 연장되도록 형성될 수 있다. 패터닝 공정에 따라, 제1 소자 분리막(105)은 그 상면의 폭이 그 하면의 폭보다 넓은 형상을 가질 수 있다.
제1 소자 분리막(105)은 기판(100)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 기판(100)이 실리콘으로 형성된 경우에, 제1 소자 분리막(105)은 실리콘 산화막, 실리콘 질화막, 도핑되지 않은 폴리실리콘막(undoped polysilicon layer), 에어(air), 또는 이들의 조합으로 형성될 수 있다.
이에 따라, 제1 소자 분리막(105)은 광전 변환층(110)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 또한, 제1 소자 분리막(105)은 입사광에 의해 특정 활성 픽셀 영역에서 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역으로 이동하는 것을 방지할 수 있다. 즉, 제1 소자 분리막(105)은 광전 변환층(110)의 수광률을 향상시켜 이미지 데이터의 품질을 향상시킬 수 있다.
제2 소자 분리막(106)은 활성 픽셀 또는 기준 픽셀에 배치되어 활성 영역을 정의할 수 있다. 즉, 제2 소자 분리막(106)은 웰 불순물층(150)에 형성되어, 제2 소자 분리막(106)이 형성되지 않은 웰 불순물층(150)의 영역을 활성 영역으로 정의할 수 있다.
구체적으로, 제2 소자 분리막(106)은 기판(100)을 패터닝하여 얕은 트렌치(shallow trench)를 형성한 후, 얕은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 예를 들어, 제2 소자 분리막(106)은 웰 불순물층(150)과 동일한 도전형을 갖는 불순물 영역일 수 있다. 이 경우에, 제2 소자 분리막(106) 내의 불순물 농도는 웰 불순물층(150)의 불순물 농도보다 클 수 있다.
이 때, 제2 소자 분리막(106)이 형성되는 깊이는 제1 소자 분리막(105)이 형성되는 깊이보다 얕을 수 있다. 즉, 제2 소자 분리막(106)의 하면은 제1 소자 분리막(105)의 하면과 실질적으로 동일 평면에 존재할 수 있으나, 제2 소자 분리막(106)의 상면은 제1 소자 분리막(105)의 상면보다 낮을 수 있다. 또한, 제2 소자 분리막(106)은 광전 변환층(110)과 이격되도록 형성될 수 있다.
제2 소자 분리막(106)은 예를 들어, 웰 불순물층(150)에 플로팅 확산 영역(130)과, 소스 및 드레인 영역(140b)을 정의할 수 있다. 구체적으로, 플로팅 확산 영역(130)과, 소스 및 드레인 영역(140b)은 웰 불순물층(150)과 반대의 도전형을 갖는 불순물이 도핑되어 형성될 수 있다. 예를 들어, 플로팅 확산 영역(130)은 n형 불순물이 이온주입되어 형성될 수 있다.
전송 게이트(120)는 광전 변환층(110)과 플로팅 확산 영역(130)에 인접하여 배치될 수 있다. 이에 따라, 전송 게이트(120)는 광전 변환층(110)에서 생성된 전하를 플로팅 확산 영역(130)으로 전송할 수 있다.
몇몇 실시 예에서, 도시된 바와 같이, 전송 게이트(120)는 기판(100) 내로 삽입되는 부분을 포함할 수 있다. 구체적으로, 전송 게이트(120)는 웰 불순물층(150)에 형성되는 활성 영역에 트렌치를 형성하고, 트렌치 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하고, 게이트 도전막의 측벽에 게이트 스페이서를 형성하여 형성될 수 있다. 이에 따라, 전송 게이트(120)의 일부는 웰 불순물층(150)의 일부를 관통하여 웰 불순물층(150) 내에 매립될 수 있다. 이와 같은 전송 게이트(120)는 활성 픽셀 또는 기준 픽셀의 면적을 축소시켜 이미지 센서(1)의 고집적화를 가능하게 할 수 있다.
몇몇 실시 예에서, 전송 게이트(120)는 도 2의 제1 전송 트랜지스터(TG1) 또는 제2 전송 트랜지스터(TG2)일 수 있다.
논리 게이트(140)는 소스 영역(140a) 및 드레인 영역(140b)에 인접하여 배치될 수 있다. 논리 게이트(140)는 도 2의 제1 리셋 트랜지스터(RG1)의 게이트, 제2 리셋 트랜지스터(RG2)의 게이트, 제1 소스 팔로워 트랜지스터(SF1)의 게이트, 제2 소스 팔로워 트랜지스터(SF2)의 게이트, 제1 선택 트랜지스터(SEL1)의 게이트, 제2 선택 트랜지스터(SEL2)의 게이트 중 적어도 하나에 해당될 수 있다.
예를 들어, 논리 게이트(140)가 제1 리셋 트랜지스터(RG1)의 게이트인 경우에, 소스 영역(140a) 또는 드레인 영역(140b)은 각각 전원 전압(VDD) 및 플로팅 확산 영역(FD, 130)과 연결될 수 있고, 논리 게이트(140)는 플로팅 확산 영역(FD, 130)에 축적된 전하들을 주기적으로 리셋시킬 수 있다.
예를 들어, 논리 게이트(140)가 제1 소스 팔로워 트랜지스터(SF1)의 게이트인 경우에, 논리 게이트(140)는 플로팅 확산 영역(FD, 130)과 연결되어 플로팅 확산 영역(FD, 130)에서의 전위 변화를 증폭하고 이를 제2 전송 트랜지스터(TG2)의 일단으로 전송할 수 있다.
예를 들어, 논리 게이트(140)가 제1 선택 트랜지스터(SEL1)의 게이트인 경우에, 소스 영역(140a) 또는 드레인 영역(140b)은 제1 소스 팔로워 트랜지스터(SF1)의 드레인 전극과 연결되어 제1 소스 팔로워 트랜지스터(SF1)을 턴온 또는 턴오프시킬 수 있다.
예를 들어, 논리 게이트(140)가 제2 리셋 트랜지스터(RG2)의 게이트인 경우에, 소스 영역(140a) 또는 드레인 영역(140b)은 각각 제2 커패시터(C2)의 일단 및 제2 소스 팔로워 트랜지스터(SF2)의 게이트와, 전원 전압(VDD)에 연결될 수 있고, 논리 게이트(140)는 제1 커패시터(C1) 또는 제2 커패시터(C2)에 축적된 전하들을 주기적으로 리셋시킬 수 있다.
예를 들어, 논리 게이트(140)가 제2 소스 팔로워 트랜지스터(SF2)의 게이트인 경우에, 논리 게이트(140)는 제2 커패시터(C2)의 일단과 연결되어 제1 커패시터(C1) 또는 제2 커패시터(C2)의 전위 변화를 증폭하고 이를 출력 전압(VOUT)으로 출력할 수 있다.
예를 들어, 논리 게이트(140)가 제2 선택 트랜지스터(SEL2)의 게이트인 경우에, 소스 영역(140a) 또는 드레인 영역(140b)은 제2 소스 팔로워 트랜지스터(SF2)의 드레인 전극과 연결되어 픽셀 영역에 연결된 컬럼 라인으로 출력 전압(VOUT)을 출력할 수 있다.
제1 배선층(220)은 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 제1 배선층(220)은 복수의 제1 배선(225)을 포함할 수 있다. 제1 배선층(220)은 이미지 센서(1)의 동작을 위한 선택 신호, 리셋 신호, 및 전송 신호와 같은 복수의 구동 신호들을 전달할 수 있다. 또한, 제1 배선층(220)은 다양한 형태로 배치될 수 있는 전송 게이트 및 논리 게이트(140)를 연결시킬 수도 있다.
복수의 제1 배선(225)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(230)은 절연 물질로 형성될 수 있다. 예를 들어, 층간 절연막(230)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silca Glass) 등으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(230) 내에는 제1 구조체(410), 제2 구조체(420), 제2 컨택(237), 제3 컨택(238) 및 제4 컨택(239)이 형성될 수 있다.
실시 예에 따라, 제1 구조체(410)는 제1 배선층(220) 상에 순차적으로 적층된 제1 하부 커패시터 연결 패턴(231), 제1 커패시터 구조체(232) 및 제1 상부 커패시터 연결 패턴(233)을 포함할 수 있고, 제2 구조체(420)는 제1 배선층(220) 상에 순차적으로 적층된 제2 하부 커패시터 연결 패턴(234), 제2 커패시터 구조체(235) 및 제2 상부 커패시터 연결 패턴(236)을 포함할 수 있다.
예시적으로, 제1 구조체(410) 및 제2 구조체(420)를 모두 포함하는 이미지 센서(1)를 도시하였으나, 본 발명의 기술적 사상이 이에 한정되지는 않고, 제1 구조체(410)만을 구비하여 형성될 수 있다.
실시 예에 따라, 제1 구조체(410) 및 제2 구조체(420)는 서로 이격되어 배치될 수 있다. 구체적으로, 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)은 동일 레벨 상에 평행하게 형성될 수 있다. “동일 레벨 상”에 형성된다는 것은 동일한 공정 단계에서 형성됨을 의미할 수 있다. 실시 예에 따라, 제1 커패시터 구조체(232)는 제2 커패시터 구조체(235)와 동일 레벨 상에 평행하게 형성될 수 있고, 제1 상부 커패시터 연결 패턴(233)은 제2 상부 커패시터 연결 패턴(236)은 동일 레벨 상에 평행하게 형성될 수 있다.
실시 예에 따라, 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)은 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되지는 않는다. 또한, 실시 예에 따라 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)은 실리콘 저마늄(SiGe)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되지는 않는다.
제1 커패시터 구조체(232)는, 제1 하부 커패시터 연결 패턴(231) 상에 순차적으로 적층된 제1 도전 패턴(232a), 제1 유전 패턴(232b) 및 제2 도전 패턴(232c)을 포함할 수 있다. 또한, 제2 커패시터 구조체(235)는, 제2 하부 커패시터 연결 패턴(234) 상에 순차적으로 적층된 제3 도전 패턴(235a), 제2 유전 패턴(232b) 및 제4 도전 패턴(235c)을 포함할 수 있다. 실시 예에 따라, 제1 내지 제4 도전 패턴(232a, 232c, 235a, 235c), 제1 유전 패턴(232b) 및 제2 유전 패턴(232b)은 티타늄 질화물(TiN), 지르코늄 산화물(ZrO), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되지는 않는다.
제2 배선층(240)은 복수의 제2 배선들(241, 243)을 포함할 수 있고, 제3 배선층(250)은 복수의 제3 배선들(255)를 포함할 수 있다. 실시 예에 따라, 복수의 제2 배선들(241, 243) 및 제3 배선들(255)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 실시 예에 따라, 제2 배선층(240) 및 제3 배선층(250)에 포함되는 배선들은 외부 전압(예를 들어, 도 2의 Vc)이 인가되는 글로벌 배선일 수 있다.
제1 배선층(220) 내에는 제1 배선(225) 및 제2 하부 커패시터 연결 패턴(234)을 연결하는 제1 컨택(227)이 형성될 수 있다. 제2 배선층(240) 내에는 제1 하부 커패시터 연결 패턴(231)과 제2 배선(241)을 연결하는 제2 컨택(237), 제1 상부 커패시터 연결 패턴(233)과 제2 배선(243)을 연결하는 제3 컨택(238) 및 제2 상부 커패시터 연결 패턴(236)과 제2 배선(243)을 연결하는 제4 컨택(239)이 형성될 수 있다.
예시적으로, 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)이 제2 배선층(240) 내의 동일한 배선 (243)에 연결되는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되지는 않고, 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)은 서로 다른 배선에 연결될 수 있다.
실시 예에 따라, 제1 하부 커패시터 연결 패턴(231)은 커패시터 영역(231a) 및 커패시터 영역(231a)으로부터 돌출된 랜딩 영역(231b)을 을 포함할 수 있다. 이에 대하여는 도 5를 참조하여 후술한다.
반사 방지막(300)은 광전 변환층(110) 상에 배치될 수 있다. 구체적으로, 반사 방지막(300)은 광전 변환층(110)을 포함하는 센서 어레이 영역의 기판(100)의 제1 면(100a) 상에 컨포멀하게(conformally) 배치될 수 있다.
반사 방지막(300)은 기판(100)의 하면으로부터 기판(100)의 내부로 입사하는 입사광의 반사를 방지할 수 있다. 반사 방지막(300)은 단층으로 형성될 수 있으나, 도시된 것처럼 반사 방지막(300)은 제1 서브 반사 방지막(301) 및 제2 서브 반사 방지막(302)을 포함하는 다층으로 형성될 수도 있다.
구체적으로, 반사 방지막(300)은 공기의 굴절율과 기판(100)의 굴절율 사이의 굴절율을 갖는 물질을 포함하여 입사광의 반사를 방지할 수 있다. 예를 들어, 반사 방지막(300)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 산화 하프늄(hafnium oxide), 산화 알루미늄(aluminium oxide), 산화 탄탈럼(tantalum oxide), 산화 지르코늄(zirconium oxide), 및 이들의 조합을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 실리콘을 포함하는 기판(100)의 제2 면(100b) 상에, 실리콘 산화물을 포함하는 제1 서브 반사 방지막(301)이 형성될 수 있고, 실리콘 질화물을 포함하는 제2 서브 반사 방지막(302)이 형성될 수 있다. 실리콘 산화물의 굴절율은 약 1.45 내지 1.50이고, 실리콘 질화물의 굴절율은 약 1.95 내지 2.05이고, 실리콘의 굴절율은 약 3.5이므로, 스넬의 법칙(Snell's Law)에 의해 입사광이 기판(100) 상에서 반사되는 것을 방지할 수 있다.
반사 방지막(300)은 입사광의 종류에 따라 두께, 물질 등이 다를 수 있다.
예를 들어, 기판(100)의 제2 면(100b) 상에 반사 방지막(300)으로 SiO2 1600Å, SiON 80Å, SiN 400Å이 순차적으로 형성된 경우에, 약 450nm 내지 550nm의 가시광선이 잘 투과될 수 있다. 또한 예를 들어, 기판(100)의 제2 면(100b) 상에 반사 방지막(300)으로 SiO2 600Å, SiON 1500Å, SiN 200Å이 순차적으로 형성된 경우에, 약 520nm 이상의 가시광선이 잘 투과될 수 있다.
컬러 필터층(310)은 단위 픽셀(11)에 따라 적색, 녹색, 또는 청색의 컬러 필터를 포함할 수 있다. 컬러 필터는 2차원적으로 배열될 수 있고, 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수 있다. 또한, 컬러 필터층(310)은 화이트 필터(white filter)를 더 포함할 수도 있다.
그러나, 몇몇 실시예에서 이미지 센서(1)는 컬러 필터층(310)을 포함하지 않을 수도 있다.
그리드 패턴(320)은 기판(100) 상에서 격자 모양으로 배치될 수 있다. 예를 들어, 그리드 패턴(320)은 반사 방지막(300) 상에 형성될 수 있다. 그리드 패턴(320)은 기판(100) 상에 비스듬히 입사되는 입사광을 반사시켜 광전 변환층(110)에 보다 많은 입사광을 제공할 수 있다. 그러나, 몇몇 실시예에서 이미지 센서(1)는 그리드 패턴(320)을 포함하지 않을 수도 있다.
마이크로 렌즈(330)는 반사 방지막(300) 상에 배치될 수 있다. 구체적으로, 마이크로 렌즈(330)는 반사 방지막(300) 상의 컬러 필터층(310) 상에 배치될 수 있다. 마이크로 렌즈(330)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(330)는 광전 변환층(110)에 입사광을 집광시킬 수 있다. 마이크로 렌즈(330)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 5는 도 4의 K 영역의 단면을 확대한 확대도이다. 이하에서, 도 5를 참조하여 본 발명의 실시 예에 따라 커패시터 영역(231a)으로부터 돌출되어 형성된 랜딩 영역(231b) 및 랜딩 영역(231b)이 제2 컨택(237)을 통해 제2 배선(241)과 연결되는 구조를 설명한다.
도시된 바와 같이, 층간 절연막(230) 내의 제1 하부 커패시터 연결 패턴(231)은 커패시터 영역(231a) 및 커패시터 영역(231a)으로부터 돌출되도록 형성된 랜딩 영역(231b)을 포함할 수 있다. 커패시터 영역(231a)으로부터 돌출되도록 형성된 랜딩 영역(231b)으로 인해, 제2 배선(241)으로부터 제1 하부 커패시터 연결 패턴(231)이 노출될 수 있고, 제2 컨택(237)을 통하여 제1 하부 커패시터 연결 패턴(231) 및 제2 배선이 연결될 수 있다.
즉, 본 발명의 실시 예에 따른 이미지 센서(1)는 기판(100)의 제1 면(100a) 상에 배치되고, 제1 하부 커패시터 연결 패턴(231) 및 제1 커패시터 구조체(232)를 포함하는 제1 구조체(410)로서, 제1 하부 커패시터 연결 패턴(231)은 커패시터 영역(231a)과, 커패시터 영역(231a)으로부터 돌출된 랜딩 영역(231b)을 포함하는 제1 구조체(410), 제1 구조체(410)와 이격되어 배치되고, 각각이 제1 하부 커패시터 연결 패턴(231) 및 제1 커패시터 구조체(232)와 동일한 레벨에서 형성되는 제2 하부 커패시터 연결 패턴(234) 및 제2 커패시터 구조체(235)를 포함하는 제2 구조체(420), 제1 구조체(410) 상에 배치되고, 랜딩 영역(231b)과 연결되는 제2 배선(241), 제1 구조체(410) 및 제2 구조체(420) 상에 배치되고, 제1 커패시터 구조체(232) 및 제2 커패시터 구조체(235)와 연결되는 제2 배선(243)을 포함할 수 있다. 이 때, 제1 커패시터 구조체(232)는 제1 도전 패턴(232a), 제1 유전 패턴(232b) 및 제2 도전 패턴(232c)을 포함할 수 있고, 제2 커패시터 구조체(235)는 제3 도전 패턴(235a), 제2 유전 패턴(232b) 및 제4 도전 패턴(235c)을 포함할 수 있다.
실시 예에 따라, 이미지 센서(1)는 랜딩 영역(231b) 및 제2 배선(241)을 연결하는 제2 컨택(237) 및 제2 하부 커패시터 연결 패턴(234)과 제2 배선(243)을 연결하는 제3 컨택(238)을 더 포함할 수 있다.
몇몇 실시 예에서, 이미지 센서(1)는 기판(100)의 제1 몇과 제2 구조체(420) 사이에 배치되고, 제2 하부 커패시터 연결 패턴(234)과 연결되는 제1 배선(225)을 더 포함할 수 있다.
도시된 바와 같이, 랜딩 영역(231b)은, 커패시터 영역(231a)과 동일 레벨에서 형성될 수 있고, 커패시터 영역(231a)과 접촉되도록 배치될 수 있으며, 제1 도전 패턴(232a), 제1 유전 패턴(232b) 및 제2 도전 패턴(232c) 각각의 일단보다 돌출되도록 형성될 수 있다.
또한, 도시된 바와 같이 제1 구조체(410)는 제1 커패시터 구조체(232) 상에 배치되는 제1 상부 커패시터 연결 패턴(233) 및 제2 커패시터 구조체(235) 상에 배치되는 제2 상부 커패시터 연결 패턴(236)을 더 포함할 수 있다.
커패시터 영역(231a)으로부터 돌출된 랜딩 영역(231b)이 형성되지 않는 경우, 제1 하부 커패시터 연결 패턴(231)과 제2 배선층(240) 내의 제2 배선들(241, 243)이 연결되려면, 별도의 컨택을 통해 커패시터 영역(231a)과 제1 배선층(220) 내의 배선이 연결되고, 또다른 컨택을 통해 제1 배선층(220)의 배선과 제2 배선층(240)의 배선을 연결해야 하고, 이러한 경우 배선, 컨택 등의 경로에서 발생하는 저항으로 인하여 많은 손실이 발생한다.
특히, 높은 저항을 갖는 텅스텐(W)으로 구성된 배선 및 컨택이 공정 상 사용되는 경우가 빈번하고, 이에 따라 저항을 줄이기 위하여 전기적 연결을 위한 경로를 최소화할 수 있는 방안이 요구된다. 본 발명의 실시 예에 따라 커패시터 영역(231a)으로부터 돌출된 랜딩 영역(231b)을 구비함으로써 복수의 배선층을 경유하지 않고 반대 전극에 인접하여 위치하는 배선과 연결이 가능하고, 이에 따라 저항으로 인한 손실을 최소화할 수 있다.
도 6은 도 5의 Y-Y’ 단면에서 화살표 방향으로 바라본 레이아웃을 도시한다.
도 6을 참조하면, 본 발명의 실시 예에 따른 이미지 센서(1)는, 기판(100)의 제1 면(100a) 상에, 커패시터 영역(231a)과, 커패시터 영역(231a)의 일측벽으로부터 제1 방향으로 연장된 랜딩 영역(231b)을 포함하는 제1 하부 커패시터 연결 패턴(231)으로, 랜딩 영역(231b)은 커패시터 영역(231a)의 일측벽의 일부로부터 돌출된 제1 하부 커패시터 연결 패턴(231), 커패시터 영역(231a) 상의 제1 커패시터 구조체(232) 및 제1 커패시터 구조체(232) 상의 제2 배선층(240)에 형성되고, 랜딩 영역(231b)과 연결되는 제2 배선(241)을 포함할 수 있다.
실시 예에 따라, 제1 커패시터 구조체(232) 상에 형성되는 제1 상부 커패시터 연결 패턴(233)을 더 포함할 수 있다.
도 6에 도시된 바와 같이, 제1 하부 커패시터 연결 패턴(231)은 랜딩 영역(231b) 및 커패시터 영역(231a)을 포함할 수 있고, 특히 랜딩 영역(231b)은 커패시터 영역(231a)의 일측벽의 일부로부터 돌출되도록 형성될 수 있다.
커패시터 영역(231a)의 일 측벽의 일부로부터 돌출된 랜딩 영역(231b)은, 제2 배선층(240)에 형성되는 제2 배선(241)과 연결될 수 있다. 즉, 랜딩 패드가 제1 상부 커패시터 연결 패턴(233)으로부터 가려지지 않고 노출되고, 제2 배선과 연결됨으로써, 제1 배선층(220)을 거치지 않고 제1 하부 커패시터 연결 패턴(231)과 글로벌 배선(예를 들어, 제2 배선(241))이 연결될 수 있다.
도 6에는 2개의 구조체, 즉 제1 구조체(410) 및 제2 구조체(420)가 단위 픽셀(11)에 모두 형성되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 본 발명의 기술적 사상은 제1 구조체(410)만 형성되는 이미지 센서(1)에도 적용될 수 있음은 물론이다.
또한, 설명의 편의를 위하여 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)이 각각 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)을 포함하여 형성되는 것으로 도시하나, 표현된 레이아웃 상에 동일한 크기로 제1 상부 커패시터 연결 패턴(233) 및 제1 하부 커패시터 연결 패턴(231)이 형성되고, 동일한 크기로 제2 상부 커패시터 연결 패턴(236) 및 제2 하부 커패시터 연결 패턴(234)이 형성될 수 있음은 물론이다.
도 7 내지 도 16은 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 6를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 예시적으로 두개의 커패시터를 구비하는 이미지 센서의 제조 방법을 설명하나, 본 발명의 기술적 사상은 이에 한정되지 않고, 하나의 커패시터를 구비하는 이미지 센서에도 적용될 수 있음은 물론이다.
도 7을 참조하면, 기판(100)의 제1 면(100a) 상에 제1 배선층(220)을 형성할 수 있다. 실시 예에 따라, 제1 배선층(220)은 제1 배선(225) 및 제1 컨택(227)을 덮는 절연 물질이 채워짐으로써 형성될 수 있다.
도 8을 참조하면, 제1 배선층(220) 상에 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)을 형성하기 위한 패턴(400)을 증착할 수 있다.
패턴(400)은 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 9를 참조하면, 제1 배선층(220) 상에 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)을 형성할 수 있다.
실시 예에 따라, 패턴(400)을 식각하여 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)을 패터닝할 수 있고, 제2 하부 커패시터는 제1 배선층(220) 내의 제1 배선(225)과 연결될 수 있다.
도 10을 참조하면, 층간 절연막(230)을 형성하기 위하여, 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)을 덮는 유전막(260)을 적층할 수 있다.
유전막(260)은 TEOS(tetraethyl ortho silicate)일 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고, 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 실리콘 옥시나이트라이드(SiON), 나노다공성 실리카(nanoporous silica), HSQ(hydrogensilsesquioxanes), Teflon-AF (polytetrafluorethylene 또는 PTFE), FSG(silicon oxyfluoride), 탄소 도핑된 SiO2(SiCO), SiCOH(hydrogenated silicon oxycarbide), 또는 다른 저유전율(low k) 또는 울트라 저유전율(ultra-low k (ULK)) 유전체 물질들을 포함할 수 있다. 이 때, 울트라 저유전율 유전체 물질은 약 2.5 또는 그 보다 낮은 유전 상수를 갖는 유전체 물질일 수 있다.
도 11을 참조하면, 유전막(260)을 패터닝하여, 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)의 상면의 일부를 노출시킬 수 있다.
예를 들어, 유전막(260) 상에, 유전막(260)의 상면 일부를 노출시키는 마스크 패턴(미도시)이 형성될 수 있다. 이어서, 마스크 패턴을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 식각 공정은 제1 하부 커패시터 연결 패턴(231) 또는 제2 하부 커패시터 연결 패턴(234)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 하부 커패시터 연결 패턴(231) 또는 제2 하부 커패시터 연결 패턴(234)의 상면의 일부를 노출시키는 트렌치들(TR1, TR2, TR3, TR4)이 형성될 수 있다. 트렌치들(TR1, TR2, TR3, TR4)이 형성된 후에, 마스크 패턴은 제거될 수 있다.
도 12를 참조하면, 도전막(263a), 유전막(263b) 및 도전막(263c)를 증착하여, 커패시터 구조체(263)을 형성할 수 있다.
도시된 바와 같이, 식각되지 않은 유전막(260a) 및 트렌치들(TR1, TR2, TR3, TR4)에 의해 노출된 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)의 면 상에 도전막(263a), 유전막(263b) 및 도전막(263c)을 차례로 증착할 수 있다. 식각 공정에 의해 형성된 트렌치들(TR1, TR2, TR3, TR4) 중 도전막(263a), 유전막(263b) 및 도전막(263c)이 증착되지 않은 영역(261a, 261b, 261c, 261d)은 빈(empty) 영역일 수 있다.
실시 예에 따라, 도전막(263a)는 S-TiN이 증착되어 형성될 수 있고, 유전막(263b)는 ZrO 및/또는 AlO가 증착되어 형성될 수 있고, 도전막(263c)는 P-TiN이 증착되어 형성될 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 13을 참조하면, 커패시터 구조체(263) 상에 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)을 형성하기 위한 패턴(270)을 증착할 수 있다.
패턴(270)은 실리콘 저마늄(SiGe)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 14를 참조하면, 패턴(270)에 대한 식각 공정을 통해, 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)을 패터닝할 수 있다. 또한, 커패시터 구조체(263)의 식각 공정을 통해 제1 커패시터 구조체(232) 및 제2 커패시터 구조체(235)가 패터닝될 수 있다.
도시된 바와 같이, 패턴(270)에 대한 식각 공정을 통해, 제1 하부 커패시터 연결 패턴(231), 제1 커패시터 구조체(232) 및 제1 상부 커패시터 연결 패턴(233)을 포함하는 제1 구조체(410)가 형성되고, 제2 하부 커패시터 연결 패턴(234), 제2 커패시터 구조체(235) 및 제2 상부 커패시터 연결 패턴(236)을 포함하는 제2 구조체(420)가 형성된다.
도 15를 참조하면, 랜딩 영역(231b)과 연결되는 제2 컨택(237), 제1 상부 커패시터 연결 패턴(233)과 연결되는 제3 컨택(238) 및 제2 상부 커패시터 연결 패턴(236)과 연결되는 제4 컨택(239)을 형성할 수 있다.
유전막(260)의 식각으로 노출된 유전막(230_1), 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)을 덮는 유전막(230_2)를 적층하여 층간 절연막(230)을 형성할 수 있다.
이어서, 층간 절연막(230)을 패터닝하여 트렌치(미도시)를 형성하고, 형성된 트렌치에 금속 물질을 적층하여 제2 컨택(237), 제3 컨택(238) 및 제4 컨택(239)을 형성할 수 있다. 제2 컨택(237), 제3 컨택(238) 및 제4 컨택(239)을 형성하는 금속 물질은 텅스텐(W)일 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 16을 참조하면, 층간 절연막(230) 상에 제2 배선들(241, 243)을 형성할 수 있다.
층간 절연막(230) 상에 금속 패턴을 적층하고, 이를 식각하여 제2 배선들(241, 243)을 패터닝할 수 있고, 도시된 바와 같이, 제2 배선(241)은 제2 컨택(237)을 통해 제1 하부 커패시터 연결 패턴(231)의 랜딩 영역(231b)과 연결될 수 있다. 또한, 제2 배선(243)은 제3 컨택(238)을 통해 제1 상부 커패시터 연결 패턴(233)과 연결되고, 제4 컨택(239)을 통해 제2 상부 커패시터 연결 패턴(236)에 연결될 수 있다.
예시적으로, 제1 상부 커패시터 연결 패턴(233) 및 제2 상부 커패시터 연결 패턴(236)이 동일한 배선(243)에 연결되는 것으로 도시 하였으나, 이는 예시적인 것으로 본 발명의 기술적 사상은 서로 다른 배선에 연결되는 구성을 포함할 수 있다.
도 17은 도 3의 A-A'을 따라 절단한 단면도이고, 도 18은 도 17의 Q 영역을 확대한 확대도이다. 이하에서, 도 17 및 도 18을 참조하여, 상부 커패시터 연결 패턴을 공유하는 이미지 센서(1)의 실시 예를 설명한다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 2에 도시된 회로를 참조하면, 제1 커패시터(C1)의 일단과 제2 커패시터(C2)의 일단은 X 노드에서 연결될 수 있다. 이하에서, 제2 배선(243)이 X 노드에 연결된다고 가정한다.
도 17 및 도 18의 Q 영역에 도시된 바와 같이, 층간 절연막(230)은 제1 하부 커패시터 연결 패턴(231), 제1 커패시터 구조체(232), 제2 하부 커패시터 연결 패턴(234), 제2 커패시터 구조체(235) 및 상부 커패시터 연결 패턴(233_1)을 포함할 수 있다. 즉, 상부 커패시터 연결 패턴(233_1)은 X 노드에 연결되는 제2 배선(243)에 연결될 수 있다.
동일한 노드에 연결되는 두 개의 커패시터를 제조함에 있어서, 동일한 노드에 연결되는 전극을 공유할 수 있고, 이를 통해 공정의 복잡성을 감소시킬 수 있고, 공유되지 않는 전극으로부터 연장된 영역(예를 들어, 도 18의 랜딩 영역(231b))을 형성함으로써, 이격된 배선층으로부터 노출된 영역을 구비할 수 있고, 이에 따라 배선 경로가 단순화될 수 있다. 또한, 배선 경로가 단순화됨에 따라, 도전 물질로 이루어진 배선에서 발생하는 저항을 최소화하여, 효율적인 연결이 가능할 수 있다.
도 19는 도 18의 Y-Y’ 단면에서 화살표 방향으로 바라본 레이아웃을 도시한다.
도 19을 참조하면, 본 발명의 실시 예에 따른 이미지 센서(1)는, 기판(100)의 제1 면(100a) 상에, 커패시터 영역(231a)과, 커패시터 영역(231a)의 일측벽으로부터 제1 방향으로 연장된 랜딩 영역(231b)을 포함하는 제1 하부 커패시터 연결 패턴(231)으로, 랜딩 영역(231b)은 커패시터 영역(231a)의 일측벽의 일부로부터 돌출된 제1 하부 커패시터 연결 패턴(231), 커패시터 영역(231a) 상의 제1 커패시터 구조체(232) 및 제1 커패시터 구조체(232) 상의 제2 배선층(240)에 형성되고, 랜딩 영역(231b)과 연결되는 제2 배선(241)을 포함할 수 있다.
도시된 바와 같이, 몇몇 실시 예에 따라, 제1 하부 커패시터 연결 패턴(231)과 동일한 레벨에 형성되고, 제1 하부 커패시터 연결 패턴(231)과 이격되어 배치되는 제2 하부 커패시터 연결 패턴(234), 제2 하부 커패시터 연결 패턴(234) 상의 제2 커패시터 구조체(235) 및 제1 커패시터 구조체(232) 및 제2 커패시터 구조체(235) 상에 배치되고, 컨택(238_1)을 통해 제2 배선(243)에 연결되는 상부 커패시터 연결 패턴(233_1)을 더 포함할 수 있다.
도 19에 도시된 바와 같이, 제1 하부 커패시터 연결 패턴(231)은 랜딩 영역(231b) 및 커패시터 영역(231a)을 포함할 수 있고, 특히 랜딩 영역(231b)은 커패시터 영역(231a)의 일측벽의 일부로부터 돌출되도록 형성될 수 있다.
커패시터 영역(231a)의 일 측벽의 일부로부터 돌출된 랜딩 영역(231b)은, 제2 배선층(240)에 형성되는 제2 배선(241)과 연결될 수 있다. 즉, 랜딩 패드가 상부 커패시터 연결 패턴(233_1)으로부터 가려지지 않고 노출되고, 제2 배선과 연결됨으로써, 제1 배선층(220)을 거치지 않고 제1 하부 커패시터 연결 패턴(231)과 글로벌 배선(예를 들어, 제2 배선(241))이 연결될 수 있다.
도 7에는 2개의 구조체, 즉 제1 구조체(410) 및 제2 구조체(420)가 단위 픽셀(11)에 모두 형성되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 본 발명의 기술적 사상은 제1 구조체(410)만 형성되는 이미지 센서에도 적용될 수 있음은 물론이다.
또한, 설명의 편의를 위하여 상부 커패시터 연결 패턴(233_1)이 제1 하부 커패시터 연결 패턴(231) 및 제2 하부 커패시터 연결 패턴(234)을 포함하여 형성되는 것으로 도시하나, 레이아웃 상으로 동일한 크기로 형성될 수 있음은 물론이다.
도 20 내지 도 22는 본 발명의 기술적 사상의 몇몇 실시 예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 19를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
이하에서, 두 개의 커패시터에서 상부 커패시터 연결 패드를 공유하는 실시 예를 설명하고, 상술한 도 7 내지 도 13의 제조 공정은 동일하게 적용될 수 있다. 즉, 기판(100)의 제1 면(100a) 상에 제1 배선층(220)이 형성되고, 패턴(400)을 식각하여 제1 하부 커패시터 및 제2 하부 커패시터를 패터닝하고, 도전막(263a), 유전막(263b) 및 도전막(263c)을 증착하여 커페시터 구조체(263)를 형성하고, 커패시터 구조체(263) 상에 패턴(270)을 증착한 이후의 단계를 설명한다.
도 20을 참조하면, 패턴(270)에 대한 식각 공정을 통해, 상부 커패시터 연결 패턴(233_1)을 패터닝할 수 있다. 또한, 커패시터 구조체(263)의 식각 공정을 통해 제1 커패시터 구조체(232) 및 제2 커패시터 구조체(235)가 패터닝될 수 있다. 이 때, 제1 커패시터 구조체(232) 및 제2 커패시터 구조체(235)는 연결될 수 있다. 도시된 바와 같이, 도전막(280a), 유전막(280b) 및 도전막(280c)를 포함하는 커패시터 구조체(280)가 제1 커패시터 구조체(232) 및 제2 커패시터 구조체(235)가 연결되는 영역에 형성될 수 있다.
도 21을 참조하면, 랜딩 영역(231b)과 연결되는 제2 컨택(237), 상부 커패시터 연결 패턴과 연결되는 컨택(238_1)을 형성할 수 있다.
유전막(260)의 식각으로 노출된 유전막(230_1), 상부 커패시터 연결 패턴(233_1)을 덮는 유전막(230_2)를 적층하여 층간 절연막(230)을 형성할 수 있다.
이어서, 층간 절연막(230)을 패터닝하여 트렌치(미도시)를 형성하고, 형성된 트렌치에 금속 물질을 적층하여 제2 컨택(237) 및 컨택(238_1)을 형성할 수 있다. 제2 컨택(237) 및 컨택(238_1)을 형성하는 금속 물질은 텅스텐(W)일 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 22를 참조하면, 층간 절연막(230) 상에 제2 배선들(241, 243)을 형성할 수 있다.
층간 절연막(230) 상에 금속 패턴을 적층하고, 이를 식각하여 제2 배선들(241, 243)을 패터닝할 수 있고, 도시된 바와 같이, 제2 배선(241)은 제2 컨택(237)을 통해 제1 하부 커패시터 연결 패턴(231)의 랜딩 영역(231b)과 연결될 수 있다. 또한, 제2 배선(243)은 컨택(238_1)을 통해 상부 커패시터 연결 패턴(233_1)과 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였으나, 본 발명은 상기 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 100a: 제1 면
100b: 제2 면 220: 제1 배선층
230: 층간 절연막 231: 제1 하부 커패시터 연결 패턴
231a: 커패시터 영역 231b: 랜딩 영역
232: 제1 커패시터 구조체 233: 제1 상부 커패시터 연결 패턴
234: 제2 하부 커패시터 연결 패턴 235: 제2 커패시터 구조체
236: 제2 상부 커패시터 연결 패턴 237: 제2 컨택
238: 제3 컨택 239: 제4 컨택
240: 제2 배선층

Claims (10)

  1. 제1 면 및 상기 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판;
    상기 기판 내의 광전 변환층;
    상기 제1 면의 상에, 커패시터 영역과, 상기 커패시터 영역으로부터 돌출된 랜딩 영역을 포함하는 하부 커패시터 연결 패턴;
    상기 커패시터 영역 상에, 순차적으로 적층된 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함하는 커패시터 구조체로, 상기 제1 도전 패턴은 상기 하부 커패시터 연결 패턴과 연결되는 커패시터 구조체;
    상기 커패시터 구조체 상에 배치되고, 상기 제2 도전 패턴과 연결되는 제1 배선; 및
    상기 제1 배선과 동일 레벨에 형성되고, 상기 랜딩 영역과 연결되는 제2 배선을 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 커패시터 구조체 상에 배치되고, 상기 제2 도전 패턴과 연결되는 상부 커패시터 연결 패턴을 더 포함하고,
    상기 제1 배선 및 상기 상부 커패시터 연결 패턴이 연결되는 이미지 센서.
  3. 제1항에 있어서,
    상기 랜딩 영역은,
    상기 커패시터 영역과 동일한 레벨에서 형성되고, 상기 커패시터 영역과 접촉되도록 배치되며, 상기 제1 도전 패턴, 상기 유전 패턴 및 상기 제2 도전 패턴 각각의 일단보다 돌출되도록 형성되는 이미지 센서.
  4. 제1 면 및 상기 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판;
    상기 기판의 제1 면 상에 배치되고, 제1 하부 커패시터 연결 패턴 및 제1 커패시터 구조체를 포함하는 제1 구조체로서, 상기 제1 하부 커패시터 연결 패턴은 커패시터 영역과, 상기 커패시터 영역으로부터 돌출된 랜딩 영역을 포함하는 제1 구조체;
    상기 제1 구조체와 이격되어 배치되고, 각각이 상기 제1 하부 커패시터 연결 패턴 및 상기 제1 커패시터 구조체와 동일한 레벨에서 형성되는 제2 하부 커패시터 연결 패턴 및 제2 커패시터 구조체를 포함하는 제2 구조체;
    상기 제1 구조체 상에 배치되고, 상기 랜딩 영역과 연결되는 제1 배선;
    상기 제1 구조체 및 상기 제2 구조체 상에 배치되고, 상기 제1 커패시터 구조체 및 상기 제2 커패시터 구조체와 연결되는 제2 배선; 및
    상기 기판의 제2 면 상의 렌즈를 포함하고,
    상기 제1 커패시터 구조체는, 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함하는 이미지 센서.
  5. 제4항에 있어서,
    상기 제1 커패시터 구조체 상에 배치되는 제1 상부 커패시터 연결 패턴; 및
    상기 제2 커패시터 구조체 상에 배치되는 제2 상부 커패시터 연결 패턴을 더 포함하되,
    상기 제2 배선과, 상기 제1 상부 커패시터 연결 패턴 및 상기 제2 상부 커패시터 연결 패턴이 연결되는 이미지 센서.
  6. 제4항에 있어서,
    상기 제1 하부 커패시터 연결 패턴 및 상기 제2 하부 커패시터 연결 패턴은 텅스텐(W)을 포함하고,
    상기 제1 도전 패턴, 상기 유전 패턴 및 상기 제2 도전 패턴은 티타늄 질화물(TiN), 지르코늄 산화물(ZrO), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함하는 이미지 센서.
  7. 서로 대향되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 제1 면 상에, 커패시터 영역과, 상기 커패시터 영역의 일측벽으로부터 제1 방향으로 연장된 랜딩 영역을 포함하는 제1 커패시터 연결 패턴으로, 상기 랜딩 영역은 상기 커패시터 영역의 일측벽의 일부로부터 돌출된 제1 커패시터 연결 패턴;
    상기 커패시터 영역 상의 제1 커패시터 구조체;
    상기 제1 커패시터 구조체 상의 제1 배선층에 형성되고, 상기 랜딩 영역과 연결되는 제1 배선; 및
    상기 기판의 제2 면 상의 렌즈를 포함하는 이미지 센서.
  8. 제7항에 있어서,
    상기 제1 커패시터 구조체 상의 제1 상부 커패시터 연결 패턴; 및
    상기 제1 배선층에 형성되고, 상기 제1 상부 커패시터 연결 패턴과 연결되는 제2 배선을 더 포함하는 이미지 센서.
  9. 제7항에 있어서,
    상기 제1 커패시터 연결 패턴과 동일한 레벨에 형성되고, 상기 제1 커패시터 연결 패턴과 이격되어 배치되는 제2 커패시터 연결 패턴;
    상기 제2 커패시터 연결 패턴 상의 제2 커패시터 구조체; 및
    상기 제2 커패시터 구조체 상에 배치되고, 상기 제2 배선에 연결되는 제2 상부 커패시터 연결 패턴을 더 포함하는 이미지 센서.
  10. 제7항에 있어서,
    상기 제1 커패시터 연결 패턴과 동일한 레벨에 형성되고, 상기 제1 커패시터 연결 패턴과 이격되어 배치되는 제2 커패시터 연결 패턴;
    상기 제2 커패시터 연결 패턴 상의 제2 커패시터 구조체; 및
    상기 기판의 제1 면과 상기 제2 커패시터 연결 패턴 사이의 제2 배선층에 형성되고, 상기 제2 커패시터 연결 패턴과 연결되는 제3 배선을 더 포함하되,
    상기 제1 상부 커패시터 연결 패턴은, 상기 제1 커패시터 구조체와 상기 제2 커패시터 구조체 상에 연결되어 형성되는 이미지 센서.
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