TW201913876A - 半導體裝置結構及其形成方法 - Google Patents

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王柏仁
吳春立
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Abstract

提供半導體裝置結構及其形成方法。此半導體裝置結構包括基板。此基板包括第一半導體層、第二半導體層及位於第一半導體層及第二半導體層之間之一絕緣層。此半導體裝置結構亦包括閘極堆疊，位於基板之上。此半導體裝置結構更包括複數源極及汲極結構，位於基板之第二半導體層中。此些源極及汲極結構位於閘極堆疊之兩側。此外，此半導體裝置結構包括第一隔離結構，位於基板中。此第一隔離結構包括絕緣材料且環繞源極及汲極結構。此半導體裝置結構亦包括第二隔離結構，位於第一隔離結構中。此第二隔離結構包括金屬材料且環繞源極及汲極結構。

Description

半導體裝置結構及其形成方法
本發明實施例係關於半導體積體電路，特別關於隔離結構的形成方法。
半導體裝置被使用於各種電子元件應用中，例如個人電腦、手機、數位相機及其他電子元件設備。在過去數十年間，半導體積體電路(integrated circuit)工業經歷快速成長。半導體材料及設計之技術的進步造就更小且更複雜的電路。越來越多的功能整合進電子元件產品中。舉例來說，可能需要將不同的功能元件整合在一起以形成無線(wireless)通訊應用的行動式(mobile)產品。
形成射頻(Radio Frequency,RF)裝置的高頻電路廣泛使用於行動式應用中。高頻電路及底層基板之間的寄生電容(parasitic capacitance)將於位於高頻電路之下的基板中引發訊號損耗(signal loss)。絕緣層上半導體(semiconductor-on-insulator,SOI)技術被廣泛使用以減少訊號損耗及提升操作速度。因此，絕緣層上半導體技術在高頻電路領域中變的越來越重要。
雖然現存的高頻電路製造技術已逐漸合乎其預期目的，但隨著裝置尺度逐漸縮小，其並非在所有方面都完全令 人滿意。在越來越小的尺寸下形成可靠的高頻半導體裝置是現今所面臨的挑戰。
根據一些實施例，提供一種半導體裝置結構。此半導體裝置結構包括一基板。此基板包括一第一半導體層、一第二半導體層及位於第一半導體層及第二半導體層之間之一絕緣層。此半導體裝置結構亦包括一閘極堆疊，位於此基板之上。此半導體裝置結構更包括複數源極及汲極結構，位於此基板之第二半導體層之中。此些源極及汲極結構位於閘極堆疊之兩側。此外，此半導體裝置結構包括一第一隔離結構，位於基板中。此第一隔離結構包括一絕緣材料且環繞源極及汲極結構。此半導體裝置結構亦包括一第二隔離結構，位於第一隔離結構中。此第二隔離結構包括一金屬材料且環繞源極及汲極結構。
根據一些實施例，提供一種半導體裝置結構。此半導體裝置結構包括一淺溝槽隔離結構，位於基板中。此半導體裝置結構亦包括一第一電晶體及一第二電晶體，位於基板中及之上。此淺溝槽隔離結構將第一電晶體與第二電晶體隔開。此半導體裝置結構更包括一包含金屬之隔離結構，位於基板中。此包含金屬之隔離結構位於第一電晶體及第二電晶體之間。此包含金屬之隔離結構電性隔離於第一電晶體及第二電晶體。
根據一些實施例，提供一種形成半導體裝置結構的方法。此方法包括形成一第一隔離結構於基板中。此方法亦包括形成一電晶體於基板中及之上。此第一隔離結構環繞此電晶體。此方法更包括蝕刻此第一隔離結構以形成一溝槽。此溝 槽環繞電晶體。此外，此方法包括使用一金屬材料填充溝槽以形成一第二隔離結構於第一隔離結構中。
100‧‧‧基板
100A、100B‧‧‧裝置區域
110、130‧‧‧半導體層
120‧‧‧絕緣層
140、230‧‧‧隔離結構
142‧‧‧頂表面
150‧‧‧閘極堆疊
160‧‧‧閘極介電層
170‧‧‧閘極電極
180‧‧‧間隔元件
190‧‧‧源極及汲極結構
200、240‧‧‧介電層
210A、210B‧‧‧開口
210C‧‧‧溝槽
220A、220B‧‧‧導電接觸點
232‧‧‧頂表面
234‧‧‧底部部分
250、260、270‧‧‧導電結構
280‧‧‧井區
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1A-1D圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。
第2圖係根據一些實施例繪示出半導體裝置結構的俯視圖。
第3圖係根據一些實施例繪示出半導體裝置結構的剖面圖。
第4A-4C圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。
第5A-5C圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本發明的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本發明敘述。當然，這些特定範例並非用於限定本發明。例如，若是本說明書以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚 可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本發明說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖示中一元件或特徵部件與另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。
對本發明的一些實施例進行描述。第1A至1D圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。在第1A至1D圖所描述的階段之前、期間及/或之後可進行額外的操作。在不同的實施例中，可替換或刪除一些所描述的階段。可於半導體裝置結構內加入另外的結構。在不同的實施例中，可替換或省略於下所述的某些結構。
如第1A圖所示，提供一基板100。在一些實施例中，基板100為絕緣層上半導體基板或相似基板。絕緣層上半導體基板之製作方法可為晶圓接合(wafer bonding)製程、矽膜轉移(silicon film transfer)製程、佈植氧隔離(separation by implantation of oxygen,SIMOX)製程、其他適用方法或上述之組合。
更具體來說，此基板100包括一半導體層110、一絕緣層120及一半導體層130。此半導體層110可稱為高阻抗(high-resistance)基板。絕緣層120位於半導體層110及半導體層130之間。在一些實施例中，此半導體層110為一半導體晶圓，例如矽晶圓。絕緣層120包括氧化物，例如熱氧化物或其他合適材料。此絕緣層120可稱為埋藏氧化(buried oxide,BOX)層。半導體層130包括矽或其他合適半導體材料。如此一來，基板100即亦可稱為絕緣層上半導體基板。
如第1A圖所示，根據一些實施例，形成隔離結構於基板100中，此些隔離結構包括複數隔離結構140。使用此些隔離結構以定義出不同區域，例如裝置區(或主動區(active region))。此些隔離結構電性隔離於形成於不同區域中的基板100之中及/或之上的電晶體或裝置(細節將詳述於後)。在一些實施例中，隔離結構140穿透半導體層110及絕緣層120且延伸至半導體層130中。在一些實施例中，隔離結構140包括淺溝槽隔離(shallow trench isolation,STI)結構、矽局部氧化(local oxidation of silicon,LOCOS)結構、其他合適之隔離結構部件或上述之組合。
舉例來說，如第1A圖所示，根據一些實施例，隔離結構140定義出不同區域，此些區域包括裝置區域100A及100B。將形成複數電晶體或裝置於裝置區域100A及100B中。電晶體之範例包括金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS) 電晶體、雙極性接面電晶體(bipolar junction transistors,BJT)、高壓電晶體、高頻電晶體、p-通道及/或n-通道場效電晶體(PFETs/NFETs)等等。複數電晶體可形成一射頻裝置。裝置區域100A及100B中之射頻裝置之範例可包括射頻開關(RF switch)、低雜訊放大器(low noise amplifier,LNA)、功率放大器(power amplifier,PA)、天線(antenna)、射頻發信器(RF transmitter)、射頻收信器(RF receiver)或其他合適射頻裝置。
舉例來說，在一些實施例中，裝置區域100A中的電晶體形成射頻開關，而裝置區域100B中的電晶體形成低雜訊放大器或功率放大器。換句話說，根據本發明的一些實施例，複數射頻裝置被整合至此半導體裝置結構中。隔離結構140可將裝置區域100A中的射頻開關與裝置區域100B中的低雜訊放大器或功率放大器隔開。
進行各種製程以形成電晶體於裝置區域100A及100B中，例如前段(front-end-of-line,FEOL)半導體製程。各種製程包括沉積(deposition)、蝕刻(etching)、佈植(implantation)、光微影(photolithography)、退火(annealing)、平坦化(planarization)、其他適用製程或上述之組合。
更具體而言，如第1A圖所示，根據一些實施例，形成閘極堆疊(stack)150於基板100之上且形成源極及汲極(source and drain)結構190於基板100中。閘極堆疊150及源極及汲極結構190於裝置區域100A及100B中形成電晶體。
在一些實施例中，各閘極堆疊150包括一閘極介電層160及一閘極電極170。在一些實施例中，此閘極介電層160 之成分為高介電常數介電材料。此高介電常數介電材料之範例包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氮氧化矽(silicon oxynitride)、其他合適之高介電常數材料及上述之組合。在一些實施例中，使用原子層沉積(atomic layer deposition,ALD)法、化學氣相沉積(chemical vapor deposition,CVD)法、旋轉塗佈(spin-on)法、其他適用方法或上述之組合沉積閘極介電層160。
在一些實施例中，閘極電極170包括多晶矽、金屬材料、其他合適導電材料或上述之組合。閘極電極170可為一金屬閘極電極。另外，閘極電極170可為一犧牲/虛置(dummy)閘極電極，其包含多晶矽且將被置換成一金屬閘極電極。
在一些實施例中，金屬閘極電極包括金屬閘極堆疊層(未繪示)。此些金屬閘極堆疊層可包括一或多個功函數(work function)層及一或多個填充金屬(metal filling)層。可增加額外的層(例如阻障(barrier)層、阻隔(blocking)層、黏膠(glue)層或上述之組合)至此金屬閘極電極中。在一些實施例中，此金屬閘極堆疊層包括金屬、金屬碳化物、金屬氮化物、其他合適材料或上述之組合。舉例來說，此金屬包括鈦(titanium)、鋁(aluminum)、鎢(tungsten)、金(gold)、鉑(platinum)、鈷(cobalt)、其他適合金屬或上述之組合。在一些實施例中，使用原子層沉積法、物理氣相沉積(physical vapor deposition,PVD)法、化學氣相沉積法、電鍍(electroplating)法、無電鍍層(electroless plating)法、其他適用方法或上述之組合沉積此金屬閘極堆疊層。
在一些實施例中，形成間隔元件180於基板之上且覆蓋閘極堆疊150之側壁。在一些實施例中，間隔元件180之成分為氮化矽、氮氧化矽、碳化矽、碳氧化矽(silicon oxycarbide)、其他適合材料或上述之組合。在一些實施例中，使用化學氣相沉積法、物理氣相沉積法、旋轉塗佈法、其他適用方法或上述之組合沉積一間隔層。之後，進行一蝕刻製程(例如，非等向性(anisotropic)蝕刻製程)以去除部分此間隔層。如此一來，位於閘極堆疊150的側壁之上之剩餘部分的此間隔層即形成間隔元件180。
形成源極及汲極結構190於基板100之半導體層130中。此些源極及汲極結構190位於閘極堆疊150之兩側。此些源極及汲極結構190可用以提供應力(stress)或應變(strain)至閘極堆疊150下之半導體層130中之通道區域。如此一來，即提升裝置之載子遷移率(carrier mobility)及裝置性能(performance)。在一些實施例中，進行一或多個佈植製程於基板100之上以形成此源極及汲極結構190。
在一些實施例中，使用一或多種N型或P型摻質(dopant)摻雜此源極及汲極結構190。此源極及汲極結構190中之N型摻質可包括氮(N)、磷(P)、砷(As)、銻(Sb)或其他合適摻質。此源極及汲極結構190中之P型摻質可包括硼(B)、銦(In)或其他合適摻質。在一些實施例中，此源極及汲極結構190具有之摻雜濃度大約在1013原子/立方公分至1015原子/立方公分。
本發明的實施例並不限定於此。在一些其他的實 施例中，此源極及汲極結構190包括磊晶結構。可去除部分之基板100以形成凹槽(recess)，此些凹槽位於源極及汲極結構190將形成處。之後，磊晶成長一半導體材料於此些凹槽中以形成源極及汲極結構190。在一些實施例中，此些源極及汲極結構190包括一P型或N型半導體材料，例如磊晶成長之矽、矽鍺化合物(SiGe)、磊晶成長之摻氮之矽(SiP)、摻硼之矽鍺化合物(SiGeB)或其他合適之磊晶成長半導體材料。
接下來，形成一內連線(interconnection)結構於裝置區域100A及100B中之基板100之上。此內連線結構包括一層間介電(interlayer dielectric,ILD)層、複數金屬間介電(inter-metal dielectric,IMD)層與位於層間介電層及複數金屬間介電層中之複數導電結構。此些導電結構可包括導電接觸點、導線及/或導孔(conductive via)。此些導電結構電性連接至電晶體，此些電晶體包括閘極堆疊150及源極及汲極結構190。可進行各種製程以形成一內連線結構，例如後段(back-end-of-line,BEOL)半導體製程。
更具體來說，如第1A圖所示，根據一些實施例，沉積一介電層200於基板100之上且覆蓋閘極堆疊150及源極及汲極結構190。此介電層200可作為內連線結構之層間介電層。在一些實施例中，此介電層200包括複數介電子層(sub-layer)(未繪示)。
在一些實施例中，此介電層200之成分為氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass,BSG)、磷矽酸鹽玻璃(phosphoric silicate glass,PSG)、硼磷矽玻璃 (borophosphosilicate glass,BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass,FSG)、低介電常數材料、多孔(porous)介電材料、其他合適介電材料或上述之組合。選擇介電層200之材料以最小化尺寸、傳輸延遲(propagation delay)及鄰近導電結構之間的干擾(crosstalk)。在一些實施例中，使用化學氣相沉積法、旋轉塗佈法、噴霧塗覆(spray coating)法、其他適用方法或上述之組合沉積介電層200。
如第1B圖所示，根據一些實施例，形成複數開口(opening)210A及210B於介電層200中。此些開口210A及210B位於導電接觸點220A及220B將形成處。此些導電接觸點220A及220B之細節將詳述於後。
在一些實施例中，開口210A露出部分位於基板100之上之閘極堆疊150。在一些實施例中，開口210B穿透介電層200。如此一來，開口210B即露出部分位於基板100中之源極及汲極結構190。
在一些實施例中，進行一蝕刻製程以去除部分之介電層200以形成開口210A及210B於介電層200中。在一些實施例中，此蝕刻製程包括乾蝕刻(dry etching)製程、濕蝕刻(wet etching)製程或其他合適蝕刻製程。
如第1B圖所示，根據一些實施例，形成複數溝槽(trench)210C於介電層200中。此些溝槽210C位於將形成隔離結構230處。隔離結構230用以提供雜訊隔離(noise isolation)且可稱為場板型(field plate-type)隔離物。此隔離結構230之細節將詳述於後。
在一些實施例中，此些溝槽210C穿透介電層200且延伸至隔離結構140中。如此一來，溝槽210C即露出部分之隔離結構140。如第1B圖所示，在一些實施例中，此些溝槽210C並未穿透隔離結構140。
在一些實施例中，開口210A及210B與溝槽210C沿著由介電層200朝向基板100之方向逐漸收縮(shrink)。在一些實施例中，此些開口210A及210B與溝槽210C具有不同的尺寸。舉例來說，開口210B可能較開口210A寬但較溝槽210C窄。開口210B可能較開口210A深但較溝槽210C淺。
在一些實施例中，開口210A及210B與溝槽210C具有不同的水平輪廓(horizontal profile)。舉例來說，開口210A及210B之水平輪廓可能是相對圓弧的(relatively rounded)、圓形的(circular)、矩形的(rectangular)、方形的(square)或其他形狀。溝槽210之水平輪廓可能是環狀的(ring-shaped)，例如一相對圓弧的環、矩形環或其他形狀。在一些實施例中，溝槽210C之其中一者連續地環繞開口210A及210B。在一些其他的實施例中，此些溝槽210C不連續地環繞開口210A及210B。
在一些實施例中，進行一蝕刻製程以去除部分之介電層200及隔離結構140以形成溝槽210C於介電層200及隔離結構140中。在一些實施例中，此蝕刻製程包括乾蝕刻製程、濕蝕刻製程或其他合適蝕刻製程。在一些實施例中，在形成開口210A及210B期間，形成溝槽210C。溝槽210C較開口210A及210B寬以致使溝槽210C夠深以延伸至隔離結構140中。如此一來，溝槽210C即較開口210A及210B寬且深。
然而，本發明之實施例並不限定於此。在一些其他的實施例中，在形成開口210A及210B之前或之後形成溝槽210C。此些溝槽210C可能並未較開口210A及210B寬。
在一些實施例中，形成開口210A及210B與溝槽210C之蝕刻劑對於介電層200之於閘極堆疊150具有高蝕刻選擇性。換句話說，介電層200較閘極堆疊150蝕刻得更快。於蝕刻製程期間，大體上並未去除閘極堆疊150。在一些實施例中，形成開口210A及210B與溝槽210C之蝕刻劑對於介電層200之於隔離結構140具有低蝕刻選擇性。於蝕刻製程期間，介電層200及隔離結構140皆被部分去除。
之後，如第1C圖所示，根據一些實施例，形成導電接觸點220A及220B與隔離結構230於介電層200中。在一些實施例中，導電接觸點220A延伸至介電層200中且電性連接至閘極堆疊150。在一些實施例中，導電接觸點220B穿透介電層200且電性連接至源極及汲極結構190。
在一些實施例中，隔離結構230穿透介電層200且延伸至隔離結構140中。如此一來，隔離結構140即將隔離結構230與半導體層110、絕緣層120及半導體層130隔開。在一些實施例中，隔離結構230電性隔離於電晶體，此些電晶體包括閘極堆疊150及源極及汲極結構190。隔離結構230亦電性隔離於導電接觸點220A及220B。因此，隔離結構230可稱為虛置結構。
在一些實施例中，隔離結構230之頂表面232較隔離結構140之頂表面142高。如第1C圖所示，在一些實施例中， 隔離結構230之頂表面232大體上共平面於導電接觸點220A及220B與介電層200之頂表面。如第1C圖所示，在一些實施例中，隔離結構140包住(enclosed)隔離結構230之底部部分234。
在一些實施例中，導電接觸點220A及220B與隔離結構230沿著由介電層200朝向基板100之方向逐漸收縮。如此一來，導電接觸點220A及220B與隔離結構230即具有傾斜之側壁。在一些實施例中，導電接觸點220A及220B與隔離結構230為不同的尺寸。舉例來說，導電接觸點220B可能較導電接觸點220A長但較隔離結構230短。導電接觸點220B可能較導電接觸點220A寬但較隔離結構230窄。
在一些實施例中，導電接觸點220A具有一寬度W1，寬度W1大約在50奈米至220奈米，但本發明之實施例並不限定於此。在一些實施例中，導電接觸點220B具有一寬度W2，寬度W2大約在50奈米至220奈米，但本發明之實施例並不限定於此。在一些實施例中，隔離結構230具有一寬度W3，寬度W3較寬度W1及/或寬度W2大。在一些實施例中，寬度W3為寬度W1或寬度W2的大約1.2至2倍。在一些實施例中，寬度W3大約在60奈米至440奈米，但本發明之實施例並不限定於此。
在一些實施例中，隔離結構140及隔離結構230大體上具有相同的水平輪廓。在一些實施例中，導電接觸點220A及220B與隔離結構230具有不同的水平輪廓。舉例來說，隔離結構140及隔離結構230之水平輪廓可能是環狀的，例如一相對圓弧的環、矩形環或其他形狀。導電接觸點220A及220B之水平輪廓不為環狀且可能是相對圓弧的、圓形的、矩形的、方形 的或其他形狀。
在一些實施例中，隔離結構230之其中一者連續地環繞導電接觸點220A及220B與電晶體，此電晶體包括閘極堆疊150及源極及汲極結構190。在一些實施例中，隔離結構230水平地包住裝置區域100A及100B中之半導體層110及絕緣層120。如此一來，隔離結構230即在裝置區域100A及100B的周圍與裝置區域100A及100B之間建構一屏蔽牆(shielding wall)或阻障。
然而，本發明之實施例並不限定於此。在一些其他的實施例中，隔離結構230不連續地環繞導電接觸點220A及220B、閘極堆疊150及源極及汲極結構190。隔離結構230部分包住裝置區域100A及100B中之半導體層110及絕緣層120。一部分之隔離結構140可能中斷(interrupt)隔離結構230之其中一者。在一些其他的實施例中，隔離結構230為複數個分離區段(discrete segments)且環繞裝置區域100A及100B設置。兩隔離結構230可能包夾一部分之隔離結構140。
在一些實施例中，沉積一導電材料(或複數導電材料)於介電層200之上且填充開口210A及210B與溝槽210C。在一些實施例中，此導電材料之成分包括或為鎢、鈦、氮化鈦(TiN)、鋁、銅、其他合適材料或上述之組合。在一些實施例中，使用物理氣相沉積法、化學氣相沉積法、電鍍法、無電鍍層法、其他適用方法或上述之組合沉積此導電材料。
接下來，進行一平坦化製程以部分去除開口210A及210B與溝槽210C外之過量導電材料。如此一來，開口210A 及210B與溝槽210C中餘下之導電材料即分別形成導電接觸點220A及220B與隔離結構230。此平坦化製程可包括化學機械拋光(chemical mechanical polishing,CMP)法、研磨(grinding)法、蝕刻法、其他適用方法或上述之組合。
在一些實施例中，隔離結構230之成分包括或為導電材料，例如一金屬材料。隔離結構230可稱為包含金屬(metal-containing)之隔離結構。在一些實施例中，導電接觸點220A及220B與隔離結構230之成分包括或為相同的材料。然而，本發明之實施例並不限定於此。在一些其他的實施例中，導電接觸點220A及220B與隔離結構230之成分包括或為不同的材料。可使用不同的沉積方法形成導電接觸點220A及220B與隔離結構230。
如第1D圖所示，根據一些實施例，沉積介電層240於裝置區域100A及100B中之介電層200之上以繼續後段半導體製程。介電層240可作為內連線結構之一或多個金屬間介電層。在一些實施例中，介電層240包括複數介電子層(未繪示)。介電層240覆蓋導電接觸點220A及220B與隔離結構230。在一些實施例中，介電層240直接接觸隔離結構230。
在一些實施例中，介電層240之成分為低介電常數介電材料。隨著半導體裝置密度的上升及電路元件尺寸的縮小，電阻電容(resistance capacitance,RC)延遲時間逐漸地主導電路性能。使用低介電常數介電材料作為介電層240對於減少電阻電容延遲時間是有幫助的。
在一些實施例中，介電層240包括一含碳 (carbon-containing)材料。舉例來說，介電層240包括SiOC、SiON、SiCOH、SiOCN或上述之組合。在一些實施例中，介電層240之成分為摻碳(carbon-doped)的氧化矽。摻碳的氧化矽亦可稱為有機矽酸鹽玻璃(organosilicate glass,OSG)或碳-氧化物(C-oxide)。在一些實施例中，此摻碳之氧化矽包括甲基矽氧烷(methyl silsesquioxane,MSQ)、氫矽酸鹽(hydrogen silsesquioxane,HSQ)、倍半矽氧烷(polysilsesquioxane)、其他合適材料或上述之組合。在一些實施例中，使用化學氣相沉積法、旋轉塗佈法、噴霧塗覆法、其他適用方法或上述之組合沉積介電層240。
如第1D圖所示，根據一些實施例，形成導電結構250、260及270於介電層240中。導電結構250、260及270電性連接至導電接觸點220A及220B但電性隔離於隔離結構230。在一些實施例中，導電結構250及260並未與隔離結構230交疊。導電結構270可能或可能不與隔離結構230縱向交疊。
在一些實施例中，導電結構250及260為導線且導電結構270為導孔，但本發明之實施例並不限定於此。導電結構250、260及270可為單鑲嵌結構(single damascene structures)、雙鑲嵌結構(dual damascene structures)或上述之組合。
在一些實施例中，導電結構250、260及270之成分包括或為銅、鋁、鎢、鈦、鎳、金、鉑、銀、其他合適材料或上述之組合。在一些實施例中，使用電鍍法、物理氣相沉積法、化學氣相沉積法、無電鍍層法、其他適用方法或上述之組合沉積以形成導電結構250、260及270之一或多種導電材料。
之後，形成一或多個介電層及複數導電結構於介電層240與導電結構250、260及270之上以繼續內連線結構之形成。在一些實施例中，重複一或多次第1D圖所說明之操作以繼續內連線結構之形成。
第2圖係根據一些實施例繪示出半導體裝置結構的俯視圖。在一些實施例中，第2圖所示之結構相似或大體上相同於第1C圖及1D圖所示之結構。為了更好的理解本結構，第1C圖及1D圖所示的一些結構並未顯示於第2圖中。
如第2圖所示，根據一些實施例，隔離結構140位於基板100中且兩連接的隔離結構230位於隔離結構140之溝槽210C中。隔離結構140連續地環繞閘極堆疊150且將各個閘極堆疊150相互隔開。隔離結構140亦環繞導電接觸點220A及220B。同樣地，隔離結構230環繞閘極堆疊150且將各個閘極堆疊150相互隔開。隔離結構230亦環繞導電接觸點220A及220B。
在一些實施例中，隔離結構230之其中一者不連續地環繞導電接觸點220A及220B、閘極堆疊150與源極及汲極結構190。如第2圖所示，一部分之隔離結構140中斷各個隔離結構230致使隔離結構230具有分離的末端(end)236。如此一來，隔離結構230即部份包住導電接觸點220A及220B、閘極堆疊150與源極及汲極結構190。在一些實施例中，隔離結構230之末端236並未位於閘極堆疊150之間。
根據一些實施例，隔離結構230為不連續的。因此，防止了半導體裝置結構之裝置性能由於電磁效應(electromagnetic effect)受到影響或降低。
第2圖所示之隔離結構230之佈局(layout)僅為範例且本發明並不限定於此。本發明之實施例可有許多變化及/或修飾。在一些其他的實施例中，隔離結構230為複數個分離區段且環繞導電接觸點220A及220B、閘極堆疊150與源極及汲極結構190設置。舉例來說，隔離結構230可包括一或多個分離區段的環(未繪示)。在一些實施例中，所有的隔離結構230的分離區段之組合側向(laterally)包住所有的導電接觸點220A及220B、閘極堆疊150與源極及汲極結構190。換句話說，所有的隔離結構230的分離區段一起建構一屏蔽牆，此屏蔽牆連續地環繞導電接觸點220A及220B、閘極堆疊150與源極及汲極結構190。
在一些案例中，射頻裝置在高頻率下操作且射頻電流可能通過導電佈線(conductive routing)、裝置接點(junction)或基板本身耦合至訊號中。舉例來說，可藉由等效電阻及電容通過位於射頻裝置下之基板耦合射頻電流。如此一來，即使當射頻裝置處在關閉狀態(off-state)時，射頻電流也可以通過底層基板在射頻裝置之間傳輸或傳播(propagate)。隨著裝置尺寸持續微縮化，更多具有不同功能的射頻裝置(例如，射頻開關、功率放大器或低雜訊放大器)被整合進一個晶片中。位於底層基板中的絕緣隔離結構可能不足以隔離不同射頻裝置間之射頻電流。舉例來說，即使當射頻開關處在關閉狀態時，來自天線之輸入訊號亦可能通過底層基板傳輸至功率放大器或低雜訊放大器。由於不同射頻裝置之間的射頻電流漏失(leakage)引發電子雜訊或多餘的(unwanted)輸出訊號。
根據一些實施例，半導體裝置結構包括基板100中 之隔離結構230。此隔離結構230包括一金屬材料並且可由於集膚效應(skin effect)提供雜訊隔離。集膚效應是交流電(alternating electric current,AC)在導體內分布的趨勢，使得電流密度於鄰近導體表面處最大，且隨著導體內深度越大而減小。集膚效應使隔離結構230消除了基板100中的耦合效應且防止關閉狀態下通過基板100之半導體層130於裝置區域100A及100B之間的射頻電流傳輸。藉由基板100中之隔離結構230良好隔離裝置區域100A及100B，尤其是在水平方向。因此，即使在關閉狀態也能達到較佳的雜訊隔離。顯著提升了半導體裝置結構的裝置性能。
此外，形成隔離結構230於隔離結構140中。在不增加不同射頻裝置間之側向距離的情況下達到較佳的訊號隔離，增加側向距離會消耗(cost)半導體裝置結構之面積。此外，隔離結構230之形成與導電接觸點220A及220B之形成是相容的，無須額外的製造時間或操作。
本發明之實施例可有許多變化及/或修飾。舉例來說，雖然第1D圖顯示隔離結構230之底部部分234嵌入隔離結構140中，但本發明之實施例並不限定於此。在一些其他的實施例中，隔離結構230之底部部分234並未位於隔離結構140中。
第3圖係根據一些實施例繪示出半導體裝置結構的剖面圖。在一些實施例中，第3圖所示之結構相似於第1D圖所示之結構。在一些實施例中，第1A-1D圖所示半導體裝置結構之材料及/或形成方法亦可應用於第3圖所說明之實施例中，故此處不再贅述。
如第3圖所示，根據一些實施例，隔離結構230穿透介電層200及隔離結構140。如此一來，隔離結構230即直接接觸基板100之半導體層110。在一些實施例中，隔離結構230延伸至半導體層110中。如此一來，半導體層110即圍繞(encircled)隔離結構230之底部部分234。
在一些實施例中，溝槽210C露出部分半導體層110，其定義了隔離結構230的位置。在一些實施例中，在形成溝槽210C期間，蝕刻半導體層110。在一些實施例中，形成溝槽210C之蝕刻劑對於隔離結構140之於半導體層110具有低蝕刻選擇性。在一些實施例中，形成溝槽210C之蝕刻劑對於介電層200之於半導體層110具有低蝕刻選擇性。
在一些案例中，在形成半導體裝置結構之製程期間，可能在基板中累積(accumulate)一些電荷，例如絕緣層上半導體基板。舉例來說，此些電荷可能引發自一或多道電漿製程。如此一來，即可能發生電弧(arcing)及/或裝置偏移(device-shifting)問題。
根據一些實施例，隔離結構230穿透隔離結構140且延伸至半導體層110中。如此一來，隔離結構230不僅提供較佳的雜訊隔離且亦於基板100中建構出一或多個電荷釋放路徑。通過隔離結構230減少或大體上消除基板100之半導體層130及/或絕緣層120中之電荷。因此，防止了因電荷累積所引發的電弧及/或裝置偏移問題。此外，由於隔離結構230穿透隔離結構140且延伸至半導體層110，隔離結構230更於基板100中提供一或多個熱傳導路徑。釋放或減輕於操作期間產生且累積於基板 100之絕緣層120中的熱能。半導體裝置結構之可靠度顯著提升。
本發明之實施例可有許多變化及/或修飾。舉例來說，可增加額外的結構至半導體裝置結構。第4A-4C圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。在一些實施例中，第4A-4C圖所示之結構相似於第1A-1D圖所示之結構。在一些實施例中，第1A-1D圖所示半導體裝置結構之材料及/或形成方法亦可應用於第4A-4D圖所說明之實施例中，故此處不再贅述。
如第4A圖所示，根據一些實施例，在形成閘極堆疊150之前，形成複數井區(well region)280於基板100中。井區280位於基板100之半導體層110中。井區280亦可稱為深井區。在一些實施例中，此些井區280覆蓋且鄰接隔離結構140之底部。在一些實施例中，井區280之其中一者與整個裝置區域100A或100B交疊。
在一些實施例中，進行一佈植製程於基板100之上以形成井區280。可於形成隔離結構140之前或之後進行此佈植製程。在一些實施例中，使用N型或P型摻質摻雜半導體層110以形成井區280。井區280中之N型摻質可包括氮、磷、砷、銻或其他適合摻質。井區280中之P型摻質可包括硼、銦或其他合適摻質。在一些實施例中，井區280具有之摻雜濃度大約在1012原子/立方公分至1015原子/立方公分。井區280之摻雜濃度可能較源極及汲極結構190之摻雜濃度小。
如第4A圖所示，在一些實施例中，包含N型摻質之 井區280與基板100之絕緣層120隔開。舉例來說，將井區280與絕緣層120隔開大約10奈米至1微米之距離，但本發明之實施例並不限定於此。在一些其他的實施例中，包含P型摻質之井區280鄰接絕緣層120。然而，包含P型摻質之井區280可能與絕緣層120隔開。
在一些實施例中，選擇井區280中之摻質及隔離結構230之材料以形成低的或最小化井區280與連接井區280的隔離結構230之間的位能障(potential barrier)。如此一來，井區280及隔離結構230即一起於基板100中建構出電荷釋放路徑。
之後，進行如第1A圖及1B圖所描述之步驟於第4A圖所示之結構上。如此一來，如第4B圖所示，根據一些實施例，溝槽210C即露出部分之井區280，其定義了隔離結構230之位置。在一些實施例中，溝槽210C亦露出部分之半導體層110。
在一些實施例中，在形成溝槽210C期間，蝕刻井區280。溝槽210延伸至井區280中。在一些實施例中，在形成溝槽210C期間亦蝕刻半導體層110。溝槽210穿透井區280且進一步延伸至半導體層110中。然而，本發明之實施例並不限定於此。溝槽210C可能未穿透井區280。溝槽210C可能未延伸至半導體層110中。
之後，進行第1C圖及1D圖所描述之步驟於第4B圖所示之結構上。如此一來，如第4C圖所示，根據一些實施例，隔離結構230即連接至井區280。在一些實施例中，如第4C圖所示，井區280及半導體層110環繞隔離結構230之底部部分234。
與第3圖所示之結構相似，第4C圖所示之隔離結構 230不僅提供較佳的雜訊屏蔽(noise shielding)，亦於基板100中建構出熱及電荷釋放路徑。此外，通過基板100中之井區280可釋放射頻電流、熱及電荷。如此一來，井區280即於基板100中建構出額外的雜訊、熱及電荷釋放路徑。隔離結構230及井區280一起於基板100中形成電荷釋放路徑及熱傳導路徑。井區280及隔離結構230的組合在水平及縱向方向上皆提供改善的雜訊隔離及屏蔽。因此，減少或大體上消除了通過位於裝置區域100A及100B之間之基板100(特別是通過半導體層130)的雜訊干擾(noise interference)。
本發明之實施例可有許多變化及/或修飾。舉例來說，雖然第1A-1D圖、第3圖及第4A-4C圖顯示，在形成閘極堆疊150之後形成隔離結構230，本發明之實施例並不限定於此。在一些其他的實施例中，在形成閘極堆疊150之前形成隔離結構230。
第5A-5C圖係根據一些實施例繪示出形成半導體裝置結構的製程之各階段剖面圖。在一些實施例中，第5A-5C圖所示之結構相似於第1A-1D圖及第4A-4C圖所示之結構。在一些實施例中，第1A-1D圖及第4A-4C圖所示之半導體裝置結構之材料及/或形成方法亦可應用於第5A-5C圖所說明之實施例中，故此處不再贅述。
如第5A圖所示，根據一些實施例，在形成井區280之後，形成複數溝槽210C於基板100中。溝槽210C穿透隔離結構140且延伸至井區280中。在一些實施例中，溝槽210C穿透隔離結構140及井區280且延伸至半導體層110中。在一些實施例 中，溝槽210C沿著由半導體層130朝向半導體層110的方向逐漸收縮。
之後，如第5B圖所示，根據一些實施例，形成隔離結構230於溝槽210C中。在一些實施例中，隔離結構230及半導體層110包夾一部份之隔離結構140。隔離結構230及絕緣層120包夾一部份之隔離結構140。隔離結構230及井區280包夾一部份之隔離結構140。在一些實施例中，如第5B圖所示，隔離結構230之頂表面232大體上共平面於隔離結構140之頂表面142。
在一些實施例中，沉積一導電材料且填充溝槽210C。在一些實施例中，此導電材料之成分包括或為鎢、鈦、TiN、鋁、銅、其他合適材料或上述之組合。在一些實施例中，使用物理氣相沉積法、化學氣相沉積法、電鍍法、無電鍍層法、其他適用方法或上述之組合沉積此導電材料。接下來，可進行一平坦化製程以部分去除溝槽210C外之過量導電材料。如此一來，溝槽210C中剩餘之導電材料即形成隔離結構230。
之後，進行如第1A-1D圖所描述之步驟於第5B圖所示之結構上。如此一來，如第5C圖所示，根據一些實施例，介電層200即覆蓋且鄰接隔離結構230。在一些實施例中，藉由介電層200將隔離結構230與介電層240隔開。
在形成隔離結構230之後，形成導電接觸點220A及220B於介電層200中。如第5C圖所示，在一些實施例中，隔離結構230之頂表面232較導電接觸點220A及220B與介電層200之頂表面低。在一些實施例中，導電接觸點220A及220B與隔 離結構230為不同的尺寸。舉例來說，導電接觸點220B可能較導電接觸點220A寬但較隔離結構230窄。導電接觸點220B可能較導電接觸點220A及隔離結構230長。導電接觸點220A可能較隔離結構230短。
在一些實施例中，導電接觸點220A及220B與隔離結構230之成分包括或為相同的材料。然而，本發明之實施例並不限定於此。在一些其他的實施例中，導電接觸點220A及220B與隔離結構230之成分包括或為不同的材料。
本發明之實施例可有許多變化及/或修飾。舉例來說，雖然第5C圖顯示隔離結構230穿透隔離結構140且延伸至井區280中，本發明之實施例並不限定於此。在一些其他的實施例中，並未形成井區280。於形成閘極堆疊150之前形成之隔離結構230穿透隔離結構140且延伸至半導體層110中。在一些其他的實施例中，於形成閘極堆疊150之前形成之隔離結構230之底部部分234嵌入於隔離結構140中。此隔離結構230並未鄰接半導體層110。
本發明之實施例可有許多變化及/或修飾。舉例來說，雖然第1D圖、第3圖、第4C圖及第5C圖顯示，隔離結構230之底部部分234較基板100之絕緣層120低，本發明之實施例並不限定於此。在一些其他的實施例中，隔離結構230之底部部分234不超過絕緣層120或較絕緣層120高。雖然第1D圖、第2圖、第3圖、第4C圖及第5C圖顯示，隔離結構140環繞隔離結構230，本發明之實施例並不限定於此。在一些其他的實施例中，並未形成隔離結構230於隔離結構140中。可在不增加半導體裝 置結構之面積的情況下形成隔離結構230於半導體層110、絕緣層120及/或半導體層130中。
本發明之實施例形成一具有絕緣層上半導體基板或相似基板之半導體裝置結構。此半導體裝置結構包括一包含金屬之隔離結構於一絕緣隔離結構中。此包含金屬之隔離結構抑制基板中之耦合效應且提供由於集膚效應造成之雜訊隔離及屏蔽。如此一來，即防止在關閉狀態下，射頻電流通過基板於不同射頻裝置之間傳輸。由於此包含金屬之隔離結構，減少或大體上消除了通過基板的射頻干擾或訊號交錯耦合(signal cross coupling)。其可保證不同射頻裝置間足夠地絕緣，特別是在水平方向上。因此，顯著提升了半導體裝置結構的裝置性能。
在一些實施例中，由於此包含金屬之隔離結構位於絕緣隔離結構中，此包含金屬之隔離結構並不消耗晶片面積。此包含金屬之隔離結構亦於基板中提供熱及電荷釋放路徑。因此，顯著提升了半導體裝置結構的可靠度。
此外，在一些實施例中，此半導體裝置結構更包括一井區於基板中。此井區連接至包含金屬之隔離結構。如此一來，此井區即於基板中建構出額外的雜訊、熱及電荷釋放路徑以達到更好的雜訊隔離及屏蔽。
根據一些實施例，提供一種半導體裝置結構。此半導體裝置結構包括一基板。此基板包括一第一半導體層、一第二半導體層及位於第一半導體層及第二半導體層之間之一絕緣層。此半導體裝置結構亦包括一閘極堆疊，位於此基板之 上。此半導體裝置結構更包括複數源極及汲極結構，位於此基板之第二半導體層之中。此些源極及汲極結構位於閘極堆疊之兩側。此外，此半導體裝置結構包括一第一隔離結構，位於基板中。此第一隔離結構包括一絕緣材料且環繞源極及汲極結構。此半導體裝置結構亦包括一第二隔離結構，位於第一隔離結構中。此第二隔離結構包括一金屬材料且環繞源極及汲極結構。
根據一些實施例，提供一種半導體裝置結構。此半導體裝置結構包括一淺溝槽隔離結構，位於基板中。此半導體裝置結構亦包括一第一電晶體及一第二電晶體，位於基板中及之上。此淺溝槽隔離結構將第一電晶體與第二電晶體隔開。此半導體裝置結構更包括一包含金屬之隔離結構，位於基板中。此包含金屬之隔離結構位於第一電晶體及第二電晶體之間。此包含金屬之隔離結構電性隔離於第一電晶體及第二電晶體。
根據一些實施例，提供一種形成半導體裝置結構的方法。此方法包括形成一第一隔離結構於基板中。此方法亦包括形成一電晶體於基板中及之上。此第一隔離結構環繞此電晶體。此方法更包括蝕刻此第一隔離結構以形成一溝槽。此溝槽環繞電晶體。此外，此方法包括使用一金屬材料填充溝槽以形成一第二隔離結構於第一隔離結構中。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域內具有通常知識者對於本發明可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具 有通常知識者亦可理解與上述等同的結構或製程並未脫離本發明之精神及保護範圍內，且可在不脫離本發明之精神及範圍內，當可作更動、替代與潤飾。

Claims (20)

  1. 一種半導體裝置結構，包括：一基板，該基板包括一第一半導體層、一第二半導體層及位於該第一半導體層及該第二半導體層之間之一絕緣層；一閘極堆疊(gate stack)，位於該基板之上；複數源極及汲極結構，位於該基板之該第二半導體層之中，其中該些源極及汲極結構位於該閘極堆疊之兩側；一第一隔離結構，位於該基板中，其中該第一隔離結構包括一絕緣材料且環繞該些源極及汲極結構；以及一第二隔離結構，位於該第一隔離結構中，其中該第二隔離結構包括一金屬材料且環繞該些源極及汲極結構。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一隔離結構穿透該第二半導體層及該絕緣層且延伸至該第一半導體層中，且其中該第二隔離結構具有一底部部分，該底部部分被該第一隔離結構環繞。
  3. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一第一介電層，位於該基板之上，其中該第一介電層覆蓋該第一隔離結構、該些源極及汲極結構及該閘極堆疊；一第一導電接觸點(contact)，位於該第一介電層中，其中該第一導電接觸點連接至該閘極堆疊；以及複數第二導電接觸點，位於該第一介電層中，其中該些第二導電接觸點連接至該些源極及汲極結構，且其中包括該金屬材料之該第二隔離結構電性隔離於該第一導電接觸點及該些第二導電接觸點。
  4. 如申請專利範圍第3項所述之半導體裝置結構，其中該第二隔離結構較該第一導電接觸點及該些第二導電接觸點寬。
  5. 如申請專利範圍第3項所述之半導體裝置結構，更包括：一第二介電層，該第二介電層覆蓋該第一介電層；以及複數導電結構，位於該第二介電層中，其中該些導電結構電性連接至該第一導電接觸點及該些第二導電接觸點，且其中該第二隔離結構穿透該第一介電層且鄰接(adjoin)該第二介電層。
  6. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二隔離結構穿透該第一隔離結構且鄰接該基板之該第一半導體層。
  7. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一井區(well region)，位於該基板之該第一半導體層中，其中該第二隔離結構穿透該第一隔離結構且鄰接該井區。
  8. 一種半導體裝置結構，包括：一淺溝槽隔離(shallow trench isolation,STI)結構，位於一基板中；一第一電晶體及一第二電晶體，位於該基板中及之上，其中該淺溝槽隔離結構將該第一電晶體與該第二電晶體隔開；以及一包含金屬(metal-containing)之隔離結構，位於該基板中，其中該包含金屬之隔離結構位於該第一電晶體及該第二電晶體之間，且其中該包含金屬之隔離結構電性隔離於該第一電晶體及該第二電晶體。
  9. 如申請專利範圍第8項所述之半導體裝置結構，其中該基板包括一第一半導體層、一第二半導體層及位於該第一半導體層及該第二半導體層之間之一絕緣層，且其中該淺溝槽隔離結構將該包含金屬之隔離結構與該第二半導體層及該絕緣層隔開。
  10. 如申請專利範圍第9項所述之半導體裝置結構，其中該包含金屬之隔離結構位於該淺溝槽隔離結構中且具有嵌入於該第一半導體層中之一底部部分。
  11. 如申請專利範圍第8項所述之半導體裝置結構，更包括：複數導電接觸點電性連接至該第一電晶體及該第二電晶體，其中該包含金屬之隔離結構延伸至該淺溝槽隔離結構中及之上，且其中該包含金屬之隔離結構環繞該些導電接觸點。
  12. 如申請專利範圍第8項所述之半導體裝置結構，其中該淺溝槽隔離結構具有一第一頂表面且該包含金屬之隔離結構具有一第二頂表面，且其中該第二頂表面大體上與該第一頂表面共平面。
  13. 如申請專利範圍第8項所述之半導體裝置結構，更包括：一井區，位於該基板中，其中該包含金屬之隔離結構穿透該淺溝槽隔離結構，且其中該井區鄰接該淺溝槽隔離結構及該包含金屬之隔離結構。
  14. 一種半導體裝置結構的形成方法，包括：形成一第一隔離結構於一基板中；形成一電晶體於該基板中及之上，其中該第一隔離結構環 繞該電晶體；蝕刻該第一隔離結構以形成一溝槽，其中該溝槽環繞該電晶體；以及使用一金屬材料填充該溝槽以形成一第二隔離結構於該第一隔離結構中。
  15. 如申請專利範圍第14項所述之半導體裝置結構的形成方法，更包括：沉積一第一介電層於該基板之上以覆蓋該第一隔離結構及該電晶體，其中該溝槽穿透該第一介電層且延伸至該第一隔離結構中；蝕刻該第一介電層以形成複數開口，其中該些開口露出部分該電晶體，且其中在蝕刻該第一介電層期間形成該溝槽；以及使用該金屬材料填充該些開口以形成複數導電接觸點，該些複數導電接觸點電性連接至該電晶體。
  16. 如申請專利範圍第15項所述之半導體裝置結構的形成方法，其中該溝槽較該些開口寬且深。
  17. 如申請專利範圍第14項所述之半導體裝置結構的形成方法，其中該基板包括一第一半導體層、一第二半導體層及位於該第一半導體層及該第二半導體層之間之一絕緣層，其中該第一隔離結構穿透該第二半導體層及該絕緣層且延伸至該第一半導體層中，且其中該溝槽穿透該第一隔離結構且延伸至該第一半導體層中。
  18. 如申請專利範圍第17項所述之半導體裝置結構的形成方法， 更包括：在蝕刻該第一隔離結構之前，使用一摻質佈植該第一半導體層以形成一井區，其中該溝槽露出部分該井區。
  19. 如申請專利範圍第18項所述之半導體裝置結構的形成方法，其中在蝕刻該第一隔離結構期間，蝕刻部分該井區。
  20. 如申請專利範圍第14項所述之半導體裝置結構的形成方法，其中在形成該電晶體之前，使用該金屬材料填充該溝槽。
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