CN109427648B - 半导体装置结构及其形成方法 - Google Patents

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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

提供半导体装置结构及其形成方法。此半导体装置结构包括基板。此基板包括第一半导体层、第二半导体层及位于第一半导体层及第二半导体层之间的一绝缘层。此半导体装置结构亦包括栅极堆叠，位于基板之上。此半导体装置结构更包括多个源极及漏极结构，位于基板的第二半导体层中。此些源极及漏极结构位于栅极堆叠的两侧。此外，此半导体装置结构包括第一隔离结构，位于基板中。此第一隔离结构包括绝缘材料且环绕源极及漏极结构。此半导体装置结构亦包括第二隔离结构，位于第一隔离结构中。此第二隔离结构包括金属材料且环绕源极及漏极结构。

Description

半导体装置结构及其形成方法
技术领域
本发明实施例关于半导体集成电路，特别关于隔离结构的形成方法。
背景技术
半导体装置被使用于各种电子元件应用中，例如个人电脑、手机、数码相机及其他电子元件设备。在过去数十年间，半导体集成电路(integrated circuit)工业经历快速成长。半导体材料及设计的技术的进步造就更小且更复杂的电路。越来越多的功能整合进电子元件产品中。举例来说，可能需要将不同的功能元件整合在一起以形成无线(wireless)通讯应用的移动(mobile)产品。
形成射频(Radio Frequency,RF)装置的高频电路广泛使用于移动应用中。高频电路及底层基板之间的寄生电容(parasitic capacitance)将于位于高频电路之下的基板中引发信号损耗(signal loss)。绝缘层上半导体 (semiconductor-on-insulator,SOI)技术被广泛使用以减少信号损耗及提升操作速度。因此，绝缘层上半导体技术在高频电路领域中变的越来越重要。
虽然现存的高频电路制造技术已逐渐合乎其预期目的，但随着装置尺度逐渐缩小，其并非在所有方面都完全令人满意。在越来越小的尺寸下形成可靠的高频半导体装置是现今所面临的挑战。
发明内容
根据一些实施例，提供一种半导体装置结构。此半导体装置结构包括一基板。此基板包括一第一半导体层、一第二半导体层及位于第一半导体层及第二半导体层之间的一绝缘层。此半导体装置结构亦包括一栅极堆叠，位于此基板之上。此半导体装置结构更包括多个源极及漏极结构，位于此基板的第二半导体层之中。此些源极及漏极结构位于栅极堆叠的两侧。此外，此半导体装置结构包括一第一隔离结构，位于基板中。此第一隔离结构包括一绝缘材料且环绕源极及漏极结构。此半导体装置结构亦包括一第二隔离结构，位于第一隔离结构中。此第二隔离结构包括一金属材料且环绕源极及漏极结构。
根据一些实施例，提供一种半导体装置结构。此半导体装置结构包括一浅沟槽隔离结构，位于基板中。此半导体装置结构亦包括一第一晶体管及一第二晶体管，位于基板中及之上。此浅沟槽隔离结构将第一晶体管与第二晶体管隔开。此半导体装置结构更包括一包含金属的隔离结构，位于基板中。此包含金属的隔离结构位于第一晶体管及第二晶体管之间。此包含金属的隔离结构电性隔离于第一晶体管及第二晶体管。
根据一些实施例，提供一种形成半导体装置结构的方法。此方法包括形成一第一隔离结构于基板中。此方法亦包括形成一晶体管于基板中及之上。此第一隔离结构环绕此晶体管。此方法更包括蚀刻此第一隔离结构以形成一沟槽。此沟槽环绕晶体管。此外，此方法包括使用一金属材料填充沟槽以形成一第二隔离结构于第一隔离结构中。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A-1D是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。
图2是根据一些实施例绘示出半导体装置结构的俯视图。
图3是根据一些实施例绘示出半导体装置结构的剖面图。
图4A-4C是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。
图5A-5C是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。
【符号说明】
100～基板
100A、100B～装置区域
110、130～半导体层
120～绝缘层
140、230～隔离结构
142～顶表面
150～栅极堆叠
160～栅极介电层
170～栅极电极
180～间隔元件
190～源极及漏极结构
200、240～介电层
210A、210B～开口
210C～沟槽
220A、220B～导电接触点
232～顶表面
234～底部部分
250、260、270～导电结构
280～阱区
具体实施方式
以下的揭示内容提供许多不同的实施例或范例，以展示本发明的不同特征。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本发明叙述。当然，这些特定范例并非用于限定本发明。例如，若是本说明书以下的发明内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本发明说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。
再者，为了方便描述图示中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及诸如此类用语。除了图示所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。
对本发明的一些实施例进行描述。图1A至1D是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。在图1A至1D所描述的阶段之前、期间及/或之后可进行额外的操作。在不同的实施例中，可替换或删除一些所描述的阶段。可于半导体装置结构内加入另外的结构。在不同的实施例中，可替换或省略于下所述的某些结构。
如图1A所示，提供一基板100。在一些实施例中，基板100为绝缘层上半导体基板或相似基板。绝缘层上半导体基板的制作方法可为晶片接合 (wafer bonding)制程、硅膜转移(silicon film transfer)制程、注入氧隔离(separation by implantation ofoxygen,SIMOX)制程、其他适用方法或上述的组合。
更具体来说，此基板100包括一半导体层110、一绝缘层120及一半导体层130。此半导体层110可称为高阻抗(high-resistance)基板。绝缘层120 位于半导体层110及半导体层130之间。在一些实施例中，此半导体层110 为一半导体晶片，例如硅晶片。绝缘层120包括氧化物，例如热氧化物或其他合适材料。此绝缘层120可称为埋藏氧化(buried oxide,BOX)层。半导体层130包括硅或其他合适半导体材料。如此一来，基板100即亦可称为绝缘层上半导体基板。
如图1A所示，根据一些实施例，形成隔离结构于基板100中，此些隔离结构包括多个隔离结构140。使用此些隔离结构以定义出不同区域，例如装置区(或有源区(activeregion))。此些隔离结构电性隔离于形成于不同区域中的基板100之中及/或之上的晶体管或装置(细节将详述于后)。在一些实施例中，隔离结构140穿透半导体层110及绝缘层120且延伸至半导体层130 中。在一些实施例中，隔离结构140包括浅沟槽隔离(shallow trenchisolation,STI)结构、硅局部氧化(local oxidation of silicon,LOCOS) 结构、其他合适的隔离结构部件或上述的组合。
举例来说，如图1A所示，根据一些实施例，隔离结构140定义出不同区域，此些区域包括装置区域100A及100B。将形成多个晶体管或装置于装置区域100A及100B中。晶体管的范例包括金属氧化物半导体场效晶体管(metal oxide semiconductor field effecttransistor,MOSFET)、互补式金属氧化物半导体(complementary metal oxidesemiconductor,CMOS)晶体管、双极性结晶体管(bipolar junction transistors,BJT)、高压晶体管、高频晶体管、p-通道及/或n-通道场效晶体管(PFETs/NFETs)等等。多个晶体管可形成一射频装置。装置区域100A及100B中的射频装置的范例可包括射频开关(RF switch)、低噪音放大器(low noise amplifier,LNA)、功率放大器(power amplifier,PA)、天线(antenna)、射频发信器(RF transmitter)、射频收信器(RF receiver)或其他合适射频装置。
举例来说，在一些实施例中，装置区域100A中的晶体管形成射频开关，而装置区域100B中的晶体管形成低噪音放大器或功率放大器。换句话说，根据本发明的一些实施例，多个射频装置被整合至此半导体装置结构中。隔离结构140可将装置区域100A中的射频开关与装置区域100B中的低噪音放大器或功率放大器隔开。
进行各种制程以形成晶体管于装置区域100A及100B中，例如前段 (front-end-of-line,FEOL)半导体制程。各种制程包括沉积(deposition)、蚀刻(etching)、注入(implantation)、光微影(photolithography)、退火 (annealing)、平坦化(planarization)、其他适用制程或上述的组合。
更具体而言，如图1A所示，根据一些实施例，形成栅极堆叠(stack)150 于基板100之上且形成源极及漏极(source and drain)结构190于基板100 中。栅极堆叠150及源极及漏极结构190于装置区域100A及100B中形成晶体管。
在一些实施例中，各栅极堆叠150包括一栅极介电层160及一栅极电极 170。在一些实施例中，此栅极介电层160的成分为高介电常数介电材料。此高介电常数介电材料的范例包括氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氮氧化硅(silicon oxynitride)、其他合适的高介电常数材料及上述的组合。在一些实施例中，使用原子层沉积 (atomic layer deposition,ALD)法、化学气相沉积(chemical vapordeposition,CVD)法、旋转涂布(spin-on)法、其他适用方法或上述的组合沉积栅极介电层160。
在一些实施例中，栅极电极170包括多晶硅、金属材料、其他合适导电材料或上述的组合。栅极电极170可为一金属栅极电极。另外，栅极电极170 可为一牺牲/虚置(dummy)栅极电极，其包含多晶硅且将被置换成一金属栅极电极。
在一些实施例中，金属栅极电极包括金属栅极堆叠层(未绘示)。此些金属栅极堆叠层可包括一或多个功函数(work function)层及一或多个填充金属(metal filling)层。可增加额外的层(例如阻障(barrier)层、阻隔 (blocking)层、黏胶(glue)层或上述的组合)至此金属栅极电极中。在一些实施例中，此金属栅极堆叠层包括金属、金属碳化物、金属氮化物、其他合适材料或上述的组合。举例来说，此金属包括钛(titanium)、铝(aluminum)、钨(tungsten)、金(gold)、铂(platinum)、钴(cobalt)、其他适合金属或上述的组合。在一些实施例中，使用原子层沉积法、物理气相沉积(physical vapor deposition,PVD)法、化学气相沉积法、电镀(electroplating)法、化学镀(electroless plating)法、其他适用方法或上述的组合沉积此金属栅极堆叠层。
在一些实施例中，形成间隔元件180于基板之上且覆盖栅极堆叠150的侧壁。在一些实施例中，间隔元件180的成分为氮化硅、氮氧化硅、碳化硅、碳氧化硅(siliconoxycarbide)、其他适合材料或上述的组合。在一些实施例中，使用化学气相沉积法、物理气相沉积法、旋转涂布法、其他适用方法或上述的组合沉积一间隔层。之后，进行一蚀刻制程(例如，非等向性 (anisotropic)蚀刻制程)以去除部分此间隔层。如此一来，位于栅极堆叠150 的侧壁之上的剩余部分的此间隔层即形成间隔元件180。
形成源极及漏极结构190于基板100的半导体层130中。此些源极及漏极结构190位于栅极堆叠150的两侧。此些源极及漏极结构190可用以提供应力(stress)或应变(strain)至栅极堆叠150下的半导体层130中的通道区域。如此一来，即提升装置的载子迁移率(carrier mobility)及装置性能 (performance)。在一些实施例中，进行一或多个注入制程于基板100之上以形成此源极及漏极结构190。
在一些实施例中，使用一或多种N型或P型掺质(dopant)掺杂此源极及漏极结构190。此源极及漏极结构190中的N型掺质可包括氮(N)、磷(P)、砷(As)、锑(Sb)或其他合适掺质。此源极及漏极结构190中的P型掺质可包括硼(B)、铟(In)或其他合适掺质。在一些实施例中，此源极及漏极结构190 具有的掺杂浓度大约在1013原子/立方厘米至1015原子/立方厘米。
本发明的实施例并不限定于此。在一些其他的实施例中，此源极及漏极结构190包括外延结构。可去除部分的基板100以形成凹槽(recess)，此些凹槽位于源极及漏极结构190将形成处。之后，外延成长一半导体材料于此些凹槽中以形成源极及漏极结构190。在一些实施例中，此些源极及漏极结构190包括一P型或N型半导体材料，例如外延成长的硅、硅锗化合物(SiGe)、外延成长的掺氮的硅(SiP)、掺硼的硅锗化合物(SiGeB)或其他合适的外延成长半导体材料。
接下来，形成一内连线(interconnection)结构于装置区域100A及100B 中的基板100之上。此内连线结构包括一层间介电(interlayer dielectric, ILD)层、多个金属间介电(inter-metal dielectric,IMD)层与位于层间介电层及多个金属间介电层中的多个导电结构。此些导电结构可包括导电接触点、导线及/或导孔(conductive via)。此些导电结构电性连接至晶体管，此些晶体管包括栅极堆叠150及源极及漏极结构190。可进行各种制程以形成一内连线结构，例如后段(back-end-of-line,BEOL)半导体制程。
更具体来说，如图1A所示，根据一些实施例，沉积一介电层200于基板 100之上且覆盖栅极堆叠150及源极及漏极结构190。此介电层200可作为内连线结构的层间介电层。在一些实施例中，此介电层200包括多个介电子层 (sub-layer)(未绘示)。
在一些实施例中，此介电层200的成分为氧化硅、氮氧化硅、硼硅酸盐玻璃(borosilicate glass,BSG)、磷硅酸盐玻璃(phosphoric silicate glass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass,FSG)、低介电常数材料、多孔(porous) 介电材料、其他合适介电材料或上述的组合。选择介电层200的材料以最小化尺寸、传输延迟(propagation delay)及邻近导电结构之间的干扰(crosstalk)。在一些实施例中，使用化学气相沉积法、旋转涂布法、喷雾涂覆(spraycoating)法、其他适用方法或上述的组合沉积介电层200。
如图1B所示，根据一些实施例，形成多个开口(opening)210A及210B 于介电层200中。此些开口210A及210B位于导电接触点220A及220B将形成处。此些导电接触点220A及220B的细节将详述于后。
在一些实施例中，开口210A露出部分位于基板100之上的栅极堆叠150。在一些实施例中，开口210B穿透介电层200。如此一来，开口210B即露出部分位于基板100中的源极及漏极结构190。
在一些实施例中，进行一蚀刻制程以去除部分的介电层200以形成开口 210A及210B于介电层200中。在一些实施例中，此蚀刻制程包括干蚀刻(dry etching)制程、湿蚀刻(wet etching)制程或其他合适蚀刻制程。
如图1B所示，根据一些实施例，形成多个沟槽(trench)210C于介电层 200中。此些沟槽210C位于将形成隔离结构230处。隔离结构230用以提供噪音隔离(noise isolation)且可称为场板型(field plate-type)隔离物。此隔离结构230的细节将详述于后。
在一些实施例中，此些沟槽210C穿透介电层200且延伸至隔离结构140 中。如此一来，沟槽210C即露出部分的隔离结构140。如图1B所示，在一些实施例中，此些沟槽210C并未穿透隔离结构140。
在一些实施例中，开口210A及210B与沟槽210C沿着由介电层200朝向基板100的方向逐渐收缩(shrink)。在一些实施例中，此些开口210A及210B 与沟槽210C具有不同的尺寸。举例来说，开口210B可能较开口210A宽但较沟槽210C窄。开口210B可能较开口210A深但较沟槽210C浅。
在一些实施例中，开口210A及210B与沟槽210C具有不同的水平轮廓 (horizontalprofile)。举例来说，开口210A及210B的水平轮廓可能是相对圆弧的(relativelyrounded)、圆形的(circular)、矩形的(rectangular)、方形的(square)或其他形状。沟槽210的水平轮廓可能是环状的 (ring-shaped)，例如一相对圆弧的环、矩形环或其他形状。在一些实施例中，沟槽210C的其中一者连续地环绕开口210A及210B。在一些其他的实施例中，此些沟槽210C不连续地环绕开口210A及210B。
在一些实施例中，进行一蚀刻制程以去除部分的介电层200及隔离结构 140以形成沟槽210C于介电层200及隔离结构140中。在一些实施例中，此蚀刻制程包括干蚀刻制程、湿蚀刻制程或其他合适蚀刻制程。在一些实施例中，在形成开口210A及210B期间，形成沟槽210C。沟槽210C较开口210A 及210B宽以致使沟槽210C够深以延伸至隔离结构140中。如此一来，沟槽 210C即较开口210A及210B宽且深。
然而，本发明的实施例并不限定于此。在一些其他的实施例中，在形成开口210A及210B之前或之后形成沟槽210C。此些沟槽210C可能并未较开口210A及210B宽。
在一些实施例中，形成开口210A及210B与沟槽210C的蚀刻剂对于介电层200的于栅极堆叠150具有高蚀刻选择性。换句话说，介电层200较栅极堆叠150蚀刻得更快。于蚀刻制程期间，大体上并未去除栅极堆叠150。在一些实施例中，形成开口210A及210B与沟槽210C的蚀刻剂对于介电层200 的于隔离结构140具有低蚀刻选择性。于蚀刻制程期间，介电层200及隔离结构140皆被部分去除。
之后，如图1C所示，根据一些实施例，形成导电接触点220A及220B 与隔离结构230于介电层200中。在一些实施例中，导电接触点220A延伸至介电层200中且电性连接至栅极堆叠150。在一些实施例中，导电接触点220B 穿透介电层200且电性连接至源极及漏极结构190。
在一些实施例中，隔离结构230穿透介电层200且延伸至隔离结构140 中。如此一来，隔离结构140即将隔离结构230与半导体层110、绝缘层120 及半导体层130隔开。在一些实施例中，隔离结构230电性隔离于晶体管，此些晶体管包括栅极堆叠150及源极及漏极结构190。隔离结构230亦电性隔离于导电接触点220A及220B。因此，隔离结构230可称为虚置结构。
在一些实施例中，隔离结构230的顶表面232较隔离结构140的顶表面 142高。如图1C所示，在一些实施例中，隔离结构230的顶表面232大体上共平面于导电接触点220A及220B与介电层200的顶表面。如图1C所示，在一些实施例中，隔离结构140包住(enclosed)隔离结构230的底部部分234。
在一些实施例中，导电接触点220A及220B与隔离结构230沿着由介电层200朝向基板100的方向逐渐收缩。如此一来，导电接触点220A及220B 与隔离结构230即具有倾斜的侧壁。在一些实施例中，导电接触点220A及 220B与隔离结构230为不同的尺寸。举例来说，导电接触点220B可能较导电接触点220A长但较隔离结构230短。导电接触点220B可能较导电接触点 220A宽但较隔离结构230窄。
在一些实施例中，导电接触点220A具有一宽度W1，宽度W1大约在50奈米至220奈米，但本发明的实施例并不限定于此。在一些实施例中，导电接触点220B具有一宽度W2，宽度W2大约在50奈米至220奈米，但本发明的实施例并不限定于此。在一些实施例中，隔离结构230具有一宽度W3，宽度W3较宽度W1及/或宽度W2大。在一些实施例中，宽度W3为宽度W1或宽度W2的大约1.2至2倍。在一些实施例中，宽度W3大约在60奈米至440奈米，但本发明的实施例并不限定于此。
在一些实施例中，隔离结构140及隔离结构230大体上具有相同的水平轮廓。在一些实施例中，导电接触点220A及220B与隔离结构230具有不同的水平轮廓。举例来说，隔离结构140及隔离结构230的水平轮廓可能是环状的，例如一相对圆弧的环、矩形环或其他形状。导电接触点220A及220B 的水平轮廓不为环状且可能是相对圆弧的、圆形的、矩形的、方形的或其他形状。
在一些实施例中，隔离结构230的其中一者连续地环绕导电接触点220A 及220B与晶体管，此晶体管包括栅极堆叠150及源极及漏极结构190。在一些实施例中，隔离结构230水平地包住装置区域100A及100B中的半导体层 110及绝缘层120。如此一来，隔离结构230即在装置区域100A及100B的周围与装置区域100A及100B之间建构一屏蔽墙(shieldingwall)或阻障。
然而，本发明的实施例并不限定于此。在一些其他的实施例中，隔离结构230不连续地环绕导电接触点220A及220B、栅极堆叠150及源极及漏极结构190。隔离结构230部分包住装置区域100A及100B中的半导体层110 及绝缘层120。一部分的隔离结构140可能中断(interrupt)隔离结构230的其中一者。在一些其他的实施例中，隔离结构230为多个个分离区段 (discrete segments)且环绕装置区域100A及100B设置。两隔离结构230 可能包夹一部分的隔离结构140。
在一些实施例中，沉积一导电材料(或多个导电材料)于介电层200之上且填充开口210A及210B与沟槽210C。在一些实施例中，此导电材料的成分包括或为钨、钛、氮化钛(TiN)、铝、铜、其他合适材料或上述的组合。在一些实施例中，使用物理气相沉积法、化学气相沉积法、电镀法、化学镀法、其他适用方法或上述的组合沉积此导电材料。
接下来，进行一平坦化制程以部分去除开口210A及210B与沟槽210C 外的过量导电材料。如此一来，开口210A及210B与沟槽210C中余下的导电材料即分别形成导电接触点220A及220B与隔离结构230。此平坦化制程可包括化学机械抛光(chemical mechanicalpolishing,CMP)法、研磨 (grinding)法、蚀刻法、其他适用方法或上述的组合。
在一些实施例中，隔离结构230的成分包括或为导电材料，例如一金属材料。隔离结构230可称为包含金属(metal-containing)的隔离结构。在一些实施例中，导电接触点220A及220B与隔离结构230的成分包括或为相同的材料。然而，本发明的实施例并不限定于此。在一些其他的实施例中，导电接触点220A及220B与隔离结构230的成分包括或为不同的材料。可使用不同的沉积方法形成导电接触点220A及220B与隔离结构230。
如图1D所示，根据一些实施例，沉积介电层240于装置区域100A及100B 中的介电层200之上以继续后段半导体制程。介电层240可作为内连线结构的一或多个金属间介电层。在一些实施例中，介电层240包括多个介电子层 (未绘示)。介电层240覆盖导电接触点220A及220B与隔离结构230。在一些实施例中，介电层240直接接触隔离结构230。
在一些实施例中，介电层240的成分为低介电常数介电材料。随着半导体装置密度的上升及电路元件尺寸的缩小，电阻电容(resistance capacitance,RC)延迟时间逐渐地主导电路性能。使用低介电常数介电材料作为介电层240对于减少电阻电容延迟时间是有帮助的。
在一些实施例中，介电层240包括一含碳(carbon-containing)材料。举例来说，介电层240包括SiOC、SiON、SiCOH、SiOCN或上述的组合。在一些实施例中，介电层240的成分为掺碳(carbon-doped)的氧化硅。掺碳的氧化硅亦可称为有机硅酸盐玻璃(organosilicateglass,OSG)或碳-氧化物 (C-oxide)。在一些实施例中，此掺碳的氧化硅包括甲基硅氧烷(methyl silsesquioxane,MSQ)、氢硅酸盐(hydrogen silsesquioxane,HSQ)、倍半硅氧烷(polysilsesquioxane)、其他合适材料或上述的组合。在一些实施例中，使用化学气相沉积法、旋转涂布法、喷雾涂覆法、其他适用方法或上述的组合沉积介电层240。
如图1D所示，根据一些实施例，形成导电结构250、260及270于介电层240中。导电结构250、260及270电性连接至导电接触点220A及220B 但电性隔离于隔离结构230。在一些实施例中，导电结构250及260并未与隔离结构230交叠。导电结构270可能或可能不与隔离结构230纵向交叠。
在一些实施例中，导电结构250及260为导线且导电结构270为导孔，但本发明的实施例并不限定于此。导电结构250、260及270可为单镶嵌结构 (single damascenestructures)、双镶嵌结构(dual damascene structures) 或上述的组合。
在一些实施例中，导电结构250、260及270的成分包括或为铜、铝、钨、钛、镍、金、铂、银、其他合适材料或上述的组合。在一些实施例中，使用电镀法、物理气相沉积法、化学气相沉积法、化学镀法、其他适用方法或上述的组合沉积以形成导电结构250、260及270的一或多种导电材料。
之后，形成一或多个介电层及多个导电结构于介电层240与导电结构 250、260及270之上以继续内连线结构的形成。在一些实施例中，重复一或多次图1D所说明的操作以继续内连线结构的形成。
图2是根据一些实施例绘示出半导体装置结构的俯视图。在一些实施例中，图2所示的结构相似或大体上相同于图1C及1D图所示的结构。为了更好的理解本结构，图1C及1D图所示的一些结构并未显示于图2中。
如图2所示，根据一些实施例，隔离结构140位于基板100中且两连接的隔离结构230位于隔离结构140的沟槽210C中。隔离结构140连续地环绕栅极堆叠150且将各个栅极堆叠150相互隔开。隔离结构140亦环绕导电接触点220A及220B。同样地，隔离结构230环绕栅极堆叠150且将各个栅极堆叠150相互隔开。隔离结构230亦环绕导电接触点220A及220B。
在一些实施例中，隔离结构230的其中一者不连续地环绕导电接触点 220A及220B、栅极堆叠150与源极及漏极结构190。如图2所示，一部分的隔离结构140中断各个隔离结构230致使隔离结构230具有分离的末端 (end)236。如此一来，隔离结构230即部份包住导电接触点220A及220B、栅极堆叠150与源极及漏极结构190。在一些实施例中，隔离结构230的末端236并未位于栅极堆叠150之间。
根据一些实施例，隔离结构230为不连续的。因此，防止了半导体装置结构的装置性能由于电磁效应(electromagnetic effect)受到影响或降低。
图2所示的隔离结构230的布局(layout)仅为范例且本发明并不限定于此。本发明的实施例可有许多变化及/或修饰。在一些其他的实施例中，隔离结构230为多个个分离区段且环绕导电接触点220A及220B、栅极堆叠150 与源极及漏极结构190设置。举例来说，隔离结构230可包括一或多个分离区段的环(未绘示)。在一些实施例中，所有的隔离结构230的分离区段的组合侧向(laterally)包住所有的导电接触点220A及220B、栅极堆叠150与源极及漏极结构190。换句话说，所有的隔离结构230的分离区段一起建构一屏蔽墙，此屏蔽墙连续地环绕导电接触点220A及220B、栅极堆叠150与源极及漏极结构190。
在一些案例中，射频装置在高频率下操作且射频电流可能通过导电布线(conductive routing)、装置接点(junction)或基板本身耦合至信号中。举例来说，可通过等效电阻及电容通过位于射频装置下的基板耦合射频电流。如此一来，即使当射频装置处在关闭状态(off-state)时，射频电流也可以通过底层基板在射频装置之间传输或传播(propagate)。随着装置尺寸持续微缩化，更多具有不同功能的射频装置(例如，射频开关、功率放大器或低噪音放大器)被整合进一个芯片中。位于底层基板中的绝缘隔离结构可能不足以隔离不同射频装置间的射频电流。举例来说，即使当射频开关处在关闭状态时，来自天线的输入信号亦可能通过底层基板传输至功率放大器或低噪音放大器。由于不同射频装置之间的射频电流漏失(leakage)引发电子噪音或多余的 (unwanted)输出信号。
根据一些实施例，半导体装置结构包括基板100中的隔离结构230。此隔离结构230包括一金属材料并且可由于集肤效应(skin effect)提供噪音隔离。集肤效应是交流电(alternating electric current,AC)在导体内分布的趋势，使得电流密度于邻近导体表面处最大，且随着导体内深度越大而减小。集肤效应使隔离结构230消除了基板100中的耦合效应且防止关闭状态下通过基板100的半导体层130于装置区域100A及100B之间的射频电流传输。通过基板100中的隔离结构230良好隔离装置区域100A及100B，尤其是在水平方向。因此，即使在关闭状态也能达到较佳的噪音隔离。显著提升了半导体装置结构的装置性能。
此外，形成隔离结构230于隔离结构140中。在不增加不同射频装置间的侧向距离的情况下达到较佳的信号隔离，增加侧向距离会消耗(cost)半导体装置结构的面积。此外，隔离结构230的形成与导电接触点220A及220B 的形成是相容的，无须额外的制造时间或操作。
本发明的实施例可有许多变化及/或修饰。举例来说，虽然图1D显示隔离结构230的底部部分234嵌入隔离结构140中，但本发明的实施例并不限定于此。在一些其他的实施例中，隔离结构230的底部部分234并未位于隔离结构140中。
图3是根据一些实施例绘示出半导体装置结构的剖面图。在一些实施例中，图3所示的结构相似于图1D所示的结构。在一些实施例中，图1A-1D 所示半导体装置结构的材料及/或形成方法亦可应用于图3所说明的实施例中，故此处不再赘述。
如图3所示，根据一些实施例，隔离结构230穿透介电层200及隔离结构140。如此一来，隔离结构230即直接接触基板100的半导体层110。在一些实施例中，隔离结构230延伸至半导体层110中。如此一来，半导体层110 即围绕(encircled)隔离结构230的底部部分234。
在一些实施例中，沟槽210C露出部分半导体层110，其定义了隔离结构 230的位置。在一些实施例中，在形成沟槽210C期间，蚀刻半导体层110。在一些实施例中，形成沟槽210C的蚀刻剂对于隔离结构140的于半导体层 110具有低蚀刻选择性。在一些实施例中，形成沟槽210C的蚀刻剂对于介电层200的于半导体层110具有低蚀刻选择性。
在一些案例中，在形成半导体装置结构的制程期间，可能在基板中累积(accumulate)一些电荷，例如绝缘层上半导体基板。举例来说，此些电荷可能引发自一或多道等离子体制程。如此一来，即可能发生电弧(arcing)及/ 或装置偏移(device-shifting)问题。
根据一些实施例，隔离结构230穿透隔离结构140且延伸至半导体层110 中。如此一来，隔离结构230不仅提供较佳的噪音隔离且亦于基板100中建构出一或多个电荷释放路径。通过隔离结构230减少或大体上消除基板100 的半导体层130及/或绝缘层120中的电荷。因此，防止了因电荷累积所引发的电弧及/或装置偏移问题。此外，由于隔离结构230穿透隔离结构140且延伸至半导体层110，隔离结构230更于基板100中提供一或多个热传导路径。释放或减轻于操作期间产生且累积于基板100的绝缘层120中的热能。半导体装置结构的可靠度显著提升。
本发明的实施例可有许多变化及/或修饰。举例来说，可增加额外的结构至半导体装置结构。图4A-4C是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。在一些实施例中，图4A-4C所示的结构相似于图 1A-1D所示的结构。在一些实施例中，图1A-1D所示半导体装置结构的材料及/或形成方法亦可应用于图4A-4C所说明的实施例中，故此处不再赘述。
如图4A所示，根据一些实施例，在形成栅极堆叠150之前，形成多个阱区(wellregion)280于基板100中。阱区280位于基板100的半导体层110 中。阱区280亦可称为深阱区。在一些实施例中，此些阱区280覆盖且邻接隔离结构140的底部。在一些实施例中，阱区280的其中一者与整个装置区域100A或100B交叠。
在一些实施例中，进行一注入制程于基板100之上以形成阱区280。可于形成隔离结构140之前或之后进行此注入制程。在一些实施例中，使用N 型或P型掺质掺杂半导体层110以形成阱区280。阱区280中的N型掺质可包括氮、磷、砷、锑或其他适合掺质。阱区280中的P型掺质可包括硼、铟或其他合适掺质。在一些实施例中，阱区280具有的掺杂浓度大约在1012原子/立方厘米至1015原子/立方厘米。阱区280的掺杂浓度可能较源极及漏极结构190的掺杂浓度小。
如图4A所示，在一些实施例中，包含N型掺质的阱区280与基板100 的绝缘层120隔开。举例来说，将阱区280与绝缘层120隔开大约10奈米至 1微米的距离，但本发明的实施例并不限定于此。在一些其他的实施例中，包含P型掺质的阱区280邻接绝缘层120。然而，包含P型掺质的阱区280 可能与绝缘层120隔开。
在一些实施例中，选择阱区280中的掺质及隔离结构230的材料以形成低的或最小化阱区280与连接阱区280的隔离结构230之间的位能障 (potential barrier)。如此一来，阱区280及隔离结构230即一起于基板 100中建构出电荷释放路径。
之后，进行如图1A及1B所描述的步骤于图4A所示的结构上。如此一来，如图4B所示，根据一些实施例，沟槽210C即露出部分的阱区280，其定义了隔离结构230的位置。在一些实施例中，沟槽210C亦露出部分的半导体层 110。
在一些实施例中，在形成沟槽210C期间，蚀刻阱区280。沟槽210延伸至阱区280中。在一些实施例中，在形成沟槽210C期间亦蚀刻半导体层110。沟槽210穿透阱区280且进一步延伸至半导体层110中。然而，本发明的实施例并不限定于此。沟槽210C可能未穿透阱区280。沟槽210C可能未延伸至半导体层110中。
之后，进行图1C及1D所描述的步骤于图4B所示的结构上。如此一来，如图4C所示，根据一些实施例，隔离结构230即连接至阱区280。在一些实施例中，如图4C所示，阱区280及半导体层110环绕隔离结构230的底部部分234。
与图3所示的结构相似，图4C所示的隔离结构230不仅提供较佳的噪音屏蔽(noiseshielding)，亦于基板100中建构出热及电荷释放路径。此外，通过基板100中的阱区280可释放射频电流、热及电荷。如此一来，阱区280 即于基板100中建构出额外的噪音、热及电荷释放路径。隔离结构230及阱区280一起于基板100中形成电荷释放路径及热传导路径。阱区280及隔离结构230的组合在水平及纵向方向上皆提供改善的噪音隔离及屏蔽。因此，减少或大体上消除了通过位于装置区域100A及100B之间的基板100(特别是通过半导体层130)的噪音干扰(noise interference)。
本发明的实施例可有许多变化及/或修饰。举例来说，虽然图1A-1D、图 3及图4A-4C显示，在形成栅极堆叠150之后形成隔离结构230，本发明的实施例并不限定于此。在一些其他的实施例中，在形成栅极堆叠150之前形成隔离结构230。
图5A-5C是根据一些实施例绘示出形成半导体装置结构的制程的各阶段剖面图。在一些实施例中，图5A-5C所示的结构相似于图1A-1D及图4A-4C 所示的结构。在一些实施例中，图1A-1D及图4A-4C所示的半导体装置结构的材料及/或形成方法亦可应用于图5A-5C所说明的实施例中，故此处不再赘述。
如图5A所示，根据一些实施例，在形成阱区280之后，形成多个沟槽 210C于基板100中。沟槽210C穿透隔离结构140且延伸至阱区280中。在一些实施例中，沟槽210C穿透隔离结构140及阱区280且延伸至半导体层 110中。在一些实施例中，沟槽210C沿着由半导体层130朝向半导体层110 的方向逐渐收缩。
之后，如图5B所示，根据一些实施例，形成隔离结构230于沟槽210C 中。在一些实施例中，隔离结构230及半导体层110包夹一部份的隔离结构 140。隔离结构230及绝缘层120包夹一部份的隔离结构140。隔离结构230 及阱区280包夹一部份的隔离结构140。在一些实施例中，如图5B所示，隔离结构230的顶表面232大体上共平面于隔离结构140的顶表面142。
在一些实施例中，沉积一导电材料且填充沟槽210C。在一些实施例中，此导电材料的成分包括或为钨、钛、TiN、铝、铜、其他合适材料或上述的组合。在一些实施例中，使用物理气相沉积法、化学气相沉积法、电镀法、化学镀法、其他适用方法或上述的组合沉积此导电材料。接下来，可进行一平坦化制程以部分去除沟槽210C外的过量导电材料。如此一来，沟槽210C中剩余的导电材料即形成隔离结构230。
之后，进行如图1A-1D所描述的步骤于图5B所示的结构上。如此一来，如图5C所示，根据一些实施例，介电层200即覆盖且邻接隔离结构230。在一些实施例中，通过介电层200将隔离结构230与介电层240隔开。
在形成隔离结构230之后，形成导电接触点220A及220B于介电层200 中。如图5C所示，在一些实施例中，隔离结构230的顶表面232较导电接触点220A及220B与介电层200的顶表面低。在一些实施例中，导电接触点220A 及220B与隔离结构230为不同的尺寸。举例来说，导电接触点220B可能较导电接触点220A宽但较隔离结构230窄。导电接触点220B可能较导电接触点220A及隔离结构230长。导电接触点220A可能较隔离结构230短。
在一些实施例中，导电接触点220A及220B与隔离结构230的成分包括或为相同的材料。然而，本发明的实施例并不限定于此。在一些其他的实施例中，导电接触点220A及220B与隔离结构230的成分包括或为不同的材料。
本发明的实施例可有许多变化及/或修饰。举例来说，虽然图5C显示隔离结构230穿透隔离结构140且延伸至阱区280中，本发明的实施例并不限定于此。在一些其他的实施例中，并未形成阱区280。于形成栅极堆叠150 之前形成的隔离结构230穿透隔离结构140且延伸至半导体层110中。在一些其他的实施例中，于形成栅极堆叠150之前形成的隔离结构230的底部部分234嵌入于隔离结构140中。此隔离结构230并未邻接半导体层110。
本发明的实施例可有许多变化及/或修饰。举例来说，虽然图1D、图3、图4C及图5C显示，隔离结构230的底部部分234较基板100的绝缘层120 低，本发明的实施例并不限定于此。在一些其他的实施例中，隔离结构230 的底部部分234不超过绝缘层120或较绝缘层120高。虽然图1D、图2、图 3、图4C及图5C显示，隔离结构140环绕隔离结构230，本发明的实施例并不限定于此。在一些其他的实施例中，并未形成隔离结构230于隔离结构140 中。可在不增加半导体装置结构的面积的情况下形成隔离结构230于半导体层110、绝缘层120及/或半导体层130中。
本发明的实施例形成一具有绝缘层上半导体基板或相似基板的半导体装置结构。此半导体装置结构包括一包含金属的隔离结构于一绝缘隔离结构中。此包含金属的隔离结构抑制基板中的耦合效应且提供由于集肤效应造成的噪音隔离及屏蔽。如此一来，即防止在关闭状态下，射频电流通过基板于不同射频装置之间传输。由于此包含金属的隔离结构，减少或大体上消除了通过基板的射频干扰或信号交错耦合(signal cross coupling)。其可保证不同射频装置间足够地绝缘，特别是在水平方向上。因此，显著提升了半导体装置结构的装置性能。
在一些实施例中，由于此包含金属的隔离结构位于绝缘隔离结构中，此包含金属的隔离结构并不消耗芯片面积。此包含金属的隔离结构亦于基板中提供热及电荷释放路径。因此，显著提升了半导体装置结构的可靠度。
此外，在一些实施例中，此半导体装置结构更包括一阱区于基板中。此阱区连接至包含金属的隔离结构。如此一来，此阱区即于基板中建构出额外的噪音、热及电荷释放路径以达到更好的噪音隔离及屏蔽。
根据一些实施例，提供一种半导体装置结构。此半导体装置结构包括一基板。此基板包括一第一半导体层、一第二半导体层及位于第一半导体层及第二半导体层之间的一绝缘层。此半导体装置结构亦包括一栅极堆叠，位于此基板之上。此半导体装置结构更包括多个源极及漏极结构，位于此基板的第二半导体层之中。此些源极及漏极结构位于栅极堆叠的两侧。此外，此半导体装置结构包括一第一隔离结构，位于基板中。此第一隔离结构包括一绝缘材料且环绕源极及漏极结构。此半导体装置结构亦包括一第二隔离结构，位于第一隔离结构中。此第二隔离结构包括一金属材料且环绕源极及漏极结构。
根据一些实施例，提供一种半导体装置结构。此半导体装置结构包括一浅沟槽隔离结构，位于基板中。此半导体装置结构亦包括一第一晶体管及一第二晶体管，位于基板中及之上。此浅沟槽隔离结构将第一晶体管与第二晶体管隔开。此半导体装置结构更包括一包含金属的隔离结构，位于基板中。此包含金属的隔离结构位于第一晶体管及第二晶体管之间。此包含金属的隔离结构电性隔离于第一晶体管及第二晶体管。
根据一些实施例，提供一种形成半导体装置结构的方法。此方法包括形成一第一隔离结构于基板中。此方法亦包括形成一晶体管于基板中及之上。此第一隔离结构环绕此晶体管。此方法更包括蚀刻此第一隔离结构以形成一沟槽。此沟槽环绕晶体管。此外，此方法包括使用一金属材料填充沟槽以形成一第二隔离结构于第一隔离结构中。
以上概略说明了本发明数个实施例的特征，使所属技术领域内具有通常知识者对于本发明可更为容易理解。任何所属技术领域内具有通常知识者应了解到本说明书可轻易作为其他结构或制程的变更或设计基础，以进行相同于本发明实施例的目的及/或获得相同的优点。任何所属技术领域内具有通常知识者亦可理解与上述等同的结构或制程并未脱离本发明的精神及保护范围内，且可在不脱离本发明的精神及范围内，当可作更动、替代与润饰。

Claims (18)

1.一种半导体装置结构，包括：
一基板，该基板包括一第一半导体层、一第二半导体层及位于该第一半导体层及该第二半导体层之间的一绝缘层；
一阱区，位于该基板的该第一半导体层中；
一栅极堆叠，位于该基板之上；
多个源极及漏极结构，位于该基板的该第二半导体层之中，其中该些源极及漏极结构位于该栅极堆叠的两侧；
一第一隔离结构，位于该基板中，其中该第一隔离结构包括一绝缘材料且环绕该些源极及漏极结构；以及
一第二隔离结构，位于该第一隔离结构中，其中该第二隔离结构包括一金属材料且环绕该些源极及漏极结构，且其中该第二隔离结构穿透该第一隔离结构、该阱区及该阱区与该第一半导体层之间的一界面。
2.如权利要求1所述的半导体装置结构，其中该第一隔离结构穿透该第二半导体层及该绝缘层且延伸至该阱区中。
3.如权利要求1所述的半导体装置结构，更包括:
一第一介电层，位于该基板之上，其中该第一介电层覆盖该第一隔离结构、该些源极及漏极结构及该栅极堆叠；
一第一导电接触点，位于该第一介电层中，其中该第一导电接触点连接至该栅极堆叠；以及
多个第二导电接触点，位于该第一介电层中，其中该些第二导电接触点连接至该些源极及漏极结构，且其中包括该金属材料的该第二隔离结构电性隔离于该第一导电接触点及该些第二导电接触点。
4.如权利要求3所述的半导体装置结构，其中该第二隔离结构较该第一导电接触点及该些第二导电接触点宽。
5.如权利要求3所述的半导体装置结构，更包括:
一第二介电层，该第二介电层覆盖该第一介电层；以及
多个导电结构，位于该第二介电层中，其中该些导电结构电性连接至该第一导电接触点及该些第二导电接触点，且其中该第二隔离结构穿透该第一介电层且邻接该第二介电层。
6.一种半导体装置结构，包括：
一浅沟槽隔离结构，位于一基板中，其中该基板包括一第一半导体层、一第二半导体层及位于该第一半导体层及该第二半导体层之间的一绝缘层；
一第一晶体管及一第二晶体管，位于该基板中及之上，其中该浅沟槽隔离结构将该第一晶体管与该第二晶体管隔开；以及
一包含金属的隔离结构，位于该基板中，其中该包含金属的隔离结构位于该第一晶体管及该第二晶体管之间，且其中该包含金属的隔离结构电性隔离于该第一晶体管及该第二晶体管，且该包含金属的隔离结构的底表面低于该绝缘层的底表面。
7.如权利要求6所述的半导体装置结构，其中该浅沟槽隔离结构将该包含金属的隔离结构与该第二半导体层及该绝缘层隔开。
8.如权利要求7所述的半导体装置结构，其中该包含金属的隔离结构位于该浅沟槽隔离结构中且具有嵌入于该第一半导体层中的一底部部分。
9.如权利要求6所述的半导体装置结构，更包括:
多个导电接触点电性连接至该第一晶体管及该第二晶体管，其中该包含金属的隔离结构延伸至该浅沟槽隔离结构中及之上，且其中该包含金属的隔离结构环绕该些导电接触点。
10.如权利要求6所述的半导体装置结构，其中该浅沟槽隔离结构具有一第一顶表面且该包含金属的隔离结构具有一第二顶表面，且其中该第二顶表面大体上与该第一顶表面共平面。
11.如权利要求6所述的半导体装置结构，更包括:
一阱区，位于该基板中，其中该包含金属的隔离结构穿透该浅沟槽隔离结构，且其中该阱区邻接该浅沟槽隔离结构及该包含金属的隔离结构。
12.一种半导体装置结构的形成方法，包括:
形成一第一隔离结构于一基板中，其中该基板包括一第一半导体层、一第二半导体层及位于该第一半导体层及该第二半导体层之间的一绝缘层；
形成一晶体管于该基板中及之上，其中该第一隔离结构环绕该晶体管；
蚀刻该第一隔离结构以形成一沟槽，其中该沟槽环绕该晶体管；以及
使用一金属材料填充该沟槽以形成一第二隔离结构于该第一隔离结构中，其中该第二隔离结构的底表面低于该绝缘层的底表面。
13.如权利要求12所述的半导体装置结构的形成方法，更包括:
沉积一第一介电层于该基板之上以覆盖该第一隔离结构及该晶体管，其中该沟槽穿透该第一介电层且延伸至该第一隔离结构中；
蚀刻该第一介电层以形成多个开口，其中该些开口露出部分该晶体管，且其中在蚀刻该第一介电层期间形成该沟槽；以及
使用该金属材料填充该些开口以形成多个导电接触点，该些多个导电接触点电性连接至该晶体管。
14.如权利要求13所述的半导体装置结构的形成方法，其中该沟槽较该些开口宽且深。
15.如权利要求12所述的半导体装置结构的形成方法，其中该第一隔离结构穿透该第二半导体层及该绝缘层且延伸至该第一半导体层中，且其中该沟槽穿透该第一隔离结构且延伸至该第一半导体层中。
16.如权利要求15所述的半导体装置结构的形成方法，更包括:
在蚀刻该第一隔离结构之前，使用一掺质注入该第一半导体层以形成一阱区，其中该沟槽露出部分该阱区。
17.如权利要求16所述的半导体装置结构的形成方法，其中在蚀刻该第一隔离结构期间，蚀刻部分该阱区。
18.如权利要求12所述的半导体装置结构的形成方法，其中在形成该晶体管之前，使用该金属材料填充该沟槽。
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