TW201901803A - 形成半導體裝置結構之方法，及相關的半導體裝置結構，半導體裝置及電子系統 - Google Patents

形成半導體裝置結構之方法，及相關的半導體裝置結構，半導體裝置及電子系統 Download PDF

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Abstract

一種形成一半導體裝置結構之方法包括形成包括堆疊層之一堆疊結構。該等堆疊層之各者包括包含一第一材料之一第一結構及與該第一結構縱向相鄰之包含一第二不同材料之一第二結構。在該堆疊結構上形成一圖案化硬遮罩結構。在該圖案化硬遮罩結構中之開口內形成介電結構。在該等介電結構及該圖案化硬遮罩結構上形成一光阻劑結構。使該光阻劑結構、該等介電結構及該堆疊結構經受一系列材料移除程序以形成在該堆疊結構內延伸至不同深度之孔隙。在該等孔隙內之該堆疊結構之側表面上形成介電結構。形成導電接觸結構以縱向延伸至該等孔隙之底部。亦描述半導體裝置結構、半導體裝置及電子系統。

Description

形成半導體裝置結構之方法，及相關的半導體裝置結構，半導體裝置及電子系統
在各項實施例中，本發明大體上係關於半導體裝置設計及製造之領域。更特定言之，本發明係關於形成半導體裝置結構之方法，且關於相關半導體裝置結構、半導體裝置及電子系統。
半導體工業之一持續目標係增加記憶體裝置(諸如非揮發性記憶體裝置(例如，NAND快閃記憶體裝置))之記憶體密度(例如，每個記憶體晶粒之記憶體胞之數目)。增加非揮發性記憶體裝置中之記憶體密度之一種方式係利用垂直記憶體陣列(亦稱為「三維(3D)記憶體陣列」)架構。一習知垂直記憶體陣列包含延伸通過導電結構層(例如，字線板、控制閘極板)中之開口之半導體柱及半導體柱與導電結構之各接面處之介電材料。相較於具有習知平面(例如，二維)電晶體配置之結構，此一組態允許藉由在一晶粒上向上(例如，縱向地、垂直地)構建陣列而在一晶粒區域單元中定位更多數目個電晶體。
習知垂直記憶體陣列包含導電結構與存取線(例如，字線)之間的電連接，使得可唯一地選擇垂直記憶體陣列中之記憶體胞用於寫入、讀取或擦除操作。一種形成此一電連接之方法包含在導電結構層之邊緣處形成所謂「階梯」(或「樓梯」)結構。階梯結構包含界定導電結構之接觸區域之個別「台階」，接觸結構可經定位於該台階上以提供對導電結構之電存取。
隨著垂直記憶體陣列技術之進階，藉由形成垂直記憶體陣列以包含額外導電結構層及因此在與其相關聯之階梯結構中之額外台階而提供額外記憶體密度。然而，增加一階梯結構之台階數目而不非所要地增加階梯結構之總寬度(例如，橫向佔用面積)可降低與形成增加數目個台階之程序中之不同動作相關聯之可接受誤差容限。形成階梯結構之一習知程序可包含以下重複動作：修整交替導電結構及絕緣結構上方之一遮罩(例如，光阻劑)之一均勻寬度；蝕刻絕緣結構中未被遮罩之一剩餘部分覆蓋之部分；及接著蝕刻導電結構中未被絕緣結構之剩餘部分覆蓋之部分。此等重複動作之各者具有一相關聯誤差容限，從而允許適當地定大小且定位階梯結構之台階以在其上形成接觸結構。隨著重複動作數目增加，與一所要台階寬度及/或一所要台階位置之偏差可能加劇，因為一個結構之大小及/或位置之誤差在稍後程序中被轉移至隨後形成之結構。針對階梯結構中之大數目個台階，達成適當地定大小且定位之台階之誤差容限可能很小，諸如小於百分之一(1%)。使用習知方法可能極難達成如此小之誤差容限，此可導致不恰當定位之接觸結構且可非所要地降低良率(例如，在一給定批次中，可有效程式化及擦除之記憶體胞之數目與總記憶體胞數目之百分比)。
鑑於前述情況，仍需要新半導體裝置結構(諸如用於3D非揮發性記憶體裝置(例如，3D NAND快閃記憶體裝置)之記憶體陣列區塊)以及包含新半導體裝置結構之相關聯半導體裝置及電子系統，以及形成新半導體裝置結構之簡單、具有成本效益之方法。
根據本文中所描述之一項實施例，一種形成一半導體裝置結構之方法包括形成包括堆疊層之一堆疊結構，該等堆疊層之各者包括包含一第一材料之一第一結構及與該第一結構縱向相鄰之包含一第二不同材料之一第二結構。在該堆疊結構上形成一圖案化硬遮罩結構。在該圖案化硬遮罩結構中之開口內形成介電結構。在該等介電結構及該圖案化硬遮罩結構上形成一光阻劑結構。使該光阻劑結構、該等介電結構及該堆疊結構經受一系列材料移除程序以選擇性地移除該光阻劑結構之部分，該等介電結構中未被該光阻劑結構之剩餘部分覆蓋之部分，及該堆疊結構中未被該圖案化硬遮罩結構及該光阻劑結構之該剩餘部分之一或多者覆蓋之部分，以形成在該堆疊結構內延伸至不同深度之孔隙。在該等孔隙內之該堆疊結構之側表面上形成介電結構。形成縱向延伸至該等孔隙之底部之導電接觸結構。
在額外實施例中，一種半導體裝置結構包括：一堆疊結構；及填充孔隙，其等在該堆疊結構內縱向延伸至不同深度。該堆疊結構包括配置成上覆於一基板之堆疊層之交替導電結構及絕緣結構，該等堆疊層之各者個別地包括該等導電結構之一者及該等絕緣結構之一者。該堆疊結構不含由該等堆疊層之邊緣界定之階梯結構。該等填充孔隙之各者個別地包括：至少一個介電結構，該至少一個介電結構實質上覆蓋該堆疊結構之側表面；及至少一個導電接觸結構，該至少一個導電接觸結構與該至少一個介電結構橫向向內相鄰且耦合至該堆疊結構之該等導電結構之一者。
在進一步實施例中，一種半導體裝置包括：一堆疊結構；及導電接觸結構，其等位於該堆疊結構中之填充孔隙內。該堆疊結構包括縱向交替導電結構及絕緣結構。該堆疊結構在其橫向端處不含階梯結構。該等填充孔隙各個別地與該堆疊結構之該等導電結構之一者實體接觸。
在又進一步實施例中，一種電子系統包括一半導體裝置，該半導體裝置包括一半導體裝置結構、導電線結構及一控制裝置。該半導體裝置結構包括：一堆疊結構；及導電接觸結構，其等位於該堆疊結構中之填充孔隙內。該堆疊結構包括配置成堆疊層之縱向交替導電結構及絕緣結構，該等堆疊層之各者包括該等導電結構之一者及該等絕緣結構之一者。該堆疊結構不含定位於該等堆疊層之橫向端處之階梯結構。該等導電接觸結構各個別地電耦合至該堆疊結構之該等導電結構之一者。該等導電線結構電耦合至該半導體裝置結構之該等導電接觸結構。該控制裝置電耦合至該等導電線結構。
本申請案主張2017年5月26日申請之標題為「METHOD OF FORMING SEMICONDUCTOR DEVICE STRUCTURES, AND RELATED SEMICONDUCTOR DEVICE STRUCTURES, SEMICONDUCTOR DEVICES, AND ELECTRONIC SYSTEMS」之美國專利申請案第15/606,415號之申請日期之權利。
描述形成半導體裝置結構之方法，以及相關半導體裝置結構、半導體裝置(例如，垂直記憶體裝置，諸如3D NAND快閃記憶體裝置)及電子系統。在一些實施例中，一種形成一半導體裝置結構之方法包含形成包括縱向堆疊層之一堆疊結構，各縱向堆疊層個別地包含一導電結構及與導電結構縱向相鄰之一絕緣結構。在堆疊結構上形成一硬遮罩結構，且接著選擇性地移除(例如，選擇性地蝕刻)硬遮罩結構之部分以形成具有延伸通過其之開口之一圖案化硬遮罩結構。在圖案化硬遮罩結構中之開口內形成介電結構。在形成介電結構之後執行一系列材料移除程序以形成在堆疊結構內延伸至不同深度之孔隙(例如，開口、通孔、溝渠)。材料移除程序各個別地移除光阻劑結構之一部分、介電結構中未被光阻劑結構之一剩餘部分覆蓋之一或多者、及堆疊結構中未被圖案化硬遮罩結構及光阻劑結構之剩餘部分之一或多者覆蓋之一或多個部分。在孔隙內之堆疊結構之側表面上形成介電結構，且接著在孔隙之剩餘敞開空間(例如，未被介電結構佔據之空間)內形成導電接觸結構，且導電接觸結構縱向延伸至孔隙之底部。視情況，在孔隙內形成介電結構之前，可在孔隙之一或多者內形成一遮蔽材料，且可增加孔隙之一或多個另一者之深度。接著可移除遮蔽材料，以便可在孔隙內形成介電結構。相較於依賴於形成階梯(例如，「樓梯」)結構之習知半導體裝置結構形成方法，本發明之方法可減少誤差傳播，且可在不增加由此等習知半導體裝置結構形成方法所利用之處理材料之數目及/或處理動作之數目個情況下實現。本發明之方法及結構可增強半導體裝置結構及電子系統之可製造性，從而促進半導體裝置及電子系統之有效形成，其等相較於習知半導體裝置及習知電子系統展現改良之效能。
下文描述提供特定細節(諸如材料組成及處理條件)，以便提供對本發明之實施例之一全面描述。然而，一般技術者將理解，可在不採用此等特定細節之情況下實踐本發明之實施例。實際上，本發明之實施例可結合工業中所採用之習知半導體製造技術來實踐。另外，下文所提供之描述不構成用於製造一半導體裝置(例如，一記憶體裝置)之一完整程序流程。下文所描述之半導體裝置結構不形成一完整半導體裝置。下文僅詳細描述理解本發明之實施例所必要之彼等程序動作及結構。自半導體裝置結構形成一完整半導體裝置之額外動作可藉由習知製造技術來執行。
本文中所呈現之圖式僅用於繪示目的，且並非意謂任何特定材料、組件、結構、裝置或系統之實際視圖。預期圖式中所描繪之形狀之變動係由於例如製造技術及/或公差所致。因此，本文中所描述之實施例不應被解釋為限於如所繪示之特定形狀或區域，而是包含例如由製造引起之形狀偏差。例如，被繪示或描述為盒形之一區域可具有粗糙及/或非線性特徵，且被繪示或描述為圓形之一區域可包含一些粗糙及/或線性特徵。而且，所繪示之銳角可為圓角，且反之亦然。因此，圖中所繪示之區域本質上係示意性的，且其形狀並非意欲於繪示一區域之精確形狀且不限制申請專利範圍之範疇。圖式不一定按比例繪製。另外，圖之間共用的元件可保持相同數字標號。
如本文中所使用，術語「基板」意謂且包含其上形成額外材料之一基礎材料或構造。基板可為一半導體基板、一支撐結構上之一基底半導體層、一金屬電極、或具有形成於其上之一或多個層、結構或區域之一半導體基板。基板可為一習知矽基板或包括一半導電材料層之其他塊狀基板。如本文中所使用，術語「塊狀基板」意謂且不僅包含矽晶圓，而且包含絕緣體上矽(SOI)基板(諸如藍寶石上矽(SOS)基板及玻璃上矽(SOG)基板)、一基礎半導體基座上之矽之磊晶層、及其他半導體或光電子材料，諸如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦。基板可為摻雜的或未經摻雜的。作為非限制性實例，一基板可包括以下至少一者：矽、二氧化矽、具有自然氧化物之矽、氮化矽、含碳氮化矽、玻璃、半導體、金屬氧化物、金屬、氮化鈦、含碳氮化鈮、含碳氮化鈮、鉬、氮化鉬、含碳氮化鉬、鎢、氮化鎢、含碳氮化鎢、銅、鈷、鎳、鐵、鋁及貴金屬。
如本文中所使用，術語「垂直」、「縱向」、「水平」及「橫向」係關於其上或其中形成所描述結構之一基板之一主平面且不一定由地球重力場界定。一「水平」或「橫向」方向係實質上平行於基板之主平面之一方向，而「垂直」或「縱向」方向係實質上垂直於基板之主平面之一方向。基板之主平面係由相較於其他基板表面具有一相對大面積之一基板表面(諸如由一習知半導體晶圓基板之一實質上平面圓形表面)界定。
如本文中所使用，空間相關術語(諸如「在...下」、「在...之下」、「下」、「底部」、「在...之上」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者)可為便於描述而用以描述如圖中所繪示之一個元件或特徵與(若干)另一元件或特徵之關係。除非另外指明，否則空間相關術語意欲於涵蓋除圖中所描繪之定向外之不同材料定向。例如，若圖式中之材料係倒置的，則被描述為在其他元件或特徵「之下」或「下」或「下方」或「底部」之元件將經定向成在其他元件或特徵「上」或「頂部」。因此，取決於使用術語之內文，術語「在...之下」可涵蓋上定向及下定向兩者，此對於熟習此項技術者係顯而易見的。材料可以其他方式定向(例如，旋轉90度、倒置、翻轉)，且可據此解釋本文中所使用之空間相關描述符。
如本文中所使用，除非內文另外明確指示，否則單數形式「一(a/an)」及「該」意欲於亦包含複數形式。
如本文中所使用，「及/或」包含一或多個相關聯所列項目之任何及所有組合。
如本文中所使用，術語「經組態」指代至少一個結構及至少一個設備之一或多者之一大小、形狀、材料組成、材料分佈及配置，從而以一預定方式促進該結構及該設備之一或多者之操作。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂且包含一般技術者將理解給定參數、性質或條件在一變化程度(諸如在可接受製造公差內)下滿足之一程度。舉例言之，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可為至少90.0%滿足、至少95.0%滿足、至少99.0%滿足或甚至至少99.9%滿足。
如本文中所使用，關於一給定參數之術語「約」包含規定值且具有由內文指定之含義(例如，其包含與給定參數之量測相關聯之誤差程度)。
圖1A至圖10C係繪示形成一半導體裝置結構(諸如用於一垂直記憶體裝置(例如，一3D NAND快閃記憶體裝置)之一半導體裝置結構)之一方法之實施例之簡化局部截面圖(圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A)及局部俯視圖(圖1B、圖2B、圖2C、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B及圖10C)。透過本發明之方法形成之半導體裝置結構可不含階梯(例如，樓梯)結構，諸如由諸多習知半導體裝置結構(例如，垂直記憶體裝置結構)採用之階梯結構以促進存取線(例如，字線)與一堆疊結構之不同層之導電結構(例如，控制閘極板)之間的電連接。藉由下文所提供之描述，對一般技術者將顯而易見的是，本文中所描述之方法及結構可用於各種裝置中。
參考圖1，半導體裝置結構100可包含一基板102、基板102上之一堆疊結構103及堆疊結構103上之一硬遮罩結構108。如圖1A中所展示，堆疊結構103包含配置成層110之交替導電結構104及絕緣結構106。為清楚且容易理解圖式及相關描述，圖1A展示包含導電結構104及絕緣結構106之五(5)個層110之堆疊結構103。一第一層110a包含一第一導電結構104a及第一導電結構104a上之一第一絕緣結構106a；一第二層110b上覆第一層110a，且包含一第二導電結構104b及第二導電結構104b上之一第二絕緣結構106b；一第三層110c上覆第二層110b，且包含一第三導電結構104c及第三導電結構104c上之一第三絕緣結構106c；一第四層110d上覆第三層110c，且包含一第四導電結構104d及第四導電結構104d上之一第四絕緣結構106d；且一第五層110e上覆第四層110d，且包含一第五導電結構104e及第五導電結構104e上之一第五絕緣結構106e。然而，堆疊結構103可包含不同數目個層110。例如，在額外實施例中，堆疊結構103可包含導電結構104及絕緣結構106之大於五(5)個層110 (例如，大於或等於十(10)個層110、大於或等於二十五(25)個層110、大於或等於五十(50)個層110、大於或等於一百(100)個層110)，或可包含導電結構104及絕緣結構106之小於五(5)個層110(例如，小於或等於三(3)個層110)。圖1B係圖1A中所描繪之處理階段處之半導體裝置結構100之一俯視圖。
導電結構104可由至少一種導電材料形成且包含至少一種導電材料，諸如導電摻雜半導體材料(例如，導電摻雜多晶矽、導電摻雜鍺、導電摻雜矽鍺)、金屬(例如，鎢、鈮、釩、鉿、鉭、鉻、鋯、鐵、釕、鋨、鈷、銠、銥、鎳、鈀、鉑、銅、銀、金、鋁)、金屬合金(例如，鈷基合金、鐵基合金、鎳基合金、鐵基及鎳基合金、鈷基及鎳基合金、鐵基及鈷基合金、鈷基及鎳基及鐵基合金、鋁基合金、銅基合金、鎂基合金、鈦基合金、鋼、低碳鋼、不銹鋼)、含導電金屬材料(例如，導電金屬氮化物、導電金屬矽化物、導電金屬碳化物、導電金屬氧化物)或其組合。在一些實施例中，導電結構104係由導電摻雜多晶矽形成且包含導電摻雜多晶矽。導電結構104之各者可個別地包含至少一種導電材料之一實質上均質分佈或一實質上非均質分佈。如本文中所使用，術語「均質分佈」意謂一材料量在一結構之不同部分(例如，不同之橫向及縱向部分)中不變。相反，如本文中所使用，術語「非均質分佈」意謂一材料量在一結構之不同部分中變化。材料量可在結構之不同部分中逐步變化(例如，突然改變)，或可連續變化(例如，逐漸變化，諸如線性地、抛物線地變化)。在一些實施例中，導電結構104之各者展現導電材料之一實質上均質分佈。在額外實施例中，導電結構104之至少一者展現至少一種導電材料之一實質上非均質分佈。例如，導電結構104可由至少兩種不同導電材料之一堆疊形成且包含至少兩種不同導電材料之一堆疊。導電結構104可各為實質上平面的，且可各個別地展現任何所要厚度。
導電結構104之各者可彼此實質上相同(例如，展現實質上相同之材料組成、平均晶粒大小、材料分佈、大小及形狀)，或導電結構104之至少一者可不同於導電結構104之至少另一者(例如，展現不同材料組成、不同平均晶粒大小、不同材料分佈、不同大小及不同形狀之一或多者)。作為一非限制性實例，第一導電結構104a、第二導電結構104b、第三導電結構104c、第四導電結構104d及第五導電結構104e之各者可展現實質上相同之材料組成、材料分佈及厚度。作為另一非限制性實例，第一導電結構104a、第二導電結構104b、第三導電結構104c、第四導電結構104d及第五導電結構104e之至少一者可展現不同於第一導電結構104a、第二導電結構104b、第三導電結構104c、第四導電結構104d及第五導電結構104e之至少另一者之材料組成、材料分佈及厚度之一或多者。在一些實施例中，導電結構104之各者彼此實質上相同。
絕緣結構106可由至少一種絕緣材料形成且包含至少一種絕緣材料，諸如氧化物材料(例如，二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、二氧化鈦、二氧化鋯、二氧化鉿、氧化鉭、氧化鎂、氧化鋁或其組合)、氮化物材料(例如，氮化矽)、氮氧化物材料(例如，氮氧化矽)、非晶碳或其組合。在一些實施例中，絕緣結構106係由二氧化矽形成且包含二氧化矽。絕緣結構106之各者可個別地包含至少一種絕緣材料之一實質上均質分佈或一實質上非均質分佈。在一些實施例中，絕緣結構106之各者展現絕緣材料之一實質上均質分佈。在額外實施例中，絕緣結構106之至少一者展現至少一絕緣材料之一實質上非均質分佈。例如，絕緣結構106可由至少兩種不同絕緣材料之一堆疊(例如，疊層)形成且包含至少兩種不同絕緣材料之一堆疊。絕緣結構106可各為實質上平面的，且可各個別地展現任何所要厚度。
絕緣結構106之各者可彼此實質上相同(例如，展現實質上相同之材料組成、材料分佈、大小及形狀)，或絕緣結構106之至少一者可不同於絕緣結構106之至少另一者(例如，展現不同材料組成、不同材料分佈、不同大小及不同形狀之一或多者)。作為一非限制性實例，第一絕緣結構106a、第二絕緣結構106b、第三絕緣結構106c、第四絕緣結構106d及第五絕緣結構106e之各者可展現實質上相同之材料組成、材料分佈及厚度。作為另一非限制性實例，第一絕緣結構106a、第二絕緣結構106b、第三絕緣結構106c、第四絕緣結構106d及第五絕緣結構106e之至少一者可展現不同於第一絕緣結構106a、第二絕緣結構106b、第三絕緣結構106c、第四絕緣結構106d及第五絕緣結構106e之至少另一者之材料組成、不同之材料分佈及不同之厚度之一或多者。在一些實施例中，絕緣結構106之各者實質上彼此相同。
如圖1A中所展示，在一些實施例中，導電結構104及絕緣結構106係自導電結構104之一者開始以一交替順序配置。在額外實施例中，導電結構104及絕緣結構106相對於彼此展現一不同配置。作為非限制性實例，導電結構104及絕緣結構106可自絕緣結構106之一者開始以一交替順序配置。據此，層110之各者可包含絕緣結構106之一者上或之上之導電結構104之一者。如相較於採用圖1中所展示之導電結構104及絕緣結構106之配置之半導體裝置，採用具有此一組態之一半導體裝置結構之一半導體裝置(例如，一垂直記憶體裝置，諸如一3D NAND快閃記憶體裝置)在功能或可操作性方面可具有極少差別或無差別。
硬遮罩結構108可由適合用作一蝕刻遮罩之至少一種材料(例如，至少一種硬遮罩材料)形成且包含至少一種材料以圖案化堆疊結構103之部分(例如，層110之部分，包含導電結構104之部分及絕緣結構106之部分)，以形成縱向延伸(例如，在Z方向上)至堆疊結構103之不同層110 (例如，不同層110a至110e)之導電結構104 (例如，導電結構104a至104e)之孔隙(例如，開口、通孔、溝渠)，如下文進一步詳細描述。作為非限制性實例，硬遮罩結構108可由至少一種金屬材料(例如，至少一種實質上純金屬、至少一種合金、至少一種金屬氧化物)形成且包含至少一種金屬材料。在一些實施例中，硬遮罩結構108係由鎢(W)形成且包含鎢。在額外實施例中，硬遮罩結構108係由氧化鋁(Al2O3)形成且包含氧化鋁。硬遮罩結構108可為均質的(例如，可包含僅一個材料層)，或可為非均質的(例如，可包含展現至少兩個不同材料層之堆疊)。另外，硬遮罩結構108可展現允許使用硬遮罩結構108對堆疊結構103進行所要圖案化之任何厚度，諸如自約1納米(nm)至約1000 nm之一範圍內之厚一度。
基板102、堆疊結構103 (包含其導電結構104及絕緣結構106)及硬遮罩結構108可各個別地使用習知程序來形成，包含但不限於物理氣相沈積(「PVD」)、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)及/或旋塗。PVD包含但不限於濺鍍、蒸鍍及離子化PVD之一或多者。此等程序在此項技術中係已知的且因此本文中不再詳細描述。
接著參考圖2A，移除(例如，蝕刻)硬遮罩結構108 (圖1A)之部分以形成包含縱向延伸通過其之開口114 (例如，孔隙、通孔)之一圖案化硬遮罩結構112。如圖2A中所展示，開口114可自圖案化硬遮罩結構112之一上表面縱向延伸(例如，在Z方向上)完全通過圖案化硬遮罩結構112至堆疊結構103之一上表面(例如，堆疊結構103之第五層110e之第五絕緣結構106e之一上表面)。圖2B係圖2A中所描繪之處理階段處之半導體裝置結構100之俯視圖。
可形成圖案化硬遮罩結構112以展現任何所要數目個開口114。圖案化硬遮罩結構112中包含之開口114之數目可實質上相同於(例如，等於)或可不同於(例如，小於或大於)堆疊結構103中之層110之數目。在一些實施例中，圖案化硬遮罩結構112中包含之開口114之數目小於堆疊結構103中之層110之數目。作為一非限制性實例，如圖2A中所展示，若堆疊結構103包含五(5)個層110 (例如，第一層110a、第二層110b、第三層110c、第四層110d及第五層110e)，則可形成圖案化硬遮罩結構112以在其中包含小於或等於四(4)個開口114 (例如，一第一開口114a、一第二開口114b、一第三開口114c、一第四開口114d)。在額外實施例中，圖案化硬遮罩結構112可包含不同數目個開口114 (例如，大於四(4)個開口114、小於四(4)個開口114)。作為一非限制性實例，若堆疊結構103包含五(5)個層110，則可形成圖案化硬遮罩結構112以在其中包含大於或等於五(5)個開口114。
圖案化硬遮罩結構112中之開口114之各者之幾何組態(例如，形狀、尺寸)、橫向位置(例如，在圖2B中所展示之X方向及Y方向上)及橫向間隔至少部分取決於將使用圖案化硬遮罩結構112在堆疊結構103中形成之孔隙之幾何組態、橫向位置及橫向間隔，如下文進一步詳細描述。繼而，待在堆疊結構103中形成之孔隙之各者之幾何組態、橫向位置及橫向間隔可至少部分取決於待在堆疊結構103中之孔隙之各者內形成之結構(例如，介電結構、導電接觸結構)之幾何組態、橫向位置及橫向間隔，亦如下文進一步詳細描述。
在一些實施例中，開口114展現彼此實質上相同之幾何組態(例如，實質上相同之形狀及實質上相同之尺寸)，彼此規則地(例如，均勻地、不變地)橫向隔開(例如，橫向分離、橫向間隔開)且彼此實質上橫向對準。例如，如圖2B中所展示，開口114之各者可展現一實質上圓形之截面形狀，可具有實質上相同之寬度W1 (例如，直徑)，可在X方向上與其橫向相鄰開口114彼此橫向隔開達實質上相同之距離D1，且可在Y方向上彼此實質上橫向對準。開口114之各者之寬度W1可例如可小於或等於約500 nm (例如，小於或等於約400 nm、小於或等於約300 nm)。在一些實施例中，開口114之各者之寬度W1約為300 nm。另外，橫向相鄰開口114之間的距離D1可例如小於或等於約1000 nm(例如，小於或等於約800 nm、小於或等於約600 nm、小於或等於約500 nm、小於或等於約400 nm、小於或等於約300 nm)。在一些實施例中，橫向相鄰開口114之間的距離D1約為300 nm。
在額外實施例中，形成圖案化硬遮罩結構112以展現不同圖2B中所描繪之開口114之一組態。作為非限制性實例，圖案化硬遮罩結構112中之開口114之一或多者可展現不同於開口114之一或多個另一者之一幾何組態(例如，一不同形狀，諸如一非圓形之截面形狀；及/或不同尺寸，諸如一較小寬度或一較大寬度)，開口114可非規則地(例如，非均勻地，可變地)彼此橫向隔開，及/或開口114之一或多者可與開口114之另一者實質上橫向未對準(例如，橫向偏移)。例如，如圖2C (其展示根據本發明之額外實施例之圖2A中所描繪之處理階段處之半導體裝置結構100之一俯視圖)，開口114之一或多者可展現一第一寬度W1，且開口114之一或多個另一者可展現不同於(例如，大於、小於)第一寬度W1之一第二寬度W2。作為另一實例，亦如圖2C中所展示，開口114之一或多個另一者可在X方向上與一或多個相鄰開口114橫向分離達一第一距離D1，且開口114中之其他開口之一或多者可在X方向上與一或多個相鄰開口114橫向分離達不同於(例如，小於、大於)第一距離D1之一第二距離D2。作為一進一步實例，亦如圖2C中所展示，開口114之一或多者(例如，各者)可在Y方向上自開口114之一或多個另一者橫向偏移。
返回參考圖2A，圖案化硬遮罩結構112 (包含其中之開口114)可使用本文中未詳細描述之習知程序(諸如習知材料移除程序(例如，習知蝕刻程序，諸如習知乾式蝕刻程序))及習知處理設備來形成。
接著參考圖3A，在圖案化硬遮罩結構112中之開口114 (圖2A及2B)中形成介電結構116。介電結構116可實質上填充開口114之各者。例如，可在第一開口114a中形成一第一介電結構116a且第一介電結構116a可實質上填充第一開口114a，可在第二開口114b中形成一第二介電結構116b且第二介電結構116b可實質上填充第二開口114b，可在第三開口114c中形成一第三介電結構116c且第三介電結構116c可實質上填充第三開口114c，且可在第四開口114d中形成一第四介電結構116d且第四介電結構116d可實質上填充第四開口114d。如圖3A中所展示，介電結構116可實質上被限定(例如，實質上橫向限定、實質上縱向限定)於與其相關聯之開口114 (圖2A及圖2B)之邊界(例如，橫向邊界、縱向邊界)內。據此，介電結構116之各者之一上表面可與圖案化硬遮罩結構112之一上表面實質上共面。在額外實施例中，介電結構116可延伸(例如，橫向延伸、縱向延伸)超出開口114之邊界。例如，介電結構116可包括覆蓋圖案化硬遮罩結構112之上表面且延伸至開口114之各者之並實質上填充開口114之各者之相對較大、實質上連續結構之部分。在此等實施例中，相對較大、實質上連續結構之一上表面可為實質上平面的。圖3B係圖3A中所描繪之處理階段處之半導體裝置結構100之一俯視圖。
介電結構116可由至少一種介電材料形成且包含至少一種介電材料。介電材料可至少相對於圖案化硬遮罩結構112及堆疊結構103之導電結構104之材料可選擇性地蝕刻。如本文中所使用，若一材料展現比另一材料之蝕刻速率大至少約5倍(5x)(諸如約十倍(10x)、約二十倍(20x)或約四十倍(40x))之一蝕刻速率，則該材料相對於另一種材料係「可選擇性地蝕刻的」。介電結構116可例如由以下一或多者形成且包含以下一或多者：氧化物材料(例如，二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、氧化鋁、其組合)、氮化物材料(例如，氮化矽)、氮氧化物材料(例如，氮氧化矽)及非晶碳。在一些實施例中，介電結構116之介電材料之蝕刻選擇性實質上類似於堆疊結構103之絕緣結構106之絕緣材料之蝕刻選擇性，使得藉由一給定蝕刻劑以實質上相同速率移除介電結構116及絕緣結構106。在額外實施例中，介電結構116之介電材料相對於堆疊結構103之絕緣結構106之絕緣材料係可選擇性地蝕刻的。介電結構116之介電材料可相同或不同於堆疊結構103之絕緣結構106之絕緣材料。在一些實施例中，介電結構116之各者係由氧化矽(例如，二氧化矽)形成且包含氧化矽。
介電結構116可使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如一旋塗沈積程序、一毯覆沈積程序、一PVD程序、一CVD程序及一ALD程序之一或多者)；習知材料移除程序(諸如習知化學機械平面化(CMP)程序)及習知處理設備來形成。作為非限制性實例，可使圖案化硬遮罩結構112經受一習知旋塗程序以在其上且在開口114 (圖2A及圖2B)內沈積一介電材料，且接著可使至少沈積之介電材料經受一習知CMP程序以形成介電結構116。
接著參考圖4A，在圖案化硬遮罩結構112及介電結構116上或之上形成光阻劑結構118。光阻劑結構118可用作一遮罩以促進選擇性地移除介電結構116之一或多者以及導電結構104及絕緣結構106之層110之部分，如下文進一步詳細描述。光阻劑結構118可由一習知光阻劑材料(諸如一習知正性光阻劑材料或一習知負性光阻劑材料)形成且包含一習知光阻劑材料。若光阻劑結構118包括一正性光阻劑材料，則可配製光阻劑結構118使得其暴露於至少一最小臨限劑量之電磁輻射及(視情況) 一曝光後烘焙之區域變得至少部分可溶於一適合顯影劑(例如，一正性顯影劑)。光阻劑結構118之曝光區域(例如，暴露於最小臨限劑量之電磁輻射之區域)可至少部分(例如，實質上)被顯影劑移除，而未曝光區域(例如，未暴露於最小臨限劑量之電磁輻射)可保持實質上完整(例如，實質上未被移除)，如下文進一步詳細描述。替代地，若光阻劑結構118包括一負性光阻劑材料，則可配製光阻劑結構118使得其未暴露於至少一最小臨限劑量之電磁輻射之區域至少部分可溶於一適合顯影劑(例如，一負性顯影劑)。光阻劑結構118之未曝光區域可至少部分(例如，實質上)被顯影劑移除，而曝光區域可保持實質上完整(例如，實質上未被移除)，亦如下文進一步詳細描述。光阻劑結構118之性質(例如，屬性)可相對於下伏於光阻劑結構118 (若干)材料(例如，介電結構116、絕緣結構106、導電結構104)之材料組成來選擇以促進所要地圖案化(若干)材料，亦如下文進一步詳細描述。適合光阻劑材料(例如，正性光阻劑材料、負性光阻劑材料)在此項技術中係已知的且因此本文中不再詳細描述。例如，光阻劑結構118可與13.7 nm、157 nm、193 nm、248 nm或365 nm波長系統相容；與193 nm波長浸入式系統相容；及/或與電子束光微影系統相容。另外，光阻劑結構118可展現允許使用光阻劑結構118所要地圖案化堆疊結構103之任何厚度，諸如自約1 nm至約10,000 nm之一範圍內之一厚度(例如，約10,000 nm)。圖4B係圖4A中所描繪之處理步驟處之半導體裝置結構100之一俯視圖，其中下伏於光阻劑結構118之介電結構116之橫向邊界係用虛線描繪。
光阻劑結構118可使用習知程序來形成，包含但不限於PVD、CVD、ALD及/或旋塗。此等程序在此項技術中係已知的且因此本文中不再詳細描述。
接著參考圖5A，使半導體裝置結構100經受一第一材料移除程序以移除(例如，修整)光阻劑結構118之一寬度以暴露(例如，露出)介電結構116之至少一者(圖4A及圖4B)，且接著移除介電結構116之至少一者及其下之堆疊結構103之層110之至少一者之部分，以形成縱向延伸至堆疊結構103中之一或多個孔隙120。作為非限制性實例，如圖5A中所展示，可將光阻劑結構118修整回至第一介電結構116a (圖4A及圖4B)與第二介電結構116b之橫向中間(例如，橫向之間)之一位置，且接著可選擇性地移除第一介電結構116a及堆疊結構103之第五層110e之第五絕緣結構106e之一部分以形成縱向延伸至堆疊結構103中之一第一孔隙120a。第一孔隙120a可終止(例如，結束、停止)於堆疊結構103之第五層110e之第五導電結構104e之一上表面。圖5B係圖5A中所描繪之處理步驟處之半導體裝置結構100之一俯視圖，其中下伏於光阻劑結構118之一剩餘部分之剩餘介電結構116 (例如，第二介電結構116b、第三介電結構116c、第四介電結構116d)之橫向邊界係用虛線描繪。
第一材料移除程序可修整足以實質上暴露介電結構116之至少一者(圖4A及圖4B)之任何量之光阻劑結構118。如圖5A及圖5B中所展示，在一些實施例中，將光阻劑結構118修整至約在相鄰介電結構116之間的中途(例如，等距)(例如，約在圖4A及圖4B中所展示之第一介電結構116a與第二介電結構116b之間的中途)之一位置以實質上暴露相鄰介電結構116之一者(例如，圖4A及圖4B中所展示之第一介電結構116a)，同時保持相鄰介電結構116之另一者(例如，第二介電結構116b)實質上被光阻劑結構118之一剩餘部分覆蓋。在額外實施例中，可將光阻劑結構118修整至更橫向接近相鄰介電結構116之一者而非相鄰介電結構116之另一者之一位置(例如，更橫向接近圖4A及圖4B中所展示之第一介電結構116a，或更橫向接近第二介電結構116b)。
第一材料移除程序可包含光微影處理光阻劑結構118以移除光阻劑結構118之寬度，且接著使用至少一個蝕刻程序移除未被光阻劑結構118之一剩餘部分覆蓋之介電結構116以及其下之堆疊結構103之層110之一或多者之一部分。例如，可透過一主光罩將光阻劑結構118暴露於一適當波長(例如，13.7 nm、157 nm、193 nm、248 nm、365 nm)輻射，且接著顯影光阻劑結構118以修整光阻劑結構118之寬度，且暴露(例如，露出)第一介電結構116a (圖4A及圖4B)，且接著可使用至少一個蝕刻程序(例如，至少一個各向異性蝕刻程序，諸如一各向異性乾式蝕刻程序)選擇性地移除第一介電結構116a及堆疊結構103之第五層110e之第五絕緣結構106e之一部分以暴露堆疊結構103之第五層110e之第五導電結構104e之一部分。在一些實施例中，諸如在其中介電結構116 (圖4A)之介電材料之蝕刻選擇性實質上類似於第五絕緣結構106e之隔離材料之蝕刻選擇性之實施例中，可使用單一(例如，僅一個)蝕刻程序以移除第一介電結構116a及其下之第五絕緣結構106e之部分。在額外實施例中，諸如在其中介電結構116 (圖4A)之介電材料之蝕刻選擇性不同於第五絕緣結構106e之隔離材料之蝕刻選擇性之實施例中，可使用一第一蝕刻程序以移除第一介電結構116a，且接著可使用一第二蝕刻程序以移除其下之第五絕緣結構106e之部分。第一材料移除程序之程序參數(例如，輻射波長、顯影劑、蝕刻劑、暴露時間)可針對光阻劑結構118、圖案化硬遮罩結構112及堆疊結構103之組態(包含其導電結構104及絕緣結構106之組態)(例如，材料組成、材料分佈、厚度、配置)定製。
接著參考圖6A，可使半導體裝置結構100經受一第二材料移除程序以移除(例如，修整)光阻劑結構118之另一寬度以暴露(例如，露出)介電結構116之至少一者(圖4A及圖4B)，移除介電結構116之至少另一者，且接著移除堆疊結構103之層110中之至少兩者之部分，以增加縱向延伸至堆疊結構103中之孔隙120之數目且增加(例如，透過第一材料移除程序)先前在堆疊結構103中形成之(若干)孔隙120之(若干)深度。作為非限制性實例，如圖6A中所展示，可將光阻劑結構118修整回至第二介電結構116b (圖5A及圖5B)與第三介電結構116c之橫向中間(例如，橫向之間)之一位置；可選擇性地移除下伏於第一孔隙120a之堆疊結構103之第五層110e之第五導電結構104e之部分及堆疊結構103之第四層110d之第四絕緣結構106d之部分以增加第一孔隙120a之深度；且可選擇性地移除第二介電結構116b及下伏於第二介電結構116b之第五層110e之第五絕緣結構106e之一部分以形成縱向延伸至堆疊結構103中之一第二孔隙120b。如在第二材料移除程序期間縱向延伸之第一孔隙120a可終止於堆疊結構103之第四層110d之第四導電結構104d之一上表面。如在第二材料移除程序期間形成之第二孔隙120b可終止於堆疊結構103之第五層110e之第五導電結構104e之一上表面。圖6B係圖6A中所描繪之處理步驟處之半導體裝置結構100之一俯視圖，其中下伏於光阻劑結構118之一剩餘部分之剩餘介電結構116 (例如，第三介電結構116c、第四介電結構116d)之橫向邊界係用虛線描繪。
第二材料移除程序可修整在第一材料移除程序之後剩餘之足以實質上暴露在第一材料移除程序之後剩餘之介電結構116 (圖4A及圖4B)之至少一者之任何量之光阻劑結構118。如圖6A及6B中所展示，在一些實施例中，將光阻劑結構118修整至約在剩餘相鄰介電結構116之間的中途(例如，等距)(例如，約在圖5A及圖5B中所展示之第二介電結構116b與第三介電結構116c之間的中途)之一位置以實質上暴露剩餘相鄰介電結構116之一者(例如，圖5A及圖5B中所展示之第二介電結構116b)，同時保持剩餘相鄰介電結構116之另一者(例如，第三介電結構116c)實質上被光阻劑結構118之進一步剩餘部分覆蓋。在額外實施例中，可將光阻劑結構118修整至更橫向接近剩餘相鄰介電結構116之一者而非相鄰介電結構116之另一者之一位置(例如，更橫向接近圖5A及圖5B中所展示之第二介電結構116b，或更橫向接近第三介電結構116c)。
第二材料移除程序可包含光微影處理在第一材料移除程序之後剩餘之光阻劑結構118以移除光阻劑結構118之一額外寬度；使用一蝕刻程序移除導電結構104之一或多者之暴露部分；及使用另一蝕刻程序移除暴露之介電結構116、及在移除暴露之介電結構116之後露出之絕緣結構106之部分及導電結構104之暴露部分。例如，可透過一主光罩將光阻劑結構118暴露於一適當波長輻射，且接著顯影光阻劑結構118以修整光阻劑結構118之額外寬度且暴露第二介電結構116b (圖5A及圖5B)；可使用至少一個蝕刻程序(例如，至少一個各向異性蝕刻程序，諸如一各向異性乾式蝕刻程序)選擇性地移除堆疊結構103之第五層110e之第五導電結構104e之一部分以暴露部分堆疊結構103之第四層110d之第四絕緣結構106d之一部分；且可使用至少另一蝕刻程序(例如，至少另一各向異性蝕刻程序，諸如另一各向異性乾式蝕刻程序)選擇性地移除第二介電結構116b、下伏於第二介電結構116b之堆疊結構103之第五層110e之第五絕緣結構106e之一部分、及第四絕緣結構106d之暴露部分以暴露第五導電結構104e之另一部分及第四導電結構104d之一部分。第五導電結構104e之部分可在移除光阻劑結構118之額外寬度之前或之後移除，且可在移除第二介電結構116b以及第五絕緣結構106e及第四結構絕緣106d之部分之前移除。另外，可使用單一(例如，僅一個)蝕刻程序以移除第二介電結構116b以及第五絕緣結構106e及第四結構絕緣106d之部分，或可使用一第一蝕刻程序以移除第二介電結構116b，且接著可使用一第二蝕刻程序以移除第五絕緣結構106e及第四絕緣結構106d之部分。可實質上同時移除第五絕緣結構106e及第四絕緣結構106d之部分。第二材料移除程序之程序參數(例如，輻射波長、顯影劑、蝕刻劑、暴露時間)可針對光阻劑結構118、圖案化硬遮罩結構112及堆疊結構103之組態(包含其導電結構104及絕緣結構106之組態)(例如，材料組成、材料分佈、厚度、配置)定製。
接著參考圖7A，可使半導體裝置結構100經受額外材料移除程序以移除(例如，修整)光阻劑結構118、絕緣結構106及導電結構104之額外部分，以進一步增加縱向延伸至堆疊結構103中之孔隙120之數目且以進一步增加(例如，透過第一材料移除程序及第二材料移除程序)先前在堆疊結構103中形成之孔隙120之深度。例如，如圖7A中所展示，額外材料移除程序可增加堆疊結構103內之第一孔隙120a及第二孔隙120b之深度，且亦可在堆疊結構103內形成一第三孔隙120c及一第四孔隙120d。孔隙120可在堆疊結構103內彼此延伸至不同深度。例如，孔隙120可彼此縱向延伸至堆疊結構103之不同導電結構104。作為非限制性實例，在額外材料移除程序之後，第一孔隙120a可縱向延伸至堆疊結構103之第二層110b之第二導電結構104b之一上表面，第二孔隙120b可縱向延伸至堆疊結構103之第三層110c之第三導電結構104c之一上表面，第三孔隙120c可縱向延伸至堆疊結構103之第四層110d之第四導電結構104d之一上表面，且第四孔隙120d可縱向延伸至堆疊結構103之第五層110e之第五導電結構104e之一上表面。圖7B係圖7A中所描繪之處理步驟處之半導體裝置結構100之一俯視圖。
雖然為清楚起見，在半導體裝置結構100形成為包含在堆疊結構103內縱向延伸至不同深度之四(4)個孔隙120之背景下描述及繪示本文中之各項實施例，但半導體裝置結構100可替代地形成為包含不同數目個孔隙120及/或孔隙120之一或多者可縱向延伸至不同於圖7A中所描繪之深度之深度。在一些實施例中，所形成之孔隙120之數目直接對應於(例如，相同於)堆疊結構103中包含之導電結構104之數目。作為非限制性實例，若堆疊結構103經形成為包含五十(50)個導電結構104，則可在半導體裝置結構100中形成五十(50)個孔隙120。在額外實施例中，所形成之孔隙120之數目可不同於(例如，小於或大於)堆疊結構103中包含之導電結構104之數目。作為非限制性實例，若堆疊結構103形成為包含五十(50)個導電結構104，則可在半導體裝置結構100中形成小於五十(50)個孔隙120 (例如，小於或等於四十九(49)個孔隙120)，或可在半導體裝置100中形成大於五十(50)個孔隙120 (例如，大於或等於五十一(51)個孔隙120)。孔隙120之各者可彼此縱向延伸至堆疊結構103之導電結構104之一不同者，或孔隙120中之至少一些(例如，兩個或更多個)可縱向延伸至堆疊結構103之導電結構104之一或多個相同者。
額外材料移除程序可包含光微影處理在先前材料移除程序(例如，第一材料移除程序、第二材料移除程序)之後剩餘之光阻劑結構118以移除光阻劑結構118之一額外寬度；使用一或多個蝕刻程序(例如，一或多個各向異性蝕刻程序，諸如一或多個各向異性乾式蝕刻程序)移除導電結構104之暴露部分；且使用一或多個其他蝕刻程序(例如，一或多個其他各向異性蝕刻程序，諸如一或多個其他各向異性乾式蝕刻程序)移除暴露之介電結構116及在移除暴露之介電結構116之後露出之絕緣結構106之部分及導電結構104之暴露部分。額外材料移除程序之程序參數(例如，輻射波長、顯影劑、蝕刻劑、暴露時間)可針對光阻劑結構118、圖案化硬遮罩結構112及堆疊結構103之組態(包含其導電結構104及絕緣結構106之組態)(例如，材料組成、材料分佈、厚度、配置)定製。額外材料移除程序之一或多者之(若干)持續時間及/或(若干)端點方案可實質上相同或不同於第一材料移除程序、第二材料移除程序及額外材料移除程序中之一或多個其他額外材料移除程序之一或多者之(若干)持續時間及/或(若干)端點方案。
接著參考圖8A，視情況，孔隙120之一或多者可至少部分(例如，實質上)填充有一遮蔽材料122，且接著可使半導體裝置結構100經受一或多個其他材料移除程序(例如，一或多個斬切程序)以增加仍未填充有遮蔽材料122之(若干)孔隙120之一或多個另一者之(若干)深度。例如，可將遮蔽材料122安置於第三孔隙120c (圖7A)及第四孔隙120d (圖7A)內，且接著可使用至少一個額外材料移除程序增加第一孔隙120a及第二孔隙120b之縱向深度。如圖8A中所展示，第一孔隙120a可縱向延伸以終止於堆疊結構103之第一層110a之第一導電結構104a之一上表面，且第二孔隙120b可縱向延伸以終止於堆疊結構103之第二層110b之第二導電結構104b之一上表面。遮蔽材料122可實質上保護下伏於第三孔隙120c及第四孔隙120d之堆疊結構103之部分使其在一或多個其他材料移除程序期間不被移除。圖8B係圖8A中所描繪之任選處理步驟處之半導體裝置結構100之一俯視圖。
遮蔽材料122 (若存在)可由以下材料形成且包含以下材料，該材料促進選擇性地移除下伏於仍實質上不含(例如，實質上未填充有)遮蔽材料122之孔隙120 (例如，第一孔隙120a、第二孔隙120b)之堆疊結構103之部分(例如，導電結構104及絕緣結構106之層110之部分)。作為非限制性實例，遮蔽材料122可由一習知光阻劑材料形成且包含一習知光阻劑材料，諸如一習知正性光阻劑材料或一習知負性光阻劑材料。適合光阻劑材料(例如，正性光阻劑材料、負性光阻劑材料)在此項技術中係已知的且因此本文中不再詳細描述。
可形成遮蔽材料122 (若存在)以填充小於孔隙120之總數目個任何所要數目(例如，數量)之孔隙120。可基於隨後在孔隙120內形成之接觸結構之所要組態選擇哪些孔隙120被遮蔽材料122填充(且因此，哪些孔隙120透過一或多個其他材料移除程序縱向延伸)，如下文進一步詳細描述。雖然為清楚起見在形成遮蔽材料122以填充兩(2)個孔隙120之背景下描述及繪示本文中之各項實施例，但可替代地形成遮蔽材料122以填充不同數目個孔隙120，諸如大於兩(2)個孔隙120或小於兩(2)個孔隙120。如圖8A中所展示，在一些實施例中，在孔隙120內之表面(例如，堆疊結構103之表面、圖案化硬遮罩結構112之表面)上或之上且在孔隙120之邊界外側之表面(例如，圖案化硬遮罩結構112之額外表面)上或之上形成遮蔽材料122。在額外實施例中，遮蔽材料122實質上限定於孔隙120之邊界(例如，橫向邊界、縱向邊界)。圖8A及圖8B中所描繪之處理步驟可允許使用比先前關於圖5A至圖7B共同描述更少之處理(例如，修整光阻劑結構118及蝕刻堆疊結構103)步驟提供與堆疊結構103之層110之各者電連接之隨後形成之接觸結構。在進一步實施例中，省略圖8A及圖8B中所描繪之處理步驟，且孔隙120之各者缺失遮蔽材料122。
可使用本文中未詳細描述之習知程序(例如，習知沈積程序、習知曝光程序、習知顯影程序)及習知處理設備在孔隙120之一或多者內選擇性地形成遮蔽材料122 (若存在)。另外，可使用本文中未詳細描述之一或多個額外習知程序(例如，一或多個習知各向異性蝕刻程序，諸如一或多個習知各向異性乾式蝕刻程序)及習知處理設備選擇性地移除仍未填充下伏於遮蔽材料122之孔隙120之堆疊結構103之部分。
接著參考圖9A，可選擇性地移除圖案化硬遮罩結構112 (圖7A)及(若存在)遮蔽材料122 (圖8A)，且可在堆疊結構103之暴露表面(例如，導電結構104及絕緣結構106之暴露表面)上或之上形成一介電材料124。如圖9A中所展示，介電材料124可跨半導體裝置結構100連續延伸，且可部分(例如，非完全)填充堆疊結構103中之孔隙120。圖9B係圖9A中所描繪之處理步驟處之半導體裝置結構100之一俯視圖。
可使用本文中未詳細描述之習知程序及習知處理設備移除圖案化硬遮罩結構112 (圖7A)及遮蔽材料122 (圖8A，若存在)。例如，可使用至少一個習知CMP程序移除圖案化硬遮罩結構112，且可使用至少一個習知光阻劑顯影程序移除遮蔽材料122 (若存在)。在額外實施例中，在形成介電材料124之前不移除圖案化硬遮罩結構112。例如，可實質上維持圖案化硬遮罩結構112，使得在圖案化硬遮罩結構112上或之上且在圖案化硬遮罩結構112之暴露表面上或之上形成介電材料124。在此等實施例中，在形成介電材料124之後，可(例如，使用一或多個習知CMP程序)移除圖案化硬遮罩結構112，或圖案化硬遮罩結構112甚至可在完成所有其他所要處理動作之後至少部分(例如，實質上)維持於半導體裝置結構100中。
介電材料124可由氧化物材料形成且包含氧化物材料(例如，二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、氧化鋁、其組合)、氮化物材料(例如，氮化矽)、氮氧化物材料(例如，氮氧化矽)、非晶碳或其組合。在一些實施例中，介電材料124係二氧化矽。可以任何適合厚度形成介電材料124。可選擇(例如，定製)介電材料124之厚度以在隨後於孔隙120之剩餘(例如，未填充)部分及堆疊結構103之導電結構104中之一些內形成之接觸結構之間提供電隔離。作為非限制性實例，介電材料124之厚度可小於或等於約200 nm(例如，小於或等於約100 nm、小於或等於約50 nm)。在一些實施例中，介電材料124之厚度小於或等於約100 nm。介電材料124之厚度可實質上均勻，或介電材料124之至少一個區域可具有不同於介電材料124之至少一個另一區域之一厚度。介電材料124可使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如PVD程序、CVD程序及ALD程序之一或多者)及習知處理設備來形成。
接著參考圖10A，可移除孔隙120 (圖9A)之底部(例如，下端)處之介電材料124之部分，且可在孔隙120內形成接觸結構126 (例如，插塞、垂直互連件)以提供至堆疊結構103之層110之導電結構104之電接觸。接觸結構126可在移除介電材料124之部分之後耦合至界定孔隙120之底部之導電結構104之部分，且可佔據未被介電材料124之剩餘部分佔據之孔隙120之體積。接觸結構126之各者可直接接觸界定與其相關聯之孔隙120之底部之導電結構104，且介電材料124之剩餘部分可橫向介於接觸結構126與部分界定與其相關聯之孔隙120之側面之導電結構104之間。例如，如圖10A中所展示，可在界定第一孔隙120a之一底部之第二導電結構104b之一部分上形成一第一接觸結構126a (圖9A)，可在界定第二孔隙120b之一底部之第三導電結構104c之一部分上形成一第二接觸結構126b (圖9A)，可在界定第三孔隙120c之一底部之第四導電結構104d之一部分上形成一第三接觸結構126c (圖9A)，且可在界定第四孔隙120d之一底部之第五導電結構104e之一部分上形成一第四接觸結構126d (圖9A)。圖10B係圖10A中所描繪之處理步驟處之半導體裝置結構100之一俯視圖。
雖然為清楚起見在半導體裝置結構100形成為包含四(4)個接觸結構126之背景下描述及繪示本文中之各項實施例，但半導體裝置結構100可替代地形成為包含不同數目個接觸結構126。形成之接觸結構126之數目可直接對應於孔隙120之數目(圖9A及圖9B)(例如，其可相同於堆疊結構103之層110之數目，或可不同於堆疊結構103之層110之數目)。作為非限制性實例，若半導體裝置結構100形成為包含五十(50)個孔隙120，則半導體裝置結構100亦可形成為在五十(50)個孔隙120內包含五十(50)個接觸結構126。
接觸結構126可由至少一種導電材料形成且包含至少一種導電材料，諸如金屬(例如鎢、鈦、鉬、鈮、釩、鉿、鉭、鉻、鋯、鐵、釕、鋨、鈷、銠、銥、鎳、鈀、鉑、銅、銀、金、鋁)、金屬合金(例如，鈷基合金、鐵基合金、鎳基合金、鐵基及鎳基合金、鈷基及鎳基合金、鐵基及鈷基合金、鈷基及鎳基及鐵基合金、鋁基合金、銅基合金、鎂基合金、鈦基合金、鋼、低碳鋼、不銹鋼)、含導電金屬材料(例如，導電金屬氮化物、導電金屬矽化物、導電金屬碳化物、導電金屬氧化物)、導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺)或其組合。接觸結構126之各者具有實質上相同之材料組成，或接觸結構126之至少一者可具有不同於接觸結構126中之至少一個另一者之材料組成。
在一些實施例中，接觸結構126展現彼此實質上相同之橫向幾何組態(例如，實質上相同之截面形狀及實質上相同之橫向尺寸)，規則地(例如，均勻地、不變地)橫向隔開(例如，橫向分離、橫向間隔開)，且彼此實質上橫向對準。例如，如圖10B中所展示，接觸結構126之各者可展現一實質上圓形之截面形狀，可具有一實質上相同之寬度W3 (例如，直徑)，可在X方向上與其橫向相鄰接觸結構126彼此橫向隔開達實質上相同之距離D3，且可在Y方向上彼此實質上橫向對準。例如，開口114之各者之寬度W3 (圖2A及圖2B)可例如小於或等於約300 nm(例如，小於或等於約200 nm、小於或等於約100 nm)。在一些實施例中，開口114之各者之寬度W3約為100 nm。另外，橫向相鄰開口114之間的距離D3可例如小於或等於約1500 nm(例如，小於或等於約1000 nm、小於或等於約800 nm、小於或等於約500 nm、小於或等於約400 nm、小於或等於約300 nm)。在一些實施例中，橫向相鄰開口114之間的距離D1約為500 nm。接觸結構126之各者之橫向幾何組態(例如，截面形狀、橫向尺寸)、橫向位置(例如，在X方向及Y方向上)及橫向間隔至少部分取決於圖案化硬遮罩結構112 (圖2A及圖2B)中之先前形成之開口114 (圖2A及圖2B)之橫向幾何組態、橫向位置及橫向間隔。
在額外實施例中，可形成半導體裝置結構100以展現不同於圖10B中所描繪之接觸結構126之一組態。作為非限制性實例，接觸結構126之一或多者可展現不同於接觸結構126之一或多個另一者之一橫向幾何組態(例如，不同截面形狀，諸如一非圓形之截面形狀；及/或不同橫向尺寸，諸如一較小寬度或一較大寬度)，接觸結構126可非規則地(例如，非均勻地、可變地)彼此橫向隔開，及/或接觸結構126之一或多者可與接觸結構126之另一者實質上橫向未對準(例如，橫向偏移)。例如，如圖10C (其展示根據本發明之額外實施例之圖10A中所描繪之處理階段之半導體裝置結構100之一俯視圖)中所展示，接觸結構126之一或多者可展現一第一寬度W3，且接觸結構126之一或多個另一者可展現不同於(例如，大於、小於)第一寬度W3之一第二寬度W4。作為另一實例，亦如圖10C中所展示，接觸結構126之一或多個另一者可在X方向上與一或多個相鄰接觸結構126橫向分離達一第一距離D3，且接觸結構126中之其他接觸結構之一或多者可在X方向上與一或多個其他相鄰接觸結構126分離達不同於(例如，小於、大於)第一距離D3之一第二距離D4。作為進一步實例，亦如圖10C中所展示，接觸結構126之一或多者(例如，各者)可在Y方向上從接觸結構126之一或多個另一者橫向偏移。
接觸結構126可透過本文中未詳細描述之習知程序(例如，習知材料沈積程序、習知材料移除程序)來形成且與堆疊結構103之層110之導電結構104耦合。作為非限制性實例，開口(例如，通孔、孔隙)可在孔隙120 (圖9A)之底部(例如，下端)處形成(例如，蝕刻)通過介電材料124以暴露下伏導電結構104之接觸區域，且接著可用一導電材料填充未被介電材料124之剩餘部分佔據之孔隙120之區域(例如，體積、開放空間)以形成接觸結構126。
因此，根據本發明之實施例，一種形成半一導體裝置結構之方法包括形成包括堆疊層之一堆疊結構。堆疊層之各者包括包含一第一材料之一第一結構及與第一結構縱向相鄰之包含一第二不同材料之一第二結構。在堆疊結構上形成一圖案化硬遮罩結構。在圖案化硬遮罩結構中之開口內形成介電結構。在介電結構及圖案化硬遮罩結構上形成一光阻劑結構。使光阻劑結構、介電結構及堆疊結構經受一系列材料移除程序以選擇性地移除光阻劑結構之部分、介電結構中未被光阻劑結構之剩餘部分覆蓋之部分及堆疊結構中未被圖案化硬遮罩結構及光阻劑結構之剩餘部分之一或多者覆蓋之部分，以形成在堆疊結構內延伸至不同深度之孔隙。在孔隙內之堆疊結構之側表面上形成介電結構。形成縱向延伸至孔隙之底部之導電接觸結構。
此外，根據本發明之額外實施例，一種半導體裝置結構包括：一堆疊結構，其包括配置成上覆於一基板之堆疊層之交替導電結構及絕緣結構；及填充孔隙，其在堆疊結構內縱向延伸至不同深度。填充孔隙之各者個別地包括導電結構之一者及絕緣結構之一者。堆疊結構不含由堆疊層之邊緣界定之階梯結構。填充孔隙之各者個別地包括：至少一個介電結構，其實質上覆蓋堆疊結構之側表面；及至少一個導電接觸結構，其與至少一個介電結構橫向向內相鄰且耦合至堆疊結構之導電結構之一者。
圖11展示半導體裝置200 (例如，一垂直記憶體裝置，諸如一3D NAND快閃記憶體裝置)之一部分之一局部剖面透視圖，半導體裝置200包含至少一個半導體裝置結構202，半導體裝置結構202具有：一堆疊結構203，其包含導電結構204及絕緣結構206之層210；及接觸結構226，其電連接至堆疊結構203之層210之導電結構204。半導體裝置結構202可不含在其中形成之階梯結構。半導體裝置結構202 (例如，包含具有導電結構204及絕緣結構206之層210之堆疊結構203、及接觸結構226)可實質上類似於先前關於圖1A至10C所描述之半導體裝置結構100 (例如，包含具有導電結構104及絕緣結構106之層110之堆疊結構103、及接觸結構126)且可以實質上相同於半導體裝置結構100之方式形成。半導體裝置200可進一步包含彼此串聯耦合之記憶體胞214之垂直串212、資料線216 (例如，位元線)、一源極層218、存取線208、第一選擇閘極220 (例如，上選擇閘極、汲極選擇閘極(SGD))、選擇線222、一第二選擇閘極224 (例如，一下選擇閘極、一源極選擇閘極(SGS))及額外接觸結構228。記憶體胞214之垂直串212垂直且正交於導電線及層(例如，資料線216、源極層218、堆疊結構203之層210、存取線208、第一選擇閘極220、選擇線222、第二選擇閘極224)延伸，且接觸結構226及額外接觸結構228可使組件如所展示那樣彼此電耦合(例如，將選擇線222耦合至第一選擇閘極220，將存取線208耦合至半導體裝置結構202之堆疊結構203之層210)。半導體裝置200亦可包含至少一個控制裝置230，其可包含以下一或多者：串驅動器電路、通過閘、用於選擇閘極之電路、用於選擇導電線(例如，資料線216、存取線208)之電路、用於放大信號之電路及用於感測信號之電路。例如，控制裝置230可電耦合至資料線216、源極層218、存取線208、第一選擇閘極220及第二選擇閘極224。
因此，根據本發明之實施例，一種半導體裝置包括一堆疊結構，堆疊結構包括：縱向交替導電結構及絕緣結構，堆疊結構在其橫向端處不含階梯結構；及導電接觸結構，其等位於堆疊結構中之填充孔隙內且各個別地與堆疊結構之導電結構之一者實體接觸。
根據本發明之實施例之包含半導體裝置結構(例如，半導體裝置結構202)之半導體裝置(例如，半導體裝置200)可用於本發明之電子系統之實施例中。例如，圖12係根據本發明之實施例之繪示性電子系統300之一方塊圖。電子系統300可包括例如一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可擕式媒體(例如，音樂)播放器、一Wi-Fi或蜂巢啟用平板電腦(舉例言之諸如一iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統300包含至少一個記憶體裝置302。至少一個記憶體裝置302可包含例如先前關於圖10A至10C所描述之半導體裝置結構100之一實施例。電子系統300可進一步包含至少一個電子信號處理器裝置304 (通常稱為「微處理器」)。電子信號處理器裝置304可視情況包含類似於先前關於圖10A至10C所描述之半導體裝置結構100之一實施例之一半導體裝置結構。電子系統300可進一步包含用於由使用者將資訊輸入至電子系統300中之一或多個輸入裝置306，舉例言之諸如一滑鼠或其他指向裝置、一鍵盤、一觸控板、一按鈕或一控制面板。電子系統300可進一步包含用於向一使用者輸出資訊(例如，視覺或音訊輸出)之一或多個輸出裝置308，舉例言之諸如一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置306及輸出裝置308可包括既用以將資訊輸入至電子系統300又用以向一使用者輸出視覺資訊之單一觸屏裝置。一或多個輸入裝置306及輸出裝置308可與記憶體裝置302及電子信號處理裝置304之至少一者電通信。
因此，根據本發明之實施例，一種電子系統包括包含一半導體裝置結構之一半導體裝置、導電線結構及一控制裝置。半導體裝置結構包括：一堆疊結構，其包括配置成堆疊層之縱向交替導電結構及絕緣結構，堆疊層之各者包括導電結構之一者及絕緣結構之一者；及導電接觸結構，其等位於堆疊結構中之填充孔隙內且各個別地與堆疊結構之導電結構之一者電接觸。堆疊結構不含定位於堆疊層之橫向端處之階梯結構。導電線結構電耦合至半導體裝置結構之導電接觸結構。控制裝置電耦合至導電線結構。
本發明之方法及結構可實質上緩解與包含階梯(例如，樓梯)結構之習知半導體裝置結構之形成及處理有關之問題。相較於形成包含階梯結構之一半導體裝置結構之習知方法，本發明之方法及結構可無需一樣多之處理動作(例如，光微影動作、材料沈積動作、蝕刻動作、平面化動作)及/或處理材料(例如，填充材料、蝕刻劑)，從而提供增加之良率而不會對應地降低程序效率及/或顯著增加處理成本。另外，本發明之方法及結構不會遭受與恰當形成習知半導體裝置結構之階梯結構以接納其上之接觸結構相關聯之相對小尺寸及間隔誤差容限。
雖然本發明易於受各種修改及替代形式影響，但在圖式中已以實例之方式且在本文中已詳細描述特定實施例。然而，本發明不限於所揭示之特定形式。而是，本發明將涵蓋落入所附申請專利範圍及其合法等效物之範疇內之所有修改、等效物及替代方案。
100‧‧‧半導體裝置結構
102‧‧‧基板
103‧‧‧堆疊結構
104‧‧‧導電結構
104a‧‧‧第一導電結構
104b‧‧‧第二導電結構
104c‧‧‧第三導電結構
104d‧‧‧第四導電結構
104e‧‧‧第五導電結構
106‧‧‧絕緣結構
106a‧‧‧第一絕緣結構
106b‧‧‧第二絕緣結構
106c‧‧‧第三絕緣結構
106d‧‧‧第四絕緣結構
106e‧‧‧第五絕緣結構
108‧‧‧硬遮罩結構
110‧‧‧層
110a‧‧‧第一層
110b‧‧‧第二層
110c‧‧‧第三層
110d‧‧‧第四層
110e‧‧‧第五層
112‧‧‧圖案化硬遮罩結構
114‧‧‧開口
114a‧‧‧第一開口
114b‧‧‧第二開口
114c‧‧‧第三開口
114d‧‧‧第四開口
116‧‧‧介電結構
116a‧‧‧第一介電結構
116b‧‧‧第二介電結構
116c‧‧‧第三介電結構
116d‧‧‧第四介電結構
118‧‧‧光阻劑結構
120‧‧‧孔隙
120a‧‧‧第一孔隙
120b‧‧‧第二孔隙
120c‧‧‧第三孔隙
120d‧‧‧第四孔隙
122‧‧‧遮蔽材料
124‧‧‧介電材料
126‧‧‧接觸結構
126a‧‧‧第一接觸結構
126b‧‧‧第二接觸結構
126c‧‧‧第三接觸結構
126d‧‧‧第四接觸結構
200‧‧‧半導體裝置
202‧‧‧半導體裝置結構
203‧‧‧堆疊結構
204‧‧‧導電結構
206‧‧‧絕緣結構
208‧‧‧存取線
210‧‧‧層
214‧‧‧記憶體胞
212‧‧‧垂直串
216‧‧‧資料線
218‧‧‧源極層
220‧‧‧第一選擇閘極
222‧‧‧選擇線
224‧‧‧第二選擇閘極
226‧‧‧接觸結構
228‧‧‧額外接觸結構
300‧‧‧電子系統
302‧‧‧記憶體裝置
304‧‧‧電子信號處理器裝置
306‧‧‧輸入裝置
308‧‧‧輸出裝置
D1‧‧‧第一距離
D2‧‧‧第二距離
D3‧‧‧第一距離
D4‧‧‧第二距離
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第一寬度
W4‧‧‧第二寬度
圖1A至圖10C係繪示根據本發明之實施例之形成一半導體裝置結構之一方法之局部截面圖(圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A)及局部俯視圖(圖1B、圖2B、圖2C、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B及圖10C)。 圖11係根據本發明之一實施例之包含具有一階梯結構之一半導體裝置結構之一垂直記憶體裝置之一局部剖面透視圖。 圖12係繪示根據本發明之實施例之一電子系統之一示意性方塊圖。

Claims (26)

  1. 一種形成一半導體裝置結構之方法，其包括： 形成包括堆疊層之一堆疊結構，該等堆疊層之各者包括包含一第一材料之一第一結構及與該第一結構縱向相鄰之包含一第二不同材料之一第二結構； 在該堆疊結構上形成一圖案化硬遮罩結構； 在該圖案化硬遮罩結構中之開口內形成介電結構； 在該等介電結構及該圖案化硬遮罩結構上形成一光阻劑結構； 使該光阻劑結構、該等介電結構及該堆疊結構經受一系列材料移除程序以選擇性地移除該光阻劑結構之部分，該等介電結構中未被該光阻劑結構之剩餘部分覆蓋之部分，及該堆疊結構中未被該圖案化硬遮罩結構及該光阻劑結構之該等剩餘部分之一或多者覆蓋之部分，以形成在該堆疊結構內延伸至不同深度之孔隙； 在該等孔隙內之該堆疊結構之側表面上形成介電結構；及 形成縱向延伸至該等孔隙之底部之導電接觸結構。
  2. 如請求項1之方法，其中在該堆疊結構上形成一圖案化硬遮罩結構包括： 在該堆疊結構上形成包括一金屬材料之一硬遮罩結構；及 在該硬遮罩結構中形成該等開口。
  3. 如請求項2之方法，其中在該堆疊結構上形成包括一金屬材料之一硬遮罩結構包括在該堆疊結構上形成氧化鎢及氧化鋁之一或多者。
  4. 如請求項1之方法，其中在該圖案化硬遮罩結構之開口內形成介電結構包括形成該等介電結構之上表面以與該圖案化硬遮罩結構之一上表面實質上共面。
  5. 如請求項1之方法，其中使該光阻劑結構、該等介電結構及該堆疊結構經受一系列材料移除程序包括： 執行一第一材料移除程序，其包括： 移除該光阻劑結構之一第一寬度以露出該等介電結構之一第一者；及 選擇性地移除該等介電結構之該第一者及下伏於該等介電結構之該第一者之該等堆疊層之一第一者之該第二結構之一部分；及 在該第一材料移除程序之後執行一第二材料移除程序，該第二材料移除程序包括： 移除該光阻劑結構之一第二寬度以露出該等介電結構之一第二者； 選擇性地移除該等堆疊層之該第一者之該第一結構之一暴露部分；及 選擇性地移除該等介電結構之一第二者、下伏於該等介電結構之該第二者之該等堆疊層之該第一者之該第二結構之另一部分、及下伏於該等堆疊層之該第一者之該第一結構之該暴露部分之該等堆疊層之一第二者之該第二結構之部分。
  6. 如請求項5之方法，其中選擇性地移除該等介電結構之該第一者及該等堆疊層之一第一者之該第二結構之一部分包括使該等介電結構之該第一者及該等堆疊層之該第一者經受僅一個乾式蝕刻程序。
  7. 如請求項5之方法，其中： 選擇性地移除該等堆疊層之該第一者之該第一結構之一暴露部分包括使該第一結構之該暴露部分經受一第一單一乾式蝕刻程序；且 選擇性地移除該等介電結構之該第二者、下伏於該等介電結構之該第二者之該等堆疊層之該第一者之該第二結構之另一部分、及下伏於該等堆疊層之該第一者之該第一結構之該暴露部分之該等堆疊層之一第二者之該第二結構之一部分包括使該等介電結構之該第二者、該等堆疊層之該第一者之該第二結構之該另一部分、及該等堆疊層之該第二者之該第二結構之該部分經受一第二單一乾式蝕刻程序。
  8. 如請求項1之方法，其中使該光阻劑結構、該等介電結構及該堆疊結構經受一系列材料移除程序包括形成該等孔隙之各者以使該等孔隙彼此縱向延伸至該堆疊結構之該等堆疊層之一不同者。
  9. 如請求項1之方法，其進一步包括： 在該等孔隙內之該堆疊結構之該等側表面上形成該介電材料之前，在該等孔隙之一或多者內形成一遮蔽材料；及 在該等孔隙中之該一或多者內形成該遮蔽材料之後，增加該等孔隙之一或多個另一者之深度。
  10. 如請求項9之方法，其中： 在該等孔隙之一或多者內形成一遮蔽材料包括在該一或多個孔隙內之表面上且在該一或多個孔隙之邊界外側之額外表面上形成一光阻劑材料；且 增加該等孔隙之一或多個另一者之深度包括選擇性地移除下伏於該等孔隙之該一或多個另一者之該等堆疊層之至少一者之該第一結構及該第二結構之部分。
  11. 如請求項1之方法，其中在該等孔隙內之該堆疊結構之側表面上形成介電結構包括： 形成實質上覆蓋該等孔隙內之該堆疊結構之所有暴露表面之一介電材料；及 移除該等孔隙之該等底部處之該介電材料之部分，同時實質上維持該介電材料中覆蓋該等孔隙內之該堆疊結構之該等側表面之其他部分。
  12. 如請求項1之方法，其中形成縱向延伸至該等孔隙之底部之導電接觸結構包括形成該等導電接觸結構以縱向延伸至該堆疊結構之該等堆疊層之不同第一結構。
  13. 一種半導體裝置結構，其包括： 一堆疊結構，其包括配置成上覆於一基板之堆疊層之交替導電結構及絕緣結構，該等堆疊層之各者個別地包括該等導電結構之一者及該等絕緣結構之一者，且該堆疊結構不含由該等堆疊層之邊緣界定之階梯結構；及 填充孔隙，其等在該堆疊結構內縱向延伸至不同深度，該等填充孔隙之各者個別地包括： 至少一個介電結構，該至少一個介電結構實質上覆蓋該堆疊結構之側表面；及 至少一個導電接觸結構，該至少一個介電結構與該至少一個介電結構橫向向內相鄰且耦合至該堆疊結構之該等導電結構之一者。
  14. 如請求項13之半導體裝置結構，其中該等填充孔隙之各者彼此縱向延伸至該堆疊結構之一不同堆疊層。
  15. 如請求項13之半導體裝置結構，其中該等填充孔隙之各者展現彼此實質上相同之截面尺寸及實質上相同之截面形狀。
  16. 如請求項13之半導體裝置結構，其中該等填充孔隙彼此實質上均勻地隔開。
  17. 如請求項13之半導體裝置結構，其中該等填充孔隙彼此實質上橫向對準。
  18. 如請求項13之半導體裝置結構，其中該等填充孔隙之至少一者展現不同於該等填充孔隙之至少另一者之截面尺寸及截面形狀之一或多者。
  19. 如請求項13之半導體裝置結構，其中該等填充孔隙彼此非均勻地隔開。
  20. 如請求項13之半導體裝置結構，其中該等填充孔隙之至少一者在一橫向方向上與該等填充孔隙之至少兩個另一者橫向未對準，其中該等填充孔隙之該至少兩個另一者彼此實質上對準。
  21. 一種半導體裝置，其包括： 一堆疊結構，其包括縱向交替導電結構及絕緣結構，該堆疊結構在其橫向端處不含階梯結構；及 導電接觸結構，其等位於該堆疊結構中之填充孔隙內且各個別地與該堆疊結構之該等導電結構之一者實體接觸。
  22. 如請求項21之半導體裝置，其中導電接觸結構在該堆疊結構中之該等填充孔隙內被一介電材料實質上橫向環繞。
  23. 如請求項21之半導體裝置，其中該等導電接觸結構之各者彼此縱向延伸至該堆疊結構之該等導電結構之一不同者。
  24. 如請求項21之半導體裝置，其中該等導電接觸結構之一或多者展現不同於該等導電接觸結構之一或多個另一者之一寬度。
  25. 如請求項21之半導體裝置，其中導電接觸結構之至少一者與該等導電接觸結構中相鄰於其之至少兩個另一者橫向隔開達不同距離。
  26. 一種電子系統，其包括： 一半導體裝置，其包括： 一半導體裝置結構，其包括： 一堆疊結構，其包括配置成堆疊層之縱向交替導電結構及絕緣結構，該等堆疊層之各者包括該等導電結構之一者及該等絕緣結構之一者，且該堆疊結構不含定位於該等堆疊層之橫向端處之階梯結構；及 導電接觸結構，其等位於該堆疊結構中之填充孔隙內且各個別地電耦合至該堆疊結構之該等導電結構之一者； 導電線結構，其等電耦合至該半導體裝置結構之該等導電接觸結構；及 一控制裝置，其電耦合至該等導電線結構。
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TW107116910A TWI694517B (zh) 2017-05-26 2018-05-18 形成半導體裝置結構之方法，及相關的半導體裝置結構，半導體裝置及電子系統

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141330B1 (en) * 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
CN111133599A (zh) 2017-12-27 2020-05-08 英特尔公司 多层金属-绝缘体-金属（mim）结构
DE112017008330T5 (de) 2017-12-27 2020-09-03 Intel Corporation Integrierte schaltungen (ics) mit elektromigrations (em) -resistenten segmenten in einer verbindungsebene
US10971393B2 (en) * 2017-12-27 2021-04-06 Intel Corporation Metal-insulator-metal (MIM) structure supporting high voltage applications and low voltage applications
WO2019132889A1 (en) 2017-12-27 2019-07-04 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
CN111640658B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111640667B (zh) * 2019-03-01 2023-07-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20210036144A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11049768B2 (en) * 2019-10-29 2021-06-29 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, and electronic systems
US11309328B2 (en) * 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11239248B2 (en) 2019-11-18 2022-02-01 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11476266B2 (en) 2020-02-24 2022-10-18 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
US11335602B2 (en) * 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11563018B2 (en) * 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11417673B2 (en) 2020-06-22 2022-08-16 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11830815B2 (en) 2020-08-28 2023-11-28 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods
US11637178B2 (en) 2020-10-23 2023-04-25 Micron Technology, Inc. Microelectronic devices including isolation structures neighboring staircase structures, and related memory devices, electronic systems, and methods
US11700727B2 (en) 2020-12-03 2023-07-11 Micron Technology, Inc. Microelectronic device structures including tiered stacks comprising staggered block structures separated by slot structures, and related electronic systems and methods
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
JP2022135775A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置の製造方法、積層配線構造体の製造方法、およびイオンビーム照射装置
US11875994B2 (en) 2022-01-07 2024-01-16 Nanya Technology Corporation Method for preparing semiconductor device structure with features at different levels
TW202329235A (zh) * 2022-01-07 2023-07-16 南亞科技股份有限公司 具有不同深度特徵之半導體元件結構的製備方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
US20090020477A1 (en) * 2007-07-20 2009-01-22 Thermax Limited Medium for removal of arsenic from water
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8320181B2 (en) 2009-08-25 2012-11-27 Micron Technology, Inc. 3D memory devices decoding and routing systems and methods
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR101250851B1 (ko) 2011-06-30 2013-04-04 서울대학교산학협력단 3차원 적층형 메모리 어레이의 컨택 형성 방법
KR101818975B1 (ko) 2011-10-14 2018-03-02 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
CN105280615B (zh) * 2014-06-11 2019-07-19 旺宏电子股份有限公司 一种多芯片封装结构以及制备此多芯片封装的方法
US9679946B2 (en) * 2014-08-25 2017-06-13 HGST, Inc. 3-D planes memory device
US9601502B2 (en) 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) * 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
CN105448925B (zh) * 2014-08-29 2018-06-22 旺宏电子股份有限公司 半导体结构及其制造方法
KR102341716B1 (ko) 2015-01-30 2021-12-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US10141330B1 (en) * 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems

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