TW201836089A - 半導體裝置封裝及其製造方法 - Google Patents

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宋嘉濠
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蔡育軒
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Abstract

本發明係關於一種半導體裝置封裝。該半導體裝置封裝包括一基板、一支撐結構、一電子組件及一黏著劑。該支撐結構安置於該基板上。該電子組件安置於該支撐結構上。該黏著劑安置於該基板與該電子組件之間且覆蓋該支撐結構。該支撐結構之一硬度小於該電子組件之一硬度。

Description

半導體裝置封裝及其製造方法
本發明係關於一種半導體裝置封裝，更特定言之，係關於一種包括具有支撐元件之基板的半導體裝置封裝及其製造方法。
半導體裝置封裝可包括藉由黏著材料附接或接合至載體(基板、引線框等等)之半導體裝置。接合線厚度(BLT)或黏著材料之厚度係可影響半導體裝置封裝之效能的一個因素。由於各種製造條件(例如產生於用以將半導體裝置附接或接合至載體之機器的誤差或偏離、黏著材料之特性等)，控制BLT係具有挑戰性的。 此外，半導體裝置附接或接合至之載體可具有孔以促進半導體裝置之效能(例如微機電系統(MEMS)裝置)。但是，黏著材料可滲移或流入孔中，從而不利地影響半導體裝置封裝之效能。 另外，半導體裝置之重心可能不與其幾何中心重疊，此可在(或後續)將半導體裝置置放至黏著材料時使得半導體裝置傾斜。半導體裝置之傾斜亦可能不利地影響半導體裝置封裝之效能。
在本發明之一些實施例中，一種半導體裝置封裝包括一基板、一支撐結構、一電子組件及一黏著劑。該支撐結構安置於該基板上。該電子組件安置於該支撐結構上。該黏著劑安置於該基板與該電子組件之間且覆蓋該支撐結構。該支撐結構之一硬度小於該電子組件之一硬度。 在本發明之一些實施例中，一種半導體裝置封裝包括一基板、一支撐結構、一MEMS裝置及一黏著劑。該基板具有具有穿透該基板之一開口。該支撐結構安置於該基板上。該MEMS裝置安置於該支撐結構上。該MEMS裝置具有對應於該基板之該開口的一空腔。該黏著劑安置於該基板與該MEMS裝置之間且覆蓋該支撐結構。該支撐結構之一硬度小於該MEMS裝置之一硬度。 在本發明之一些實施例中，一種製造一半導體裝置封裝之方法包括：(a)提供一基板；(b)在該基板上置放一感光層；(c)移除該感光層之一部分以形成一支撐結構；(d)施加一黏著劑以覆蓋該支撐結構；及(e)經由該黏著劑在該支撐結構上連接一電子組件。
相關申請案之交叉參考 本申請案主張2017年3月16日提交之美國臨時申請案第62/472,431號之權益及優先權，該美國臨時申請案之內容以全文引用之方式併入本文中。 圖1A說明根據本發明之一些實施例的半導體裝置封裝1。半導體裝置封裝1包括基板10、MEMS裝置11 (或MEMS 11)及黏著劑12。 舉例而言，基板10可係印刷電路板(PCB)，諸如紙基銅箔層壓物、複合銅箔層壓物、聚合物浸漬之基於玻璃纖維的銅箔層壓物、或其兩者或多於兩者之組合。基板10可包括互連結構，諸如重佈層(RDL)或接地元件。基板10可包括穿孔10v，穿孔10v穿透基板10以在基板10之表面101 (亦被稱作頂部表面或第一表面)與基板之表面102 (亦被稱作底部表面或第二表面)之間提供電氣連接。基板10界定穿透基板10之開口(或間隙) 10h。 MEMS 11安置於基板10上且跨越基板10之開口10h。MEMS 11經由黏著劑12 (例如膠)附接至基板10。MEMS具有背對基板10之表面101的作用表面(亦被稱作作用側) 111，及與作用表面111相對(亦即，面朝向基板10之表面101)的背表面(亦被稱作背側) 112。MEMS 11界定至少部分地安置於開口10h上方之空腔11c。MEMS 11包括構成空腔11c之頂壁或吊頂之至少一部分的薄膜11m。MEMS 11包括電連接件11p(例如襯墊)，電連接件11p在其作用表面111上，且經由接合線11w在之基板10之表面101上連接至導電襯墊10p。MEMS 11經組態以自環境接收或偵測至少一個實體信號(例如聲音、壓力、溫度、濕度、氣體等等)，且將接收到之實體信號轉換成電信號(例如以供後續處理)。在一些實施例中，MEMS 11可係例如壓力感測器、麥克風、氣壓計、溫度計、濕度計、氣體偵測器等等。 支撐結構(例如障壁類結構10d及柱10s)安置於基板10之表面101上。MEMS 11安置於障壁類結構10d及柱10s上。在一些實施例中，MEMS 11與障壁類結構10d及柱10s接觸(且例如擱置於障壁類結構10d及柱10s上，或由其在結構上支撐)。在一些實施例中，可個別地實施障壁類結構10d或柱10s (例如可實施障壁類結構10d而不實施柱10s，或可實施柱10s而不實施障壁類結構10d)。障壁類結構10d係包圍開口10h之至少一部分的升高結構。在一些實施例中，障壁類結構10d大體上完全包圍開口10h。此可防止黏著劑12流入開口10h中。 障壁類結構10d可具有上面安置MEMS 11的大體上平坦的頂部表面(例如障壁類結構10d之頂部表面可係大體上平面的，且可與與該頂部表面接觸之MEMS 11的底部表面具有相同定向)。此可有助於提供將在上面安置MEMS 11的均勻表面，且可有助於確保MEMS 11之所要定向。此外，在障壁類結構10d上安置MEMS 11可有助於確保BLT具有所要厚度(例如等於或大於50 μm)。舉例而言，如圖1A中所展示，黏著劑12可大體上填充由MEMS 11、基板10及基板障壁類結構10d界定之容積，且黏著劑12可因此構成安置於MEMS 11下之黏著層，該黏著層具有大體上等於障壁類結構10d之高度的高度且具有大體上平面的頂部表面。在一些實施例中，黏著劑12不一定大體上填充由MEMS 11、基板10及基板障壁類結構10d界定之容積。對應於黏著層之高度的BLT可例如大體上介於障壁類結構10d之高度的約90%至約100%的範圍內。 在一些實施例中，障壁類結構10d之硬度小於MEMS 11之硬度。舉例而言，障壁類結構10d之硬度係約3H (其例如以鉛筆硬度呈現)。在一些實施例中，障壁類結構可包括聚合材料或感光材料，諸如阻焊劑材料(例如阻焊劑)。障壁類結構10d可具有任何適合之形狀。舉例而言，障壁類結構10d可係大體上環形的，環包圍開口10h。在其他實施例中，障壁類結構10d可具有包圍開口10h之任何密閉形狀(例如正方形)。在一些實施例中，障壁類結構10d不必完全包圍開口10h。 柱10s安置於基板10之表面101上，且比障壁類結構10d更遠離開口10h而定位。在其他實施例中，至少一個柱10s比障壁類結構10d更接近開口10h而定位。柱10s可與障壁類結構10d具有大體上相同之高度，或可高度不同。柱10s不必全部高度相同。在一些實施例中，障壁類結構10d及柱10s安置於基板10之大體上共面的部分上。在一些實施例中，障壁類結構10d及柱10s安置於基板10之不共面的部分上。柱10s可提供對MEMS 11之結構性支撐，及/或確保MEMS 11安置於大體上均勻的表面上，及/或確保BLT具有所要厚度(例如等於或大於50 μm)。在一些實施例中，柱10s與障壁類結構10d由相同材料形成。替代地，柱10s與障壁類結構10d由不同材料形成。 在一些實施例中，障壁類結構10d及/或柱10s包括或由金屬材料(例如金屬凸塊)形成。但是，因為金屬之硬度相對高(例如銅之鉛筆硬度係9H，其相當於或大於MEMS 11之硬度)，所以MEMS 11可能由金屬凸塊損壞或因其破裂。另外，應藉由微影、電鍍、研磨等等操作形成金屬凸塊，以確保金屬凸塊中之每一者具有等效高度，此將增加用於製造半導體裝置封裝之時間、複雜度及成本。根據圖1A中所展示之一些實施例，障壁類結構10d及/或柱10s由聚合材料或感光材料(例如阻焊劑材料)形成。因為聚合材料或感光材料之硬度小於MEMS 11之硬度，所以其可防止MEMS 11呈障壁類或由障壁類結構10d及/或柱10s破裂。此外，可藉由微影製程易於控制或設計障壁類結構10d及/或柱10s之位置、厚度及高度，此將降低用於製造半導體裝置封裝1之時間、複雜度及成本。 圖1B說明根據本發明之一些實施例之半導體裝置封裝1的俯視圖。如圖1B中所展示，障壁類結構10d安置於基板10上且包圍開口10h。柱10s分別接近或鄰近於MEMS 11之每一拐角而定位。MEMS 11安置於障壁類結構10d及柱10s上。 圖1C自底視圖說明根據本發明之一些實施例之MEMS 11。柱10s在MEMS 11之底側上與MEMS 11接觸。空腔11c在MEMS 11之底側上打開，且可安置於基板10之開口10h上方。在圖1C中展示了MEMS 11之加陰影區域11s，其指示所展示特定組態之一個可能的晶粒移位容限。加陰影區域11s並不延伸至空腔11c之最左半部，且並不延伸至空腔11c之最底半部。換言之，至少一個柱10s定位於空腔11c之水平相對的側上，正如另一柱10s，且定位於空腔11c之豎直相對的側上，正如又一柱10s。在MEMS半導體封裝1之製造期間，所描繪MEMS 11可相對於柱10s移位，使得MEMS 11之右上方拐角中展示的柱10s在加陰影區域11s中與MEMS 11接觸。在一些狀況下，MEMS 11相對於柱10s之移位可能並不合乎需要，該移位引起所論述柱10s與加陰影區域11s外部之MEMS 11接觸。換言之，在一些狀況下，在加陰影區域11s中安置柱10s (最接近MEMS 11之右上方拐角、在柱10s之外定位)可係較佳的。 圖2展示根據本發明之一些實施例之半導體裝置封裝2的顯微鏡影像。在一些實施例中，半導體裝置封裝2與圖1A中之半導體裝置封裝1相同。替代地，半導體裝置封裝2不同於圖1A中之半導體裝置封裝1。在圖2中，MEMS 11安置於分別定位於開口10h之相對側上的柱10s上，且MEMS 11不與障壁類結構10d接觸。障壁類結構10d定位於基板10之表面的部分101a上，部分101a低於表面之上面定位柱10s的部分101b。柱10s延伸高於障壁類結構10d。障壁類結構10d可防止黏著劑12流入開口10h中。所描繪實施例中之MEMS 11包括分別定位於開口10h之不同側上的兩個部分。兩個部分由薄膜11m連接，薄膜11m跨越開口10h延伸。 圖3A、圖3B、圖3C、圖3D、圖3E及圖3F說明根據本發明之一些實施例之製造如圖1A中所展示之半導體裝置封裝1的方法。在一些實施例中，圖3A、圖3B、圖3C、圖3D、圖3E及圖3F中展示之方法可用以製造其他半導體裝置封裝。 參看圖3A，提供基板10。基板10可包括例如一或多個跡線、通孔10v及襯墊10p。形成開口10h以穿透基板10。在一些實施例中，可藉由例如鑽孔、雷射或蝕刻技術形成開口10h。 參考圖3B，在基板10之表面101上置放或形成(例如藉由阻焊劑列印)阻焊劑層38。阻焊劑層38可覆蓋基板10之開口10h。在其他實施例中，阻焊劑層38包括安置於基板10之開口10h之相對側上的子部分，且阻焊劑層38不覆蓋開口10h。 參考圖3C，在阻焊劑層38上方安置光學掩模39。光學掩模39界定曝露阻焊劑層38之一或多個區域的間隔39h1、39h2。在一些實施例中，間隔39h1比間隙39h2更遠離開口10h而定位。在其他實施例中，至少一個間隙39h1可比間隙39h2更接近開口10h而定位。間隙39h2完全包圍開口10h。間隙39h2可具有任何適合之形狀，例如環形或正方形。在其他實施例中，間隙39h2並不完全包圍開口10h。在一些實施例中，間隔39h1之深度與間隙39h2之深度大體上相同。替代地，間隔39h1之深度可不同於間隙39h2之深度。光學掩模39接著曝露於例如紫外光(UV)輻射，因此固化阻焊劑層38之由光學掩模39曝露的部分。 參考圖3D，移除移除光學掩模39，且移除阻焊劑層38之未固化部分，從而留下由阻焊劑層38之固化部分構成的柱10s及障壁類結構10d。 參考圖3E，在柱10s上安置黏著劑12'，黏著劑12'可覆蓋或囊封柱10s。黏著劑12'並不安置於障壁類結構10d上。 參考圖3F，在柱10s、障壁類結構10d及黏著劑12'上安置(且可按下) MEMS 11，使得MEMS 11與柱10s或障壁類結構10d彼此接觸，且MEMS 11因此接合至基板10之表面101。可實施最終固化製程來固化黏著劑12'以形成圖1A中之半導體裝置封裝1。 圖3A、圖3B、圖3C、圖3D、圖3E及圖3F中展示之方法可用以製造半導體裝置封裝，其中安置於基板之開口上方的組件(例如安置於開口10h上方之MEMS 11)可經由具有所要BLT之黏著劑接合至基板。此製程中形成的柱10s可提供將在上面安置組件的堅固且均勻的表面。此外，障壁類結構10d可防止黏著劑12滲移或流入基板10之開口10h中。因為柱10s及障壁類結構10d (由阻焊劑層38形成)之硬度小於MEMS 11之硬度，所以其可防止MEMS 11由障壁類結構10d及/或柱10s損壞或因其破裂。此外，可藉由如圖3C中所展示之微影製程微影製程易於控制或設計障壁類結構10d及/或柱10s之位置、厚度及高度，此將降低用於製造半導體裝置封裝之時間、複雜度及成本。 圖4A、圖4B、圖4C、圖4D及圖4E說明根據本發明之一些實施例之製造半導體裝置封裝4的方法。 參考圖4A，提供基板40。基板40可係例如PCB，諸如紙基銅箔層合物、複合銅箔層合物、聚合物浸漬之基於玻璃纖維的銅箔層壓物、或其兩者或多於兩者之組合。基板40可包括互連結構，諸如RDL或接地元件。 參考圖4B，在基板40上置放或形成(例如藉由阻焊劑列印)阻焊劑層48。接著在阻焊劑層48上方安置光學掩模49。光學掩模49界定曝露阻焊劑層48之一或多個區域的間隔49h。光學掩模49接著曝露於例如UV輻射，從而因此固化阻焊劑層48之由光學掩模49曝露的部分。 參考圖4C，移除移除光學掩模49，且移除阻焊劑層48之未固化部分，從而留下由阻焊劑層48之固化部分構成的柱40p。 參考圖4E，在柱40p上安置黏著劑42，黏著劑42可覆蓋或囊封柱40p。 參考圖4E，在柱40p及黏著劑42上安置(且可按下)電子組件41，使得電子組件41與柱40p彼此接觸，且電子組件41因此接合至基板40。可實施最終固化製程來固化黏著劑42以形成半導體裝置封裝4。在一些實施例中，電子組件41可係或包括慣性量測單元(IMU)、壓力感測器、長距離光學感測器、氣體感測器、及/或需要穩定且精確之BLT控制的任何其他組件。 圖5A、圖5B、圖5C及圖5D說明根據本發明之一些實施例之製造半導體裝置封裝5的方法。在一些實施例中，在圖4C中之操作之後執行圖5A中之操作。 參考圖5A，在柱40p上安置黏著劑52，黏著劑52可覆蓋或囊封柱40p。在一些實施例中，柱40p形成於如圖5D中所展示之基板40上，圖5D說明根據本發明之一些實施例之圖5A中之結構的透視圖。 參考圖5B，在柱40p及黏著劑52上安置(且可按下)玻璃層55，使得玻璃層55與柱40p彼此接觸，且玻璃層55因此接合至基板40。可實施最終固化製程以固化黏著劑52。在一些實施例中，玻璃層55包括經組態以接收光之第一表面55a及經組態以輸出光之第二表面55b。玻璃層55進一步包括第三表面55c，第三表面55c由不透明材料塗佈以防止光發射出第三表面55c之外。 參考圖5C，將液晶注射或施加至由玻璃層55及黏著劑52界定之空間40h中。接著形成保護層56 (例如模製化合物或底填充料)以覆蓋液晶來形成半導體裝置封裝5。在一些實施例中，半導體裝置封裝5可係或包括需要穩定且精確之BLT控制的光偵測及測距(LiDAR)。 圖6說明根據本發明之一些實施例的圖5中所展示之半導體裝置封裝5的透視圖。 玻璃層55安置於基板10上，且經由黏著劑52接合至基板10。玻璃層55由柱支撐(柱由黏著劑52覆蓋且在圖6中未展示)。液晶(其由保護層56覆蓋且在圖6中未展示)安置於由玻璃層55及黏著劑52界定之空間中。玻璃層55包括經組態以接收光之第一表面55a及經組態以輸出光之第二表面55b。玻璃層55進一步包括第一表面55a與第二表面55b之間的第三表面55c。玻璃層55之第三表面55c由不透明材料塗佈以防止光發射出第三表面55c之外。 如本文所使用，術語「導電(conductive)」、「導電性(electrically conductive)」及「導電率」指代輸送電流之能力。導電性材料通常指示呈現對於電流流動之極小或零阻力之彼等材料。導電率之一個量度係西門子每米(S/m)。通常，導電性材料係具有大於約104 S/m (諸如至少105 S/m或至少106 S/m)之導電率的一種材料。材料之導電率有時可隨溫度變化。除非另外規定，否則在室溫下量測材料之導電率。 如本文中所使用，術語「大體上」、「大體」、「大約」及「約」用以描述且慮及小的變化。當與事件或情形結合使用時，該等術語可指代其中事件或情形明確發生的例子以及其中事件或情形極近似於發生的例子。舉例而言，當結合數值使用時，術語可指代小於或等於彼數值之±10%的變化範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或者小於或等於±0.05%之變化範圍。舉例而言，若兩個數值之間的差小於或等於該等值之平均值的±10% (諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%)，則可認為該兩個數值「大體上」相同。舉例而言，「大體上」平行可指相對於0°而言小於或等於±10°之變化範圍，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°，或小於或等於±0.05°之變化範圍。舉例而言，「大體上」垂直可指相對於90°而言小於或等於±10°之變化範圍，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°，或小於或等於±0.05°之變化範圍。 在一些實施例中，若兩個表面之間的移位較小，諸如不大於1 µm、不大於5 µm或不大於10 µm，則可認為兩個表面共面或大體上共面的。 另外，有時在本文中以範圍格式呈現量、比率及其他數值。應理解，此類範圍格式係出於便利及簡潔起見，且應靈活地理解為不僅包括明確地指定為範圍限制之數值，而且包括涵蓋於彼範圍內之所有個別數值或子範圍，如同明確地指定每一數值及子範圍一般。 儘管已參考本發明之特定實施例描述且說明本發明，但此等描述及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由所附申請專利範圍界定的本發明之真實精神及範疇的情況下，可作出各種改變且可取代等效物。說明可能未必按比例繪製。歸因於製造製程及容限，本發明中之藝術再現與實際裝置之間可能存在區別。可能存在本發明之並未特定說明的其他實施例。應將本說明書及圖式視為說明性而非限制性的。可做出修改，以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此類修改意欲在此處附加之申請專利範圍之範疇內。儘管已參考按具體次序執行之具體操作來描述本文中所揭示之方法，但應理解，在不脫離本發明之教示的情況下，可組合、再細分或重新定序此等操作以形成等效方法。因此，除非本文中特定地指示，否則操作之次序及分組並非本發明之限制。
1‧‧‧半導體裝置封裝
2‧‧‧半導體裝置封裝
4‧‧‧半導體裝置封裝
5‧‧‧半導體裝置封裝
10‧‧‧基板
10d‧‧‧障壁類結構
10h‧‧‧開口
10p‧‧‧襯墊
10s‧‧‧柱
10v‧‧‧通孔
11‧‧‧微機電系統(MEMS)裝置
11c‧‧‧空腔
11m‧‧‧薄膜
11p‧‧‧電連接件
11s‧‧‧加陰影區域
11w‧‧‧接合線
12‧‧‧黏著劑
12'‧‧‧黏著劑
38‧‧‧阻焊劑層
39‧‧‧光學掩模
39h1‧‧‧間隙
39h2‧‧‧間隙
40‧‧‧基板
40h‧‧‧空間
40p‧‧‧柱
41‧‧‧電子組件
42‧‧‧黏著劑
48‧‧‧阻焊劑層
49‧‧‧光學掩模
49h‧‧‧間隔
52‧‧‧黏著劑
55‧‧‧玻璃層
55a‧‧‧第一表面
55b‧‧‧第二表面
55c‧‧‧第三表面
56‧‧‧保護層
101‧‧‧表面
101a‧‧‧部分
101b‧‧‧部分
102‧‧‧表面
111‧‧‧作用表面
112‧‧‧背表面
圖1A說明根據本發明之一些實施例之半導體裝置封裝的橫截面視圖； 圖1B說明根據本發明之一些實施例之圖1A中之半導體裝置封裝的俯視圖。 圖1C自底視圖說明根據本發明之一些實施例之圖1A中之MEMS； 圖2展示根據本發明之一些實施例的半導體裝置封裝之顯微鏡影像； 圖3A、圖3B、圖3C、圖3D、圖3E及圖3F說明根據本發明之一些實施例之用於製造半導體裝置封裝的方法； 圖4A、圖4B、圖4C、圖4D及圖4E說明根據本發明之一些實施例之用於製造半導體裝置封裝的方法； 圖5A、圖5B、圖5C及圖5D說明根據本發明之一些實施例之用於製造半導體裝置封裝的方法；且 圖6說明根據本發明之一些實施例的圖5C中之半導體裝置封裝的透視圖。 貫穿該等圖式及實施方式使用共同參考數字以指示相同或類似元件。結合隨附圖式，自以下實施方式，將容易理解本發明。

Claims (20)

  1. 一種半導體裝置封裝，其包含： 一基板； 一支撐結構，其安置於該基板上； 一電子組件，其安置於該支撐結構上；以及 一黏著劑，其安置於該基板與該電子組件之間且覆蓋該支撐結構， 其中該支撐結構之一硬度小於該電子組件之一硬度。
  2. 如請求項1之半導體裝置封裝，其中該支撐結構包括聚合材料。
  3. 如請求項1之半導體裝置封裝，其中該支撐結構包括感光材料。
  4. 如請求項1之半導體裝置封裝，其中該支撐結構係一阻焊劑。
  5. 如請求項1之半導體裝置封裝，其中該電子組件係一微機電系統(MEMS)裝置。
  6. 如請求項1之半導體裝置封裝，其中該MEMS裝置包括一薄膜。
  7. 一種半導體裝置封裝，其包含： 一基板，其具有穿透該基板之一開口； 一支撐結構，其安置於該基板上； 一MEMS裝置，其安置於該支撐結構上，該MEMS裝置具有對應於該基板之該開口的一空腔；以及 一黏著劑，其安置於該基板與該MEMS裝置之間且覆蓋該支撐結構， 其中該支撐結構之一硬度小於該MEMS裝置之一硬度。
  8. 如請求項7之半導體裝置封裝，其中該支撐結構包括聚合材料。
  9. 如請求項7之半導體裝置封裝，其中該支撐結構包括感光材料。
  10. 如請求項7之半導體裝置封裝，其中該支撐結構係一阻焊劑。
  11. 如請求項7之半導體裝置封裝，其中該MEMS裝置包括一薄膜。
  12. 如請求項7之半導體裝置封裝，其進一步包含安置於該基板與該MEMS裝置之間且包圍該基板之該開口的一障壁類結構。
  13. 如請求項12之半導體裝置封裝，其中該障壁類結構與該支撐結構由相同材料形成。
  14. 如請求項13之半導體裝置封裝，其中該障壁類結構及該支撐結構係阻焊劑。
  15. 一種製造一半導體裝置封裝之方法，該方法包含： (a)提供一基板； (b)在該基板上置放一感光層； (c)移除該感光層之一部分以形成一支撐結構； (d)施加一黏著劑以覆蓋該支撐結構；以及 (e)經由該黏著劑將一電子組件連接於該支撐結構上。
  16. 如請求項15之方法，其中操作(c)進一步包含： 曝露該感光層以形成界定該支撐結構之一圖案；及 移除該感光層之該部分以保持該圖案。
  17. 如請求項15之方法，其中操作(c)進一步包含：形成一開口以穿透該基板，且其中在操作(e)中，該電子組件具有對應於該基板之該開口的一空腔。
  18. 如請求項17之方法，其進一步包含在操作(d)之前，形成包圍該基板之該開口的一障壁類結構。
  19. 如請求項18之方法，其中藉由執行以下操作來形成該障壁類結構： 曝露該感光層以形成界定該障壁類結構之一圖案；及 移除該感光層之該部分以保持該圖案。
  20. 如請求項15之方法，其進一步包含固化該黏著劑以將該電子組件連接至該支撐結構。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685922B (zh) * 2019-02-22 2020-02-21 勝麗國際股份有限公司 晶片級感測器封裝結構

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018204772B3 (de) * 2018-03-28 2019-04-25 Infineon Technologies Ag Chip-Stapelanordnung und Verfahren zum Herstellen derselben
KR102570902B1 (ko) * 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4859808A (en) * 1988-06-28 1989-08-22 Delco Electronics Corporation Electrical conductor having unique solder dam configuration
WO1998027411A1 (de) * 1996-12-17 1998-06-25 Laboratorium Für Physikalische Elektronik Institut Für Quantenelektronik Verfahren zum aufbringen eines mikrosystems oder wandlers auf ein substrat und nach diesem verfahren herstellbare vorrichtung
US6184062B1 (en) * 1999-01-19 2001-02-06 International Business Machines Corporation Process for forming cone shaped solder for chip interconnection
JP2001250889A (ja) * 2000-03-06 2001-09-14 Matsushita Electric Ind Co Ltd 光素子の実装構造体およびその製造方法
US7307775B2 (en) * 2000-12-07 2007-12-11 Texas Instruments Incorporated Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
KR100443504B1 (ko) * 2001-06-12 2004-08-09 주식회사 하이닉스반도체 볼 그리드 어레이 패키지 구조 및 그 제조방법
GB2381665B (en) * 2001-11-02 2005-06-22 Jetmask Ltd Method of forming a mask on a surface
US7239023B2 (en) * 2003-09-24 2007-07-03 Tai-Saw Technology Co., Ltd. Package assembly for electronic device
JP2005158008A (ja) * 2003-11-06 2005-06-16 Matsushita Electric Ind Co Ltd タッチパネルおよびこれを用いたタッチパネル付き液晶表示装置
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
DE102005053767B4 (de) * 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
US7715079B2 (en) * 2007-12-07 2010-05-11 Qualcomm Mems Technologies, Inc. MEMS devices requiring no mechanical support
WO2009116517A1 (ja) * 2008-03-17 2009-09-24 日本電気株式会社 電子装置及びその製造方法
US20100044861A1 (en) * 2008-08-20 2010-02-25 Chin-Tien Chiu Semiconductor die support in an offset die stack
US10040681B2 (en) * 2009-08-28 2018-08-07 Miradia Inc. Method and system for MEMS devices
DE102010006132B4 (de) * 2010-01-29 2013-05-08 Epcos Ag Miniaturisiertes elektrisches Bauelement mit einem Stapel aus einem MEMS und einem ASIC
US9184331B2 (en) * 2011-02-24 2015-11-10 Kingpak Technology Inc. Method for reducing tilt of optical unit during manufacture of image sensor
CN202513145U (zh) * 2012-03-15 2012-10-31 祁丽芬 芯片封装结构
JP6024200B2 (ja) * 2012-05-18 2016-11-09 富士電機機器制御株式会社 表面実装基板への電子部品実装方法
JP5928222B2 (ja) * 2012-07-30 2016-06-01 株式会社ソシオネクスト 半導体装置および半導体装置の製造方法
US9804003B2 (en) * 2012-10-23 2017-10-31 Apple Inc. Electronic devices with environmental sensors
CN103021968A (zh) * 2012-12-25 2013-04-03 苏州硅智源微电子有限公司 高耐热性粘接材料和使用它的半导体结构
US9196602B2 (en) 2013-05-17 2015-11-24 Hong Kong Applied Science and Technology Research Institute Company Limited High power dielectric carrier with accurate die attach layer
TWI549202B (zh) * 2014-02-14 2016-09-11 精材科技股份有限公司 晶片封裝體及其製造方法
DE112015000731T5 (de) 2014-04-22 2017-02-02 Robert Bosch Gmbh Mems-Mikrofonbaugruppe
US9891244B2 (en) * 2014-08-15 2018-02-13 Nxp Usa, Inc. Microelectronic packages having split gyroscope structures and methods for the fabrication thereof
WO2016102923A1 (en) * 2014-12-23 2016-06-30 Cirrus Logic International Semiconductor Limited Mems transducer package
WO2016102925A1 (en) * 2014-12-23 2016-06-30 Cirrus Logic International Semiconductor Limited Mems transducer package
US20160209681A1 (en) * 2015-01-16 2016-07-21 Qualcomm Mems Technologies, Inc. Device encapsulation using a dummy cavity
US20160297671A1 (en) * 2015-04-13 2016-10-13 Epcos Ag MEMS Sensor Component
CN104760924B (zh) * 2015-04-20 2017-06-06 歌尔股份有限公司 一种mems麦克风芯片及其封装结构
CN110418266B (zh) * 2015-06-30 2021-07-23 意法半导体股份有限公司 微机电麦克风
US10466125B2 (en) * 2016-11-11 2019-11-05 Measurement Specialties Inc. Pressure sensor sub assembly and fabrication
IT201600121210A1 (it) * 2016-11-30 2018-05-30 St Microelectronics Srl Modulo di trasduzione multi-dispositivo, apparecchiatura elettronica includente il modulo di trasduzione e metodo di fabbricazione del modulo di trasduzione

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685922B (zh) * 2019-02-22 2020-02-21 勝麗國際股份有限公司 晶片級感測器封裝結構
US10964615B2 (en) 2019-02-22 2021-03-30 Kingpak Technology Inc. Chip-scale sensor package structure

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