TW201824390A - 用於自對準多重圖案化技術之間隔件形成 - Google Patents

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Abstract

本揭露內容描述用於SAMP技術之間隔件形成系統及方法的實施例。在一實施例中，方法包含提供具有間隔件的基板，該間隔件具有保形塗層。該方法亦可包含執行間隔件凍結處理製程。此外，該方法可包含在基板上執行蝕刻及清洗製程。進一步講，該方法可包含控制間隔件處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。

Description

用於自對準多重圖案化技術之間隔件形成
本發明相關於基板處理的系統及方法，且更尤其相關於用於自對準多重圖案化(SAMP, self-aligned multi-patterning)技術之間隔件形成系統及方法。
SAMP技術已用於形成鰭式場效應電晶體(FinFET, fin-type field effect transistor)裝置的元件及類似者。尺寸縮減係積體電路處理之發展的驅動力之一。藉由降低大小尺寸，可獲得成本優勢及元件性能提升。如此之可縮放性在製程流程(特別是圖案化技術)方面產生不可避免的複雜性。SAMP技術已被廣泛採用於次22nm FinFET構造中，且其利用額外的間隔件蝕刻步驟來符合節距減小需求。習知的SAMP流程具有若干步驟，包含芯部蝕刻、間隔件沉積、間隔件蝕刻、及芯部拉除(core pull)。在此方法中，例如線邊緣粗糙度(LER, line edge roughness)及線寬粗糙度(LWR, line width roughness)的最終特徵部臨界尺寸(CD, critical dimension)係藉由間隔件沉積厚度及間隔件實體特徵加以控制。
在習知SAMP方法的情形中，間隔件蝕刻經常遭遇最終間隔件輪廓畸變的問題，例如間隔件磨面(spacer facet)及CD損失。然而，因為間隔件輪廓對節距游動效應(pitch-walking effect)、遮罩預算(mask budget)、及最終結構上的CD目標具有實質影響，故維持間隔件輪廓及CD係重要的。
先前處理技術的進一步問題包含起因於非均勻性蝕刻及閘極芯部材料與間隔件材料之間缺少選擇性的間隔件高度損失。此外，不足的間隔件材料蝕刻可能導致間隔件基腳(spacer footing)、芯部-間隔件階梯部高度差、及類似者。如此之製造缺陷可能導致進一步的元件缺陷、降低產品生產率、限制製造元件的縮放等。
本揭露內容描述用於SAMP技術之間隔件形成系統及方法的實施例。在一實施例中，方法包含提供具有間隔件的基板，該間隔件具有保形塗層。該方法亦可包含執行間隔件凍結處理製程。此外，該方法可包含在基板上執行蝕刻及清洗製程。進一步講，該方法可包含控制間隔件處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。
系統的實施例可包含離子蝕刻腔室及耦合至該離子蝕刻腔室的控制器。在一實施例中，反應性離子蝕刻腔室可用以進行以下動作：接收具有間隔件的基板，該間隔件具有保形塗層；執行間隔件凍結處理製程；及在基板上執行蝕刻及清洗製程。在一實施例中，控制器可配置成控制間隔件處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。
本揭露內容呈現使側壁形狀圖案化的方法及系統。然而，熟悉相關技術領域者將察知，諸多實施例可在沒有一或更多特定細節的情況下實施，或者利用其他替換及/或額外方法、材料、或元件而實施。在其他情形中，已熟知的結構、材料、或操作未詳細顯示或描述，以免模糊本發明之諸多實施例的實施態樣。
類似地，針對解釋的目的，提出特定的數目、材料、及配置，以提供對本發明的透徹理解。然而，本發明可在沒有特定細節的情況下實施。再者，吾人應理解，圖式中顯示的諸多實施例係說明性代表，且未必依比例繪製。參考圖式時，圖式範圍內相似的數字是指相似的部件。
本說明書範圍內所提及之「一個實施例」或「一實施例」或其變化意指結合該實施例所描述之特定特徵、結構、材料或特性係包含於本發明的至少一實施例中，但不表示其存在於每一實施例中。因此，本說明書範圍內各個地方中例如「在一個實施例中」或「在一實施例中」之詞組的出現未必是指本發明的同一實施例。再者，特定特徵、結構、材料或特性可在一或更多實施例中以任何適當的方式組合。在其他實施例中，可包含諸多額外的覆層及/或結構，且/或可省略所述的特徵。
此外，吾人應理解，除非以其他方式明確聲明，否則「一」或「一個」可意指「一或更多」。
諸多操作將以最有助於理解本發明的方式依序描述為複數的分離操作。然而，描述內容的順序不應被解讀為暗示該等操作必須順序相依。特別地，該等操作無需以所呈現之順序執行。所描述之操作可按照與所述實施例不同的順序執行。在額外的實施例中，可執行諸多額外的操作、且/或可省略所描述的操作。
如本文中所使用，詞彙「基板」意指並包含基礎材料或上方形成有材料的結構。吾人將察知，基板可包含單一材料、複數層的不同材料、其中具有不同材料區或不同結構區的(複數)覆層等。該等材料可包含半導體、絕緣體、導體、或其組合。例如，基板可為半導體基板、支撐結構上的基礎半導體層、金屬電極，或其上形成有一或更多覆層、結構、或區域的半導體基板。基板可為習知的矽基板、或包含半傳導材料層的其他主體基板。如本文中所使用，詞彙「主體基板」不僅意指並包含矽晶圓，也意指並包含矽絕緣體 (「SOI」, silicon-on-insulator)基板(例如，矽藍寶石(「SOS」, silicon-on-sapphire)基板、及矽玻璃(「SOG」, silicon-on-glass)基板)、基礎半導體基底上的矽磊晶層、以及其他半導體或光電材料，例如矽-鍺、鍺、砷化鎵、氮化鎵、及磷化銦。基板可為摻雜的或非摻雜的。
如本文中所使用，詞彙「工件」意指在半導體元件製造製程的一或更多階段期間，形成於基板上的材料或覆層組成物，工件在處理的最終階段最終包含半導體元件。
本實施例包含用於SAMP技術之間隔件形成的系統及方法。在一實施例中，方法包含提供具有間隔件的基板，其具有保形塗層。該方法亦可包含執行間隔件凍結處理製程。此外，該方法可包含在基板上執行蝕刻及清洗製程。進一步講，該方法可包含控制間隔件處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。間隔件形成目標可包含符合間隔件高度、磨面深度、CD、芯部-間隔件階梯高度差等的預定規格。
如此之實施例可有利地減少高度損失及不對稱的間隔件形成。此外，本實施例可限制芯部-間隔件階梯高度差，並可額外地減少間隔件基腳。
現在參考圖示，其中在若干圖示的範圍內，相似的參考數字標示相同或對應的部件。
圖1為根據SAMP技術，用於間隔件形成之系統100的實施例。在進一步的實施例中，系統100可配置成執行SAMP技術，以如參考圖5A~5D所述般形成間隔件。用以執行以上標識之製程條件的蝕刻及後加熱處理系統100係描繪於圖1中，其包含處理腔室110、基板固持器120(待處理之晶圓125係固定於該基板固持器120上)、及真空泵抽系統150。晶圓125可為半導體基板、晶圓、平面顯示器、或液晶顯示器。處理腔室110可配置成促進蝕刻晶圓125之表面附近的處理區域145。可離子化氣體或製程氣體混合物係經由氣體分佈系統140而引入。就給定的製程氣體流而言，製程壓力係利用真空泵抽系統150加以調整。
晶圓125可經由例如機械夾持系統或電夾持系統(例如，靜電夾持系統)的夾持系統(未顯示)而固定至基板固持器120。進一步講，基板固持器120可包含用以調整及/或控制基板固持器120及晶圓125之溫度的加熱系統(未顯示)或冷卻系統(未顯示)。加熱系統或冷卻系統可包含熱轉移流體的循環流，其在冷卻時從基板固持器120接收熱量，並將熱量轉移至熱交換系統(未顯示)，或者在加熱時將熱量從熱交換系統轉移至基板固持器120。在其他實施例中，例如電阻式加熱元件或熱電加熱器/冷卻器的加熱/冷卻元件可包含於基板固持器120、及處理腔室110的腔室壁、及處理系統100內的任何其他元件中。
此外，熱轉移氣體可經由背面氣體供應系統126而被輸送至晶圓125的背面，以改善介於晶圓125與基板固持器120之間的氣體-間隙熱傳導性。如此之系統可在基板的溫度控制需要處於升高溫度或降低溫度時加以利用。例如，背面氣體供應系統可包含二區域氣體分佈系統，其中晶圓125的中心與邊緣之間的氦氣體-間隙壓力可獨立變化。
在圖1中所示的實施例中，基板固持器120可包含電極122，RF功率係經由該電極122耦合至處理區域145。例如，藉由將來自RF產生器130的RF功率經由選用性阻抗匹配網路132傳輸至基板固持器120，基板固持器120可在電性上以RF電壓偏置。RF電性偏壓可用以加熱電子，以形成並維持電漿。在此配置中，系統100可運作為反應性離子蝕刻(RIE)反應器，其中腔室及上部氣體注入電極用作接地表面。
再者，電極122於RF電壓的電性偏壓可使用脈衝偏壓訊號控制器131而脈衝化。例如，自RF產生器130所輸出的RF功率可在關閉狀態及開啟狀態之間脈衝化。或者，RF功率係在複數頻率下施加至基板固持器電極。再者，阻抗匹配網路132可藉由減少反射功率而改善RF功率向電漿處理腔室110中之電漿的傳送。匹配網路拓樸(例如，L型、π型、T型等)及自動控制方法為熟習本領域者所熟知。
氣體分佈系統140可包含用於引入製程氣體之混合物的噴淋頭設計。或者，氣體分佈系統140可包含多區域噴淋頭設計，用以引入製程氣體的混合物、以及調整晶圓125上方之製程氣體混合物的分佈。例如，多區域噴淋頭設計可配置成相對於流向晶圓125上方之實質上中心區域的製程氣體流量或組成，調整流向晶圓125上方之實質上外周區域的製程氣體流或組成。在如此的實施例中，氣體可以適當的組合進行分配，以在腔室110內形成高度均勻的電漿。
真空泵抽系統150可包含能夠高達約每秒8000公升之泵抽速度(以及，更大的泵抽速度)的渦輪分子真空泵浦(TMP, turbo-molecular vacuum pump)、以及用以節流腔室壓力的閘閥。在用於乾式電漿蝕刻的習知電漿處理裝置中，可採用每秒800至3000公升的TMP。TMP有助於低壓處理(通常小於約50 mTorr)。就高壓處理(亦即，大於約80mTorr)而言，可使用機械增壓泵浦及乾式粗抽泵浦。再者，用以監控腔室壓力的裝置(未顯示)可耦合至電漿處理腔室110。
在一實施例中，源控制器155可包含微處理器、記憶體、及數位I/O埠，其能夠產生足以傳輸及啟動至處理系統100之輸入、又足以監控來自電漿處理系統100之輸出的控制電壓。此外，源控制器155可耦合至RF產生器130、脈衝偏壓訊號控制器131、阻抗匹配網路132、氣體分佈系統140、氣體供應190、真空泵抽系統150、以及基板加熱/冷卻系統(未顯示)、背面氣體供應系統126、及/或靜電夾持系統121，並可與以上元件交換資訊。例如，根據製程配方，儲存於記憶體中的程式可用來啟動對處理系統100之前述元件的輸入，以在晶圓125上執行例如電漿蝕刻製程或後加熱處理製程的電漿輔助製程。
此外，處理系統100可更包含上電極170，RF功率可從RF產生器172透過選用性阻抗匹配網路174而耦合至該上電極170。在一實施例中，施加至上電極之RF功率的頻率可在從約0.1MHz至約200MHz的範圍內。或者，本實施例可與以下者結合使用：電感耦合電漿(ICP, Inductively Coupled Plasma)源、電容耦合電漿(CCP, Capacitive Coupled Plasma)源、配置成在GHz頻率範圍運作的徑向線槽天線(RLSA, Radial Line Slot Antenna)源、配置成在次GHz至GHz範圍運作的電子迴旋共振(ECR, Electron Cyclotron Resonance)源、及其他者。此外，施加至下電極之功率的頻率可在從約0.1MHz至約80MHz的範圍內。再者，源控制器155係耦合至RF產生器172及阻抗匹配網路174，以控制RF功率施加至上電極170。上電極的設計及實施為熟習本領域者所熟知。如所示，上電極170及氣體分佈系統140可設計成在相同的腔室組件之內。或者，上電極170可包含多區域電極設計，用以調整耦合至晶圓125上方之電漿的RF功率分佈。例如，上電極170可分隔成中心電極及邊緣電極。
取決於應用，可將例如感應器或計量裝置的額外裝置耦接至處理腔室110，以及耦合至源控制器155，以收集即時資料，並使用如此之即時資料來同時地控制涉及整合方案之以下製程之二或更多步驟中之二或更多的選擇整合操作變數：沉積製程、RIE製程、拉除製程、輪廓重整製程、加熱處理製程、及/或圖案轉移製程。再者，相同的資料可用來確保達成整合目的，該整合目的包含後加熱處理的完成、圖案化均勻性(均勻性)、結構之下拉(下拉)、結構之削減(削減)、結構之深寬比(深寬比)、線寬粗糙度、基板產量、擁有成本、及類似者。
藉由調變所施加的功率(通常藉由改變脈衝頻率及工作比率(duty ratio)) ，可獲取與連續波(CW, continuous wave)中所產生之電漿性能明顯不同的電漿性能。因此，電極的RF功率調變可提供對於時間平均離子通量及離子能量的控制。
間隔件蝕刻製程的實施例係描述於圖2A~2B中。在一實施例中，工件包含基板202，該基板202具有一或更多間隔件芯部204及間隔件材料之保形塗層206。在一實施例中，保形塗層206可包含設置於間隔件芯部204上方的一或更多蝕刻表面208。在一實施例中，保形塗層206可在蝕刻方向210上受到蝕刻。在一如此之實施例中，晶圓125可包含基板202。
在一實施例中，基板202可由包含矽、砷化鎵、氧化物、氮化物、金屬氧化物、及金屬氮化物的材料形成。間隔件芯部204可包括含以下者的材料：矽、非晶碳、光阻、氧化物、氮化物、及類似者。保形塗層206可包括含以下者的材料：氧化物、氮化物、矽、金屬氧化物、及金屬氮化物。
在圖2B的步驟中，保形塗層206及間隔件芯部204可利用反應性離子蝕刻製程加以蝕刻。在反應性離子蝕刻製程中，包含一或更多反應性離子214的電漿場212可形成於工件上方。在如此之實施例中，反應性離子214可打開蝕刻表面208，並選擇性地蝕刻間隔件芯部204。在反應性離子蝕刻製程之後，可形成圖3A的工件。
在圖3A的實施例中，可形成複數間隔件302。每一間隔件可具有高度308，該高度308由於重度離子蝕刻而自原始間隔件高度顯著下降。由於不足的蝕刻選擇性，額外的間隔件基腳304可能留置於間隔件之間的凹槽中。又，離子蝕刻製程可能導致進入基板202的芯部-間隔件高度差306。在一實施例中，芯部-間隔件高度差306可相關於蝕刻間隔件芯部204所需的時間。
圖3B說明由圖3A中所說明之不均勻間隔件302所形成的一組閘極元件310的實施例。在如此之實施例中，間隔件基腳304及芯部-間隔件高度差306的問題可能被帶入元件處理的進一步階段中。
圖4A係說明由圖2A~2B之製程所產生之工件之橫剖面的示意性橫剖面圖。如圖4A中所示，由圖2A~2B之製程所產生的間隔件302可包含實質上不均勻性。在如此之實施例中，間隔件輪廓可能實質上受到折衷。如圖4B中所示，間隔件302可能有磨面402的問題。此外，間隔件的臨界尺寸(CD) 404可能受圖2B中過度曝露至離子蝕刻步驟的負面影響。
圖5A~5D說明用於SAMP技術之間隔件形成的替代性方法。圖5A係說明間隔件形成用工件之實施例的示意性橫剖面圖。如圖2A中之情形，工件可包含基板202、一或更多間隔件芯部204、及在芯部204上方具有一或更多蝕刻表面208的保形塗層206。
圖5B說明間隔件凍結處理502的實施例。在一實施例中，間隔件凍結處理502可包含自由基電漿蝕刻504及離子電漿蝕刻506。在自由基電漿蝕刻504中，工件係曝露至自由基電漿場508，且保形塗層206係利用自由基510加以沉積。在離子電漿蝕刻506中，工件係曝露至離子電漿場512中的離子514。自由基電漿蝕刻504及離子電漿蝕刻506的結果組合係副產物516的增長，尤其在沿著蝕刻表面208之保形塗層的部分的邊緣及肩部上。在一實施例中，可重複間隔件凍結處理502，以增加副產物516的增長。在一實施例中，舉例而言，副產物可包含矽、碳、氧、氮、及氟的組合，其可在保形塗層206、及自由基、及離子蝕刻電漿氣體中找到。
在一實施例中，自由基電漿蝕刻504所使用的化學成分可包含N2 、 O2 、CO、CO2 、H2 、HBr、Cl2 、CxHy、Ar、He、CxHyFz、及CxFy。在一實施例中，離子電漿蝕刻506所使用的化學成分可包含N2 、O2 、CO、CO2 、H2 、HBr、Cl2 、CxHy、Ar、及He。
一旦完成間隔件凍結處理502，蝕刻表面208可為打開狀態，且間隔件芯部204可藉由利用離子電漿蝕刻場212中之蝕刻離子214對工件的轟擊而移除。在一實施例中，用以打開蝕刻表面208的蝕刻製程可為與圖2B中所述者相同的蝕刻製程。例如，在如此之實施例中，離子電漿蝕刻場212可利用包含以下者的化學成分形成：N2 、O2 、CO、CO2 、H2 、HBr、Cl2 、CxHy、Ar、He、CxHyFz、及CxFy。在如此之實施例中，副產物516的增長部亦可在圖5C的蝕刻製程期間加以移除。然而，如圖5D中所示，副產物516的增長部可實質上保護保形塗層206中的間隔件材料，且結果間隔件302相較於圖3A的結果可被顯著改善。
如圖6A中所示，可改善間隔件均勻性。此外，如圖6B中所示，相較於由圖2A~2B之製程所產生的間隔件302，可減少磨面402，且可改善CD 404。因此，圖5A~5D中所顯示的製程展現優於圖2A~2B中所述製程的實質性改善。例如，如圖5D中所示，圖5D之工件中的間隔件高度308可大於圖3A之工件的間隔件高度308。此外，可減小芯部-間隔件高度差306，且可實質上消除間隔件基腳 304。
圖7係說明SAMP技術用間隔件形成之方法700之實施例之概述的示意性流程圖。在一實施例中，如方塊702所示，方法700可包含提供具有間隔件的基板，其具有保形塗層。如方塊704所示，方法700亦可包含執行間隔件凍結處理製程。此外，如方塊706所示，方法可包含在基板上執行蝕刻及清洗製程。最後，如方塊708所示，方法700可包含控制間隔件處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。
在一實施例中，控制間隔件處理製程以達成間隔件形成目標的步驟可包含控制進入腔室之蝕刻氣體的流速。此外，控制間隔件處理製程的步驟可包含控制腔室110內的壓力、或溫度。額外的控制可包含控制用以產生電漿場212、508、及512的射頻(RF)功率或微波(MW, microwave)功率位準。具有通常技術者將察知可加以控制以符合處理目標的額外參數。
本文中所述製程及方法的實施例可用於商業製程中，以製造用於容納於商業產品中之基於半導體的產品。例如，圖8說明包含印刷電路板(PCB, printed circuit board)的電元件802。電元件802可為諸多商業用途產品的其中一者，例如包含電腦、電腦顯示器、電視、音頻放大器、照相機、智慧電話及個人資料助理，平板計算設備，智慧手錶，特定用途處理設備，感測器裝置、醫療設備等。具有通常技術者將察知，根據本實施例所製造的裝置不限於任何特定的領域。
電元件802可包含一或更多PCB 804，該等PCB 804包含一或更多基於半導體的電元件，例如晶片封裝體806。晶片封裝體806可包含其上設置有一或更多特徵部(如根據圖5A~5D中所述製程所製造的FinFET元件)的晶圓切片。舉例而言，晶片可包含基板202。晶片可被封裝於耐用的包裝體中，以保護設置於其上的特徵部。晶片封裝體806可更包含一或更多接觸銷，其係配置成提供針對晶片上之某些接觸點的外部存取。
相對於利用其它技術所製造的元件，設置於晶片封裝體806中之晶片上的特徵部的尺寸及密度可有利地小，因為相對於先前的方法，使用間隔件凍結處理502容許半導體元件的高解析度圖案化。
額外的優點與修改對熟悉本領域者而言將顯而易見。因此，廣義上本發明不限於特定的細節、代表性設備及方法、以及所示及所述的說明性範例。據此，在不脫離本概括性發明概念之範疇的情況下，可偏離如此之細節。
100‧‧‧系統
110‧‧‧腔室
120‧‧‧基板固持器
121‧‧‧靜電夾持系統
122‧‧‧電極
126‧‧‧背面氣體供應系統
130‧‧‧RF產生器
131‧‧‧訊號控制器
132‧‧‧阻抗匹配網路
140‧‧‧氣體分佈系統
145‧‧‧處理區域
150‧‧‧真空泵抽系統
155‧‧‧源控制器
170‧‧‧上電極
172‧‧‧RF產生器
174‧‧‧阻抗匹配網路
190‧‧‧氣體供應
202‧‧‧基板
204‧‧‧芯部
206‧‧‧保形塗層
208‧‧‧蝕刻表面
210‧‧‧蝕刻方向
212‧‧‧場
214‧‧‧離子
302‧‧‧間隔件
304‧‧‧基腳
306‧‧‧芯部-間隔件高度差
308‧‧‧高度
310‧‧‧閘極元件
402‧‧‧磨面
404‧‧‧CD
502‧‧‧間隔件凍結處理
504‧‧‧自由基電漿蝕刻
506‧‧‧離子電漿蝕刻
508‧‧‧電漿場
510‧‧‧自由基
512‧‧‧電漿場
514‧‧‧離子
516‧‧‧副產物
700‧‧‧方法
702‧‧‧方塊
704‧‧‧方塊
706‧‧‧方塊
708‧‧‧方塊
802‧‧‧電元件
804‧‧‧PCB
806‧‧‧晶片封裝體
併入於本說明書並構成本說明書之一部分的隨附圖式描述本發明的實施例，並結合以上提出之本發明的概括性描述及以下提出之詳細描述，用來說明本發明。
圖1係說明用於形成SAMP技術用間隔件之電漿蝕刻系統的實施例的示意性方塊圖。
圖2A係說明間隔件形成用之工件的實施例的示意性橫剖面圖。
圖2B係說明間隔件形成用之工件的實施例的示意性橫剖面圖。
圖3A係說明圖2A~2B之製程所產生之工件的橫剖面的示意性橫剖面圖。
圖3B係說明與圖2A~2B之製程有關之製造問題的橫剖面圖。
圖4A係說明圖2A~2B之製程所產生之工件的橫剖面的示意性橫剖面圖。
圖4B係說明與圖2A~2B之製程有關之製造問題的橫剖面圖。
圖5A係說明間隔件形成用之工件的實施例的示意性橫剖面圖。
圖5B係說明間隔件形成用之工件的實施例的示意性橫剖面圖。
圖5C係說明間隔件形成用之工件的實施例的示意性橫剖面圖。
圖5D係說明間隔件形成用之工件的實施例的示意性橫剖面圖。
圖6A係說明圖5A~5D之製程所產生之工件的橫剖面的示意性橫剖面圖。
圖6B係說明與圖5A~5D之製程有關之製造問題的橫剖面圖。
圖7係說明用於形成SAMP技術用間隔件之方法的實施例的示意性流程圖。
圖8係說明包含根據本SAMP技術之實施例所製造之元件的系統的實施例示意圖。

Claims (21)

  1. 一種在基板上形成間隔件圖案的方法，該方法包含： 提供具有一間隔件的一基板，該間隔件具有一保形塗層； 執行一間隔件凍結處理製程； 在該基板上執行一蝕刻及清洗製程；以及 控制該間隔件凍結處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。
  2. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中執行該間隔件凍結處理製程包含執行一自由基電漿蝕刻。
  3. 如申請專利範圍第2項之在基板上形成間隔件圖案的方法，其中執行該自由基電漿蝕刻係利用一電漿蝕刻氣體化學成分執行，該電漿蝕刻氣體化學成分包含選自由以下者組成之群組的一電漿蝕刻氣體：N2 、O2 、CO、CO2 、H2 、HBr、Cl2 、Cx Hy 、Ar、He、Cx Hy Fz 、及Cx Fy 。
  4. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中執行該間隔件凍結處理製程包含執行一離子電漿蝕刻。
  5. 如申請專利範圍第4項之在基板上形成間隔件圖案的方法，其中執行該離子電漿蝕刻係利用一電漿蝕刻氣體化學成分執行，該電漿蝕刻氣體化學成分包含選自由以下者組成之群組的一電漿蝕刻氣體：N2 、O2 、CO、CO2 、H2 、HBr、Cl2 、Cx Hy 、Ar、及He。
  6. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，更包含循環地重複該間隔件凍結處理製程。
  7. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中該間隔件凍結處理製程包含在該間隔件的一表面上形成副產物的一增長部。
  8. 如申請專利範圍第7項之在基板上形成間隔件圖案的方法，更包含在一間隔件肩部表面上形成副產物的一增長部。
  9. 如申請專利範圍第7項之在基板上形成間隔件圖案的方法，其中副產物的該增長部提供針對該蝕刻及清洗製程之鈍化作用的增加。
  10. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中執行該蝕刻及清洗製程包含在該保形塗層上執行一突破蝕刻。
  11. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中執行該蝕刻及清洗製程包含蝕刻該間隔件，以曝露一芯部材料。
  12. 如申請專利範圍第11項之在基板上形成間隔件圖案的方法，其中執行該蝕刻及清洗製程包含移除該芯部材料。
  13. 如申請專利範圍第12項之在基板上形成間隔件圖案的方法，其中移除該芯部材料係利用一電漿蝕刻氣體化學成分執行，該電漿蝕刻氣體化學成分包含選自由以下者組成之群組的一電漿蝕刻氣體：N2 、O2 、CO、CO2 、H2 、HBr、Cl2 、Cx Hy 、Ar、He、Cx Hy Fz 、及Cx Fy 。
  14. 如申請專利範圍第11項之在基板上形成間隔件圖案的方法，其中該芯部材料包含選自由以下者組成之材料群組的一材料：矽、非晶碳、及光阻聚合物。
  15. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中該保形塗層包含一氧化物層或一氮化物層。
  16. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中形成該間隔件圖案的步驟包含一自對準多重圖案化(SAMP, Self-Aligned Multi-Patterning)技術，以形成一鰭式場效應電晶體(FinFET, fin-type field effect transistor)結構。
  17. 如申請專利範圍第16項之在基板上形成間隔件圖案的方法，其中該FinFET包含一次22nm電晶體構造。
  18. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中該間隔件凍結處理製程降低間隔件高度損失，並且減少不對稱形成的情形。
  19. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中該間隔件凍結處理製程減小一間隔件基腳。
  20. 如申請專利範圍第1項之在基板上形成間隔件圖案的方法，其中該間隔件凍結處理製程降低芯部-間隔件階梯高度差。
  21. 一種用以在基板上形成間隔件圖案的系統，該系統包含： 一離子蝕刻腔室，其係配置成： 接收具有一間隔件的一基板，該間隔件具有一保形塗層； 執行一間隔件凍結處理製程；以及 在該基板上執行一蝕刻及清洗製程；以及 一控制器，其係耦合至該離子蝕刻腔室，該控制器係配置成控制該間隔件凍結處理製程以及蝕刻及清洗製程，以達成間隔件形成目標。
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