TW201823903A - 降低低電流穩壓器輸出端的負脈衝訊號的電路及其方法 - Google Patents

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Abstract

本發明揭露一種包含穩壓器及降負脈衝訊號電路的電子電路。降負脈衝訊號電路設置為接收可能導致該穩壓器的輸出端中的負脈衝訊號的事件的指示；及回應指示，耦合至穩壓器的輸出端並產生降低負脈衝訊號的脈衝。

Description

降低低電流穩壓器輸出端的負脈衝訊號的電路及其方法
本發明涉及一種通用的電源供應電路，特別是關於減少穩壓器的輸出的負脈衝訊號(undershoot)瞬變(transients)的方法與系統。
目前已知有許多種不同的電源供應配置。部分電源供應基於低壓差(Low Drop-Out，LDO)穩壓器設計。例如，美國專利號5,672,959，揭露了一種具有第一及第二反饋迴路的低壓差穩壓器電路。第一本地反饋迴路是高速、高頻寬迴路，其主動將輸入源的雜訊抑制至穩壓器。第二反饋迴路相對於第一反饋迴路係為低速、低頻寬的迴路，其調節輸出電壓。
美國專利申請案公開號 2005/0189931，其公開內容通過引用併入本文， 揭露了一種電源供應單元，其包含串聯穩壓器及由PWM(脈寬調變)訊號控制並與串聯穩壓器並聯的切換式直流對直流轉換器(switching DC-DC converter)，其可切換，且由取決於負載電流的大小的模式指令訊號使其作用。
美國專利申請案公開號 2007/0152742，其公開內容通過引用併入本文， 揭露了一種低壓差穩壓器，其包含用於連接電源電壓的電源輸入端、用於提供穩壓輸出電壓的輸出端、參考電壓源和輸出電壓監視器。誤差放大器之一輸出端係回應於調節輸出電壓與輸出端的目標輸出電壓值之間的偏差而提供一誤差訊號。功率輸出場效電晶體(FET)具有連接在電源輸入端和穩壓器的輸出端之間的汲極-源極通道。誤差放大器通過驅動FET控制功率輸出FET的閘極端，使調節輸出電壓的偏差最小化。
美國專利申請案公開號 2008/0224680，其公開內容通過引用併入本文，揭露了一種穩壓器。為了提高穩壓器的安全性，由一控制電路控制PMOS(P型金氧半電晶體)導通並運作，使其在因連結到輸出端的負載的快速波動而導致輸出電壓瞬時下降且不滿足預定條件的情況下，提高輸出電壓，且在輸出電壓下降並滿足預定條件時不執行增加輸出電壓的操作，藉此保護電路保護穩壓器。
美國專利申請案公開號 2010/0277148，其公開內容通過引用併入本文， 揭露了一種穩壓器， 具有一個或複數個放電電路，其補償低晶片內嵌式輸出電容(low on-chip output capacitance)及低迴圈反應時間(slow loop response time)。在一個實施例中，穩壓器包含輸出電晶體，其耦合至輸出電壓線；輸出電壓檢測裝置，其耦合至輸出電壓線以產生輸出反饋電壓；以及誤差放大器，其耦接至輸出反饋電壓、輸出電晶體、及對輸出電晶體提供反饋控制的參考電壓。第一放電電路耦合至輸出電壓線及參考電位，第一放電電路由陡升過壓狀態觸發。在另一個實施例中， 使用快速和慢速放電電路的組合來改善負載階躍響應(load step response)。
美國專利申請案公開號 2014/0239929，其公開內容通過引用併入本文， 揭露了一種低壓差穩壓器，其包含耦合在第一電源端和輸出端之間的受控部分的一輸出電晶體，以及一差分放大器。差分放大器包含耦合到輸出端的反饋輸入端，用於接收參考電壓的參考輸入端，連接到輸出電晶體的控制端，以及至少一對輸入電晶體。每一對的輸入電晶體係共同連結到相應對的尾電流源(tail current source)。每一對的每一個相對應的第一電晶體的控制端連結至參考輸入端。每一對的相對應的第二電晶體的控制端連結至反饋輸入端。第一電容元件耦合在輸出端合一對的輸入電晶體與他們各自的尾電流源的共用連結之間。第二電容元件係耦合在第二電源端與一對的輸入電晶體與他們各自的尾電流源的共用連結之間。
美國專利號7,498,780，其公開內容通過引用併入本文， 揭露了一種可最小化負脈衝訊號的線性穩壓電路。電路包含穩壓器、轉換電路、電容元件、第一電流鏡模組及第二電流鏡模組。穩壓器具有產生調節輸出電壓的第一輸出端和產生通過電壓的第二輸出端。轉換電路將通過電壓轉換成分別通過第一轉換節點和第二轉換節點的第一電流和第二電流，其中第一電流對電容元件充電/放電。第一電流鏡模組具有耦合到第一轉換節點的第一電流鏡路徑，和耦合到第二轉換節點的第二電流鏡路徑。第二電流鏡模組具有耦合到第二轉換節點的第一電流鏡路徑和耦合到第一輸出端的第二電流鏡路徑。
本文描述的本發明的實施例提供了一種包含穩壓器及降負脈衝訊號電路的電子電路。降負脈衝訊號電路設置為接收潛在地導致穩壓器的輸出中的負脈衝訊號事件的指示，並回應於該指示，而產生一脈衝並將其耦合至穩壓器的輸出端以降低負脈衝訊號。
在一部分的實施例中，降負脈衝訊號電路包含由指示觸發的脈衝產生器，及連結到穩壓器的輸出端、並由脈衝產生器控制的電流源。在一個實施例中，電流源包含串聯至電晶體的電阻，電晶體的閘極由脈衝產生器控制。在一個揭露的實施例中，降負脈衝訊號電路設置為在不需要穩壓器的輸出端的反饋下降低負脈衝訊號。在一個示例的實施例中，事件包含從高電壓態轉變至低電壓態的轉變。在一個實施例中，脈衝具有固定的持續時間。
根據本發明的實施例，另外提供了包含穩壓器、控制電路和降負脈衝訊號電路的積體電路(IC)。控制電路設置為產生可能導致穩壓器的輸出端中的負脈衝訊號的事件的指示。降負脈衝訊號電路，設置為回應於指示，耦合至穩壓器的輸出端並產生降低負脈衝訊號的脈衝。
根據本發明的實施例，進一步提供一種用於穩壓的方法，包含接收可能導致穩壓器的輸出端中的負脈衝訊號的事件的指示。回應於該指示，產生降低負脈衝訊號的脈衝並耦合至穩壓器的輸出端。
從以下對本發明的實施例的詳細描述中配合附圖將更全面地理解本發明，其中：
本文描述的本發明的實施例提供了用於減少穩壓器的輸出端的負脈衝訊號的方法和裝置。例如，在穩壓器從特定輸出電壓狀態轉換到較低輸出電壓狀態之後，尤其是當穩壓器具有相對較窄的迴路頻寬時，可能會發生負脈衝訊號瞬變。發生負脈衝訊號的原因可能是程序、電壓、及/或溫度(PVT)。
在一部分的實施例中，降負脈衝訊號電路耦合至穩壓器的輸出端. 降負脈衝訊號電路接收可能導致穩壓器的輸出端中的負脈衝訊號的事件的指示。回應於指示，降負脈衝訊號電路在穩壓器的輸出端產生補償負脈衝訊號的短電流脈衝。
在一個實施例中，降負脈衝訊號電路包含驅動壓控電流源(voltage-controlled current source)的脈衝產生器。回應於指示，脈衝產生器產生比預期的負脈衝訊號持續時間短的脈衝，例如1μS的電壓脈衝，其使電流源在穩壓器的輸出端施加相應的電流脈衝。
在典型的實施方式中，電流脈衝使穩壓器的輸出態中的電流增加而不是下降到零。結果，當電流脈衝結束時，輸出態電流保持為正，從而在穩壓器輸出態實現高有效跨導(high effective transconductance)(gm)和頻寬。因此穩壓器可以快速回應負脈衝訊號，並實質上的減少或避免。
在一個實施例中，穩壓器是積體電路(IC)中的低壓差(Low Drop-Out ，LDO)穩壓器。低壓差穩壓器包含用於IC的作用狀態的高電流(High-Current，HC)穩壓器(VR)及用於IC閒置狀態的低電流(Low-current，LC)VR。當IC轉換至閒置狀態時，IC中的控制電路停用HC VR，並啟用開始在高電壓態下操作、並且不久之後切換至低電壓態的LC VR。此切換通常會導致穩壓器的輸出端的負脈衝訊號。在一個實施例中，降負脈衝訊號電路從控制電路接收到轉變為閒置狀態的指示，以及將電壓電平(voltage level)降低的附加指示，且即時產生補償脈衝以配合負脈衝訊號。
在此揭露的降負脈衝訊號技術十分有效並容易實施。由於由降負脈衝訊號電路產生的脈衝短，例如1μS，並且極少產生，所以其對功耗和效率的影響可以忽略不計。此外，由於揭露的電路使用負脈衝訊號的指示，而不是依賴於來自穩壓器的輸出端的反饋，所以回應時間幾近於零。
系統及電路說明
第1圖是示例性地示出了根據本發明的實施例的積體電路20(IC)中的穩壓器電路的方塊圖。在此實施例中，非必要的，積體電路20是電腦中的嵌入式控制器(Embedded Controller，EC)晶片。積體電路20支援各種操作狀態，包含如作用狀態及閒置狀態。積體電路20包括一控制電路22，除了其他功能之外，選擇適當的操作狀態並相應地配置IC電源電路。在一個實施例中，控制電路22產生指示轉換到(也可能也不在)空閒狀態和對應的電壓電平變化的控制訊號24。
在此實施例中，電源電路包括用於在IC處於功能狀態時提供一定電壓的高電流(HC) 穩壓器 (VR)26，以及低電流(LC) 穩壓器(VR) 28，用於在IC處於空閒狀態時提供不同的電壓。穩壓器26、28通常包含低壓差(LDO) 穩壓器。
基於從控制電路22接收的控制訊號24，使穩壓器26、28啟用及停止。當IC處於作用狀態時，高電流穩壓器26被啟用，當IC處於空閒狀態時停用。低電流穩壓器28以相反的方式操作，即當IC處於空閒狀態時被啟用，並且當IC處於作用狀態時停用。
在此實施例中，當穩壓器28被啟用(在IC進入空閒狀態時)，其首先進入高電壓狀態，在高電壓狀態下，其提供1.25V的較高電壓。不久，穩壓器28切換到低電壓狀態，在低電壓狀態下，其提供1.15V的較低電壓。輸出電壓在圖中用VOUT 表示。
實際上，LC VR 28從1.25V到1.15V的狀態轉換會導致VOUT 降低，並且可能導致輸出電晶體(後述的電晶體48)關閉(零電流)，這又導致VOUT 下降至(由於穩壓器負載)遠低於1.15V。負脈衝訊號持續到穩壓器28有足夠的時間來回應輸出電壓差，並將輸出電壓調節回所需的1.15V。這種負脈衝訊號可能會導致邏輯錯誤，因此是非常不希望發生的。
在一部分的實施例中，積體電路20包括降負脈衝訊號電路，其在穩壓器28被啟用時，補償可能在輸出電壓中發生的負脈衝訊號。在第1圖的示例中，降負脈衝訊號電路包含脈衝產生器32和壓控電流源36。
脈衝產生器32由控制訊號24觸發，並且回應於在空閒狀態下IC正在轉換到較低電壓狀態的指示而產生短電壓脈衝。 脈衝持續時間(在本實施例中為1μS)通常設置為補償負脈衝訊號瞬變的預期持續時間。
通常，脈衝持續時間和時間點相對於控制訊號24是固定的，並且不以任何方式對作為穩壓器28的實際輸出的功能進行調整或控制。這種開迴路(open loop)操作使得降負脈衝訊號電路能夠實現快速的回應時間。結果，補償電流脈衝可能與負脈衝訊號重合，而不會在閉迴路(closed-loop)操作中不可避免地發生延遲。
第2圖是示例性地示出了根據本發明的實施例的包含降負脈衝訊號電路的穩壓器28的電路圖。在此實施例中，穩壓器28包含以負反饋迴路配置連結並接收參考電壓VREF 的放大器44。穩壓器相對於VREF 的輸出電壓由包含電阻52和56的分壓器設置。
穩壓器28的輸出態還包括電晶體48，在本實施例中為金屬氧化物矽場效電晶體(MOSFET)。輸出電容68也被認為是穩壓器28的一部分。負載72表示由VOUT 供電的IC電路的負載。
在一部分的實施例中，穩壓器28在從高電壓狀態切換到低電壓狀態之後，電晶體48的閘極電壓可能會顯著下降並將電晶體48切換到中斷。當中斷時，電晶體48中的汲極 - 源極電流可能下降到零，這會破壞VR反饋環路並導致VOUT 上的負脈衝訊號。
如第2圖的實施例中，降負脈衝訊號電路包含驅動電壓控制電流源的脈衝產生器32。電流源包含電晶體60及電阻64。由脈衝產生器32產生的脈衝被施加到電晶體60的閘極，從而在穩壓器輸出(VOUT )處產生電流脈衝。在此實施例中，電晶體60包含N型通道金屬氧化物半導體(NMOS)電晶體。然而，或是電晶體60可包含任何其它合適類型的電晶體，例如雙極電晶體或接面場效電晶體(Junction FET，JFET)。
在此實施例中， 脈衝持續時間約為1μS，其幅度約為100μA。通過實施例描述的這些值，以符合一個實施例應用中的負脈衝訊號瞬變的特性。不同的設計可能需要不同的電流脈衝幅度和持續時間，例如取決於負載。
在負脈衝訊號瞬態的期望持續時間期間，附加電流脈衝使得電晶體48中的汲 - 源電流總是為正的並且不下降到零。結果，電晶體48的跨導(gm)和頻寬增加。因此，穩壓器28的反饋環路始終保持電封閉，並且能夠快速回應輸出減弱，從而最小化VOUT 中的負脈衝訊號並將其保持在指定範圍內。
電路結構如第1圖及第2圖，是為了概念清楚而選擇的示例配置。在替代實施例中，可以使用任何其它合適的配置。例如，降負脈衝訊號電路可以具有任何其它合適的配置。 附加地或替代地，使用所揭露的技術降低負脈衝訊號的穩壓器28可以包含任何其它合適類型的穩壓器。
此外，所公開的技術絕不限於在空閒狀態期間提供低電流的穩壓器。穩壓器可以是任何其他合適的電子電路或主機系統的一部分，並且用於為任何其它合適的目的提供任何期望的電壓。
在一部分的實施例中，使用常規的互補金屬氧化物半導體(CMOS)製程製造積體電路20。在這樣的實施例中，穩壓器28和降負脈衝訊號電路被製造為使用相同製程的IC製造的一部分。在其他實施例中，穩壓器28及/或降負脈衝訊號電路可以以任何其它合適的方式製造，例如使用諸如場域可程式邏輯閘陣列(FPGA)的分立組件及/或可編程邏輯器件。
效果模擬
第3圖是示出根據本發明的實施例的第2圖的穩壓器和降負脈衝訊號電路的模擬性能的曲線圖。。在圖中，實線曲線示出了所揭露技術的性能。虛線曲線說明了未使用此揭露技術的性能，用於比較。 第3圖示出了有及沒有使用揭露技術的情況下在時間序列上的電路表現。
在圖的頂部，曲線80示出了當使用所揭露的技術施加補償脈衝時的輸出電壓VOUT 。為了比較，曲線84示出了未使用所揭露的技術時的VOUT 。在此實施例中，穩壓器從1.25V切換到1.15V，發生在大約t =80μS。從圖中可以看出，未使用揭露的技術(曲線84)的情況下，輸出電壓表現出負脈衝訊號瞬變。當使用所揭露的技術(曲線80)時，負脈衝訊號被消除，並且從1.25V到1.15V的轉變被緩和且平滑。
在第3圖的第二個圖中，曲線88和92分別示出了使用及不使用所揭露技術的電晶體48的閘極電壓(Vg )。不使用揭露的技術時，在從1.25V切換到1.15V之後，閘極電壓顯著下降，導致電晶體48進入中斷區域。
在第三個圖中，曲線96和100分別示出了使用及不使用所揭露技術的電晶體48的汲極-源極電流(Ids )。從圖中可以看出，不使用揭露的技術時，當電晶體48處於中斷區域時，電晶體電流基本上下降到零。補償脈衝可以防止這種下降。
如在第3圖的最下方的圖，曲線104和108分別示出了使用及不使用揭露技術補償的通過電晶體60的電流。雖然這裡描述的實施例主要涉及嵌入式控制器(EC)中的實施，但是本文描述的方法和系統也可以用於其他應用中，例如在筆記行電腦和平板電腦以及行動電話中。
因此，應當理解，上述實施例僅作為示例，並且本發明不限於上文所具體示出和描述的內容。相對的，本發明的範圍包括上文描述的各種特徵的組合和子組合以及本領域技術人員在閱讀前述描述後結合現有技術將會想到的變化和修改。在本專利申請中通過引用併入的文件被認為是應用程序的組成部分，除了在與本說明書中明確或隱含地定義的定義相衝突的方式在這些併入的文獻中定義任何術語的情況下 應當考慮本說明書中的定義。
20‧‧‧積體電路
22‧‧‧控制電路
24‧‧‧控制訊號
26、28‧‧‧穩壓器
32‧‧‧脈衝產生器
36‧‧‧壓控電流源
44‧‧‧放大器
48、60‧‧‧電晶體
52、56、64‧‧‧電阻
68‧‧‧輸出電容
72‧‧‧負載
80、84、88、92、96、100、104、108‧‧‧曲線
MOSFET‧‧‧金屬氧化物矽場效電晶體
VOUT‧‧‧輸出電壓
VREF‧‧‧參考電壓
第1圖是示例性地示出了根據本發明的實施例的積體電路(IC)中的穩壓器電路的方塊圖；
第2圖是示例性地示出了根據本發明的實施例的包含降負脈衝訊號電路的穩壓器的電路圖；及
第3圖是示出根據本發明的實施例的包含降負脈衝訊號電路的穩壓器的模擬性能的曲線圖。

Claims (13)

  1. 一種降低穩壓器中輸出端的負脈衝訊號的電子電路，其包含； 一穩壓器；及 一降負脈衝訊號電路，其設置用以接收潛在地導致該穩壓器的一輸出端中的一負脈衝訊號的一事件的一指示，以及回應該指示，產生一脈衝並將其耦合至該穩壓器的該輸出端，以降低該負脈衝訊號。
  2. 如申請專利範圍第1項所述之電子電路，其中該降負脈衝訊號電路包含由該指示觸發的一脈衝產生器，及連結到該穩壓器的該輸出端並由該脈衝產生器控制的一電流源。
  3. 如申請專利範圍第2項所述之電子電路，其中該電流源包含串聯至一電晶體的一電阻，該電晶體的一閘極由該脈衝產生器控制。
  4. 如申請專利範圍第1項所述之電子電路，其中該降負脈衝訊號電路係用以在不需要該穩壓器的該輸出端的反饋的情況下降低該負脈衝訊號。
  5. 如申請專利範圍第1項所述之電子電路，其中該事件包含從一高電壓態轉變至一低電壓態的一轉變。
  6. 如申請專利範圍第1項所述之電子電路，其中該脈衝具有固定的一持續時間。
  7. 一種降低穩壓器中的輸出負脈衝訊號的積體電路，其包含； 一穩壓器； 一控制電路，其被設置為產生潛在地造成該穩壓器的一輸出端中的一負脈衝訊號的一事件的一指示；及 一降負脈衝訊號電路，其設置為回應於該指示以產生一脈衝並將其耦合至該穩壓器的該輸出端，以降低該負脈衝訊號。
  8. 如申請專利範圍第7項所述之積體電路，其中該降負脈衝訊號電路包含由該指示觸發的一脈衝產生器，及連結到該穩壓器的該輸出端並由該脈衝產生器控制的一電流源。
  9. 如申請專利範圍第8項所述之積體電路，其中該電流源包含串聯至一電晶體的一電阻，該電晶體的一閘極由該脈衝產生器控制。
  10. 如申請專利範圍第7項所述之積體電路，其中該降負脈衝訊號電路設置為在不需要該穩壓器的該輸出端的反饋的情況下降低該負脈衝訊號。
  11. 如申請專利範圍第7項所述之積體電路，其中由該控制電路指示的該事件包含從一高電壓態轉變至一低電壓態的一轉變。
  12. 如申請專利範圍第7項所述之積體電路，其中該脈衝具有固定的一持續時間。
  13. 一種穩壓方法，其包含： 接收潛在地導致一穩壓器的一輸出端中的一負脈衝訊號的一事件的一指示；及 回應該指示，產生一脈衝並將其耦合至該穩壓器的該輸出端，以減少該負脈衝訊號。
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