TW201814905A - 使用碳基層之奈米線電晶體 - Google Patents

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Abstract

揭示形成使用碳基層的奈米線電晶體的技術。碳添加至形成電晶體通道區中的一或更多奈米線之多層堆疊的犠牲層及/或非犠牲層。這些碳基層降低或防止多層堆疊的犠牲與非犠牲部份的擴散及相互混合。減少擴散/相互混合可以允許原始形成的層有效地維持原始厚度，因此，能夠因為更準確的處理設計而對給定的通道區高度形成相對更多的奈米線。技術可用以利於IV族半導體材料奈米線裝置(例如，包含Si、Ge、及/或SiGe的裝置)，也可以有助於用以形成奈米線的選擇性蝕刻處理。犠牲及/或非犠牲層的碳濃度可以調整以利於蝕刻處理而釋放通道區中的奈米線。

Description

使用碳基層之奈米線電晶體
本發明係關於使用碳基層之奈米線電晶體。
半導體裝置是利用半導體材料的電子特性之電子組件，一些半導體材料的實例如下：例如矽(Si)、鍺(Ge)、及砷化鎵(GaAs)。場效電晶體(FET)是半導體裝置，包含三個端：閘極、源極、和汲極。FET使用閘極施加的電場以控制通道的導電性，電荷載子(例如電子或電洞)會從源極經過通道而流至汲極。在電荷載子為電子的情形中，FET被稱為n通道裝置，以及，在電荷載子為電洞的情形中，FET被稱為p通道裝置。某些FET具有第四端，稱為本體或基底，其可用以偏壓電晶體。金屬氧化物半導體FET(MOSFET)配置有在閘極與電晶體本體之間的絕緣體，且MOSFET通常用於放大或切換電子訊號。舉例而言，在某些情形中，MOSFET包含在閘極任一側之側壁或是所謂的閘極間隔器，有助於決定通道長度及置換 閘極製程。互補MOS(CMOS)結構典型上使用p通道MSOFET(p-MOS)及n-通道MSOFET(n-MOS)的組合以實施邏輯閘及其它數位電路。
FinFET是圍繞薄條半導體材料(一般稱為鰭)建立的MOSFET電晶體。FinFET裝置的導電通道位於相鄰於閘極介電質的鰭之外部。具體而言，電流延著鰭的二側壁(垂直於基底表面之側)或在其內流動以及延著鰭的頂部(平行於基底表面之側)流動。由於這些配置的導電通道基本上延著鰭的三個不同的外平坦區設置，此FinFET設計有時稱為三閘極電晶體。其它型式的FinFET配置也可供利用，例如所謂的雙閘極FinFET，其中，導電通道主要僅延著鰭的二側壁(且未延著鰭的頂部)設置。奈米線電晶體(有時稱為閘極全環繞(GAA)或奈米帶電晶體)配置成類似於鰭式電晶體，但是，以一或更多奈米線用於通道區且閘極材料通常圍繞各奈米線而取代閘極在三部份(因而有三個有效閘極)之鰭化通道區。
10‧‧‧結構
20‧‧‧結構
110‧‧‧基底
112‧‧‧淺溝槽隔離層
120‧‧‧堆疊
121‧‧‧鰭堆疊
122‧‧‧犠牲層
124‧‧‧非犠牲層
132‧‧‧虛擬閘極介電層
134‧‧‧虛擬閘極
136‧‧‧間隔器
142‧‧‧S/D材料
144‧‧‧S/D材料
150‧‧‧層間介電層
160‧‧‧曝露的通道區
162‧‧‧通道區
172‧‧‧閘極介電層
174‧‧‧閘極
180‧‧‧源極/汲極接點
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1A-L顯示根據本揭示的某些實施例之起因於配置成使用碳基層以形成奈米線電晶體的方法之舉例說明的積體電路(IC)結構。
圖1H’及1H”顯示根據某些實施例的舉例說明的圖1H的奈米線有關的替代奈米線的剖面幾何。
圖2顯示根據本揭示的某些實施例之與包含多層鰭堆 疊的結構在相同晶粒上的圖1L的IC結構。
圖3顯示根據本揭示的某些實施例之由使用此處揭示的技術所形成的積體電路結構及/或電晶體裝置實施的計算系統。
配合此處描述的圖形，閱讀下述詳細說明，將更佳地瞭解本揭示實施例的這些及其它特點。在圖式中，顯示於不同圖中的各相同或幾乎相同的組件可由類似代號表示。為了簡明起見，並非每一組件會在每一圖中被標示。此外，如同將瞭解般，圖形不一定依比例繪製或是要將說明的實施例限定於所示的特定配置。舉例而言，雖然某些圖大致地顯示直線、直角、及平滑表面，但是，揭示的技術之真實實施可以具有較不完美的直線及直角，以及某些特點可以具有表面拓蹼或者非平順的、給定的製程之真實世界限制。舉例而言，如同此處多樣地提供的鰭或多層堆疊可以在它們的剖面輪廓中尾端漸細，以至於它們在接近基底的底部較寬及在頂部較窄。簡言之，圖形僅用於顯示舉例說明的結構及方法。
【發明內容】及【實施方式】
例如舉例說明的矽(Si)、鍺(Ge)、及矽鍺(SiGe)等IV族半導體材料可以用以形成奈米線電晶體。藉由使用交錯的材料層之堆疊以形成奈米線電晶體，其中，在堆疊中的多組材料層中之一是犠牲的或不作用的。交錯材料層的堆疊可以形成為鰭狀堆疊，其中，鰭堆疊中 的犠牲材料層會被移除以在電晶體的通道區中形成非犠牲的材料層的奈米線。但是，發生在形成交錯材料層的堆疊與形成奈米線之間的處理(例如任何包含的退火)會造成堆疊中犠牲與非犠牲材料層之間的擴散及相互混合。此擴散(或相互混合)由於會造成堆疊的犠牲部份擴展，因而增加最終裝置中奈米線之間的間隔，所以是不希望發生的。此外，用以移除堆疊的犠牲部份之選擇性蝕刻處理會非預期地從非犠牲層移除材料，因而增加最終裝置中的奈米線之間的間隔。如此，由於不希望的擴散及/或使用的選擇性蝕刻處理會因為有通道區最大高度的限制存在而浪費通道區中可利用的空間，所以，用於奈米配置的實際上可實現的最小間隔會增加(例如5nm或更多)。減少不希望的擴散及/或增進所使用的選擇性蝕刻處理的選擇性將會導致減少浪費通道區中的空間，因而能夠在給定的通道區中有相對更多的奈米線，藉以增進電晶體裝置性能。
如此，根據本揭示的一或更多實施例，提供使用碳基層以形成奈米線電晶體的技術。請回想，使用交錯材料層的堆疊，形成奈米線電晶體，在堆疊中，一組層意欲成為犠牲的，而另一組層則意欲成為非犠牲的，以至於經由選擇性蝕刻可以移除犠牲層而留下非犠牲層以作為電晶體通道區中的奈米線。舉例而言，使用堆疊隨後會被蝕刻成多層鰭的毯沈積製程、或者替代地使用給定基底的本地鰭會由具有交錯的非犠牲及犠牲層之多層鰭凹陷並取代之縱橫比阱(ART)，形成堆疊。在任何這些實施例中，碳可以 添加至多層堆疊的犠牲層或非犠牲層中任一或二者，以減少或防止多層堆疊的犠牲與非犠牲部份的擴散及相互混合。依此方式，包含在堆疊中的碳作為擴散障壁。在某些此類實施例中，擴散/相互混合的減少或防止可以允許原始形成的層有效地維持它們原始的厚度，因此，由於更準確的處理設計而對給定的通道區高度能夠形成相對更多的奈米線。換言之，舉例而言，在堆疊中的一組層中未包含碳，在原始的堆疊形式時必須考慮擴散/相互混合，以補償擴散/相互混合造成的不希望增加的奈米線間隔。此外，如同根據本揭示將瞭解般，在碳添加至多層堆疊中的非犠牲層之實施例中，碳存在於非犠牲層中會使得那些層更能抵抗用以移除堆疊中的犠牲層之選擇性蝕刻處理。又如同將瞭解般，在碳添加至多層堆疊中的犠牲層之實施例中，碳存在於犠牲層中可以提供增加的選項以用於經由選擇性蝕刻處理來移除該犠牲材料。
一般而言，此處使用的「IV族半導體材料」(或是「IV族材料」或是概括而言「IV」)包含至少一IV族元素(例如，矽、鍺、碳、錫、鉛)，例如Si、Ge、SiGe、等等。舉例而言，在某些實施例中，技術可以用以利於使用例如Si、Ge、及SiGe等IV族半導體材料的交錯堆疊形成的奈米線電晶體。因此，在某些此類實施例中，藉由將交錯的層堆疊中的一組與碳成分合金，以將碳添加至該組。在單晶Si、Ge、或SiGe等舉例說明的一些IV族材料與稀釋的碳(C)濃度相合金的情形中，那些材料於此分別稱為 Si：C、Ge：C、及SiGe：C。一般而言，與碳化物化合物相反，於此使用「Z：C」來表示與碳(C)相合金的元件或化合物「Z」。在某些實施例中，犠牲/非犠牲材料層組的實例包含但不限於如下列出的某些實例：Si：C/Si、Si/Si：C、Si：C/SiGe、SiGe/Si：C、SiGe：C/Si、Si/SiGe：C、SiGe：C/SiGe、SiGe/SiGe：C、SiGe：C/Ge、Ge/SiGe：C、SiGe/Ge：C、Ge：C/SiGe、Ge：C/Ge、及Ge/Ge：C。在某些實施例中，Z：C材料中稀釋的碳濃度可以小於Z：C材料總原子百分比的5、4、3、2、或1個百分比(例如小於2個百分比)。但是，在某些實施例中，可以使用更高的碳合金濃度(例如，高達20% C)，例如在多層堆疊中使用相當薄的層(例如具有小於2nm厚度的層)之實施例中。如同根據本揭示將瞭解般，在某些實施例中，技術能夠形成小於5nm相間隔的奈米線(例如僅有2nm相間隔)，這是未添加碳至用以形成奈米線的多層堆疊層無法實現的。在某些情形中，奈米線也(或者替代地)被視為奈米帶，且在任何此情形中，由於閘極至少實質地纏繞各奈米線/奈米帶(例如纏繞至少70、80、90、或95百分比的各奈米線/奈米帶)，所以，使用奈米線/奈米帶通道區的電晶體會被視為具有閘極全環繞(GAA)配置。此處所述的技術可應用至包含任何數目的奈米線/奈米帶之GAA電晶體。
使用工具，可以偵測此處提供的技術及結構之使用，工具可為下述列出的一些適當的分析工具實例，例如：包含掃描式/穿透式電子顯微鏡(SEM/TEM)、掃描穿透式 電子顯微鏡(STEM)、奈米束電子繞射(NBD或NBED)、及反射電子顯微鏡(REM)等電子顯微鏡；成分比對；x光晶體或繞射(XRD)；能量分散式x光光譜(EDS)；二次離子質譜(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或斷層攝影；局部電極原子探針(LEAP)技術；3D斷層攝影；或是高解析度物理或化學分析。特別地，在某些實施例中，這些工具可以標示包含電晶體的積體電路(IC)，所述電晶體具有包含奈米線之奈米線(或是奈米帶或閘極全環繞(GAA))配置，而奈米線包含具有碳(C)合金的IV族半導體材料(例如Si、Ge、或SiGe)，以至於碳僅構成一部份的奈米材料(例如以原子百分比計，小於5、4、3、2、或1個百分比的奈米線材料)。在某些實施例中，由於碳基層可以是犠牲的且因而它們在電晶體製程期間可以被移除，所以，碳可以不存在於最終電晶體裝置的通道區中包含的任何奈米線中。在某些此類實施例中，舉例而言，如同此處多樣地說明般，由於多層鰭狀堆疊是未被使用的處理殘餘，會出現在與奈米線電晶體相同基底(或晶粒或晶圓)，因此，經由偵測多層鰭狀堆疊，可以偵測這些技術。在某些實施例中，根據小於例如5、4、3、或2nm的二奈米線之間的最小距離，可以偵測此處技術的使用。如同根據本揭示將瞭解般，未使用採用碳基層的此處所述的技術，無法實現此處所述的這些奈米線間的小距離。在某些實施例中，舉例而言根據此處所述的技術及IC結構提供 的優點，例如有助於形成更準確的奈米線及它們之間的間距之擴散障壁優點，可以偵測此處所述的技術及IC結構。根據本揭示，將清楚眾多配置及變異。
方法及架構
圖1A-L顯示根據本揭示的某些實施例之起因於配置成使用碳基層以形成奈米線電晶體的方法之舉例說明的積體電路(IC)結構。為了便於說明，在形成包含二奈米線/奈米帶的奈米線(或是奈米帶或閘極全環繞(GAA))電晶體的背景中，顯示圖1A-L的結構。但是，根據某些實施例，技術可以用以形成包含例如1-10或更多之任何數目的奈米線/奈米帶的奈米電晶體。如同根據本揭示將清楚般，在某些實施例中，方法包含形成交錯的犠牲及非犠牲材料層之多層鰭結構，其中，根據某些實施例，一或更多非犠牲材料層是要經由選擇性蝕刻處理以移除中介的犠牲材料層而形成為奈米線/奈米帶。如同根據本揭示將清楚知道般，在某些實施例中，奈米線/奈米帶僅出現在最終電晶體裝置的通道區中，而在其它實施例中，某些或全部奈米線/奈米帶層也可以出現在源極/汲極(S/D)區中之一或二者中。包含但不限於場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、及隧道式FET(TFET)等各式各樣的範例電晶體型式可以從此處說明的技術得利。此外，技術可以用以利於p型裝置(例如p-MOS)及/或n型裝置(例如n-MOS)。此外，技術可以用以利於各式各 樣電晶體為基礎的裝置，例如量子裝置(數個至單一個電子)或是互補式MOS(CMOS)裝置/電路，其中，使用此處所述的技術，舉例而言，可以形成包含的p型及n型電晶體中之一或二者(例如，以使用碳基層的奈米線配置形成)。在某些實施例中，技術可用以利於不同比例的裝置，例如具有微米範圍及/或奈米(nm)範圍(例如以22、14、10、7、5、或3nm或更小的製程節點形成的)之關鍵尺寸的IC裝置。
圖1A顯示根據實施例之舉例說明的IC結構，包含基底110，基底110有交錯的材料層122/124之堆疊120形成於上。在某些實施例中，基底110包含：塊體基底，包含例如矽(Si)、鍺(Ge)、或矽鍺(SiGe)等IV族半導體材料、及/或任何其它適當的半導體材料；X在絕緣體上(XOI)結構，其中，X包含IV族材料(及/或其它適當的半導體材料)且絕緣體材料是氧化物材料或介電材料或某種其它電絕緣材料；或者，某其它適當的多層結構，其中，頂層包含IV族材料及/或其它適當的半導體材料。請回想，此處使用「IV族半導體材料」(或是「IV族材料」或概稱「IV」)包含至少一IV族元素(例如，矽、鍺、碳、錫、鉛)，例如Si、Ge、SiGe、等等。注意，舉例而言，IV族也稱為碳族或IUPAC族14。如同根據本揭示將清楚般，在某些實施例中，基底110包含(001)、(011)、或(111)等米勒指標平面表示的表面結晶方向。雖然在本舉例說明的實施例中，為了便於說明，基底 110顯示為具有類似於層122及124的厚度(在Z軸方向上的尺寸)，但是，根據本揭示將清楚得知，在某些情形中，基底110可以比其它層更厚，例如具有50至950微米範圍中的厚度，這至少是較層122及124的厚100倍，或者是任何其它適當的厚度。但是，在基底110正好是多層基底結構的頂層(因此，基底110基本上是虛擬基底)之實施例中，該頂層無須如此厚且可以相對較薄，例如具有在20nm至10微米的範圍中的厚度。在某些情形中，基底110的原始厚度可以因為基底110中、上、及/或上方的處理結果而降低。在某些實施例中，取決於最終用途或目標應用，基底110可以用於一或更多其它積體電路(IC)裝置，例如各式各樣的二極體(例如發光二極體(LED)或是雷射二極體)、各式各樣的電晶體(例如MOSFET或TFET)、各式各樣的電容器(例如MOSCAP)、各式各樣的微機電系統(MEMS)、各式各樣的奈米機電系統(NEMS)、各式各樣的感測器、及/或任何其它適當的半導體或IC裝置。因此，在某些實施例中，根據本揭示將清楚得知，此處所述的電晶體結構可以包含在系統晶片(SoC)應用中。
在某些實施例中，可以使用任何適當的技術以形成多層堆疊120中的交錯層122及124，例如，使用分子束磊晶(MBE)、化學汽相沈積(CVD)、原子層沈積(ALD)、物理汽相沈積(PVD)、及/或任何根據本揭示將清楚得知的其它適當的製程，一次一層沈積/生長這些 層。請回想，在本舉例說明的實施例中，多層堆疊120是要稍後形成為奈米線以用於一或更多電晶體的通道區中。此外，根據本揭示將清楚得知，在本舉例說明的實施例中，層122是要犠牲的，而層124是要形成為及用於奈米線/奈米帶。因此，如圖1A所示，堆疊120的最底層是犠牲層122以及最頂層是非犠牲層124。但是，本揭示不侷限於此。舉例而言，根據某些實施例，堆疊120可以替代地具有首先形成/最底層的非犠牲材料以及/或者最後形成/最頂層的犠牲材料。在使用最後形成/最頂層作為犠牲材料的實施例中，舉例而言，該犠牲層可以形成，以在用以在通道區中形成奈米線的選擇性蝕刻處理之前，保護堆疊中最頂的非犠牲層。如同根據本揭示將瞭解般，在某些實施例中，堆疊120可以在任何所需的配置中包含二個以上的材料層，例如至少三個不同的材料層，以實現用於電晶體的通道區中的奈米線配置。在某些此類實施例中，舉例而言，使用至少三個不同材料層可以允許最終奈米線間不同的間隔(例如，經由多次選擇性蝕刻處理)及/或允許在通道區中不同材料之最終奈米線。如同根據本揭示將瞭解般，所需的奈米線數目可以決定最初形成之交錯的犠牲層122/非犠牲層124組的數目(例如，假使需要3條奈米線時，則最初形成3組122/124層，假使需要5條奈米線時，則最初形成5組122/124層、等等)。
在某些實施例中，犠牲層122及非犠牲層124可以具有任何適當厚度(在Z軸方向上的尺寸)，例如在1-100nm 範圍的厚度(例如2-10nm)，或是根據本揭示將清楚知道的任何其它適當的厚度。根據本揭示將瞭解，層122及124的厚度將大部份地決定形成於電晶體的通道區中的一或更多奈米線的最終厚度以及它們之間的間隔(以及最底部奈米線與基底100之間的間隔)。雖然在圖1A的舉例說明的實施例中，層122及124都顯示成具有相同的厚度，但是，本揭示並非要侷限於此。舉例而言，在某些實施例中，犠牲層122們可以都包含類似的厚度(例如，它們的平均厚度+/-1、2、或3nm)且非犠牲層124們可以都包含類似的厚度(例如，它們的平均厚度+/-1、2、或3nm)，但是，犠牲層122與非犠牲層124可以包含不同的相對厚度，以至於犠牲層122比非犠牲層124更厚或更薄(例如，相對地較厚或較薄至少1、2、3、4、5、6、7、8、9、或10nm，或者某些其它適當的最小臨界相對差異)。
在某些此類實施例中，舉例而言，可以使用犠牲層122與非犠牲層124之間的厚度差以實現所需的最終配置，包含所需的奈米厚度及所需的奈米線之間的間隔距離。在某些實施例中，犠牲層122及/或非犠牲層124可以包含相異厚度，以至於所有犠牲層122無需包含相當類似的厚度(例如二個犠牲層122可以具有大於1、2、3、4、或5nm的相對厚度差)及/或所有非犠牲層124無需包含相當類似的厚度(例如，二個非犠牲層124可以具有大於1、2、3、4、或5nm的相對厚度差)。舉例而言，在某些此類實施 例中，最底部犠牲層122可以比堆疊120中的其它犠牲層122相對較厚(在本舉例說明的實施例中僅有一其它犠牲層，但是，在其它實施例中可以有多個其它犠牲層)，以在例如移除犠牲材料之後，在形成的最底部奈米線與基底110之間提供增加的緩衝。在某些實施例中，可以選取多層堆疊120中至少一層的厚度，以至於至少一層的厚度是在至少一層的材料的關鍵厚度之下，以助於防止錯位形成。舉例而言，在假形態地生長至少一層(在包含的材料之關鍵厚度之下，超過關鍵厚度會形成錯位)的某些此類實施例中，可以使用其它的材料方案，例如使用晶格失配的材料。在某些實施例中，希望在多層堆疊120的至少一層中形成錯位，例如在犠牲層122中(例如，在通道區中的選擇性蝕刻處理期間有助於它們後續的移除)。根據本揭示將清楚知道用於多層堆疊120中的犠牲及非犠牲層之眾多不同的厚度設計。
在某些實施例中，舉例而言，犠牲層122及非犠牲層124可以包含任何適當的材料，例如IV族半導體材料。舉例而言，在某些實施例中，犠牲層122及非犠牲層124可以包含Si及Ge中至少之一，以至於各層至少包含Si、Ge、或SiGe。舉例而言，在SiGe材料包含於堆疊120的一或更多層中的實施例中，在SiGe化合物中可以使用任何Ge濃度，以至於SiGe可以表示成Si1-xGex，其中，0<x<1。在某些實施例中，犠牲層122及非犠牲層124可以都包含類似材料(例如，都包含Si或都包含Ge)，但是，舉例而言，多組 層(犠牲層122或非犠牲層124)中之一組也包含稀釋的碳合金。在某些實施例中，所有犠牲層122包含類似材料，舉例而言，各層包含Si、Ge、SiGe(具有或不具有稀釋的碳合金)。在某些實施例中，所有的非犠牲層124可以包含類似材料，舉例而言，各層包含Si、Ge、或SiGe(具有或不具有稀釋的碳合金)。在某些實施例中，層組中之一或二者(犠牲層122及/或非犠牲層124)可以在單組中的複數層內包含不類似的材料。舉例而言，在某些實施例中，在組中的非犠牲層124可以包含不類似的材料，例如這些層中之一包含Si而另一包含Ge，舉例而言，以至於可以使用相同電晶體中相異材料的多條奈米線。
在某些實施例中，舉例而言，使用任何適當的摻雜方案，例如使用適當的n型摻雜劑以摻雜多層中之一或更多及/或使用適當的p型摻雜劑以摻雜多層中之一或更多，則包含在多層堆疊120中的多層中之一或更多可以包含雜質摻雜物。在某些此類實施例中，舉例而言，經由擴散及/或離子佈植、及/或經由任何其它適當的技術，將雜質摻雜物導入。但是，在某些實施例中，在堆疊120中的多層無需包含摻雜(例如，既無n型也無p型摻雜物)，以至於在多層中的材料是本質的或是最終僅是名義上未被摻雜(例如具有小於每立方公分1E18個原子的摻雜物濃度或是某其它最大臨界摻雜物濃度)。在某些此類實施例中，由於TFET裝置通常包含p-i-n或是n-i-p的源極-通道-汲極摻雜設計，所以，希望堆疊120中的多層(包含要在電晶 體裝置的最終通道區中的多層)是本質的以用於TFET裝置中，其中，「p」代表p型摻雜材料，「n」代表n型摻雜材料，「i」代表本質材料。在某些實施例中，包含在多層堆疊120中的一或更多層(例如犠牲層122及/或非犠牲層124中之一或更多)包含層中的一或更多材料的含量的漸變(例如漸增及/或漸減)。此外，在某些實施例中，包含在多層堆疊120中的一或更多層可以具有多層結構，多層結構取決於最終用途或目標應用而包含至少二材料層。又此外，增加的層可以存在於多層堆疊120中，舉例而言，可以用以幫助隔離部份最終奈米線配置的一或更多隔離層(例如包含介電質/絕緣材料)。根據本揭示，將清楚知道用於多層堆疊120的眾多不同材料及層配置。
在某些實施例中，多組層(犠牲層122或非犠牲層124)中之一組包含稀釋的碳合金濃度，其中，濃度小於材料總原子百分比的5、4、3、2、或1個百分比。使用任何適當的技術，可以實現合金化。此處，包含稀釋的碳(C)合金濃度之材料可以表示成「Z：C」，其中，「Z是元件或化合物」。在某些實施例中，犠牲/非犠牲(122/124)層組的實例包含但不限於下述列舉的一些實例：Si：C/Si、Si/Si：C、Si：C/SiGe、SiGe/Si：C、SiGe：C/Si、Si/SiGe：C、SiGe：C/SiGe、SiGe/SiGe：C、SiGe：C/Ge、Ge/SiGe：C、SiGe/Ge：C、Ge：C/SiGe、Ge：C/Ge、及Ge/Ge：C。舉例而言，在某些實施例中，碳可以加至二層組，以至於犠牲/非犠牲(122/124)層組實例 包含但不限於：Si：C/SiGe：C、SiGe：C/Si：C、SiGe：C/Ge：C、及Ge：C/SiGe：C。在碳都包含於犠牲層122及非犠牲層124中的實施例中，舉例而言，在各組層中的C碳量及/或Ge含量可以調整，以助於選擇性蝕刻處理。舉例而言，在某些此類實施例中，碳含量在犠牲層122中比在非犠牲層124中相對低，以助於犠牲層材料被選擇性地移除。在某些實施例中，碳會與多層堆疊120的犠牲層122的材料或是非犠牲層124的材料相合金，以降低或防止堆疊120的犠牲及非犠牲部份之材料擴散及相互混合。依此方式，包含在堆疊中的碳作為擴散障壁以在整個電晶體製造流程期間維護堆疊120的原始層厚度及配置。在某些此類實施例中，擴散/相互混合的減少或防止可以允許原始形成的層有效地維持它們的原始厚度(或者，將比未使用碳時更準確的厚度實際地維持於它們原始沈積的厚度)，因此，由於更準確的處理方案，所以對於給定的通道區高度能夠形成相對更多的奈米線。換言之，舉例而言，在堆疊中的一組層中未包含碳，則在原始堆疊形成時必須考慮擴散/相互混合以補償擴散/相互混合造成的不希望增加的奈米線間隔。
如同根據本揭示將瞭解般，在碳添加至多層堆疊中的非犠牲層124之實施例中，在那些非犠牲層124中碳的存在會使它們更能抵抗用以移除堆疊中的犠牲層122之選擇性蝕刻處理。也如同根據本揭示將瞭解般，在碳添加至多層堆疊中的犠牲層122的實施例中，在那些犠牲層122中碳的 存在能夠提供增加的選項，用於經由選擇性蝕刻處理來移除該犠牲材料。注意，當碳添加至堆疊120中的層組(例如犠牲層122或是非犠牲層124)時，碳無需添加至該組中的各層。此外，在某些實施例中，碳可以僅包含在包含碳合金的組中的子組中(例如，在比組中的層總數小至少一層的某些數目的層中)。舉例而言，使用圖1A的結構，在此實施例中，碳可以僅包含於頂部或底部犠牲層中或是僅包含於頂部或底部非犠牲層中。此外，在使用三個以上的犠牲/非犠牲層組的實施例中，碳可以僅包含於頂部、中間、及底部犠牲或非犠牲層中之一或二中，以及對於使用更多交錯層組的實施例，諸如此類。又此外，在某些實施例中，例如在不同層組中使用不同基本材料的實施例中，碳可以都添加至二組層中(例如，犠牲層122組及非犠牲層124組等二組中)。舉例而言，犠牲層122可以包含X1：C，以及非犠牲層124可以包含X2：C，其中，X1不同於X2。在某些此類實施例中，碳無需加至各組中的各層中。舉例而言，在某些此類實施例中，碳可以僅包含在各組犠牲層122及非犠牲層124的子組中。舉例而言，使用圖1A的結構，在此實施例中，碳可以僅包含在頂部或底部犠牲層中及僅在頂部或底部非犠牲層中。
圖1B顯示根據實施例之圖1A的結構中的多層堆疊120形成為一或更多鰭之後造成的IC結構實例。如同本舉例說明的實施例中所示般，堆疊120形成二個鰭狀堆疊121。在某些實施例中，任何適當的處理可以用以形成鰭堆疊 121，舉例而言，將堆疊120圖型化成為(使用微影術及蝕刻)所示的鰭堆疊121。此圖型化處理可以類似於被用以形成鰭式(例如三閘極或FinFET)電晶體之淺溝槽凹陷(STR)處理。根據某些實施例，可以使用任何數目的微影術及蝕刻處理以圖型化鰭堆疊121。雖然為了便於顯示而僅有二鰭堆疊121顯示於圖1B中，但是，根據本揭示將瞭解，由於要形成的裝置可以是奈米技術規模，所以，IC結構可以包含由多層堆疊120形成之任何數目的鰭堆疊，例如1-100、數佰、數仟、數百萬、或更多。如圖1B所示，左及右鰭堆疊121包含類似的高度(在Z軸方向的尺寸)及寬度(在X軸方向的尺寸)。但是，本揭示不侷限於此。舉例而言，在某些實施例中，鰭堆疊121(當有多個鰭堆疊被包含時)可以形成為具有相異高度及/或相異寬度。也如圖1B中所示般，結構包含由任何適當技術形成之選加的淺溝槽隔離(STI)層112。舉例而言，根據某些實施例，STI層112當存在時係藉由蝕刻至基底110中以形成本地材料的鰭及如同所示地沈積STI層112材料而形成的。在其它實施例中，STI層112可以沈積於鰭堆疊121之間，然後被凹陷，且在某些此類實施例中，舉例而言，與基底110的本地部份成水平相反，STI層112可以至少與一部份的底部犠牲層122水平。但是，如同根據本揭示將瞭解般，在某些實施例中(例如，基底110是XOI基底的實施例)，STI層112可以不存在。
在某些實施例中，可以使用其它適當的處理，形成鰭 堆疊121。舉例而言，在舉例說明的實施例中，可以藉由在基底110中形成鰭(對基底是本地鰭)，在本地鰭之間形成STI材料、移除至少一部份本地鰭以形成鰭溝槽、以及在鰭溝槽沈積多層堆疊、凹陷(或移除)STI材料(例如，如圖1B所示般，形成鰭堆疊)，以形成鰭。在此舉例說明的實施例中，舉例而言，STI材料可以存在於鰭堆疊之間，以及，此STI材料可以包含任何適當的介電質、氧化物(例如二氧化矽)、氮化物(例如氮化矽)、及/或其它電絕緣材料。此外，此舉例說明的實施例可以使用縱橫比阱(ART)設計，其中，本地鰭形成為具有特定的高度對寬度比(例如，大於1.5、2、3、4、5、10、或某其它適當比例)以至於它們往後會被移除或凹陷，結果形成的鰭溝槽允許隨著材料垂直生長而出現在置換多層鰭堆疊中的任何缺陷終止於側表面上(例如STI材料的表面)。在某些實施例中，舉例而言，無論用以形成鰭堆疊121的處理為何，STI材料可以出現在二此鰭堆疊121之間以提供它們之間的電隔離。但是，圖1B中所示的實施例未包含此STI材料，因此，在某些實施例中，其無需出現。注意，雖然鰭堆疊121顯示為大致上具有90度角的長方形，但是，僅為了易於說明而使用此形狀，本揭示不侷限於此。
圖1C顯示根據實施例，在圖1B的結構上形成虛擬閘極堆疊後造成的IC結構實例。在此舉例說明的實施例中，虛擬閘極介電層132及虛擬閘極134包含稍後在置換閘極處理中要被移除及替換的犠牲材料(例如，用於閘極134之 虛擬多晶矽)。如同根據本揭示將清楚知道般，在本舉例說明的實施例中使用此閘極最後處理流程，以在移除虛擬閘極堆疊之後及在形成最終閘極堆疊之前，當通道區曝露時，允許將通道區處理成一或更多奈米線。在某些實施例中，使用任何適當的技術以執行虛擬閘極堆疊的形成，舉例而言，如圖1F所示，沈積虛擬閘極介電層132及虛擬閘極(也稱為虛擬閘極電極)層134、將虛擬層132及134圖型化成虛擬閘極堆疊、沈積閘極間隔器材料、以及執行間隔器蝕刻以在虛擬閘極堆疊的任一側上形成間隔器136。舉例而言，間隔器136(也稱為閘極間隔器或是側壁間隔器)有助於決定通道長度，也有助於更換閘極處理。如同根據本揭示將瞭解般，虛擬閘極堆疊(以及間隔器136)有助於界定各鰭堆疊120的通道區及源極/汲極(S/D)區，其中，通道區是在虛擬閘極堆疊之下(由於它將位於最終閘極堆疊之下)，以及，S/D區相鄰於通道區的任一側並在其上。如同根據本揭示將清楚知道般，間隔器136可以包含任何適當的材料，例如任何適當的電絕緣體、介電質、氧化物(例如氧化矽)、及/或氮化物(例如氮化矽)材料。在某些實施例中，舉例而言，硬遮罩可以形成於虛擬閘極134上及/或間隔器136上，硬遮罩係被包含以在後續處理期間保護那些特徵。
圖1D顯示根據實施例，對圖1C的結構執行源極/汲極(S/D)處理後造成的IC結構實例。在圖1D的結構實例中，形成不同的S/D區以說明可以使用的不同S/D方式。舉 例而言，對於最左方的鰭堆疊121，如同所示，移除S/D區中的材料並以替換材料142替換。注意，為了便於說明，使用S/D區142的長方塊狀；但是，如同根據本揭示將瞭解般，這些再生長的S/D區可以包含其它形狀及尺寸。可以使用任何適當的技術，形成更換S/D區，舉例而言，移除至少一部份(或全部)鰭堆疊121及沈積/生長更換S/D區142。在某些實施例中，舉例而言，STI材料可以存在，以至於更換S/D材料142可以僅從基底110的曝露部份或是鰭堆疊121的餘留底部生長。對於最右方的鰭堆疊121，如同所示，S/D材料144形成於S/D區中的鰭堆疊上。舉例而言，可以將此覆蓋的S/D特徵144視為護套層。因此，如同根據本揭示可瞭解般，在此舉例說明的包含層144之S/D區域中，全部或一部份鰭堆疊121可以維持在S/D區域中。
無論採用的S/D設計為何，S/D區域都可以包含任何適當的材料，例如IV族半導體材料。舉例而言，根據某些實施例，特徵142及144可以包含Si、SiGe、及/或Ge。此外，S/D區包含任何適當的摻雜設計，以至於在給定的S/D組中的S/D區中之一或二可以視所需的配置而包含適當的n型及/或p型雜質摻雜物。根據某些實施例，舉例而言，在製造n-MOS裝置的情形中，在給定組中的S/D區都(142或144等二者)包含適當的n型摻雜物，以及，在製造p-MOS裝置的情形中，在給定組中的S/D區都包含適當的p型摻雜物。請回想，在TFET裝置中，在給定組中的S/D區一般是被相反型地摻雜，以至於S/D區中之一是n型摻雜，而另一 則為p型摻雜。在某些實施例中，舉例而言，在給定組中的S/D區中之一或二者包含具有二或更多材料層的多層結構。在某些實施例中，在給定組中的S/D區中之一或二者在至少一部份的區域中包含一或更多材料的含量/濃度漸變(例如漸增及/或漸減)。在某些實施例中，舉例而言，在S/D區中可以包含增加的層，例如用以降低S/D區與S/D接點之間的電阻之蓋層。根據某些此類實施例，此蓋/電阻降低層可以包含不同於主S/D材料的材料，及/或包含相對於主S/D材料更高的摻雜濃度。注意，在某些實施例中，舉例而言，在執行最終閘極堆疊處理之後，例如在執行處理以形成圖1H的結構實例之後，執行S/D處理。
圖1E顯示根據實施例在圖1D的結構上形成層間介電層(ILD)150材料之後結果形成的IC結構實例。在某些實施例中，可以使用任何適當技術，形成ILD層150，舉例而言，沈積ILD材料及選擇性地執行拋光/平坦化處理以形成圖1E的結構實例。注意，在此舉例說明的實施例中，ILD層150顯示為透明的，以允許下方特點被看到。在某些實施例中，舉例而言，ILD層150可以包含介電材料，例如二氧化矽或氮化矽、或是某些其它適當的電絕緣材料。
圖1F顯示根據實施例，移除圖1E的虛擬閘極堆疊(包含虛擬閘極介電層132及虛擬閘極134)以曝露通道區之後結果形成的IC結構實例。注意，在圖中，曝露的通道區被標示為160。在某些實施例中，舉例而言，移除虛擬閘極堆疊包含使用例如蝕刻、拋光、及/或清潔處理等任何適 當技術，首先移除形成於虛擬閘極堆疊上的硬遮罩層(當此硬遮罩層存在時)，然後移除虛擬閘極堆疊層134和132(在此舉例說明的情形中，虛擬閘極134及虛擬閘極電極132)。如同下述更詳細說明般，使用圖1F中的A平面來表示圖1G-J的剖面視圖。
圖1G-J顯示延著圖1F的平面A截取的剖面視圖，顯示根據某些實施例在通道區及閘極堆疊處理期間形成的IC結構實例。如圖1G所示，結構包含與圖1F的結構相同的IC結構，但是，使用不同的視圖以助於說明從圖1H的結構繼續發生的處理。因此，如圖1G所示，結構包含二個先前形成於基底110上方及之上的鰭堆疊121，而間隔器136會在鰭堆疊121後方。為了有助於圖1F及1G的結構之間的方位，可以參考各視圖包含的X、Y、及Z軸。請回想，在某些實施例中，STI材料可以存在於圖1G的鰭堆疊121的外面之間及之上，可以幫助保護基底110。舉例而言，在圖1G-1J中以虛線顯示選加的STI層112以說明此STI層112當存在時會位於何處。
圖1H顯示根據實施例，在對圖1G的結構執行選擇性蝕刻處理以移除犠牲層122之後結果造成的IC結構實例。在某些實施例中，選擇性蝕刻處理包含一或更多選擇性蝕刻，對於給定的蝕刻劑，以比非犠牲層124之材料的移除快至少1.5、2、3、4、5、10、50、100、或1000倍的速率移除犠牲層122的材料。在某些實施例中，舉例而言，選擇性蝕刻處理不會從非犠牲層124移除任何材料(或是移 除可忽略的材料量)。如同根據本揭示將瞭解般，舉例而言，可以根據包含在犠牲層122及非犠牲層124中的材料而選取選擇性蝕刻處理中使用的特別蝕刻劑。舉例而言，可以使用過氧化物化學品以選擇性地蝕刻及移除犠牲層122的材料，並從非犠牲層124最小地移除(或是完全不移除)材料。舉例而言，在碳合金包含於非犠牲層124中的實施例中會比那些層124未包含碳合金，更能有助於那些層抵抗選擇性蝕刻處理，以至於從非犠牲層124移除較少的材料。在碳合金包含於犠牲層122的實施例中，舉例而言，其會增加用以移除那些犠牲層122之選擇性蝕刻處理可利用的蝕刻劑的數量及/或品質。因此，使用此處多樣地說明的技術，可以實現眾多優點。
如同根據圖1G-1H可瞭解般，在經由選擇性蝕刻處理(當圖1F的結構的餘留部份由ILD層150遮蓋，僅在曝露的通道區160中)以移除犠牲層122之後，圖1G的非犠牲層124變成圖1H的奈米線124。如此，當非犠牲層124包含於多層鰭堆疊121中時，它們於此會被如此稱呼，但是，一旦非犠牲層124經由上方/下方非犠牲層124的移除而被轉換成奈米線時，它們將被稱為奈米線124。請回想，根據某些實施例，在GAA電晶體的通道區中可以形成任何數目的奈米線/奈米帶。因此，雖然在圖1H的結構實例中，在曝露的通道區160中僅形成二奈米線124，但是，舉例而言，可以使用選擇性蝕刻處理以形成1-10、或更多的奈米線。在某些實施例中，舉例而言，選擇性蝕刻處理不會完 全移除多層鰭堆疊121的犠牲部份，以至於至少一部份或更多犠牲層122仍然會出現在最終結構中。因此，舉例而言，在某些此類實施例中，選擇性蝕刻處理會被視為至少部份地移除多層鰭堆疊121的犠牲部份。也注意，雖然在圖1H的剖面視圖中奈米線124被顯示成大致上具有長方形，但是，本揭示不侷限於此。舉例而言，在某些實施例中，包含的奈米線可以具有不同的剖面幾何，不論方位，可以類似圓形、半圓形、橢圓形、半橢圓形、卵形、半卵形、方形、平行四邊形、斜方形、梯形、菱形、三角形、五角形、六角形、等等。此外，在某些實施例中，包含在相同的電晶體通道區中的二奈米線無需具有類似的剖面幾何。舉例而言，圖1H’及1H”的放大視圖分別顯示大致上具有橢圓(奈米線124’)及菱形(奈米線124”)之剖面幾何。
在某些實施例中，經由通道區160中的選擇性蝕刻處理形成的奈米線124可以保持它們的原始厚度(在Z軸方向上的尺寸)。但是，在其它實施例中，在選擇性蝕刻處理期間，從特徵124移除一些材料。因此，在某些實施例中，造成的奈米線124包含在1-100nm範圍中(例如2-10nm)的最大厚度(在Z軸或垂直方向上的尺寸)、或是如同根據本揭示將清楚知道之任何其它適當的最大厚度。此外，在某些實施例中，在電晶體的通道區內的奈米線(例如在左側上的奈米線124組或是在右側上的組，或二者)包含具有不同最大厚度的複數奈米線，以至於二奈米線可 以具有不同的相對厚度(例如至少1、2、3、4、5、或10nm之相對最大厚度差)。但是，在其它實施例中，在電晶體的通道區內的奈米線包含具有類似最大厚度的複數奈米線，以至於各奈米線是在通道區中所有奈米線的平均最大厚度的1、2、或3nm之內，或者在如同根據本揭示將清楚知道之某些其它適當數量之內。根據某些實施例，包含在電晶體通道區中的奈米線之間的間隔/距離也會變化。在某些實施例中，通道區中二奈米線之間的最小距離(例如圖1H中標示為距離D的尺寸)可以在1-50nm的範圍內(例如2-10nm)或是根據本揭示將清楚知道的某其它適當量。在某些實施例中，二奈米線之間的最小距離可以小於2-10nm範圍內的數量，或是小於根據本揭示將清楚知道的某其它適當的最大臨界量。在某些實施例中，在使用此處多樣地說明之採用碳的技術而形成的二奈米線之間可實現的最小距離(例如距離D)會比未採用碳以形成類似奈米線的技術相對較小。因此，由於能夠實現較小的最小距離(例如，導因於沒有或降低犠牲與非犠牲層之間的擴散)，所以，如此處所述般，可以在給定的通道區高度中形成更多奈米線，因而導致電晶體性能增進。
圖1I顯示根據實施例，在圖1H的結構的曝露通道區160中沈積閘極介電質172後造成的IC結構實例。在某些實施例中，舉例而言，可以使用任何適當的沈積處理(例如MBE、CVD、ALD、PVD)以使用任何適當技術形成閘極介電層172。在某些實施例中，閘極介電層172取決於最終 用途或是目標應用而包含二氧化矽及/或高k介電材料。高k介電材料的實例包含例如氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽。在某些實施例中，舉例而言，當使用高k材料時，對閘極介電層172執行退火處理以增進其品質。在某些實施例中，舉例而言，閘極介電層172可以相對薄，例如具有1-20nm範圍中的厚度，或者是根據本揭示將清楚知道的某其它適當的厚度。注意，如同根據圖1I的結構將瞭解般，閘極介電層172形成於從圖1H的結構曝露的通道區之底部上以及也形成於間隔器136的曝露側壁上。
圖1J顯示根據實施例，在圖1I的結構之曝露的通道區160中沈積閘極(或閘極電極)174後造成的IC結構實例。在某些實施例中，舉例而言，使用任何適當的沈積處理(例如MBE、CVD、ALD、PVD)，以使用任何適當技術形成閘極174。在某些實施例中，閘極(或閘極電極)174包含範圍廣大的材料，例如多晶矽、氮化矽、碳化矽、或各式各樣適當的金屬或金屬合金，例如鋁(Al)、鎢(W)、鈦、(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)。在某些實施例中，舉例而言，閘極174具有10-200nm範圍中的厚度、或是根據本揭示將清楚知道的某其它適當厚度。在某些實施例中，閘極介電層172及/或閘極174可以包含二或更多材料層的多層 結構。在某些實施例中，閘極介電層172及/或閘極174包含特徵的至少一部份中一或更多材料含量的漸變(例如漸增及/或漸減)。在某些實施例中，舉例而言，增加的層可以存在於最終閘極堆疊中(例如，除了閘極介電層172及閘極174之外)，一或更多功函數層或其它適當層。如同圖1J舉例說明的實施例中所示般，閘極174(以及，總體而言，整個閘極堆疊)完全纏繞或百分之百圍繞各奈米線124。但是，在某些實施例中，舉例而言，閘極174實質地纏繞各奈米線，以至於其纏繞各奈米線的至少60、65、70、75、80、85、90、95、或98%、或者是根據本揭示將清楚知道的某其它適當量。也如同根據本揭示將瞭解般，在某些實施例中，舉例而言，由於閘極介電層172佔據奈米線之間的空間及/或防止閘極174形成於奈米線之間的空間中，特別是當空間(具有圖1H中所示的最小尺寸D)相當小時(例如小於5nm)，所以，相較於閘極172，閘極介電層174纏繞更多通道區中的一或更多奈米線。注意，在執行閘極堆疊處理及形成閘極174之後，曝露的通道區160不再曝露且變成圖1J中的通道區162。
圖1K顯示根據實施例在對圖1F的結構執行圖1G-1J的處理後造成的IC結構實例。換言之，圖1K的結構與圖1J的結構相同，但是，舉例而言，回復至IC結構的立體視圖，以說明後續處理。請回想，對於所有IC視圖，提供X、Y、及Z軸以助於不同圖的定向。也請回想，舉例而言，在某些實施例中，S/D處理不會發生直到閘極堆疊處理之 後，以至於可以使用圖1K的結構來執行S/D處理(假使其當未被執行)。
圖1L顯示根據實施例，在形成用於圖1K的結構之S/D接點180之後造成的IC結構實例。在某些實施例中，可以使用任何適當技術以形成S/D接點180，舉例而言，在分別的S/D區上的ILD層150中形成接點溝槽，以及，在溝槽中沈積金屬或金屬合金(或是其它適當的導電材料)。在某些實施例中，舉例而言，S/D接點180形成包含矽化、鍺化、及/或退火處理。在某些實施例中，S/D接點180包含鋁或鎢，但是，可以使用任何適當的導電金屬或合金，例如銀、鎳-鉑、或鎳-鋁。在某些實施例中，舉例而言，S/D接點180中之一或更多包含電阻降低金屬及接點塞金屬、或僅是接點塞。舉例而言，接點電阻降低金屬實例包含例如鎳、鋁、鈦、金、金-鍺、鎳-鉑、或鎳鋁、及/或其它此類電阻降低金屬或合金。舉例而言，接點塞金屬的實例包含例如鋁、銅、鎳、鉑、鈦、或鎢、或其合金，但是，可以使用任何適當的導電接點金屬或合金。在某些實施例中，假使需要時，例如黏著層(例如氮化鈦)及/或襯墊或障壁層(例如氮化鉭)等增加的層可以出現在S/D接點區中。
舉例而言，在S/D接點處理後完成IC之其它處理包含後端或後段(BEOL)處理，以形成一或更多金屬化層及/或互連形成的電晶體裝置。如同根據本揭示將清楚知道般，可以執行任何其它適當的處理。注意，為了易於說 明，以特定次序呈現技術及由其形成的結果IC結構。但是，可以以不同次序執行或是完全不執行眾多處理中之一或更多。請回想，技術可以用以形成包含下述任一之一或更多電晶體裝置：場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、隧道式FET(TFET)及/或奈米線(奈米帶或閘極全環繞(GAA))配置電晶體(具有任何數目的奈米線/奈米帶)。此外，形成的裝置可以包含p型電晶體裝置(例如p-MOS)及/或n型電晶體裝置(例如n-MOS)。此外，列舉一些實例，電晶體為基礎的裝置包含互補式MOS(CMOS)裝置或量子裝置(數個至單一個電子)。根據本揭示，將清楚知道眾多變異及配置。
圖2顯示根據本揭示的某些實施例，在與包含鰭堆疊121(標示為結構20)的結構位於相同晶粒上的圖1L的IC結構(標示為結構10)。提供圖2，以說明根據某些實施例即使用以形成一或更多奈米線的多層堆疊的犠牲部份(例如犠牲層122)是包含碳的多層堆疊的唯一部份時，仍可偵測此處說明的技術及結構。在某些此類實施例中，包含碳基層的多層鰭堆疊仍然出現在造成的電晶體之S/D區中(舉例而言，用於S/D層144之下的右S/D區的情形)。但是，在藉由移除多層鰭堆疊以形成S/D區的實施例中，碳基層不會出現在最終電晶體結構中。因此，根據製程不同階段後餘留的結構，可以實現技術的偵測，這被視為參考圖1A-L說明的完整方法之製品。舉例而言，IC結構10(與圖1L中所示及此處說明的結構相同)可以與舉例 說明的IC結構20中所示的一或更多虛擬或未使用的結構共用相同基底110(或是在晶粒或晶圓之下)。如同舉例說明的IC結構20中所示般，左鰭已被處理至圖1B中所示的結構之階段，以至於相同的基底110(或是在晶粒或晶圓之下)包含如此處多樣地說明之製成的多層鰭堆疊121與奈米線電晶體。另舉例而言，如同根據本揭示瞭解般，在舉例說明的IC結構20中的右鰭被處理至圖1C中所示的結構之階段。無論如何，如此處多樣地說明般，二成品都包含多層鰭堆疊121。根據本揭示，將清楚知道此處說明的技術及結構之眾多偵測方式。
舉例說明的系統
圖3顯示根據本揭示的某些實施例之由使用此處揭示的技術形成的積體電路結構及/或電晶體裝置實施的計算系統1000。如同所見，計算系統1000容納主機板1002。主機板1002包含多個組件，多個組件包括但不限於處理器1004及至少一通訊晶片1006，各組件實體地及電性地耦合至主機板1002、或整合於其中。如同將瞭解般，舉例而言，無論是主板、安裝於主板上的子板、或是系統1000的唯一板、等等，主機板1002都可以是任何印刷電路板。
取決於其應用，計算系統1000包含實體地及電性地耦合或未耦合至主機板1002的一或更多其它組件。這些其它組件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理 器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。包含於計算系統1000中的任何組件可以包含使用根據舉例說明的實施例之揭示技術而形成的一或更多積體電路結構或裝置。在某些實施例中，眾多功能可以集成於一或更多晶片中(例如，通訊晶片1006可以是處理器1004的部份或整合於其中)。
通訊晶片1006能夠無線通訊以用於與計算系統1000傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片1006可以實施任何一些無線標準或是通信協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演化(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。計算系統1000包含眾多通訊晶片1006。舉例而言，第一通訊晶片1006可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片1006可 以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算系統1000的處理器1004包含封裝在處理器1004之內的積體電路晶粒。在某些實施例中，處理器的積體電路晶粒包含由使用此處多樣地說明的技術形成的一或更多積體電路結構或裝置實施之板上電路。「處理器」一詞意指處理例如來自暫存器及/或記憶體的電子資料以將電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片1006也包含封裝於通訊晶片1006之內的積體電路晶粒。根據某些此類舉例說明的實施例，通訊晶片的積體電路晶粒包含使用此處多樣地說明的揭示技術所形成之一或更多積體電路結構或裝置。根據本揭示將瞭解，多標準無線能力可以直接整合於處理器1004中(例如，任何晶片1006的功能整合於處理器1004中，而不是具有分開的通訊晶片)。此外，處理器1004可以是具有此無線能力的晶片組。簡而言之，可以使用任何數目的處理器1004及/或通訊晶片1006。類似地，任一晶片或晶片組可以具有多種功能整合於其中。
在各式各樣的實施中，計算系統1000可以是處理資料或是使用如此處多樣地說明的揭示技術所形成的一或更多積體電路結構或裝置之膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃 描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位攝影機、或是任何其它電子裝置或系統。注意，述及計算系統係要包含計算裝置、設備、及配置成用於計算或處理資訊的其它結構。
另外舉例說明的實施例
下述實例關於另外的實施例，自其中將清楚眾多變化及配置。
實例1是積體電路(IC)，包括：基底；以及，電晶體，包含基底上方的通道區，通道區包含奈米線，其中，奈米線包含具有碳(C)合金的IV族半導體材料，以至於碳僅構成奈米線材料的一部份，以及，實質圍繞奈米線的閘極。
實例2包含實例1的標的，其中，IV族半導體材料是矽(Si)。
實例3包含實例1或2的標的，其中，IV族半導體材料是鍺(Ge)。
實例4包含實例1-3中任一實例的標的，其中，IV族半導體材料是矽鍺(SiGe)。
實例5包含實例1-4中任一實例的標的，其中，碳構成奈米線材料的5%以下。
實例6包含實例1-5中任一實例的標的，其中，碳構成奈米線材料的2%以下。
實例7包含實例1-6中任一實例的標的，其中，奈米線 具有小於10奈米(nm)之垂直方向上的最大厚度。
實例8包含實例1-7中任一實例的標的，其中，通道區包含多條奈米線。
實例9包含實例8的標的，其中，在通道區中的二奈米線最多以5奈米(nm)分開。
實例10包含實例8或9的標的，其中，在通道區中的二奈米線最多以2奈米(nm)分開。
實例11包含實例1-10中任一實例的標的，其中，實質圍繞奈米線包含閘極圍繞至少80%的奈米線。
實例12包含實例1-11中任一實例的標的，又包含閘極與奈米線之間的閘極介電層。
實例13包含實例1-12中任一實例的標的，其中，電晶體是p通道與n通道裝置中之一。
實例14包含實例1-13中任一實例的標的，其中，電晶體是金屬氧化物半導體場效電晶體(MOSFET)及隧道式場效電晶體(TFET)中之一。
實例15是包含實例1-14中任一實例的標的之計算系統。
實例16是積體電路，包含：基底；電晶體，包含基底上方的通道區，通道區包含奈米線，其中，奈米線包含IV族半導體材料，以及，實質圍繞奈米線的閘極；以及，多層鰭狀堆疊，在基底上方，多層鰭狀堆疊包含第一層及第二層，第二層在第一層與基底之間，第一層包含奈米線，以及，第二層包含具有碳(C)合金的IV族半導體材料， 以至於碳構成第二層材料的5%以下。
實例17包含實例16的標的，其中，包含在第二層中的IV族半導體材料包含矽(Si)及鍺(Ge)中至少之一。
實例18包含實例16或17的標的，其中，包含在奈米線及第一層中的IV族半導體材料是矽(Si)。
實例19包含實例16或17的標的，其中，包含在奈米線及第一層中的IV族半導體材料是鍺(Ge)。
實例20包含實例16或17的標的，其中，包含在奈米線及第一層中的IV族半導體材料是矽鍺(SiGe)。
實例21包含實例16-20中任一實例的標的，其中，碳構成第二層材料的2%以下。
實例22包含實例16-21中任一實例的標的，其中，奈米線具有小於5奈米(nm)之垂直方向上的最大厚度。
實例23包含實例16-22中任一實例的標的，其中，通道區包含多條奈米線。
實例24包含實例23的標的，其中，通道區包含至少10條奈米線。
實例25包含實例23或24的標的，其中，在通道區中的二奈米線最多以3奈米(nm)分開。
實例26包含實例16-25中任一實例的標的，其中，實質圍繞奈米線包含閘極圍繞至少90%的奈米線。
實例27包含實例16-26中任一實例的標的，又包含閘極與奈米線之間的閘極介電層。
實例28包含實例16-27中任一實例的標的，其中，電 晶體是p通道與n通道裝置中之一。
實例29包含實例16-28中任一實例的標的，其中，電晶體是金屬氧化物半導體場效電晶體(MOSFET)及隧道式場效電晶體(TFET)中之一。
實例30是包含實例16-29中任一實例的標的之計算系統。
實例31是積體電路(IC)的形成方法，方法包含：在電晶體的通道區中形成多層鰭狀堆疊，多層鰭狀堆疊包含第一層及在第一層之下的第二層，第一及第二層均包含IV族半導體材料，其中，第一層及第二層中至少之一包含碳(C)合金，以至於碳僅構成第一及第二層材料中至少之一的一部份；以及，執行選擇性蝕刻處理以至少部份地移除第二層。
實例32是包含實例31的標的，其中，選擇性蝕刻處理包含使用給定的蝕刻劑，給定的蝕刻劑移除第二層材料的速率比移除第一層材料的速率至少快2倍。
實例33包含實例31或32的標的，其中，選擇性蝕刻處理包含使用給定的蝕刻劑，給定的蝕刻劑移除第二層材料的速率比移除第一層材料的速率至少快10倍。
實例34包含實例31-33中任一實例的標的，其中，第一層包含碳(C)合金，以至於碳構成第一層材料的5%以下。
實例35包含實例31-34中任一實例的標的，其中，第二層包含碳(C)合金，以至於碳構成第二層材料的5%以 下。
實例36包含實例31-35中任一實例的標的，其中，第一及第二層中至少之一包含矽(Si)。
實例37包含實例31-36中任一實例的標的，其中，第一及第二層中至少之一包含鍺(Ge)。
實例38包含實例31-37中任一實例的標的，其中，第一及第二層中至少之一包含矽鍺(SiGe)。
實例39包含實例31-38中任一實例的標的，又包含形成實質圍繞第一層的閘極，其中，實質圍繞第一層意指閘極圍繞至少80%的第一層。
實例40包含實例31-39中任一實例的標的，其中，第一及第二層中至少之一具有小於5奈米(nm)之垂直方向上的最大厚度。
實例41包含實例31-40中任一實例的標的，其中，第一及第二層中至少之一具有小於2奈米(nm)之垂直方向上的最大厚度。
實例42包含實例31-41中任一實例的標的，其中，多層鰭狀堆疊包含至少二交錯的第一及第二層組。
實例43包含實例31-42中任一實例的標的，其中，形成多層鰭狀堆疊包含縱橫比阱(ART)式處理。
呈現前述說明的舉例說明的實施例是為了顯示及說明。其並非是竭盡性或是要將本揭示侷限於揭示的精準形式。根據本揭示，很多修改及變異是可能。本揭示的範圍不受限於此詳細說明，而是由後附的申請專利範圍限定。 未來主張本案的優先權之申請案可以以不同的方式主張揭示的標的，而且大致上包含如此處多樣地揭示或是其它方式展示之一或更多限定的任何集合。

Claims (25)

  1. 一種積體電路(IC)，包括：基底；以及，電晶體，包含：在該基底上方之通道區，該通道區包含奈米線，其中，該奈米線包含具有碳(C)的合金的IV族半導體材料，以至於碳僅構成該奈米線材料的一部份，以及，實質圍繞該奈米線的閘極。
  2. 如申請專利範圍第1項之IC，其中，該IV族半導體材料是矽(Si)。
  3. 如申請專利範圍第1項之IC，其中，該IV族半導體材料是鍺(Ge)。
  4. 如申請專利範圍第1項之IC，其中，該IV族半導體材料是矽鍺(SiGe)。
  5. 如申請專利範圍第1項之IC，其中，碳構成該奈米線材料的5%以下。
  6. 如申請專利範圍第1項之IC，其中，碳構成該奈米線材料的2%以下。
  7. 如申請專利範圍第1項之IC，其中，該奈米線在小於10奈米(nm)之垂直方向上具有最大厚度。
  8. 如申請專利範圍第1項之IC，其中，該通道區包含多條奈米線。
  9. 如申請專利範圍第8項之IC，其中，在該通道區中的二奈米線最多以5奈米(nm)分開。
  10. 如申請專利範圍第8項之IC，其中，在該通道區中的二奈米線最多以2奈米(nm)分開。
  11. 如申請專利範圍第1項之IC，其中，實質圍繞該奈米線包含該閘極圍繞至少80%的該奈米線。
  12. 如申請專利範圍第1項之IC，又包括該閘極與該奈米線之間的閘極介電層。
  13. 如申請專利範圍第1項之IC，其中，該電晶體是p通道與n通道裝置中之一。
  14. 如申請專利範圍第1項之IC，其中，該電晶體是金屬氧化物半導體場效電晶體(MOSFET)及隧道式場效電晶 體(TFET)中之一。
  15. 一種計算系統，包含如申請專利範圍第1-14項中任一項之IC。
  16. 一種積體電路(IC)，包括：基底；電晶體，包含：在該基底上方之通道區，該通道區包含奈米線，其中，該奈米線包含IV族半導體材料，以及，實質圍繞該奈米線的閘極；以及，在該基底上方之多層鰭狀堆疊，該多層鰭狀堆疊包含第一層及第二層，該第二層在該第一層與該基底之間，該第一層包含該奈米線，以及，該第二層包含具有碳(C)之合金的IV族半導體材料，以至於碳構成該第二層材料的5%以下。
  17. 如申請專利範圍第16項之IC，其中，包含在該第二層中的該IV族半導體材料包含矽(Si)及鍺(Ge)中至少之一。
  18. 如申請專利範圍第16項之IC，其中，包含在該奈米線及該第一層中的該IV族半導體材料是矽(Si)。
  19. 如申請專利範圍第16項之IC，其中，包含在該奈米線及該第一層中的該IV族半導體材料是鍺(Ge)。
  20. 如申請專利範圍第16項之IC，其中，包含在該奈米線及該第一層中的該IV族半導體材料是矽鍺(SiGe)。
  21. 如申請專利範圍第16-20項中任一項之IC，其中，碳構成該第二層材料的2%以下。
  22. 一種積體電路(IC)的形成方法，該方法包括：在電晶體的通道區中形成多層鰭狀堆疊，該多層鰭狀堆疊包含第一層及在該第一層之下的第二層，該第一及第二層均包含IV族半導體材料，其中，該第一及該第二層中至少之一包含碳(C)之合金，以至於碳僅構成該第一及第二層材料中至少之一的一部份；以及，執行選擇性蝕刻處理以至少部份地移除該第二層。
  23. 如申請專利範圍第22項之方法，其中，該選擇性蝕刻處理包含使用給定的蝕刻劑，該給定的蝕刻劑移除該第二層材料的速率比移除該第一層材料的速率至少快2倍。
  24. 如申請專利範圍第22或23項之方法，其中，該第一層包含碳(C)合金，以至於碳構成該第一層材料的5%以下。
  25. 如申請專利範圍第22或23項之方法，其中，該第二層包含碳(C)合金，以至於碳構成該第二層材料的5%以下。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718588A (zh) * 2018-07-13 2020-01-21 台湾积体电路制造股份有限公司 高性能mosfet
TWI821604B (zh) * 2020-10-08 2023-11-11 環球晶圓股份有限公司 半導體裝置及其製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063300A1 (en) 2016-09-30 2018-04-05 Intel Corporation Nanowire transistors employing carbon-based layers
CN109390400A (zh) * 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
US11869973B2 (en) * 2018-06-20 2024-01-09 Intel Corporation Nanowire transistor structure and method of shaping
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
CN110707040B (zh) * 2018-07-10 2021-12-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US11469299B2 (en) * 2018-09-28 2022-10-11 Intel Corporation Gate-all-around integrated circuit structures having underlying dopant-diffusion blocking layers
US11769836B2 (en) 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
US20210202478A1 (en) * 2019-12-26 2021-07-01 Intel Corporation Gate-all-around integrated circuit structures having low aspect ratio isolation structures and subfins

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909186B2 (en) * 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US20080173864A1 (en) * 2007-01-20 2008-07-24 Toshiba America Research, Inc. Carbon nanotube transistor having low fringe capacitance and low channel resistance
US7884004B2 (en) 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US8519479B2 (en) 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
WO2013085534A1 (en) * 2011-12-09 2013-06-13 Intel Corporation Strain compensation in transistors
CN104011849B (zh) * 2011-12-23 2016-12-28 英特尔公司 Cmos纳米线结构
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US9023713B2 (en) * 2012-06-22 2015-05-05 GlobalFoundries, Inc. Ultrathin body fully depleted silicon-on-insulator integrated circuits and methods for fabricating same
US20140034905A1 (en) * 2012-08-01 2014-02-06 International Business Machines Corporation Epitaxially Thickened Doped or Undoped Core Nanowire FET Structure and Method for Increasing Effective Device Width
US8658518B1 (en) * 2012-08-17 2014-02-25 International Business Machines Corporation Techniques for metal gate work function engineering to enable multiple threshold voltage nanowire FET devices
US9006066B2 (en) * 2013-04-26 2015-04-14 Globalfoundries Inc. FinFET with active region shaped structures and channel separation
US9048301B2 (en) * 2013-10-16 2015-06-02 Taiwan Semiconductor Manufacturing Company Limited Nanowire MOSFET with support structures for source and drain
US9530876B2 (en) * 2013-12-20 2016-12-27 International Business Machines Corporation Strained semiconductor nanowire
US10396152B2 (en) * 2014-07-25 2019-08-27 International Business Machines Corporation Fabrication of perfectly symmetric gate-all-around FET on suspended nanowire using interface interaction
US9853166B2 (en) * 2014-07-25 2017-12-26 International Business Machines Corporation Perfectly symmetric gate-all-around FET on suspended nanowire
US9425318B1 (en) * 2015-02-27 2016-08-23 GlobalFoundries, Inc. Integrated circuits with fets having nanowires and methods of manufacturing the same
WO2018063300A1 (en) 2016-09-30 2018-04-05 Intel Corporation Nanowire transistors employing carbon-based layers

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718588A (zh) * 2018-07-13 2020-01-21 台湾积体电路制造股份有限公司 高性能mosfet
TWI714020B (zh) * 2018-07-13 2020-12-21 台灣積體電路製造股份有限公司 半導體結構及其製作方法
US11031395B2 (en) 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures
US11532622B2 (en) 2018-07-13 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. High performance MOSFETs having different device characteristics
US11855090B2 (en) 2018-07-13 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. High performance MOSFETs having varying channel structures
CN110718588B (zh) * 2018-07-13 2023-12-26 台湾积体电路制造股份有限公司 高性能mosfet
TWI821604B (zh) * 2020-10-08 2023-11-11 環球晶圓股份有限公司 半導體裝置及其製造方法

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