TW201824553A - 包含經接觸溝渠處理之源極／汲極區域的穿隧電晶體 - Google Patents

包含經接觸溝渠處理之源極／汲極區域的穿隧電晶體 Download PDF

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安拿 莫希
葛蘭 葛雷斯
尤嘉 艾維可
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Abstract

揭露了用於形成包括經接觸溝渠處理之源極和汲極(S/D)區域的穿隧電晶體之技術。技術允許在處理流程中延遲最終的源極和汲極材料形成，從而有助於防止摻雜物從此源極和汲極材料擴散到通道區域中。此外，在某些情況下，可能使用材料帶隙工程來增強如穿隧場效應電晶體(TFET)和費米濾波器FET(FFFET)之穿隧電晶體裝置抵抗從源極至汲極(通過通道)和從源極至地/基板的截止狀態漏電流的能力。這種材料帶隙工程可藉由在源極和汲極區域中使用不同的材料來結合基於材料的能帶差距成份以控制截止狀態漏電流，以擴展使用單組成材料配置可實現的有限能帶差距。增加能帶差距可增加載子必須克服以到達通道區域的障壁，從而減少截止狀態漏電流。

Description

包含經接觸溝渠處理之源極/汲極區域的穿隧電晶體
本發明關係於包含經接觸溝渠處理之源極/汲極區域的穿隧電晶體
半導體裝置是利用如矽(Si)、鍺(Ge)、和砷化鎵(GaAS)之半導體材料之電子特性的電子元件。場效應電晶體(FET)是包括三個端子的半導體裝置：閘極、源極和汲極。FET使用閘極施加的電場來控制電荷載子(例如，電子或電洞)從源極流到汲極通過之通道的導電性。在電荷載子是電子的情況下，將FET稱為n通道裝置，且在電荷載子是電洞的情況下，將FET稱為p通道裝置。一些FET具有稱為主體或基板的第四端子，其可用以偏置電晶體。此外，金屬氧化物半導體FET(MOSFET)包括閘極與通道之間的閘極介電層。MOSFET也可能更一般地被稱為金屬-絕緣體-半導體FET(MISFET)或絕緣閘極FET(IGFET)。互補 MOS(CMOS)結構使用p通道MOSFET(p-MOS)和n通道MOSFET(n-MOS)的組合來實作邏輯閘和其他數位電路。
FinFET是圍繞半導體材料之薄帶(通常稱為鰭片)構成的MOSFET電晶體。FinFET裝置的導電通道位於與閘極介電質相鄰之鰭片的外部部分上。具體地說，電流沿鰭片的兩個側壁(垂直於基板表面的側面)/在鰭片的兩個側壁(垂直於基板表面的側面)內以及沿著鰭片的頂部(平行於基板表面的側面)進行。由於這些配置的導電通道基本上沿著鰭片的三個不同的外部平坦區域存在，因此這種FinFET設計有時被稱為三閘極電晶體。也可獲得其它類型的FinFET配置，例如所謂的雙閘極FinFET，其中導電通道主要僅沿著鰭片的兩個側壁(而不是沿著鰭片的頂部)存在。與基於鰭片的電晶體類似地配置奈米線電晶體(有時稱為環繞式閘極(GAA)或奈米帶電晶體)，而不是其中閘極在三個部分上的鰭狀通道區域(因此，有三個作用閘極)，一或多個奈米線用於通道區域，且閘極材料大致圍繞每個奈米線。
100‧‧‧方法
102-122‧‧‧方塊
100’‧‧‧閘極先製流程
200‧‧‧基板
210‧‧‧硬遮罩
202‧‧‧鰭片
215‧‧‧溝渠
Fw‧‧‧寬度
Fh‧‧‧高度
220‧‧‧STI層
203‧‧‧部分
204‧‧‧部分
230‧‧‧垂直隔離結構
242‧‧‧虛擬閘極介電質
244‧‧‧虛擬閘極電極
250‧‧‧間隔物
260‧‧‧犧牲S/D材料
261‧‧‧源極區域
265‧‧‧汲極區域
270‧‧‧ILD層
282‧‧‧閘極介電層
284‧‧‧閘極
206‧‧‧通道區域
208‧‧‧奈米線通道區域
290‧‧‧接觸溝渠
262‧‧‧源極區域第一層
264‧‧‧源極區域第二層
292‧‧‧S/D接點
261’‧‧‧源極區域
262’‧‧‧源極區域第一層
264’‧‧‧源極區域第二層
292’‧‧‧接點
362‧‧‧第一層
364‧‧‧第二層
361‧‧‧雙層源極區域
365‧‧‧汲極區域
492‧‧‧S/D接點
462‧‧‧源極區域第一層
464‧‧‧源極區域第二層
406‧‧‧通道區域
465‧‧‧汲極區域
461‧‧‧源極區域
400‧‧‧截止狀態
401‧‧‧導通狀態
592‧‧‧S/D接點
562‧‧‧源極區域第一層
564‧‧‧源極區域第二層
506‧‧‧通道區域
565‧‧‧汲極區域
561‧‧‧源極區域
500‧‧‧截止狀態
501‧‧‧導通狀態
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
第1圖繪示根據本案之一些實施例之形成積體電路(IC)的方法，積體電路(IC)包括至少一個包括經接觸溝渠處理之源極和汲極(S/D)區域的穿隧電晶體。
第2A-J圖繪示根據各種實施例之當執行第1圖的方法時形成的示範積體電路結構。
第2D’圖繪示根據實施例之包括垂直隔離結構之第2D圖的示範結構。
第2J’圖繪示根據實施例之包括第2D’圖之垂直隔離結構之第2J圖的示範結構。
第3圖繪示根據本案之一些實施例之特別沿著A-A平面截取之沿著第2J圖之IC結構之一個鰭片截取的示範橫截面圖。
第3’圖繪示根據本案之一些實施例之第3圖之IC結構，包括陰影和圖案化以輔助可視化S/D區域的材料和摻雜架構。
第4和5圖分別繪示根據一些實施例之用於包括使用不同半導體材料之S/D區域之FFFET裝置的示範p型和n型費米濾波器場效應電晶體(FFFET)能帶圖。
第6圖繪示根據本案之一些實施例之以使用本文所揭露之技術形成的積體電路結構及/或電晶體裝置實作的計算系統。
藉由閱讀以下結合本文所述之附圖的詳細描述，將更好地理解本實施例的這些和其它特徵。在附圖中，各圖中示出的每個相同或幾乎相同的元件可能由相同的數字表示。為了清楚起見，並非每個圖中都可能標註每個元件。此外，如將理解的，附圖不一定按比例繪製或旨在將所述的實施例限制到所示的具體配置。例如，雖然一些圖形通常表示直線、直角、和平滑表面，但是所揭露之技術的實際實作可能具有不太完美的直線和直角，且一些 特徵可能鑑於製造過程的真實世界限制而可能具有表面形貌或是非平滑的。此外，附圖中的一些特徵可以包括圖案化和/或陰影填充，其主要被提供以輔助視覺上區分不同特徵。簡而言之，提出附圖只是為了顯示示範結構。
【發明內容】及【實施方式】
不同的電晶體類型採用不同的源極/汲極(S/D)摻雜架構，如半導體技術領域中已知的。例如，金屬氧化物半導體場效應電晶體(MOSFET)可能採用p-n-p或n-p-n的源極-通道-汲極區域摻雜架構，其中「p」代表對給定半導體材料適當的p型摻雜，且「n」表示對給定半導體材料適當的n型摻雜。因此，這樣的MOSFET在一個這樣裝置的S/D區域中皆採用相似類型的摻雜。然而，其它電晶體類型採用摻雜架構，其相對於電晶體之汲極區域包括具有不相似類型摻雜的源極區域。例如，穿隧場效應電晶體(TFET)通常包括與MOSFET類似的結構(因為TFET還包括源極、通道、和汲極區域)，除了TFET可能採用p-i-n或n-i-p的源極-通道-汲極摻雜架構，其中i表示本質的或標稱上未摻雜的半導體材料(例如，其中標稱上未摻雜的包括小於1E16、1E17、或1E18原子/立方厘米的雜質摻雜物濃度)。從而，這樣的TFET在一個這樣裝置的S/D區域中使用不相似類型的摻雜。此外，也稱為穿隧源極MOSFET的費米濾波器FET(FFFET)通常包括與MOSFET類似的結構(作為FFFET還包括源極、通道、和汲極區域)，除了 FFFET包括相反類型摻雜的雙層源極區域之外，使得FFFET可能採用np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源極-通道-汲極摻雜架構。對於TFET、FFFET、和包括使用不同摻雜物類型的源極和汲極區域(例如，與通常僅包括相同摻雜物類型之MOSFET的S/D區域相反)及/或利用穿隧機制的其它電晶體類型，可能希望改變相對於單個半導體材料設計的S/D材料配置以改善電晶體效能。此外，當製造穿隧電晶體裝置時，來自一或兩個相鄰S/D區域的摻雜物可能在製造程序期間(例如在退火程序期間(例如，用於形成最終閘極堆疊))而不期望地擴散到通道區域中。這種不期望的摻雜物擴散到通道區域會不利地影響電晶體效能。
因此，根據本案的一或多個實施例，提供了用於形成包括經接觸溝渠處理之S/D區域的穿隧電晶體之技術。在一些實施例中，S/D區域中至少一者可能經接觸溝渠處理，使得最終S/D材料不形成在該至少一S/D區域中，直到靠近前端線(FEOL)處理的終點(例如，幾乎到後端線(BEOL)處理)，從而延遲形成最終的S/D材料，直到形成S/D接觸溝渠後為止。在一些這種實施例中，技術可能包括在至少一S/D區域中形成犧牲S/D材料，以允許隨後經接觸溝渠(例如，形成在如層間介電(ILD)層的上絕緣體層中)移除犧牲材料並用最終S/D材料替換。根據一些實施例，犧牲S/D材料可能包括根據本案顯而易見的任何適當材料，例如包括Ge濃度在5至40%(例如，約20%)範圍內的矽鍺(SiGe)。此外，在一些實施例中，犧牲S/D材料可能 是本質半導體材料或其它標稱上未摻雜的(例如，n型或p型摻雜物的摻雜物濃度小於每立方厘米(cm)的1E17原子)。基於本案可理解，藉由延遲在S/D區域中至少一者中形成最終S/D材料，可最小化或完全避免相鄰通道區域的不想要的摻雜，因為在通過一或多個接觸溝渠形成最終S/D材料之前，可能多半或完全發生高溫處理(例如，超過攝氏400度的處理)。換句話說，通過接觸溝渠S/D處理技術可幫助解決可能伴隨電晶體製造處理流程的熱預算限制。根據本案將顯而易見本文描述之技術包括通過接觸溝渠(或通過接觸溝渠，在涉及兩個S/D區域的實施例中)處理最終源極及/或汲極區域材料的其他益處。
基於本案可理解，由於基本的開關機制是相對不同，所以TFET和FFFET是兩種類型的穿隧電晶體裝置，其具有比p-n-p和n-p-n MOSFET裝置更陡的電流導通(例如，相對於閘極電壓)。例如，這種MOSFET裝置通常藉由在障壁上調變熱離子發射來切換，而TFET和FFFET裝置藉由調變量子穿隧通過障壁來切換。因此，在一些實施例中，通過材料帶隙工程，本文所述的技術增強了這種相對較陡峭的導通電流裝置(例如，TFET和FFFET)，抵抗從源極至汲極(通過通道)和從源極至地/基板的截止狀態漏電流的能力。材料帶隙工程可能結合基於材料的能量差距成份來控制截止狀態漏電流。這種能量差距可在使用單組成材料配置擴展可實現的有限能量差距，因為以這樣的單組成材料配置，在高於閾值摻雜濃度時，在固定尺寸下，對 於給定源極至汲極電壓下，漏電流沒有額外的減小。例如，在矽(Si)材料配置的情況下(例如，其中S/D區域兩個僅包括Si和適當的摻雜物)，藉由以矽鍺(SiGe)或鍺(Ge)替換S/D區域中其一者中的Si材料，導帶的能量可減小，從而增加電荷載子(例如，電子)必須克服以跨越通道區域(例如，在TFET和FFFET裝置中)的障壁高度。
根據本案將顯而易見的是，可以對包括IV族半導體材料、III-V族半導體材料、及/或任何其它適當半導體材料的S/D區域實作技術。在本文中使用「IV族半導體材料」(或「IV族材料」或通常「IV」)包括至少一種IV族元素(例如矽、鍺、碳、錫)，例如Si、Ge、SiGe、等等。本文中使用「III-V族半導體材料」(或「III-V族材料」或通常為「III-V」)包括至少一種III族元素(例如，鋁、鎵、銦)和至少一種V族元素(例如，氮、磷、砷、銻)，例如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、磷化鎵(GaP)、銻化鎵(GaSb)、和磷化銦(InP)等。在一些實施例中，S/D區域可能採用不同的材料來實現期望的帶隙工程。在一些這樣的實施例中，帶隙材料工程可能僅針對裝置的源極側進行。無論如何，在一些實施例中，S/D區域可能包括彼此不相似的材料，其中源極區域將包括與包含在汲極區域中之材料的材料不同的材料。注意，本文所述之用於電晶體之S/D區域之材料的差異為關於包括在S/D區域中的體半導體材料，而不是關於添加到體半導體材料中的雜質摻雜物。例如，包括p-i-n或n-i-p摻雜架構的TFET 裝置在源極區域和汲極區域之間包括不同的雜質摻雜物類型(例如，一個是n型摻雜且另一個是p型摻雜)；然而，這種TFET裝置中之S/D區域的體半導體材料是相同的。例如，TFET裝置可能在S/D區域兩者中使用Si的體半導體材料形成，其中S/D區域之一摻雜有適當的n型摻雜物(例如，磷)，而另一個S/D區域摻雜有適當的p型摻雜物(例如，硼)。
為了幫助說明本文描述之技術的優點，在示範性FFFET裝置中，根據採用p型FFFET裝置的實施例，源極至汲極材料和摻雜架構可能包括在源極區域中的n型摻雜Si接著p型摻雜SiGe、在通道區域中的本質Si、及在汲極區域中的p型摻雜Si。在這樣的示範實施例中，基於本案可理解，藉由在這種異質結源極堆疊中採用p型摻雜的SiGe，而不是p型摻雜的Si(於同質接面源極堆疊)，用於此p型摻雜源極層的價帶邊緣(Ev)相對較高，從而增加能量差距以幫助減少截止狀態漏電流。在另一示範FFFET裝置中，特別是對於採用n型FFFET裝置的實施例，例如，源極至汲極材料和摻雜架構可能包括在源極區域中的p型摻雜的GaAs接著n型摻雜的InGaAs、在通道區域中的本質GaAs、及汲極區域中的n型摻雜GaAs。在這樣的示範實施例中，基於本案可理解，藉由在這種異質接面源極堆疊中採用n型摻雜的InGaAs，而不是n型摻雜的GaAs(於同質接面源極堆疊)，用於此n型摻雜源極層的導帶邊緣(Ec)相對較低，從而增加能量差距以幫助減少截止狀態漏電流。鑑 於本案，許多材料和摻雜架構配置將是明顯的。
因此，在一些實施例中，可能使用經接觸溝渠處理至少一S/D區域以使包括採用不同/不相似半導體材料之S/D區域的穿隧電晶體裝置受益。然而，在一些實施例中，使用本文描述之技術形成的穿隧電晶體不需要在S/D區域之間包括不相似半導體材料(即，S/D區域包括相似或相同的半導體材料)。例如，在TFET裝置的情況下，根據一些實施例，通過接觸溝渠S/D處理可用以使S/D區域中至少一者受益，其中兩個S/D區域兩者都包括相同的半導體材料，但以相反的方式被摻雜(例如，S/D區域中其一者是n型摻雜，且另一者是p型摻雜)。此外，在FFFET裝置的情況下，根據一些實施例，由於這些裝置中之源極區域的雙層結構，通過接觸溝渠S/D處理可用以使S/D區域中至少一者受益，其中S/D區域兩者都包括相同的半導體材料，但摻雜架構包括pn-i-n(或pn-p-n)或np-i-p(或np-n-p)中其一者。在這樣的實施例中，基於本案可理解，源極區域將包括與異質接面配置相反的同質接面配置。在一些實施例中，例如，可能希望將通道區域保持為本質半導體材料或至少標稱上未摻雜，使得通過接觸溝渠S/D處理技術可幫助確保通道區域不會由S/D材料通過摻雜物擴散而無意及不想要地被摻雜。因此，根據本案將顯而易見，如本文所述的通過接觸溝渠S/D處理可使許多電晶體裝置受益。
使用本文提出之技術和結構可使用諸如：包括掃描/透射電子顯微鏡(SEM/TEM)、掃描透射電子顯微 鏡(STEM)、奈米束電子衍射(NBD或NBED)、及反射電子顯微鏡(REM)的電子顯微鏡；組成映射；X射線晶體學或衍射(XRD)；能量色散X射線光譜(EDS)；二次離子質譜儀(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或層析成像；局部電極原子探針(LEAP)技術；3D斷層掃描；或高解析度物理或化學分析的工具來偵測，以列舉一些適當的示範分析工具。特別地，在一些實施例中，這樣的工具可能指示包括穿隧電晶體的積體電路(IC)，其包含如本文中各種所述之使用經接觸溝渠處理之至少一S/D區域。在一些實施例中，可能基於S/D區域延伸到經其形成之接觸溝渠中的至少一部分(以這種方式被處理)來偵測通過接觸溝渠S/D處理，由於在移除犧牲材料之後形成的最終S/D材料可能形成接觸溝渠，其將是非典型的(例如，與當在處理流程的傳統部分中發生最終S/D處理時相比)。另外，在一些實施例中，由於發生處理在此限制區域內，所以經接觸溝渠形成的最終S/D材料可能僅(或主要地)出現於接觸溝渠的下方及/或之中。在一些實施例中，可能基於最終IC結構上/中的剩餘犧牲材料，來偵測本文所述之技術的使用。例如，在一些這樣的實施例中，犧牲材料可能保持鄰近通過接觸溝渠處理的最終S/D區域，因為接觸溝渠可能不暴露形成之犧牲材料的整體，從而留下絕緣體層其中形成接觸溝渠並且鄰近暴露區域(並且，因此在其形成之後與最終S/D材料相鄰)的之部分。此外，在一些實施例中，犧牲材料可以保留在IC上的其他位置，例如在未處理 的位置(例如，用於虛擬/未使用的鰭片)。
此外，回想在某些實施例中，S/D區域可能採用不同的半導體材料。例如，在TFET裝置的情況下，p/n型摻雜源極區域可能包括第一半導體材料(例如，Si或GaAs)，且n/p型摻雜汲極區域可能包括不同於第一的第二半導體材料(例如，SiGe或InGaAs)。此外，在一些實施例中，源極區域可能包括包括第一層和第二層的雙層結構，其中一層是p型摻雜的，另一層是n型摻雜的。在一些這樣的實施例中，第一和第二層可能包括不同的半導體材料。在任何此類實施例中，如本文所述之包括在源極和汲極區域之間使用不同半導體材料的材料工程可以利用不同帶隙和能量差距，來減少利用量子穿隧及/或帶對帶穿隧(BTBT)之電晶體裝置(例如TFET和FFFET)之截止狀態的漏電流。因此，該些技術可通過橫截面和材料/化學分析來偵測。在一些實施例中，本文所述的技術和結構可能基於從其中獲得的益處來偵測，例如通過可使用通過接觸S/D處理實現的相鄰S/D材料的擴散及/或可使用在S/D區域中相對不同半導體材料實現的相對減少截止狀態漏電流來減少或消除通道區域的不期望/無意摻雜。鑑於本案，許多配置和變型將是顯而易見的。
架構和方法
第1圖繪示根據本案之一些實施例之形成積體電路(IC)的方法100，積體電路(IC)包括至少一個包括經接 觸溝渠處理之源極和汲極(S/D)區域的穿隧電晶體。在一些實施例中，方法100還可能用以形成穿隧電晶體裝置以包括採用相對不同半導體材料的S/D區域，使得源極區域包括第一半導體材料，且汲極區域包括例如不同於第一半導體材料的第二半導體材料。在單一電晶體的S/D區域中包含不同的材料提供益處，如可基於本案所理解的，例如降低從源極通過通道至汲極的漏電流和源極至地/基板之漏電流的形式表示的截止狀態漏電流；然而，本案不想要作如此限制。第2A-J圖繪示根據本案之一些實施例之當執行第1圖的方法100時形成的示範積體電路結構。根據一些實施例第1圖的方法100包括，繪示閘極後製電晶體製造處理流程的主要垂直流程。然而，在其他實施例中，可能使用閘極先製處理流程，如本文將要描述的(且在第1圖中用替換閘極首先流程100’指示器示出)。為了便於說明和描述，第2A-J圖的結構主要配合在形成具有鰭狀配置(例如FinFET或三閘極)之費米濾波器場效應電晶體(FFFET)加以描繪和描述。然而，可使用技術來形成任何適當類型的電晶體和任何適當的幾何形狀或配置，如可基於本案而被理解。例如，第2G圖繪示包括具有奈米線配置之電晶體的示範積體電路結構，如將在下面更詳細描述的。此外，本文描述用以形成穿隧FET(TFET)裝置之技術的變化，且主要涉及S/D處理(方法100的方塊118，且可選地，方塊114)。
因此，本文描述的技術可受益於各種不同的電晶體類型，例如多個場效應電晶體(FET)(例如，TFET、 FFFET)、及藉由調變通過障壁的量子穿隧來操作的任何其它電晶體。其他適當的電晶體類型可能受益於本文所述的技術，其中源極和汲極區域中形成不同的材料。此外，可受益於本文描述之技術的各種示範電晶體配置包括但不限於平面、鰭狀(例如，FinFET、三閘極、雙閘極)和奈米線(或奈米帶或環繞式閘極(GAA))。另外，技術可能用以受益於p型裝置(例如，p型FFFET和p型TFET)及/或n型裝置(例如，n型FFFET和n型TFET)。此外，技術可能用以形成互補MOS(CMOS)裝置/電路，其中使用本文所述的技術形成所包含的p型和n型電晶體中的一者或兩者，使得所包括的p型和n型電晶體中的一者或兩者包括具有不同材料的S/D區域。其他示範電晶體裝置可包括很少的單電子量子電晶體裝置，且裝置可能採用例如為三維晶體以及二維晶體或奈米管的半導體材料。在一些實施例中，技術可能用以使不同尺度的裝置受益，例如具有微米(微米)範圍及/或奈米(nm)範圍之關鍵尺寸的IC裝置(例如，形成在22、14、10、7、5、或3nm處理節點，或超出)。
第1圖的方法100包括在基板200上圖案化102硬遮罩210，以形成根據實施例之第2A圖所示的示範結果結構。將如本案所知，硬遮罩210可能使用任何適當的技術形成或沉積在基板200上。例如，硬遮罩210可能使用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗處理、及/或形成硬遮罩210在基板200上的任何其它適當處理被毯式沉積或以其它方式生長在基板200 上。在一些情況下，在沉積硬遮罩210材料之前，可對在其上沉積硬遮罩210之基板200的頂表面進行處理(例如，化學處理、熱處理等)。硬遮罩210可使用任何適當的技術(例如，一或多個光刻和蝕刻處理)所以圖案化102。硬遮罩210可能包括任何適當的材料，例如各種氧化物或氮化物材料。具體的氧化物和氮化物材料可以包能氧化矽、氧化鈦、氧化鉿、氧化鋁、氮化矽、或氮化鈦，僅舉幾個例子。在一些情況下，例如，可基於基板200的材料來選擇硬遮罩210材料。
在一些實施例中，基板200可能包括：包括IV族半導體材料的體基板，例如矽(Si)、鍺(Ge)、或矽鍺(SiGe)、及/或至少一III-V半導體材料及/或根據本案將顯而易見的任何其它適當材料；絕緣體上X(XOI)結構，其中X是上述材料中其一者(例如，IV族及/或III-V族半導體材料)，且絕緣體材料是氧化物材料或介電質材料或一些其它電絕緣材料；或一些其它適當的多層結構，其中頂層包括上述材料中其一者(例如，IV族及/或Ⅲ-V族材料)。回想一下，在本文中使用「IV族半導體材料」(或「IV族材料」或通常「IV」)包括至少一IV族元素(例如，矽、鍺、碳、錫)，如Si、Ge、SiGe等。另外還提到使用「III-V族半導體材料」(或「III-V族材料」或通常為「III-V」)包括至少一III族元素(例如，鋁、鎵、銦)和至少一V族元素(例如，氮、磷、砷、銻)，例如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、磷化鎵(GaP)、銻化鎵(GaSb)、和銦磷化物 (InP)等。注意，例如，III族也可能稱為硼族或IUPAC族13，IV族也可能稱為碳族或IUPAC族14，且V族也可能稱為氮族或IUPAC族15。
在一些實施例中，根據本案將顯而易見的是，基板200基板110可能包括由{001}、{011}、或{111}的米勒折射率平面描述的表面晶體取向。在本示範實施例中，儘管基板200被示為具有類似於其它層的厚度(在Z軸方向上的尺寸)以便於說明，但在一些情況下，基板200可能比其他層更厚，例如具有50至950微米範圍內的厚度，或根據本案將顯而易見之任何其它適當的厚度。在一些實施例中，基板200可能用於一或多個其它IC裝置，例如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種射頻(RF)裝置、各種感測器、或任何其它適當的半導體或IC裝置，這取決於最終用途或目標應用。因此，在一些實施例中，根據本案將顯而易見的是，本文所述的結構可能包括在晶片系統(SoC)應用中。
根據實施例第1圖的方法100繼續進行104淺溝渠凹槽(STR)蝕刻以從基板200形成鰭片202，從而形成第2B圖所示的結果示範結構。用以形成溝渠215和鰭片202的STR蝕刻104可能包括任何適當的技術，例如各種遮罩處理及濕及/或乾式蝕刻處理。在一些情況下，STR蝕刻104可能在原位/無空氣斷裂的情況下進行，而在其它情況 下，STR蝕刻104可能例如非原位地進行。可基於本案理解，溝渠215可能形成為具有變化的寬度(X軸方向的尺寸)和深度(Z軸方向的尺寸)。例如，可能進行多個硬遮罩圖案化102和STR蝕刻104處理以在鰭片202之間之溝渠215實現變化深度。鰭片202可能形成為具有變化的寬度Fw(X軸方向上的尺寸)和高度Fh(Z軸方向上的尺寸)。例如，在寬高比捕獲(ART)整合架構中，鰭片可能形成為具有特定的高寬比，使得當它們稍後被移除或凹陷時，所形成之所得溝渠允許沉積之替換材料中的缺陷終止在材料垂直生長的側表面上，例如非結晶/介電質側壁，其中若使用這樣的ART架構，則側壁相對於生長區域的尺寸足夠高，以便捕獲大部分(若不是全部)缺陷。
在一些實施例中，根據本案將了解，鰭片寬度Fw可能例如在5-400nm的範圍內，或任何其它適當的值。在一些實施例中，根據本案將了解，鰭片高度Fh可能例如在10-800nm的範圍內，或任何其它適當的值。在採用高寬比捕獲(ART)架構的實施例中，鰭片可能形成為具有特定的高寬比，使得當它們稍後凹陷及/或移除時，所形成之所產生的鰭片溝渠允許沉積之替換材料中的缺陷終止在材料垂直生長的側表面上，例如非結晶/介電質側壁，其中側壁相對於生長區域的尺寸足夠高，而能夠捕獲大部分(若不是全部)缺陷。在這種示範情況下，鰭片(Fh：Fw)的高寬比可能大於1，例如大於1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、或10，或任何其他適當的閾值比， 這將在由揭露了解。注意，為了便於說明，在本示範結構中，溝渠215和鰭片202各被顯示為具有相同的寬度和深度/高度；然而，本案不旨在如此限制。例如，在一些實施例中，鰭片202可能形成為具有變化的高度Fh及/或變化的寬度Fw。還要注意的是，儘管在第2B圖的示範結構中顯示四個鰭片202，但可以形成任何數量的鰭片，例如，一個、二個、十個、數百個、數千個、百萬等，如可基於本案所理解。
根據實施例，第1圖的方法100繼續沉積106淺溝渠隔離(STI)層220並平坦化以形成第2C圖所示的所得示範結構。在一些實施例中，STI層220的沉積106可包括本文所述的任何沉積處理(例如，CVD、ALD、PVD)或任何其它適當的沉積處理。STI層220的材料可能包括任何適當的絕緣材料，例如一或多個介電質、氧化物(例如，二氧化矽)、或氮化物(例如，氮化矽)材料。在一些實施例中，STI層220的材料可基於基板200的材料來選擇。例如，在Si基板的情況下，STI材料可能是二氧化矽或氮化矽，以提供實例。
第1圖的方法100繼續使STI材料220凹陷108，以使得鰭片202的至少一部分204從STI平面散出，由此形成根據實施例之第2D圖所示的所得示範結構。如第2D圖所示，散出在STI層220之頂部平面上方(如204所示)之鰭片202的部分204具有表示為Fah的作用鰭片高度，其可能在例如10-750nm的範圍內或任何其它適當的值，如根據本 案所知。亦如圖所示，鰭片202之在STI層220之頂部平面下方的部分203是子鰭部分(表示為203)。注意，在本示範實施例中，鰭片202(包括部分203和204)對於基板200是本地的。換句話說，鰭片202在本示範實施例中從基板200形成，且在第2D圖的結構中包括相同的材料，使得鰭片202(包括部分203和204)和基板200是一個同質的結構。然而，在其他實施例中，鰭片202之一些或全部可能被移除並例如被替換為替換鰭片。在一些這樣的實施例中，處理可能從第2C圖的結構繼續，並包括蝕刻鰭片202(例如，使用任何適當的濕及/或乾式蝕刻處理)以在STI層220之間形成鰭片溝渠，其中蝕刻完全或部分地移除鰭片202(例如，分別一路到達/穿過STI層220的底部平面或並非如此)。在這樣的實施例中，鰭片溝渠可用於替換材料的沉積，並繼續凹陷處理108將導致第2D圖的鰭片是替換鰭片(其可能包括與基板200中包含的材料不同的材料)。在一些這樣實施例中，替換材料可能包括IV族半導體材料及/或III-V族半導體材料，及/或根據本案顯而易見的任何其它適當材料。例如，可能藉由在這樣的處理中移除本地的Si鰭片並用SiGe材料代替它們來形成包括SiGe的替換鰭片，以提供實例。注意，在一些鰭片被移除和替換(並且因此不是本地鰭片)之這樣實施例中，可能採用ART處理架構，其中鰭片溝渠具有高高寬比(例如，高度：寬度比大於1、1.5、2、3、4、5或更高的值)。可能採用這種ART處理架構，例如用來捕獲差排，從而防止差排到達磊晶膜表面，並大 大降低溝渠內的表面差排密度。
根據實施例，無論作用鰭片部分204是否對基板200是本地的，第1圖的方法100可能可選地繼續形成110垂直隔離結構230，如第2D’圖所示。如基於本案可理解，第2D’圖繪示包括垂直隔離結構230之第2D圖的示範結構。因此，關於第2D圖之示範結構的先前相關描述同樣適用於第2D’圖的示範結構。在一些實施例中，垂直隔離結構230可能形成為例如進一步隔離(或電絕緣)單個鰭片或鰭片群組。例如，在第2D’圖的示範結構中，出現並包括有這樣的垂直隔離結構，以藉由確保各自S/D區域保持分離，來防止一個電晶體裝置的最終S/D區域與另一個(例如，相鄰)電晶體裝置的S/D短路。因此，這種垂直隔離結構230可能使用任何適當的技術形成，並當存在時，結構230可能包括任何適當的電絕緣材料，例如介電質、氧化物、氮化物、及/或碳化物材料。注意，雖然垂直隔離結構230比鰭片204高(在Z軸方向上的尺寸)，但是本案並不作如此限制。而且，由於在一些揭露中不需要垂直隔離結構230，因為它們是可選用的，為了便於描述，方法100將繼續使用沒有垂直隔離結構230的IC結構來描述。
回想一下，方法100主要在閘極後製電晶體製造處理流程的上下文中描述，其中處理包括形成虛擬閘極堆疊、進行S/D處理、並接著在S/D區域已被處理之後形成最終閘極堆疊。然而，在其他實施例中，可能使用閘極先製處理流程來進行技術。在這種示範情況下，將不進行處 理112(形成虛擬閘極堆疊)，因此，在一些實施例中(例如採用閘極先製處理流程的那些)，處理112是可選的。這反映在第1圖之處理流程的右側，其中例如進行116之最終閘極堆疊處理116可能在進行114 S/D處理之前進行。然而，方法100的描述將使用閘極後製處理流程加以繼續，以允許充分描述這樣的流程(其可能包括額外處理)。
第1圖的方法100以形成112虛擬閘極堆疊加以繼續，其包括虛擬閘極介電質242和虛擬閘極電極244，從而形成根據實施例之第2E圖的示範產生結構。如上所述，處理112是可選的，因為在所有實施例(諸如採用閘極先製處理流程的那些)中不需要進行它們。在此示範實施例中，虛擬閘極介電質242(例如，虛擬氧化物材料)和虛擬閘極或虛擬閘極電極244(例如，虛擬多晶矽材料)可能用於替換閘極處理。注意，也在虛擬閘極堆疊之任一側上形成通常稱為閘極間隔物(或簡稱為間隔物)的側壁間隔物250，且這種間隔物250例如可幫助判定通道長度並可幫助替換閘極處理。如基於本案可理解，虛擬閘極堆疊(和間隔物250)可幫助定義每個鰭片的通道區域和源極/汲極(S/D)區域，其中通道區域在虛擬閘極堆疊之下(因為它將位於最終閘極堆疊之下)，且S/D區域在虛擬閘極堆疊的任一側。注意，由於IC結構在形成鰭狀電晶體的上下文中被描述，因此在一些實施例中，最終閘極堆疊也將鄰近鰭片的任一側，因為閘極堆疊將沿著鰭片通道區域的三個壁排放。虛擬閘極堆疊的形成可能例如包括沉積虛擬閘極介電 質材料242和虛擬閘極電極材料244，圖案化虛擬閘極堆疊，沉積閘極間隔物材料250，以及進行間隔物蝕刻以形成第2E圖所示的結構。根據本案將明白，間隔物250可能包括任何適當的材料，例如任何適當的電絕緣體、介電質、氧化物(例如，氧化矽)、及/或氮化物(例如，氮化矽)材料。注意，在一些實施例中，本文所述的技術不需要包括形成虛擬閘極堆疊，使得可能在第一種情況下形成最終閘極堆疊。無論如何，根據本案將顯而易見，端結構將包括端閘極堆疊。還應注意，在一些實施例中，硬遮罩(未示出)可能在虛擬閘極堆疊上形成(也可能形成在間隔物250上)，以在例如後續處理期間保護虛擬閘極堆疊。
根據實施例，第1圖的方法100以形成114犧牲S/D材料260繼續，以形成第2F圖的示範產生結構。在一些實施例中，犧牲S/D材料可能使用任何適當的技術形成，例如遮罩在待處理的S/D區域之外的區域，蝕刻來自第2E圖之結構之鰭片的部分(在本實例中，蝕刻和移除作用部分204，如圖所示僅留下子鰭部分203)，以及形成/沉積/生長犧牲S/D材料(例如，使用任何適當的技術，例如CVD、ALD、PVD)。在一些實施例中，源極區域可能與汲極區域分開處理，因為它們可能包括不同的犧牲材料，或者只有S/D區域之一可能包括犧牲材料。例如，在一些實施例中，不需要對電晶體的S/D區域兩者都進行通過接觸溝渠S/D處理，使得只有一個包括通過接觸溝渠處理。因此，在一些這樣的實施例中，如可基於本案理解，在處理流程 的此階段，不包括犧牲S/D材料260的S/D區域可能形成為具有最終S/D材料/配置。在一些此類實施例中，例如，當在一組S/D區域中發生處理時，另一組S/D區域(源極區域261或汲極區域265)被遮罩掉，然後可切換遮罩和處理。根據本案將明顯了解很多用於處理S/D區域的不同技術，不管它們是否經接觸溝渠處理(因此，不管它們是否利用犧牲材料)。
在一些實施例中，犧牲S/D材料260可能包括任何適當的材料，例如IV族半導體材料、III-V族半導體材料、及/或如根據本案將顯而易見的任何其它適當的材料。例如，在一些實施例中，犧牲S/D材料260可能包括SiGe，其中犧牲SiGe中的Ge濃度可能在5至40%(例如，約20%)的範圍內，或如根據本案將顯而易見的一些其它適當濃度。通常，在一些實施例中，犧牲S/D材料260可能包括例如Si、SiGe、及/或Ge的IV族半導體材料。此外，在一些實施例中，犧牲S/D材料260可能包括InGaAs，其中犧牲InGaAs中的In濃度可能在5至60%的範圍內，或根據本案將顯而易見的一些其它適當濃度。通常，在一些實施例中，犧牲S/D材料260可能包括III-V族半導體材料，例如GaAs、InGaAs、InAs、及/或InP。在一些實施例中，犧牲S/D材料260可能包括雜質摻雜物，例如經接觸溝渠處理有助於選擇性地移除犧牲材料260。然而，在其他實施例中，犧牲S/D材料260可能是本質的/未摻雜的或者標稱上未摻雜的(例如，摻雜物濃度小於1E17原子/立方厘米)，以 防止任何包括的摻雜物在後續處理期間擴散到相鄰通道區域，如可基於本案所理解的。從而，使用犧牲S/D材料260的經接觸溝渠S/D處理可能有助於防止通道區域以無意/不期望的方式摻雜，從而提高電晶體效能。
第1圖的方法100以進行116閘極堆疊處理加以繼續，以形成第2G圖的示範產生結構。如第2G圖所示，在本示範實施例中的處理包括在第2F圖之結構上沉積層間介電(ILD)層270，隨後可選的平面化及/或拋光以露出虛擬閘極堆疊。注意，在第2G圖的示範結構中，ILD層270被示為透明的，以便可看到下面的特徵；然而，本案不旨在如此限制。在一些實施例中，根據本案將顯而易見的是，ILD層270可能包括任何適當的電絕緣體、介電質、氧化物(例如，氧化矽)、及/或氮化物(例如，氮化矽)材料。在本示範實施例中，閘極堆疊處理以移除虛擬閘極堆疊(包括虛擬閘極244和虛擬閘極介電質242)加以繼續以允許形成最終閘極堆疊。回想一下，在一些實施例中，可能使用閘極先製流程(也稱為上前hi-k閘極)來進行包括閘極介電層282和閘極(或閘極電極)284之最終閘極堆疊的形成。在這樣的實施例中，閘極處理可能在處理108之後或在可選處理110之後(在進行處理110的實施例中)且在S/D處理114之前進行。然而，在本示範實施例中，使用閘極後製流程(也稱為替換閘極或替換金屬閘極(RMG)處理)形成閘極堆疊。在這種閘極後製處理中，如前所述，處理可能包括虛擬閘極氧化物沉積、虛擬閘極電極(例如，多晶矽)沉積、 以及可選地圖案化硬遮罩沉積。不管是採用閘極先製還是閘極後製處理，最終閘極堆疊可包括如第2G圖所示的閘極介電層282和閘極284。
注意，當移除虛擬閘極時，將(被虛擬閘極覆蓋的)鰭片204之通道區域暴露以允許鰭片之通道區域的任何期望處理。通道區域的這種處理可能包括各種不同的技術，例如用替換材料移除和替換通道區域、根據需要摻雜鰭片的通道區域、將鰭片形成一或多個奈米線(或奈米帶)用於環繞式閘極(GAA)電晶體配置、清潔/拋光通道區域、及/或根據本案將顯而易見的任何其它適當處理。例如，繪示鰭狀通道區域206(其是最右側鰭狀結構的通道區域)，其可能例如藉由用期望適當的n型或p型摻雜物摻雜本地鰭片204而形成。為了提供另一實例，可能在移除虛擬閘極並藉由使用任何適當技術轉換此位置處的鰭狀結構來暴露鰭片的通道區域之後形成奈米線通道區域208(其是最左邊鰭狀結構的通道區域)。如圖所示，奈米線通道區域208包括2個奈米線(或奈米帶)。然而，使用本文揭露之技術形成的奈米線(或奈米帶或GAA)電晶體可能包括任何數量的奈米線(或奈米帶)，例如1-10或更多，這取決於所需的配置。
基於本案可理解，在此實範實施例中，通道區域至少在閘極堆疊下方。例如，在鰭狀電晶體配置的情況下，如本領域已知的那樣，當堆疊形成在三邊時，通道區域可能在閘極堆疊之下和之間。然而，若電晶體裝置被 反轉並結合到端基板端，則通道區域可能在閘極之上。因此，通常，閘極和通道關係可能包括鄰近關係(其可能或可能不包括中間閘極介電層及/或其他適當的層)，其中閘極靠近通道區域，使得根據一些實施例，其可以某種方式(例如，以電方式)對通道區域進行控制。進一步，在奈米線(或奈米帶或GAA)電晶體配置的情況下，閘極堆疊可能基本(或完全)圍繞通道區域中的每個奈米線/奈米帶。此外，在平面電晶體配置的情況下，閘極堆疊可能簡單地在通道區域之上。在一些實施例中，通道區域可能包括IV族半導體材料(例如，Si、SiGe、Ge)、III-V族III族半導體材料(例如，GaAs、InGaAs、InAs)、及/或根據本案將顯而易見的任何其它適當材料。在一些實施例中，包含在通道區域中的半導體材料可能源於基板200及/或通道區域中包括的半導體材料可能不是源於基板200(例如，使得它是替換材料或在基板200上形成的材料)。回想一下，在一些實施例中，取決於具體的配置，通道區域可能是摻雜的(例如，具有任何適當n型及/或p型摻雜物)或本質/標稱上未摻雜的。
注意，S/D區域與通道區域的任一側相鄰，例如可在第2G和3圖中看到。更具體地，在示範實施例中，S/D區域直接鄰近通道區域，使得在S/D區域和通道區域中的任一個之間不存在中間層。然而，本案不旨在如此限制。還應注意，例如，可能主要基於此電晶體之各個通道區域的形狀/配置來描述使用本文所述技術形成之電晶體 的配置/幾何形狀。例如，奈米線(或奈米帶或GAA)電晶體可能這樣稱為，因為它包括在此電晶體之通道區域中的一或多個奈米線(或奈米帶)。然而，可能基於源極、汲極、及通道區域的摻雜及/或操作架構來描述電晶體類型(例如，MOSFET、FFFET、TFET、或其它適當類型)，且因此可能使用這些相應的區域來判定例如給定電晶體的類型或分類。對於MOSFET相對於TFET電晶體來說尤其如此，因為它們可能在結構上非常相似(或相同)，但包括不同的摻雜架構(例如，用於MOSFET的p-n-p或n-p-n對於用於TFET的p-i-n或n-i-p)。
繼續進行116閘極堆疊處理，在已移除虛擬閘極並已進行任何期望的通道區域處理之後，根據實施例，可形成最終閘極堆疊。在本示範實施例中，最終閘極堆疊包括閘極介電層282和閘極284，如第2G圖所示。閘極介電層282可能包括例如任何適當的氧化物(例如二氧化矽)、高k閘極介質質材料、及/或根據本案將顯而易見的任何其它適當材料。高k閘極介電質材料的實例包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鍶鋇氧化鈦、氧化鋇鈦、氧化鈦鍶、氧化釔、氧化鋁、鉛鈧氧化鉭、及鈮酸鉛鋅，以提供一些實例。在一些實施例中，可能在閘極介電層282上進行退火處理，以當使用高k材料時提高其品質。閘極284(或閘極電極)可能包括寬範圍的材料，例如多晶矽、氮化矽、碳化矽、或各種適當的金屬或金屬合金，例如鋁(Al)、鎢 (W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)。在一些實施例中，閘極介電層282及/或閘極284可能包括例如兩層或多層材料層的多層結構。在一些實施例中，閘極介電層282及/或閘極284可能包括在至少一部分特徵中分級(例如，增加及/或減小)一或多種材料的含量/濃度。在一些實施例中，另外的層可能存在於最終閘極堆疊中，例如一或多個功函數層或其它適當層。注意，儘管閘極介電層282顯示僅在第2G圖之示範實施例中的閘極284下方，但是在其他實施例中，閘極介電層282也可能存在於閘極284的一側或兩側上，使得閘極介電層282例如位於閘極284和間隔物250之間。
根據實施例，第1圖的方法100繼續形成118S/D接觸溝渠290以形成第2H圖的示範產生結構。這種處理可能包括任何適當的技術，例如一或多個濕及/或乾蝕刻處理，以在一或多個S/D區域上在ILD層270中形成接觸溝渠290。注意，在本示範實施例中，接觸溝渠不在一組犧牲S/D材料(右側第二個)上形成，因為犧牲S/D材料260不旨在被移除且被最終S/D材料替換。因此，犧牲S/D材料260可能以這樣的鰭片形狀保留在IC上，否則將是電晶體的S/D區域，其可能有助於偵測例如本文所述之技術的使用。接觸溝渠290的形成允許通過其處理下面的S/D區域，這可基於本案來理解。注意，在本示範實施例中，接觸溝渠290全部顯示為分開溝渠(例如，每個S/D區域一個溝渠)；然而，在一些實施例中，本案不旨在如此限制，使 得單個溝渠可能存取多個S/D區域(例如，多個相鄰源極區域或多個相鄰汲極區域)。
根據實施例，繼續第1圖中的方塊118，隨著接觸溝渠290已經形成，可通過接觸溝渠290處理S/D區域，以形成第2I圖的示範產生結構。在一些實施例中，經接觸溝渠處理可能包括任何適當的技術，例如使用任何適當的技術(例如，通過CVD、ALD、或PVD)進行一或多個濕及/或乾蝕刻處理以從溝渠290下方的部分移除犧牲S/D材料260，然後形成最終的S/D材料。在一些實施例中，選擇性蝕刻處理用以移除犧牲S/D材料260而不會不利地影響其它暴露的材料。在一些這樣的實施例中，可能遮罩一或多個特徵以幫助防止對特徵的不利影響。在此示範實施例中，經接觸溝渠290形成包括源極區域第一層262和源極區域第二層264的源極區域261，並如圖所示，經接觸溝渠290也形成汲極區域。亦如第2I圖所示，經接觸溝渠290處理之S/D區域的材料延伸到每個對應的接觸溝渠290中；然而，除非另有說明，否則本案不旨在如此限制。如進一步所示，犧牲S/D材料260保留在其未被移除的部分中，例如在與不在接觸溝渠290下方之處理的S/D區域相鄰的部分(例如，與鄰近通道區域之那些區域之相反側之S/D區域相鄰的部分)中。注意，第3圖中還顯示S/D區域的結構，其繪示沿著第2J圖之IC結構的一個鰭片獲取的示範橫截面圖，並具體地沿著AA平面截取，將在下面更詳細地描述。因此，第3圖的橫截面圖可能有助於例如大體上說明 S/D區域和電晶體結構。
在一些實施例中，源極區域261可能與汲極區域265分開處理，因為它們可能包括不同的材料和不同的摻雜類型，如基於本案可理解的。在一些這樣的實施例中，一組S/D區域(源極區域261或汲極區域265)可能在另一組S/D區域發生處理時遮罩掉，然後可切換遮罩和處理。然而，根據一些實施例，可能同時對兩組S/D區域261和265進行處理，諸如同時形成源極層264和汲極265中的摻雜物，因為這些特徵可能包括相同的摻雜物類型。在一些實施例中，本地鰭片204材料(即源於基板200)可能保留在S/D區域中的一或兩個中，其中可摻雜這樣的本地材料以形成最終S/D區域材料(其可能在處理流程中較早發生，例如在方塊114處)。因此，S/D區域的材料可能包括本地和/或替換材料，使得在子鰭部分203和S/D區域之間可能存在或不存在不同的介面(例如，層264或265)。在此示範實施例中，由於S/D區域的材料是替換材料，所以在特徵264和203之間以及特徵265和203之間存在不同的介面。注意，即使在S/D區域中使用源於基板200之材料的實施例中，由於例如引入到S/D區域中的雜質摻雜物，S/D區域和子鰭203之間仍然可能存在不同的介面。根據本案，許多用於處理S/D區域的不同技術將是顯而易見的。
如第2J圖所示，結構包括源極區域261，各包括如前所述的包括第一層262和第二層264的雙層堆疊結構。注意，儘管源極區域第二層264可能在源極區域第一 層262之前形成，但在一些實施例中，層264、262由於流過源極區域261的電流而被稱為這樣(例如，電流可從源極接點流到源極區域的第一層262，然後流到源極區域的第二層264)。在此示範實施例中，第二層264位於第一層262之下，因此第一層262位於第二層264之上；然而，本案不需要如此限制，除非另有說明。例如，在一些實施例中，源極區域261可能是單層結構，例如在形成TFET裝置的情況下以提供實例。然而，繼續第2J圖的示範實施例，在一些實施例中，源極區域第二層264可能在源極區域第一層262和通道區域和基板200中的至少一者之間，如可基於本案所理解。例如，根據一些這樣的實施例，第二層264的存在可能幫助防止從第一層262向通道區域及/或基板200的漏電流。亦如第2J圖所示，結構包括與每個對應源極區域261相關之閘極堆疊的相對側上的汲極區域265(並因此在通道區域的相對側)。因此，當討論本文之電晶體的S/D區域時，為了便於描述，將假定使用單一鰭片結構形成單一電晶體，使得一個源極區域261及其對應的汲極區域265(例如，在Y軸方向上對準)將被認為是此單一電晶體的S/D區域。
在一些實施例中，S/D區域可能包括任何適當的材料，例如IV族半導體材料(例如，Si、SiGe、Ge)、III-V族半導體材料(例如，GaAs、InGaAs、InAs)、及/或任何其它適當的半導體材料，並還可能包括任何適當的摻雜架構，如根據本案將是顯而易見的。當雜質摻雜物被包 括在層/區域/特徵的半導體材料中時，雜質摻雜物可將半導體材料轉變為非本徵半導體材料(與本徵半導體材料相反)，如基於本案可理解的。這種摻雜有意地引入半導體材料中的雜質以例如調變半導體材料的電性質。因此，可能使用這種雜質摻雜來改變例如包括的IV族及/或III-V族III族半導體材料的電性質。在一些實施例中，摻雜半導體材料可能使用任何適當的技術來實現，例如通過擴散、離子注入、沉積/生長具有主要半導體材料的摻雜物、及/或根據本案將顯而易見的任何其它適當技術。在一些實施例中，例如，摻雜物可能被引入本地半導體材料(源於基板)及/或替換半導體材料(例如，磊晶形成的)。此外，在使用注入的實施例中，例如，可能在或不加入預變形處理的情況下注入雜質摻雜物。如根據本案將顯而易見，可能根據需要進行任何數量的摻雜處理以將適當的n型及/或p型摻雜物引入源極、汲極、及/或通道區域的半導體材料中。
然而，在一些實施例中，包含在層/區域/特徵中的至少一者中(例如，在通道區域中)的半導體材料可能不是有意摻雜的，使得半導體材料是本質的或標稱上未摻雜的。這種標稱摻雜可能例如由於不期望的擴散而發生，因此，參考半導體材料或包括半導體材料的層/區域/特徵之「標稱上未摻雜」的使用包括雜質摻雜物濃度小於1E15、1E16、1E17、或1E18原子/立方厘米(cm)，或小於一些其它適當的閾值量，如將在本案中顯而易見。注意，當摻雜物存在於電晶體裝置之任何層/區域特徵的半導體 材料中時，摻雜物可能以任何適當的濃度存在，例如在1E15至5E22原子/立方厘米(cm)的濃度範圍內或任何其它適當的濃度，如將在本案中顯而易見。相對較高的摻雜物濃度(例如，大於1E19、1E20、或1E21)可能被認為是退化摻雜，其中半導體材料開始更像導體(或實際上表現出類似於導體的電子性質)，如本領域已知。用於IV族半導體材料(例如，Si、SiGe、Ge)的傳統摻雜物包括用於n型摻雜物(供體)的磷(P)及/或砷(As)和用於p型摻雜物(受體)的硼(B)，以提供一些實例。另外，用於III-V族半導體材料(例如，GaAs、InGaAs、InAs)的傳統摻雜物包括用於n型摻雜物(供體)的Si和用於p型摻雜物的鈹(Be)、鋅(Zn)、及/或鎂(Mg)，以提供一些實例。
在通道區域的任一側上(例如，閘極堆疊的任一側上)的對應S/D區域將用於FFFET裝置的實施例中，源極區域261可能包括雙層結構，如第2J和3圖所示，其中雙層源極區域包括第一層262和第二層264。因此，在形成電晶體是FFFET裝置的實施例中，特徵262/262-206-265(雙層源極-通道-汲極)的摻雜架構可能是np-i-p(或np-n-p)或pn-i-n(或pn-p-n)，其中「n」表示n型摻雜半導體材料，「p」表示p型摻雜半導體材料，且「i」例如表示本質的或標稱上未摻雜的半導體材料。在一些此類實施例中，可理解源極區域第一層262可能包括n型和p型摻雜物中的一種，且源極區域第二層264相對於第一層262包括n型和p型摻雜物中的另一種。此外，在一些這樣的實施例中，汲極 區域265可能包括與源極區域第二層264相同的摻雜物類型，使得它們都包括例如n型或p型摻雜物。因此，在一些這樣的實施例中，例如，汲極區域265可能包括相對於源極區域第一層262的n型和p型摻雜物中的另一種。還應注意，FFFET裝置或可使用本文所述之技術形成之任何其它電晶體的通道區域206可能是本質的或標稱上未摻雜的(例如，雜質摻雜物濃度小於1E16、1E17、或1E18原子/立方厘米)，或通道區域206可能摻雜適當的n型或p型摻雜物，如將在本案中顯而易見。
在通道區域(例如，閘極堆疊的任一側)之任一側上的對應S/D區域將被用於TFET裝置的實施例中，記住源極不需要具有雙層結構，使得例如源極區域261僅為一層。在一些這樣的實施例中，例如，在p-i-n(例如，對於p-TFET)或n-i-p(例如，對於n-TFET)的源極-通道-汲極架構中，S/D區域可能包括相反類型的摻雜物。在一些實施例中，其中通道區域的任一側上(例如，閘極堆疊的任一側上)的對應S/D區域將用於MOSFET裝置，在例如p-n-p(例如，對於p-MOS)或n-p-n(例如，對於n-MOS)的源極-通道-汲極摻雜架構中，S/D區域可能各包括相同類型的摻雜物。例如，在一些這樣的實施例中，n-p-n及/或p-n-p MOSFET裝置可能在同一電路中被包括有穿隧電晶體裝置(例如，FFFET及/或TFET)(例如，用於形成CMOS裝置)。在一些實施例中，S/D區域261和265中的一個或兩個可能包括兩個或更多材料層的多層結構，例如在第2J和3圖之 示範實施例中包括雙層結構之源極區域261的情況。在一些實施例中，S/D區域261和265中的一個或兩個可能包括在至少一部分區域中之一或更多材料之含量/濃度的分級(例如，增加及/或減少)，其中分級的材料例如可能涉及所包含的半導體材料的濃度(例如，整個SiGe材料中的Ge的濃度)及或包括的摻雜物。因此，根據各種實施例，可能採用多種電晶體類型，從而可能採用S/D配置和摻雜架構，如基於本案可理解的。此外，本文所述之IC結構的至少兩層/區域/特徵的配置及/或性質(例如，包括的半導體材料、摻雜、帶隙性質、相對位置等)可能以任何適當的相對方式定義，這將根據本案而顯而易見。
回想一下，在一些實施例中，源極區域261可能包括相對於汲極區域265的不同半導體材料，例如其中一個區域中的Si和另一個中的SiGe或Ge。例如，根據一些實施例，在第2J和3圖的雙層源極區域(例如，其可能為FFFET裝置形成)的情況下，層262和264中的一個或兩個可能包括相對於包含在汲極區域265中之半導體材料的不同半導體材料。此外，在一些實施例中，層262和264可能包括相同或不同的半導體材料(例如，兩者都包括Si或一個包括Si，另一個包括SiGe)。在S/D區域中使用不同的半導體材料可允許帶隙工程獲得期望的效果，例如增加能量差距以減小電晶體截止狀態中的漏電流，如將參照第4和5圖更詳細地描述。例如，在一些實施例中，可能基於相對帶隙、相對價帶邊緣(Ev)特性、及/或基於相對導帶邊緣(Ec) 特性來選擇半導體材料。然而，在一些實施例中，源極區域261和汲極區域265可能包括相同的半導體材料，且在一些這樣的實施例中，例如僅有相同的半導體材料。例如，在與TFET裝置相關的一些這樣的實施例中，S/D區域可能包括相同的半導體材料(例如，Si)，但是將是相反類型的摻雜(例如，其中源極區域是n型摻雜，而汲極區域為p型摻雜，或源極區域為p型摻雜，而汲極區域為n型摻雜)。進一步，在與FFFET裝置相關的一些這樣實施例中，S/D區域可能包括相同的半導體材料(例如Si)，使得例如雙層源極區域包括同質接面配置(而不是異質接面配置)。
在採用第2J和3圖之雙層源極區域261的實施例中，源極區域第二層264可能被認為是濾波器元件，例如在FFFET裝置中，其中濾波器元件相對較薄，具有在5-50nm範圍內(例如，10-25nm)的厚度(例如，Z軸方向上的尺寸及/或在Y軸方向上之262和206之間的尺寸)或根據本案將顯而易見的一些其它適當厚度。通常，S/D區域之厚度/高度(例如，Z軸方向的尺寸)的整體可能是任何適當的厚度/高度，其可能例如基於作用通道區域高度。本文將參考第3’、4、和5圖描述附加的材料和摻雜示範配置。根據本案，許多電晶體S/D配置和變化將是顯而易見的。
根據實施例，第1圖的方法100繼續形成120S/D接點以形成第2J圖的示範產生結構。在一些實施例中，S/D接點292可能使用任何適當的技術形成，例如在接觸溝渠290中沉積金屬或金屬合金(或其它適當的導電材 料)。在一些實施例中，S/D接點292形成可能包括例如矽化、發芽、III-離子化(例如，通過金屬和III-V材料反應的金屬間相對高電導率化合物)、及/或退火處理。在一些實施例中，S/D接點292可能包括鋁或鎢，儘管可使用任何適當的導電金屬或合金，例如銀、鎳-鉑、或鎳-鋁。在一些實施例中，S/D接點292中的一或多個可能例如包括電阻降低金屬和接觸插塞金屬，或者僅包括接觸插塞。示範接觸電阻降低金屬包括例如鎳、鋁、鈦、金、金-鍺、鎳-鉑、或鎳鋁、及/或其它這種電阻降低金屬或合金。例如，示範接觸插塞金屬包括鋁、銅、鎳、鉑、鈦、或鎢、或其合金，儘管可能使用任何適當導電的接觸金屬或合金。在一些實施例中，若需要，附加層可能存在於S/D接點292區域中，例如黏附層(例如，氮化鈦)及/或襯墊或障壁層(例如，氮化鉭)。如在第2J和3圖中可看出，在本示範實施例中，S/D區域的至少一部分位於為接點292形成的接觸溝渠中。
第2J’圖繪示根據實施例之第2J圖的示範結構，包括第2D’圖的垂直隔離結構230。回想一下，處理110是可選的，使得垂直隔離結構230不需要包括在IC結構中。然而，在第2J’圖的示範結構中，存在兩個這樣的結構230。垂直隔離結構230可能對於在IC製造期間使用的蝕刻處理(例如，藉由包含抗蝕刻材料，例如碳)進行抗蝕刻，因此，它們更可能隔離單一鰭片或鰭片群組。例如，如第2J’圖所示，垂直隔離結構230將三個最右邊的S/D區 域與IC結構的其他部分(例如最左邊的S/D區域)隔開。這樣的配置可能是需要的，其中例如那些最右邊的三個S/D區域都具有相同的極性(例如，全部為n型或全部為p型)，從而允許那些相同極性S/D區域與其他極性S/D區域隔離(例如，若最左邊的S/D區域是n型和p型的另一極性)。垂直隔離結構230還可能允許相鄰S/D區域及/或S/D接點的材料合併在一起，從而在需要時提供障蔽以防止所述S/D區域及/或S/D接點材料合併或接觸不期望的材料(例如S/D區域或另一極性的接點)。根據本案將顯而易見垂直隔離結構230的許多益處，且可能在需要時形成並包括在IC結構中的這種垂直隔離結構230(其中存在)。
此外，第2J’圖的結構包括最左邊鰭片結構中的源極區域261’，以繪示例如可能在方塊114處用最終S/D材料處理一或多個S/D區域。如可基於第2J’圖所理解的，包括源極區域第一層262’和源極區域第二層264’的源極區域261’可能在與犧牲S/D材料260形成時類似的階段進行處理。注意，源極區域261’不延伸到先前形成的對應接觸溝渠290中，而是例如由於未形成通過接觸溝渠的源極區域261’，相應的接點292’完全向下延伸到此源極區域261’。此外，注意，層262’和264’在位於接點292’下方之源極261’的部分上繼續延伸(在Y軸方向上)，與在此位置存在的犧牲材料260相反(例如，相較於包括相似相對位置之犧牲材料260的最右邊鰭片)。然而，注意，源極區域261’的相應汲極區域經其各自的接觸溝渠被處理，如圖所示。根 據本案將顯而易見在處理流程的典型階段(例如，在方塊114處)中處理的S/D區域與經相應接觸溝渠處理的S/D區域之間的許多不同配置變化。
根據一些實施例，第1圖的方法100繼續根據需要完成122積體電路(IC)處理。完成IC的這種附加處理可能包括後端線(BEOL)處理以例如形成一或多個金屬化層及/或以互連形成的電晶體裝置。根據本案將顯而易見，可能進行任何其它適當的處理。注意，為了便於描述，方法100的處理102-122以第1圖中的特定順序顯示。然而，一或多個處理102-122可能以不同的順序進行，或可能根本不進行。例如，方塊110是若不希望抗蝕刻垂直結構則不需要進行的可選處理。此外，方塊112是在例如採用閘極先製處理流程的實施例中不需要進行的可選處理。此外，當進行處理116時，這樣的閘極先製處理流程改變，如使用替代和可選的閘極先製流程100’所示，由此在進行114 S/D處理之前進行最終閘極堆疊處理116。根據本案將顯而易見方法100和本文描述之技術的許多變化。回想一下，技術可能用以形成包括以下任一者的一或多個電晶體裝置：場效應電晶體(FET)、費米濾波器FET(FFFET)、穿隧FET(TFET)、平面配置、鰭狀配置(例如，fin-FET、三閘極，雙閘極)、及/或奈米線(或奈米帶或環繞式閘極)配置(具有任何數量的奈米線)。此外，形成的裝置可能包括p型電晶體裝置(例如，p-FFFET或p-TFET)及/或n型電晶體裝置(例如，n-FFFET或n-TFET)。此外， 裝置可能包括互補MOS(CMOS)裝置或量子裝置(幾個到單一電子)，以提供另外的實例。
第3圖繪示根據本案之一些實施例之特別沿著A-A平面截取之沿著第2J圖之IC結構之一個鰭片截取的示範橫截面圖。提供第3圖以幫助繪示第2J圖之結構的不同元件。因此，關於每個相似編號的特徵之先前相關描述同樣適用於第3圖。然而，注意為了便於說明，第2J和3圖所示之特徵的尺寸可能不同。還要注意，在結構之間發生一些變化，例如如第3圖所示之間隔物250的形狀。還注意到形成S/D接觸溝渠290之結構的部分在第3圖中示出，並如基於結構可理解的，S/D區域261和265都延伸到其中形成接點292的接觸溝渠290中。此外，如圖所示，犧牲S/D材料260保持鄰近S/D區域261和265兩者。第3’圖亦繪示僅對S/D區域中的一個進行經接觸溝渠S/D處理之技術的變化，且具體地在本示範實施例中僅針對如圖所示的汲極區域265(類似於在第2J’圖之結構中的最左邊鰭片)。因此，比較第3圖和第3’圖，可看出與源極區域261的情況相反，源極區域361不延伸到上覆接觸溝渠290中。此外，儘管犧牲S/D材料260鄰近源極區域261，它不在源極區域361旁邊(因為S/D區域沒有利用犧牲S/D材料或經接觸溝渠處理)。
第3’圖更繪示根據本案之一些實施例之第3圖之IC結構，包括陰影和圖案化以輔助可視化S/D區域的材料和摻雜架構。關於每個相似編號的特徵之先前相關描述同樣適用於第3’圖。然而，根據一些實施例，請注意在第 3’圖的示範結構中，包括第一層362和第二層364的雙層源極區域361(例如，與第3圖的雙層源極區域261相反)以及汲極區域365各自具有陰影和圖案化以輔助視覺上表示相對包括的材料和摻雜架構。例如，根據一些實施例，在第3’圖中，源極區域第一層362包括具有正斜率的對角線圖案化(即，從左下到右上方向)，以視覺上指示其包括相對於源極區域第二層364和汲極區域365兩者，其都包括具有負斜率的對角線圖案化(即，從左上到右下方向)。在一些這樣的實施例中，第一層362包括p型和n型摻雜物之一，而第二層364和汲極區域365相對於第一層362包括p型和n型摻雜物中的另一者，使得362和364/365之其一者包括p型摻雜物，且另一者包括n型摻雜物。此外，根據一些實施例，第二層364包括陰影以指示其包括相對於第一層362和汲極區域365的不同半導體材料。在一些這樣的實施例中，第一層362和汲極區域365可能因此包括相同的半導體材料；然而，在其他實施例中，本案不需要如此限制，使得它們可能包括不同的半導體材料。
本文將參照第4和5圖描述具體示範材料配置和摻雜架構。回想一下，對於TFET裝置，源極區域361可能僅包括類似於用於汲極區域365之配置的一個主要部分(而不是如第3’圖所示的雙層結構)，其中源極區域361包括相對於汲極區域的不同半導體材料且包括不同的摻雜物類型。還要注意，技術可能應用於其他適當的電晶體類型。例如，根據本案將顯而易見的是，MOSFET裝置(例如，包 括n-p-n或p-n-p摻雜架構)可能受益於在S/D區域中包含不同的半導體材料。根據本案將顯而易見許多變化和配置。
示範FFFET能帶圖
第4和5圖分別繪示根據一些實施例之用於包括使用不同半導體材料之S/D區域之FFFET裝置的示範p型和n型FFFET能帶圖。注意，來自第2H和3圖之結構的特徵在示意結構中被包括在能帶圖下面以顯示帶圖的不同部分並繪示電流可如何流過FFFET裝置。然而，用於每個特徵相關編號之的第一數量已經改變以匹配相應圖形的數量，因為參照如所示的具體材料和摻雜架構來描述第4和5圖中的特徵。因此，關於這些相似特徵之先前相關描述同樣適用於第4和5圖之底部所示的示意結構。亦可理解，第4和5圖包括第3’圖的陰影和圖案化以輔助視覺上識別S/D區域之間的材料和摻雜差異。為了輔助描述，第4圖的示範p型FFFET示意結構從左到右(以及包含的材料)包括S/D接點492(金屬或金屬合金)、源極區域第一層462(n型Si)、源極區域第二層464(p型SiGe)、通道區域406(i型Si)、汲極區域465(p型Si)、及S/D接點492(金屬或金屬合金)。如可理解，在本示範實施例中，第一S/D接點492具體是源極區域261接點，且第二S/D接點492具體是汲極區域265接點。此外，第5圖的示範n型FFFET示意結構從左到右(以及所包含的材料)包括S/D接點592(金屬或金屬合金)、源極區域第一層562(p型GaAs)、源極區域第二層564(n型InGaAs)、通道 區域506(i型GaAs)、汲極區域565(n型GaAs)、及S/D接點592(金屬或金屬合金)。
在第4和5圖的示範實施例中，源極區域461和561包括異質接面結構，因為源極區域第一層462/562包括相對於源極區域第二層464/564不同的半導體材料(例如，分別Si相較於SiGe和GaAs相較於InGaAs)。此外，在示範實施例中，源極區域461/561分別包括相對於汲極區域465/565的不同半導體材料。例如，使用第4圖的示範p型FFFET裝置，在示範實施例中，SiGe被包括在源極區域461中(具體地，在源極區域的第二層464中)，而Si是汲極區域中的唯一半導體材料。因此，它們包括不同的半導體材料。此外，源極區域461和561包括具有p-n或n-p二極體配置的雙層結構，如可基於本案所理解。注意，由於源極區域中的二極體，FFFET裝置有時被稱為穿隧源極MOSFET。此外，如關於第3’圖所解釋的，在第4和5圖的示範FFFET裝置中，源極區域第二層464/564包括與它們各自的汲極區域465/565相同類型的摻雜(例如，分別為兩者都是p型和兩者都是n型)，其相對於各自源極區域第一層462/562為n型和p型之另一者，使得第4圖的示範p型FFFET結構包括np-i-p摻雜架構，且第5圖的示範n型FFFET結構包括pn-i-n摻雜架構。然而，根據一些實施例，記得通道區域可能被摻雜，使得p型FFFET裝置可能包括np-n-p摻雜架構，且n型FFFET裝置可能包括pn-p-n摻雜架構。
繼續第4和5圖之示意FFFET結構的能帶圖，如 這些圖所示，它們分別各包括用於裝置之截止狀態400/500和導通狀態401/501的能帶圖。此外，對於所有圖，能量(E)向上方增加，如由每個圖之左側的箭頭所示。此外，導帶邊緣(Ec)和價帶邊緣(Ev)都被繪示，這是繪製關鍵電子能級的常見方法。亦可理解，帶隙是Ec和Ev之間的能量差(以電子伏特計)，如本領域已知的。對應的S/D和通道區域如所示地與能帶圖對齊，以說明從本文所述之技術和結構得到的益處。請注意，不提供精確的帶圖和值；然而，可使用這些示範能帶圖來理解從本文所述之技術和結構得到的益處，這將是明顯的。
參考第4圖的示範p型FFFET裝置，可理解藉由以異質接面配置(即不同的晶體半導體材料配置)在源極區域第二層464中包含SiGe，由於第一層462包括Si，相對於同質接面配置可獲得此層464之Ev的增加(例如，若464包括Si而非SiGe，則使得諸層包括相同或相似的半導體材料)。於Ev相對於這種假設的同質接面Ev(以虛線表示)的增加被表示為△Ev，並提供增加在此462/464層介面處之電荷載子之障蔽高度的益處，從而減少截止狀態漏電流(特別是對於這些FFFET裝置，其包括在所有條件下穿過雙層源極穿隧二極體的載子，或通過帶對帶穿隧操作的其它裝置)。在一些這樣的實施例中，包括在第二層464中之SiGe材料中的Ge濃度可能在10-50%的範圍內以提供這類帶隙工程優點，或如本案將顯而易見的任何其它適當Ge濃度。此外，為了完成描述，在截止狀態400期間，如可理解 的，通道區域電位可阻擋低能量載子。此外，p-FFFET裝置仍然能夠在導通狀態401中有效地操作，這也是可理解的。
第5圖的示範n-FFFET裝置包括類似的原理，不同之處在於在源極區域第二層564中以異質接面配置包括InGaAs(與在同質接面配置中層564包括GaAs相反)，對於此層564之Ec的減少可相對於同質接面配置得到，這有利於n型裝置。Ec相對於這樣假設的同質接面Ec(以虛線表示)的減少被表示為△Ee，並提供增加在此562/564層介面處之載子之障蔽高度的益處(儘管相對於第4圖中的相反方式)，從而減少截止狀態漏電流(再次，特別是對於在所有條件下包括載子穿隧的穿隧裝置，例如FFFET裝置)。在一些這樣的實施例中，包括在第二層564中之InGaAs材料中的In濃度可能在5-70%的範圍內以提供這類帶隙工程優點，或如本案將顯而易見的任何其它適當In濃度。此外，再次，在截止狀態500期間，如可理解的，通道區域電位可阻擋低能量載子。此外，n-FFFET裝置仍然能夠在導通狀態501中有效地操作，這也是可理解的。注意，在第4和5圖的兩種情況下，產生異質接面源極區域結構的不同材料具有比包括在源極區域中之其它半導體材料更小的帶隙(例如，SiGe具有比Si更小的帶隙，且InGaAs具有比GaAs更小的帶隙)。因此，在一些實施例中，包括在使用本文所述之技術形成之電晶體之源極區域中的半導體材料可能相對於包括在源極區域中之其它半導體材料(例如，雙層 結構中的另一層之材料)和包含在汲極區域中之半導體材料中其一或兩者具有較小的帶隙、較高的價帶邊緣(Ev)、及/或較低的導帶邊緣(Ec)。根據本案將顯而易見許多變化和構造。
示範系統
第6圖繪示根據本案之一些實施例之以使用本文所揭露之技術形成的積體電路結構及/或電晶體裝置實作的計算系統1000。如可看出，計算系統1000容納主機板1002。主機板1002可能包括一些元件，包括但不限於處理器1004和至少一個通訊晶片1006，其每個可以實體地和電性地耦接至主機板1002，或以其他方式整合在其中。應當理解，主機板1002可能是例如任何印刷電路板，無論是主板、安裝在主板上的子板、還是系統1000的唯一板等等。
依據其應用，計算系統1000可能包括可能或可能不是實體且電性耦接至主機板1002的一或多個其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)、等等)。包括在計算系統1000中的任何元件可能包括根據示 範實施例使用所揭露之技術形成的一或多個積體電路結構或裝置。在一些實施例中，可將多個功能整合到一或多個晶片中(例如，注意通訊晶片1006可以是處理器1004的一部分或者整合到處理器1004中)。
通訊晶片1006啟動無線通訊來傳輸資料至計算系統1000且從計算系統1000傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道、等等。詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能並非如此。通訊晶片1006可能實作一些無線標準或協定，包括但不限於WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G及以上的任何其他無線協定。計算系統1000可能包括複數個通訊晶片1006。例如，第一通訊晶片1006可能專用於如WiFi和藍芽之較短範圍的無線通訊，且第二通訊晶片1006可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
計算系統1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包括使用如本文中各種描述之使用所揭露之技 術形成的一或多個積體電路結構或裝置來實作的板載電路。「處理器」之詞可能指處理例如來自暫存器及/或記憶體的電子資料以將此電子資料轉換成可能儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置的部分。
通訊晶片1006也可能包括封裝在通訊晶片1006內的積體電路晶粒。依照一些這樣的示範實施例，通訊晶片的積體電路晶粒包括使用如本文中各種描述的所揭露之技術形成的一或多個積體電路結構或裝置。如根據本案將理解的，注意多標準無線能力可能直接整合到處理器1004中(例如，其中任何晶片1006的功能被積體到處理器1004中，而不是具有單獨的通訊晶片)。還要注意，處理器1004可能是具有這種無線能力的晶片組。簡而言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣，任何一個晶片或晶片組可具有整合在其中的多個功能。
在各種實施例中，計算裝置1000可能是膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位攝影機、或處理資料或採用如本文中各種所述之使用所揭露之技術形成的一或多個積體電路結構或裝置的任何其他電子裝置。注意，對計算系統的引用旨在包括被配置用於計算或處理資訊的計算裝置、設備、和其他結構。
進一步示範實施例
以下實施例涉及進一步實施例，從其中將可明顯看出許多排列和配置。
實例1是一種積體電路(IC)，包括：基板；及電晶體，至少一者在基板上或在基板中，電晶體包括閘極、靠近閘極的通道區域，鄰近通道區域的源極和汲極(S/D)區域，其中源極區域包括第一半導體材料，包括n型和p型摻雜物其中一者，且其中汲極區域包括與第一半導體材料不同的第二半導體材料，第二半導體材料包括n型和p型摻雜物其中一者、及接點，電性連接至S/D區域其中一者，其中接點在溝渠中，且其中區域的材料延伸到溝渠中。
實例2包括實例1的主題，其中矽鍺(SiGe)與S/D區域相鄰。
實例3包括實例1或2的主題，其中第一半導體材料是矽鍺(SiGe)，且第二半導體材料是矽(Si)。
實例4包括實例1或2的主題，其中第一半導體材料是砷化銦鎵(InGaAs)，且第二半導體材料是砷化鎵(GaAs)。
實例5包括實例1-4任一者的主題，其中第二半導體材料包括相對於該第一半導體材料的n型和p型摻雜物其中另一者。
實例6包括實例1-4任一者的主題，其中第二 半導體材料包括n型和p型摻雜物其中一者，包括在第一半導體材料中。
實例7包括實例1-6任一者的主題，其中源極區域包括雙層配置，使得第三半導體材料被包括在源極區域中的第一層中，且第一半導體材料被包括在源極區域中的第二層中，其中第二層在第一層與通道區域之間。
實例8包括實例7的主題，其中第一層包括相對於第一半導體材料的n型和p型摻雜物其中另一者。
實例9包括實例7或8的主題，其中第三半導體材料與第二半導體材料相同。
實例10包括實例7-9任一者的主題，其中第二層在第一層與基板之間。
實例11包括實例1-10任一者的主題，其中第一和第二半導體材料各包括IV族半導體材料。
實例12包括實例1-10任一者的主題，其中第一和第二半導體材料各包括III-V族半導體材料。
實例13包括實例1-12任一者的主題，其中通道區域包括是平面、鰭狀、雙閘極、三閘極、鰭狀場效應電晶體(FinFET)、奈米線、奈米帶、環繞式閘極(GAA)中至少一者的配置。
實例14包括實例1-13任一者的主題，其中電晶體是費米濾波器場效應電晶體(FFFET)。
實例15包括實例1-13任一者的主題，其中電晶體是穿隧場效應電晶體(TFET)。
實例16是一種互補金屬氧化物半導體(CMOS)裝置，包括實例1-15任一者的主題。
實例17是一種計算系統，包括實例1-16任一者的主題。
實例18是一種積體電路(IC)，包括：基板；及電晶體，至少一者在基板上或在基板中，電晶體包括閘極、靠近閘極的通道區域、鄰近通道區域的源極區域，源極區域包括第一層和在第一層與通道區域之間的第二層，第一層包括第一半導體材料及n型和p型摻雜物其中一者，第二層包括第二半導體材料及相對於第一層之n型和p型摻雜物其中另一者，鄰近通道區域的汲極區域，汲極區域包括第三半導體材料及相對於第一層之n型和p型摻雜物其中另一者，及接點，其電性連接至源極和汲極區域其中一者，其中接點在溝渠中，且其中源極和汲極區域的材料延伸到溝渠中。
實例19包括實例18的主題，其中矽鍺(SiGe)與S/D區域相鄰。
實例20包括實例19的主題，其中SiGe包括5-40%範圍內的鍺(Ge)濃度。
實例21包括實例18-20任一者的主題，其中第一半導體材料與第二半導體材料相同。
實例22包括實例18-20任一者的主題，其中第一半導體材料與第二半導體材料不同。
實例23包括實例18-21任一者的主題，其中第 一、第二、及第三半導體材料全部包括矽(Si)。
實例24包括實例18-20或22任一者的主題，其中第二半導體材料相對於第一半導體材料具有較高的價帶邊緣(Ev)。
實例25包括實例18-20、22、或24任一者的主題，其中第二半導體材料相對於第一半導體材料具有較低的導帶邊緣(Ec)。
實例26包括實例18-25任一者的主題，其中第三半導體材料與第一半導體材料相同。
實例27包括實例18-25任一者的主題，其中第三半導體材料與第一半導體材料不同。
實例28包括實例18-26任一者的主題，其中第一層包括n型摻雜物，第二層包括p型摻雜物，且汲極區域包括p型摻雜物。
實例29包括實例18-26任一者的主題，其中第一層包括p型摻雜物，第二層包括n型摻雜物，且汲極區域包括n型摻雜物。
實例30包括實例18-29任一者的主題，其中通道區域包括本質的或標稱上未摻雜的半導體材料。
實例31包括實例18-29任一者的主題，其中通道區域包括n型和p型摻雜物其中一者。
實例32包括實例18-31任一者的主題，其中通道區域包括是平面、鰭狀、雙閘極、三閘極、鰭狀場效應電晶體(FinFET)、奈米線、奈米帶、及環繞式閘極(GAA) 中至少一者的配置。
實例33包括實例18-32任一者的主題，其中電晶體是費米濾波器場效應電晶體(FFFET)。
實例34是一種互補金屬氧化物半導體(CMOS)裝置，包括實例18-33任一者的主題。
實例35是一種計算系統，包括實例18-34任一者的主題。
實例36是一種形成積體電路(IC)的方法，方法包括：移除通過絕緣體層中之溝渠之犧牲材料的至少一部分，犧牲材料在電晶體的源極和汲極(S/D)區域其中一者中；及以包括n型和p型摻雜物其中一者的第一半導體材料代替移除的犧牲材料，其中源極和汲極區域其中另一者包括不同於第一半導體材料的第二半導體材料，第二半導體材料包括n型和p型摻雜物其中一者。
實例37包括實例36的主題，其中犧牲材料包括矽鍺(SiGe)。
實例38包括實例36或37的主題，其中第一半導體材料是矽鍺(SiGe)，且第二半導體材料是矽(Si)。
實例39包括實例36或37的主題，其中第一半導體材料是砷化銦鎵(InGaAs)，且第二半導體材料是砷化鎵(GaAs)。
實例40包括實例36-39任一者的主題，其中第二半導體材料相對於該第一半導體材料包括n型和p型摻雜物其中另一者。
實例41包括實例36-39任一者的主題，其中第二半導體材料包括n型和p型摻雜物其中一者，包括在第一半導體材料中。
實例42包括實例36-41任一者的主題，其中源極區域包括雙層配置，使得第三半導體材料被包括在源極區域中的第一層中，且第一半導體材料被包括在源極區域中的第二層中，其中第二層在第一層與電晶體之通道區域之間。
實例43包括實例42的主題，其中第一層包括相對於第一半導體材料的n型和p型摻雜物其中另一者。
實例44包括實例42或43的主題，其中第三半導體材料與第二半導體材料相同。
實例45包括實例42-44任一者的主題，其中第二層在第一層與基板之間。
實例46包括實例36-45任一者的主題，其中第一和第二半導體材料各包括IV族半導體材料。
實例47包括實例36-45任一者的主題，其中第一和第二半導體材料各包括III-V族半導體材料。
實例48包括實例36-47任一者的主題，其中電晶體包括是平面、鰭狀、雙閘極、三閘極、鰭狀場效應電晶體(FinFET)、奈米線、奈米帶、及環繞式閘極(GAA)中至少一者的配置。
實例49包括實例36-48任一者的主題，其中電晶體是費米濾波器場效應電晶體(FFFET)。
實例50包括實例36-48任一者的主題，其中電晶體是穿隧場效應電晶體(TFET)。
已經出於說明和描述的目的呈現了示範實施例的上述描述。這並不旨在窮盡或將本案限制為所揭露的精確形式。根據本案，許多修改和變化是可能的。意圖是本案的範圍不受此詳細說明限制，而是由所附的申請專利範圍限制。主張本申請優先權之未來提交的申請可能以不同的方式主張所揭露的主題，並且通常可能包括如本文中各種揭露或以其他方式示範之一或多個限制的任何集合。

Claims (25)

  1. 一種積體電路(IC)，包含：基板；及電晶體，在該基板上或在該基板中的至少一者，該電晶體包括閘極，靠近該閘極的通道區域，鄰近該通道區域的源極和汲極(S/D)區域，其中該源極區域包括第一半導體材料，包括n型和p型摻雜物的一者，且其中該汲極區域包括與該第一半導體材料不同的第二半導體材料，該第二半導體材料包括n型和p型摻雜物的一者，及接點，電性連接至該S/D區域其中一者，其中該接點在溝渠中，且其中該S/D區域的材料延伸到該溝渠中。
  2. 如申請專利範圍第1項所述之積體電路，其中矽鍺(SiGe)與該S/D區域相鄰。
  3. 如申請專利範圍第1項所述之積體電路，其中該第一半導體材料是矽鍺(SiGe)，且該第二半導體材料是矽(Si)。
  4. 如申請專利範圍第1項所述之積體電路，其中該第一 半導體材料是砷化銦鎵(InGaAs)，且該第二半導體材料是砷化鎵(GaAs)。
  5. 如申請專利範圍第1項所述之積體電路，其中該第二半導體材料包括相對於該第一半導體材料的n型和p型摻雜物的另一者。
  6. 如申請專利範圍第1項所述之積體電路，其中該第二半導體材料包括包括在該第一半導體材料中之n型和p型摻雜物的該一者。
  7. 如申請專利範圍第1項所述之積體電路，其中該源極區域包括雙層配置，使得第三半導體材料被包括在該源極區域中的第一層中，且該第一半導體材料被包括在該源極區域中的第二層中，其中該第二層在該第一層與該通道區域之間。
  8. 如申請專利範圍第7項所述之積體電路，其中該第一層包括相對於該第一半導體材料的n型和p型摻雜物的另一者。
  9. 如申請專利範圍第7項所述之積體電路，其中該第三半導體材料與該第二半導體材料相同。
  10. 如申請專利範圍第7項所述之積體電路，其中該第二層在該第一層與該基板之間。
  11. 如申請專利範圍第1項所述之積體電路，其中該第一和該第二半導體材料各包括IV族半導體材料。
  12. 如申請專利範圍第1項所述之積體電路，其中該第一和該第二半導體材料各包括III-V族半導體材料。
  13. 如申請專利範圍第1項所述之積體電路，其中該通道區域包括是平面、鰭狀、雙閘極、三閘極、鰭狀場效應電晶體(FinFET)、奈米線、奈米帶、環繞式閘極(GAA)中至少一者的配置。
  14. 如申請專利範圍第1項所述之積體電路，其中該電晶體是費米濾波器場效應電晶體(FFFET)。
  15. 如申請專利範圍第1項所述之積體電路，其中該電晶體是穿隧場效應電晶體(TFET)。
  16. 一種互補金屬氧化物半導體(CMOS)裝置，包括如申請專利範圍第1-15項之任一項所述之積體電路。
  17. 一種計算系統，包含如申請專利範圍第1-15項之任一 項所述之積體電路。
  18. 一種積體電路(IC)，包含：基板；及電晶體，在該基板上或在該基板中的至少一者，該電晶體包括閘極，靠近該閘極的通道區域，鄰近該通道區域的源極區域，該源極區域包括第一層和在該第一層與該通道區域之間的第二層，該第一層包括第一半導體材料，及n型和p型摻雜物之一者，該第二層包括第二半導體材料及相對於該第一層之n型和p型摻雜物的另一者，鄰近該通道區域的汲極區域，該汲極區域包括第三半導體材料及相對於該第一層之n型和p型摻雜物的另一者，及接點，其電性連接至該源極和汲極區域之一者，其中該接點在溝渠中，且其中該源極和汲極區域的材料延伸到該溝渠中。
  19. 如申請專利範圍第18項所述之積體電路，其中矽鍺(SiGe)與該S/D區域相鄰。
  20. 如申請專利範圍第19項所述之積體電路，其中該SiGe 包括5-40%範圍內的鍺(Ge)濃度。
  21. 如申請專利範圍第18-20項之任一項所述之積體電路，其中該第一半導體材料與該第二半導體材料相同。
  22. 如申請專利範圍第18-20項之任一項所述之積體電路，其中該第一半導體材料與該第二半導體材料不同。
  23. 如申請專利範圍第18-20項之任一項所述之積體電路，其中該第一、第二、及第三半導體材料全部包括矽(Si)。
  24. 一種形成積體電路(IC)的方法，該方法包含：移除通過絕緣體層中之溝渠之犧性材料的至少一部分，該犧牲材料在電晶體的源極和汲極(S/D)區域之一者中；及以包括n型和p型摻雜物之一者的第一半導體材料代替移除的該犧牲材料，其中該S/D區域之另一者包括不同於該第一半導體材料的第二半導體材料，該第二半導體材料包括n型和p型摻雜物之一者。
  25. 如申請專利範圍第24項所述之方法，其中該犧牲材料包括矽鍺(SiGe)。
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